JP5130316B2 - 基準電圧発生回路とこれを用いた駆動装置、プリントヘッド及び画像形成装置 - Google Patents

Description

本発明は、例えば、被駆動素子としての発光素子等の群を用いた電子写真プリンタ等における発光素子の列、サーマルプリンタにおける発熱抵抗体の列、表示装置における表示素子の列を選択的に、且つサイクリックに駆動するために、基準電圧を発生する基準電圧発生回路と、これを用いた駆動装置、プリントヘッド、及び電子写真プリンタ等の画像形成装置に関するものである。

従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、発光ダイオード（以下「ＬＥＤ」という。）の他、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、発光サイリスタ等が用いられる。

一般に、被駆動素子としての発光素子には、温度依存性があり、温度上昇によってその光出力が減少する特性を備えている。電子写真プリンタ等では、発光素子の光出力が変動すると、印刷濃度が変動してしまって好ましくないので、発光素子の駆動に伴う温度上昇による光出力の低下を補償するように、発光素子の駆動電流を増加させる構成を備えている。

そのため、発光素子の駆動電流は、基準電圧Ｖｒｅｆに略比例するものとして駆動装置に与えられており、その基準電圧Ｖｒｅｆに対して正の温度係数を与えることで、温度補償を行うようにしている。下記の特許文献１においては、基準電圧Ｖｒｅｆとして絶対温度に略比例した出力電圧を与える基準電圧発生回路の構成が開示されている。

特開平１０−３３２４９４号公報

しかしながら、従来の基準電圧発生回路とこれを用いた駆動装置、プリントヘッド及び画像形成装置では、次のような課題があった。

例えば、プリントヘッドは、多数の発光素子を配列してなり、同時駆動される発光素子の数もまた膨大なものとなる。そのため、発光素子駆動に伴って大きな電源電流を生じ、これによる電源電圧変動が避けられない。一方、発光素子駆動に伴う電源電圧降下があったとしても、発光パワーを所定値に維持できる必要があり、駆動装置及びそれを構成する部分回路は前記電源電圧変動の影響を受けない構成とする必要がある。

ところが、特許文献１に開示された基準電圧発生回路では、温度検出用にバイポーラトランジスタ対を設け、このバイポーラトランジスタ対のベース・エミッタ間電圧の差が温度により変化する特性を用いることで、その差電圧を基準電圧値として出力する構成になっているが、電源電圧が低下すると、基準電圧もまた降下する特性となり、電源電圧の変動によって基準電圧が変動してしまい、その結果、駆動電流の変動による印刷濃度むらを生じる。

本発明のうちの請求項１に係る発明の基準電圧発生回路は、第１〜第５のカレントミラー回路と、一端が第３ノードに接続された第１の抵抗と、第１〜第３のバイポーラトランジスタと、前記第１電源と基準電圧を出力する出力端子との間に接続され、前記第１のカレントミラー回路の出力電圧により導通状態が制御される前記第１導電形の第５のＭＯＳトランジスタと、前記出力端子と前記第２電源との間に直列に接続された第３の抵抗と、前記第４ノードと前記第２電源との間に直列に接続された第４の抵抗と、前記第１電源と第５ノードとの間に接続され、前記第３のカレントミラー回路の出力電圧により導通状態が制御される前記第１導電形の第１１のＭＯＳトランジスタと、を備えたことを特徴とする。

前記請求項１に係る発明の基準電圧発生回路において、前記第１カレントミラー回路は、第１電源に接続された第１導電形の第１のＭＯＳトランジスタと前記第１電源に接続された前記第１導電形の第２のＭＯＳトランジスタとにより構成されている。又、前記第２のカレントミラー回路は、前記第１のカレントミラー回路と第１ノード及び第２ノードとの間であって、前記第１のカレントミラー回路に対して縦続接続され、第２導電形の第３のＭＯＳトランジスタ及び前記第２導電形の第４のＭＯＳトランジスタにより構成されている。
又、第１のバイポーラトランジスタは、前記第１の抵抗の他端に接続されたコレクタ、前記第１電源とは異なる電位の第２電源に接続されたエミッタ、及び前記第３ノードに接続されたベースを有している。更に、第２のバイポーラトランジスタは、第４ノードに第２の抵抗を介して接続又は前記第４ノードに直接接続されたコレクタ、前記第２電源に接続されたエミッタ、及び前記第１のバイポーラトランジスタのコレクタに接続されたベースを有している。

前記請求項１に係る発明の基準電圧発生回路において、第３のカレントミラー回路は、前記第１電源に接続された前記第１導電形の第７のＭＯＳトランジスタと前記第１電源に接続された前記第１導電形の第８のＭＯＳトランジスタとにより構成されている。又、第４のカレントミラー回路は、前記第３のカレントミラー回路と第３ノード及び第４ノードとの間であって、前記第３のカレントミラー回路に対して縦続接続され、前記第２導電形の第９のＭＯＳトランジスタ及び前記第２導電形の第１０のＭＯＳトランジスタにより構成されている。又、前記第３のバイポーラトランジスタは、前記第３ノードに接続されたコレクタ及びベースと前記第２電源に接続されたエミッタとを有している。
更に、第５のカレントミラー回路は、前記第５ノード及び前記出力端子と前記第２電源との間であって、前記第１１のＭＯＳトランジスタに対して直列に接続された前記第２導電形の第１２のＭＯＳトランジスタと、前記第３の抵抗に対して並列に接続された前記第２導電形の第１３のＭＯＳトランジスタとにより構成されている。

請求項２に係る発明の基準電圧発生回路は、請求項１記載の基準電圧発生回路において、更に、前記第５のＭＯＳトランジスタと前記出力端子との間にダイオード接続された前記第２導電形の第１４のＭＯＳトランジスタと、前記第１１のＭＯＳトランジスタと前記第５ノードとの間にダイオード接続された前記第２導電形の第１５のＭＯＳトランジスタをと、を備えたことを特徴とする。

請求項３に係る発明の駆動装置は、請求項１又は２記載の基準電圧発生回路と、前記基準電圧発生回路から出力された基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータを入力し、前記ストローブ信号により前記データの出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する論理回路と、前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する駆動回路と、を備えたことを特徴とする。

請求項４に係る発明のプリントヘッドは、請求項３記載の駆動装置と、前記被駆動素子である発光素子が複数配列され、前記駆動電流により発光する発光素子アレイと、を備えたことを特徴とする。

請求項５に係る発明の画像形成装置は、請求項４記載のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする。

請求項１及び２に係る発明の基準電圧発生回路によれば、第１のカレントミラー回路と第２のカレントミラー回路とを縦続接続して構成したカレントミラー回路部を用いて、第１及び第２のバイポーラトランジスタを駆動する構成に加えて、第３〜第５のカレントミラー回路等を設け、第１及び第２のバイポーラトランジスタのベース・エミッタ間電圧に略比例する基準電流を作り、その基準電流を減算することで、温度係数の大きな基準電流を発生させ、これを基に所望の基準電圧を生成している。

これにより、第１電源の電源電圧が変化しても、第２のバイポーラトランジスタのコレクタ電位の変動を僅少にでき、基準電圧発生回路から出力される基準電圧の変動を無視しうる程度にまで減少させることができると共に、出力される基準電圧の温度係数を所望の値に設定でき、更に、その電圧値もまた前記温度係数とは独立に所望の値に設定することが可能となる。

請求項３に係る発明の駆動装置、及び請求項４に係る発明のプリントヘッドによれば、請求項１又は２記載の基準電圧発生回路を備えているので、電源電圧の変動や温度変化の影響を受けずに、被駆動素子を安定して駆動することができる。

請求項５に係る発明の画像形成装置によれば、第１カレントミラー回路と第２カレントミラー回路とを縦続接続して構成したカレントミラー回路部を用いて、第１及び第２のバイポーラトランジスタを駆動する構成の基準電圧発生回路を有するプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を実現できる。

図１は本発明の実施例１における図４中の基準電圧発生回路６０の構成を示す回路図である。 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。 図３は図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。 図４は図３中のプリントヘッド１３を示す回路構成図である。 図５は比較例の基準電圧発生回路６０Ａにおける構成を示す回路図である。 図６は図４中の駆動装置における要部を示す回路図である。 図７は図４のプリントヘッド１３の印刷動作を説明するためのタイミングチャートである。 図８は図５の比較例の基準電圧発生回路６０Ａから出力される基準電圧Ｖｒｅｆの電源電圧ＶＤＤに対する依存性を示す特性図である。 図９は図１の実施例１の基準電圧発生回路６０から出力される基準電圧Ｖｒｅｆの電源電圧ＶＤＤに対する依存性を示す特性図である。 図１０は実施例１の図１の変形例である基準電圧発生回路を示す回路図である。 図１１は本発明の実施例２における基準電圧発生回路の構成を示す回路図である。 図１２は図１１の基準電圧発生回路６０Ｃの動作を説明する図である。 図１３は図１１の基準電圧発生回路６０Ｃにおける温度係数Ｔｃを示す図である。 図１４は図１１の変形例である基準電圧発生回路を示す回路図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。

この画像形成装置１は、被駆動素子としての発光素子（例えば、ＬＥＤ）を用いたプリントヘッドが搭載された電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４個のプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。

プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置（例えば、プリントヘッド）１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を用紙２０に転写した後に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写器２７が配設されている。各転写器２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写器２７の表面電位に電位差を持たせるための電位が印加されている。

プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、ヒータが内蔵された加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これら定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。

このように構成される画像形成装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写器２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写器２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。

このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。

（プリンタ制御回路）
図３は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。

このプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（以下「ＲＯＭ」という。）、随時読み書き可能なメモリ（以下「ＲＡＭ」という。）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない画像処理部からの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によって画像形成装置全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４個のプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写器２７が、それぞれ接続されている。

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、図示しない画像処理部からの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４には、図示しない遊星ギア機構が接続されており、ドライバ４３を介して双方向に回転させることが可能になっている。そのため、用紙送りモータ４４の回転方向を変えることにより、画像形成装置内部の異なる用紙送り用の搬送ローラ２５等を選択的に駆動することができる構成となっている。

用紙１ページの印刷開始毎に、用紙送りモータ４４を最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０を画像形成装置内部の印刷機構内に搬送する。

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。図示しない画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データＨＤ−ＤＡＴＡとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられたＬＥＤを複数個線上に配列したものである。

印刷制御部４０は、１ライン分のビデオ信号ＳＧ２を受信すると、各プリントヘッド１３にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データＨＤ−ＤＡＴＡを各プリントヘッド１３内に保持させる。又、印刷制御部４０は、図示しない画像処理部から次のビデオ信号ＳＧ２を受信している最中においても、各プリントヘッド１３に保持した印刷データＨＤ−ＤＡＴＡについて印刷することができる。

なお、印刷制御部４０から各プリントヘッド１３に送信されるクロック信号（以下単に「クロック」という。）ＨＤ−ＣＬＫ、及び駆動オン／オフ指令信号（例えば、ストローブ信号）ＨＤ−ＳＴＢ−Ｎ（但し、「−Ｎ」は負論理信号を意味する。）の内、クロックＨＤ−ＣＬＫは、印刷データＨＤ−ＤＡＴＡをプリントヘッド１３へ送信するための信号である。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。プリントヘッド１３からの発光は、負電位に帯電された感光体ドラム１１上に照射される。これにより、印刷される情報は、感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が現像形成される。

その後、トナー像は転写器２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写器２７は感光体ドラム１１と転写器２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されて画像形成装置１の印刷機構から用紙排出口センサ４６を通過して画像形成装置外部へ排出される。

印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知に対応して、用紙２０が転写器２７を通過している間だけ転写用高圧電源５１からの電圧を転写器２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。

（プリントヘッドの構成）
図４は、図３中のプリントヘッド１３を示す回路構成図である。

このプリントヘッド１３は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な構成になっている。

プリントヘッド１３は、図示しないプリント配線板を有し、このプリント配線板上に、基準電圧発生回路６０と、複数のドライバモノリシック集積回路（以下「ドライバＩＣ」という。）１００（＝１００−１〜１００−ｎ、例えばｎ＝２６個）と、複数の発光素子アレイ２００（＝２００−１〜２００−ｎ、例えばｎ＝２６個）とが搭載されている。複数の発光素子アレイ２００と、これらを駆動する複数のドライバＩＣ１００とは、それぞれ対向しながら整列して配置されている。ここで、基準電圧発生回路６０及び複数のドライバＩＣ１００−１〜１００−ｎにより、本実施例１の駆動装置が構成されている。

基準電圧発生回路６０は、第１電源の電位（例えば、電源電圧ＶＤＤ）に基づいて基準電圧Ｖｒｅｆを発生する回路であり、この出力側に、複数のドライバＩＣ１００が接続され、更に、これらの各ドライバＩＣ１００の出力側に、各発光素子アレイ２００がそれぞれ接続されている。

各発光素子アレイ２００には、複数（例えば、１９２個）のＬＥＤが略直線状に配置されている。ＬＥＤの総数は、４９９２ドット（個）である。この複数の発光素子アレイ２００を駆動する複数のドライバＩＣ１００は、同一の回路により構成され、隣接するドライバＩＣ２００−１，２００−２，・・・がカスケード接続（縦続接続）されている。ドライバＩＣ１チップ当たり１９２個のＬＥＤを駆動でき、これらのドライバＩＣチップが２６個カスケード接続され、印刷時に印刷制御部４０から送られてくる印刷データＨＤ−ＤＡＴＡをシリアルに転送できる構成になっている。

即ち、各ドライバＩＣ１００は、基準電圧Ｖｒｅｆに基づき制御電圧を発生する制御電圧発生回路１１０と、印刷時に印刷制御部４０から送られてくるクロックＨＤ−ＣＬＫを受けて印刷データＨＤ−ＤＡＴＡのシフト転送を行うシフトレジスタ１２０と、このシフトレジスタ１２０の出力信号を、印刷時に印刷制御部４０から送られてくるラッチ信号ＨＤ−ＬＯＡＤによりラッチするラッチ回路１３０と、印刷時に印刷制御部４０から送られてくるストローブ信号ＨＤ−ＳＴＢ−Ｎを反転するインバータ１４１と、ラッチ回路１３０とインバータ１４１との出力信号の論理を求める論理回路（例えば、否定論理積回路、以下「ＮＡＮＤ回路」という。）１４２と、このＮＡＮＤ回路１４２の出力信号により、電源電圧ＶＤＤから駆動電流を発光素子アレイ２００へ供給する駆動回路１５０とを備えている。制御電圧発生回路１１０は、駆動回路１５０の駆動電流が一定となるように制御電圧を発生する機能を有している。

なお、図４に示す基準電圧発生回路６０はプリントヘッド１３に１つ設けられており、ドライバＩＣ１００−１〜１００−ｎを共通に制御する構成としているが、これは主として説明を簡略化するための都合であって、各ドライバＩＣ１００内に基準電圧発生回路６０をそれぞれ設ける構成にしても良い。

（基準電圧発生回路の構成）
図１は、本発明の実施例１における図４中の基準電圧発生回路６０の構成を示す回路図である。

この基準電圧発生回路６０は、第１電源としてのＶＤＤ電源に接続されたカレントミラー回路部６１を有している。カレントミラー回路部６１は、第１導電形の第１のＭＯＳトランジスタ（例えば、ＰチャネルＭＯＳトランジスタ、以下「ＰＭＯＳ」という。）６１ａ及び第１導電形の第２のＭＯＳトランジスタ（例えば、ＰＭＯＳ）６１ｂからなる第１のカレントミラー回路と、第２導電形の第３のＭＯＳトランジスタ（例えば、ＮチャネルＭＯＳトランジスタ、以下「ＮＭＯＳ」という。）６１ｃ及び第２導電形の第４のＭＯＳトランジスタ（例えば、ＮＭＯＳ）６１ｄからなる第２のカレントミラー回路とを有し、これらの第１及び第２のカレントミラー回路が縦続接続されている。

第１のカレントミラー回路を構成するＰＭＯＳ６１ａは、ソースがＶＤＤ電源に接続され、ゲートがノードＮ１を介してＰＭＯＳ６１ｂのゲートに接続され、ソース・ドレーン間にドレーン電流Ｉ１を流すトランジスタである。ＰＭＯＳ６１ｂは、ソースがＶＤＤ電源に接続され、ドレーンがゲートに接続されている。ＰＭＯＳ６１ｂは、ゲートとソースが接続されているので、飽和領域で動作してソース・ドレーン間にドレーン電流Ｉ２を流すトランジスタである。

第２のカレントミラー回路を構成するＮＭＯＳ６１ｃは、ドレーン及びゲートがＰＭＯＳ６１ａのドレーンに接続され、ソースがカレントミラー回路部６１の制御側端子に相当する第１ノードＮ３に接続され、ゲート・ソース間電圧Ｖｇｓ１を有するトランジスタである。ＮＭＯＳ６１ｄは、ドレーンがＰＭＯＳ６１ｂのドレーンに接続され、ゲートがノードＮ２を介してＮＭＯＳ６１ｃのゲートに接続され、ソースがカレントミラー回路部６１の従属側端子に相当する第２ノードＮ４に接続され、ゲート・ソース間電圧Ｖｇｓ２を有するトランジスタである。

ノードＮ３には、抵抗値Ｒ１の第１の抵抗６２とノードＮ５とを介して、第１のバイポーラトランジスタ（例えば、ＮＰＮトランジスタ、以下「ＮＰＮＴＲ」という。）６５のコレクタが接続されている。ＮＰＮＴＲ６５は、ベースがノードＮ３に接続され、エミッタが第２電源（例えば、グランドＧＮＤ）に接続され、ベース・エミッタ間電圧Ｖｂｅ１を有するトランジスタである。ノードＮ４には、抵抗値Ｒ３の第２の抵抗６３を介して、第２のバイポーラトランジスタ（例えば、ＮＰＮＴＲ）６６のコレクタが接続されている。ＮＰＮＴＲ６６は、ベースがＮＰＮＴＲ６５のコレクタ側のノードＮ５に接続され、エミッタがグランドＧＮＤに接続され、ベース・エミッタ間電圧Ｖｂｅ２を有するトランジスタである。

ＰＭＯＳ６１ｂのドレーンには、第１導電形の第５のＭＯＳトランジスタ（例えば、ＰＭＯＳ）６１ｅのゲートが接続されている。ＰＭＯＳ６１ｅは、ソースがＶＤＤ電源に接続され、ドレーンがノードＮ６を介して基準電圧Ｖｒｅｆ出力用の出力端子ＶＲＥＦに接続され、ソース・ドレーン間にドレーン電流Ｉ３を流す出力用のトランジスタである。ノードＮ６は、抵抗値Ｒ２の第３の抵抗６３を介して、グランドＧＮＤに接続されている。

なお、抵抗６３はＮＰＮＴＲ６６のコレクタ電位をＮＰＮＴＲ６５のコレクタ電位と略等しくする目的で設けるものであるが、これらのＮＰＮＴＲ６５及び６６の動作点を揃える必要がない場合には、抵抗６３を省略することもできる。

ここで、ＮＰＮＴＲ６６のエミッタ面積は、ＮＰＮＴＲ６５のエミッタ面積のＮ倍に設定されている（Ｎ＞１）。ＰＭＯＳ６１ａ，６１ｂ，６１ｅは、ゲート長が相等しく設定されると共に、各々のソース及びゲート同士が接続されてゲート・ソース間電圧が等しく設定されており、これらのＰＭＯＳ６１ａ，６１ｂ，６１ｅがカレントミラーの関係にある。

以下説明を簡略化するため、ＰＭＯＳ６１ａ，６１ｂ，６１ｅのゲート幅を相等しくすると、各ドレーン電流Ｉ１〜Ｉ３が等しく、その出力特性は近似的に定電流特性を備えたものとなる。その定電流特性を良好なものとするため、各ＰＭＯＳ６１ａ，６１ｂ，６１ｅのゲート長を大きく設定することが好ましい。同様に、ＮＭＯＳ６１ｃ，６１ｄのゲート長、及びゲート幅を相等しく設定することで、その動作状態を揃えることができ、前述したように、ドレーン電流Ｉ１とＩ２とは等しいので、ＮＭＯＳ６１ｃ及び６１ｄのドレーン電流もまた等しく、両者のゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２もまた等しい。ＮＭＯＳ６１ｃ，６１ｄのゲート同士は、ノードＮ２を介して接続されており、同電位であるので、ノードＮ３とノードＮ４の電位を略等しくすることができる。

更に、抵抗６２，６３の抵抗値を等しく設定する。ＮＰＮＴＲ６５の電流増幅率が大きい場合、ベース電流はコレクタ電流に比べ無視できるので、ドレーン電流Ｉ１，Ｉ２はそれぞれ抵抗６２，６３を流れる電流に略等しく、これはまたＮＰＮＴＲ６５，６６のそれぞれのコレクタ電流と略等しい。前述したように、各ドレーン電流Ｉ１〜Ｉ３は等しく設定されているので、抵抗６２，６３の両端に生じる電位降下は等しく、ＮＰＮＴＲ６５，６６のコレクタ電位もまた略等しくすることができる。

このような基準電圧発生回路６０において、例えば、ノードＮ３の電位が低下したとすると、ＮＭＯＳ６１ｃのゲート・ソース間電圧Ｖｇｓ１の値に応じて、このゲート側ノードＮ２の電位も低下する。この時、ＮＭＯＳ６１ｄのゲート・ソース間電圧Ｖｇｓ２とＮＭＯＳ６１ｃのゲート・ソース間電圧Ｖｇｓ１とが等しいので、ノードＮ４の電位もまた低下して、ノードＮ３の電位と略等しくなる。同様に、ノードＮ３の電位が上昇した場合、ノードＮ４の電位もまた上昇してノードＮ３の電位と略等しくなる。

又、ノードＮ３は、ＮＰＮＴＲ６５のベースと接続されており、電源電圧ＶＤＤの値が変化しても、ＮＰＮＴＲ６５のベース電位の変動は小さい。ノードＮ３及びＮ４の電位は略等しく、ＮＰＮＴＲ６５，６６のコレクタ電位が略等しいので、電源電圧ＶＤＤの値が変化しても、ＮＰＮＴＲ６５，６６のコレクタ電位の変動を僅少にすることができる。

（比較例の基準電圧発生回路）
本実施例１における基準電圧発生回路６０の特徴を明確にするために、比較例における基準電圧発生回路６０Ａの構成を説明する。

図５は、比較例の基準電圧発生回路６０Ａにおける構成を示す回路図であり、実施例１の基準電圧発生回路６０を示す図１中の要素と共通の要素には共通の符号が付されている。

この比較例の基準電圧発生回路６０Ａでは、実施例１の基準電圧発生回路６０におけるカレントミラー回路部６１に代えて、これとは構成の異なるカレントミラー回路部６１Ａが設けられ、更に、実施例１の基準電圧発生回路６０における抵抗６３が省略されている。比較例のカレントミラー回路部６１Ａは、実施例１のＰＭＯＳ６１ａ，６１ｂにより構成されている。比較例の他の構成は、実施例１と同様である。

比較例の基準電圧発生回路６０Ａと実施例１の基準電圧発生回路６０とを比較すると、実施例１の基準電圧発生回路６０においては、ＰＭＯＳ６１ａ，６１ｂとＮＰＮＴＲ６５，６６との間にＮＭＯＳ６１ｃ，６１ｄを介在させる構成としており、これによってノードＮ３及びＮ４の電位を略等しくすることができる。更に、ＮＭＯＳ６１ｃのソース側のノードＮ３は、ＮＰＮＴＲ６５のベースと接続されており、電源電圧ＶＤＤの値が変化しても、ＮＰＮＴＲ６５のベース電位の変動が小さい。その上、ノードＮ３及びＮ４の電位が略等しいので、電源電圧ＶＤＤの値が変化しても、ＮＰＮＴＲ６５，６６のコレクタ電位の変動は僅少である。

これに対し、比較例の基準電圧発生回路６０Ａにおいては、電源電圧ＶＤＤが大きくなると、ＮＰＮＴＲ６６のコレクタ電位が電源電圧ＶＤＤに追従するように上昇してしまい、その結果、ＮＰＮＴＲ６６のコレクタ電流もまた増加してしまう。これは主として、ＮＰＮＴＲのアーリ電圧が十分に大きくないために発生する現象である。

電子物性の理論から良く知られているように、活性領域で動作しているバイポーラトランジスタにおいては、コレクタ・エミッタ間電圧Ｖｃｅの増加によってコレクタ電流Ｉｃが増加してしまう特性を持ち、そのＶｃｅ−Ｉｃ特性を示すグラフにおいて、活性領域での特性曲線の接線は、グラフ横軸であるＶｃｅ軸と負の領域で交わる。前記アーリ電圧は、その交点に対応する（負の）コレクタ・エミッタ間電圧Ｖｃｅに相当するものである。

例えば、ＮＰＮＴＲ６５，６６を相補形ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）構成のＩＣ中に作成する場合、そのＮＰＮＴＲ６５，６６は、ＣＭＯＳ作成に付随して寄生素子として作成されるものであるため、ＮＰＮＴＲ６５，６６の特性は理想的とは言えず、前記アーリ電圧を高めることは困難である。その結果、ＰＭＯＳ６１ａ，６１ｂ，６１ｅを流れるドレーン電流Ｉ１，Ｉ２，Ｉ３が所定値よりも大きくなってしまい、ノードＮ６の電位もまた増加して、出力端子ＶＲＥＦから出力される基準電圧Ｖｒｅｆが大きくなってしまう。同様に、電源電圧ＶＤＤが低下すると、基準電圧Ｖｒｅｆもまた低下してしまうことになって好ましくない。

このように、比較例の基準電圧発生回路６０Ａでは、特性的に満足のいくものではなかった。そこで、実施例１の基準電圧発生回路６０では、ＰＭＯＳ６１ａ，６１ｂとＮＰＮＴＲ６５，６６との間にＮＭＯＳ６１ｃ，６１ｄを介在させる構成にして、比較例の問題を巧みに解決している。

（駆動装置の構成）
図６は、図４中の駆動装置における要部を示す回路図である。

この図６では、１ドット（例えば、被駆動素子であるＬＥＤ１個）を駆動するための駆動装置における回路図が示されている。

本実施例１の駆動装置では、基準電圧発生回路６０の出力端子ＶＲＥＦに対し、各ドライバＩＣ１００毎に１回路ずつ設けられた制御電圧発生回路１１０が接続されている。

制御電圧発生回路１１０は、演算増幅器（以下「オペアンプ」という。）１１１と、抵抗値Ｒｒｅｆの抵抗１１２と、ＰＭＯＳ１１３とからなるフィードバック制御回路により構成されている。オペアンプ１１１は、反転入力端子が、出力端子ＶＲＥＦに接続され、非反転入力端子が、抵抗１１２を介してグランドＧＮＤに接続されると共に、ＰＭＯＳ１１３のドレーンに接続され、制御電圧Ｖcontrolを出力する出力端子が、ＰＭＯＳ１１３のゲートに接続されている。ＰＭＯＳ１１３のソースは、ＶＤＤ電源に接続されている。この制御電圧発生回路１１０では、抵抗１１２に流れる基準電流Ｉｒｅｆ、即ちＰＭＯＳ１１３のソース・ドレーン間に流れる電流は、電源電圧ＶＤＤに依らず、入力される基準電圧Ｖｒｅｆと抵抗１１２の抵抗値Ｒｒｅｆのみにより決定される構成になっている。

ラッチ回路１３０を構成する１ドット分のラッチ回路（以下「ＬＴ」という。）１３１は、ラッチ信号ＨＤ−ＬＯＡＤを入力する端子Ｇと、シフトレジスタ１１０から出力される印刷データを入力するデータ入力端子Ｄと、データ出力端子Ｑとを有し、ラッチ信号ＨＤ−ＬＯＡＤが入力されると、シフトレジスタ１１０から出力された印刷データをラッチし、出力端子Ｑから出力する回路である。このラッチ回路１３０の出力端子Ｑと、ストローブ信号ＨＤ−ＳＴＢ−Ｎを反転するインバータ１４１の出力端子とには、ＮＡＮＤ回路１４２が接続されている。

ＮＡＮＤ回路１４２は、電源端子がＶＤＤ電源に接続され、グランド端子がオペアンプ１１１の出力端子に接続され、このＮＡＮＤ回路１４２の出力電位が高レベル（以下「Ｈレベル」という。）の時は電源電圧ＶＤＤと略等しい電位が出力され、このＮＡＮＤ回路１４２の出力電位が低レベル（以下「Ｌレベル」という。）の時は制御電圧Ｖcontrolと略等しい電位が出力される。

ＮＡＮＤ回路１４２の出力端子には、駆動回路１５０を構成する１ドットの駆動素子（例えば、ＰＭＯＳ）１５１のゲートが接続され、このＰＭＯＳ１５１のソースがＶＤＤ電源に接続されている。ＰＭＯＳ１５１のドレーンには、発光素子アレイ２００中の１ドット分のＬＥＤ２０１のアノードが接続され、このＬＥＤ２０１のカソードがグランドＧＮＤに接続されている。

ここで、制御電圧発生回路１１０中のＰＭＯＳ１１３は、ＰＭＯＳ１５１等とゲート長が相等しいサイズとなるように構成されている。制御電圧発生回路１１０において、オペアンプ１１１の働きにより、この反転入力端子の電位と非反転入力端子の電位とが略等しくなるように制御されるので、オペアンプ１１１の非反転入力端子の電位は、入力される基準電圧Ｖｒｅｆと略等しくなる。そのため、抵抗１１２を流れる基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆ
として与えられる。

ＬＥＤ駆動用のＰＭＯＳ１５１等とＰＭＯＳ１１３は、ゲート長が相等しいサイズとなるように構成されており、ＬＥＤ駆動時にはそのゲート電位が制御電圧Ｖcontrolと等しく、ＰＭＯＳ１１３とＬＥＤ駆動用ＰＭＯＳ１５１等は、飽和領域で動作しており、カレントミラーの関係にある。この結果、ＬＥＤ２０１等の各駆動電流値は、基準電流Ｉｒｅｆに比例することになり、基準電流Ｉｒｅｆは、出力端子ＶＲＥＦから入力された基準電圧Ｖｒｅｆに比例するので、基準電圧ＶｒｅｆによりＬＥＤ駆動電流値を一括して調整することが可能となっている。

（プリントヘッドの動作）
図７は、図４のプリントヘッド１３の印刷動作を説明するためのタイミングチャートである。

印刷動作開始に伴い、図３の印刷制御部４０から、印刷１ライン周期毎にタイミング信号ＳＧ３の１パルスが出力され、図示しない画像処理部に伝達される。タイミング信号ＳＧ３によって画像処理部から、Ｎ−１ライン、Ｎライン、Ｎ＋１ライン、・・・毎にビデオ信号ＳＧ２が発生して印刷制御部４０へ伝達される。これと同期して、印刷制御部４０からプリントヘッド１３へ、クロックＣＨＤ−ＣＬＫと印刷データＨＤ−ＤＡＴＡが入力される。

本実施例１では、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３を例示しており、ＬＥＤ２０１の総数は４９９２ドットである。そのため、クロックＨＤ−ＣＬＫの発生パルス数は、４９９２個であり、この４９９２個のパルスの送出が完了すると、印刷制御部４０からラッチ信号ＨＤ−ＬＯＡＤのパルスが発生し、プリントヘッド１３内のシフトレジスタ１２０にシフト入力された印刷データＨＤ−ＤＡＴＡが、ラッチ回路１３０にラッチされる。

次いで、ＬＥＤ駆動のために印刷制御部４０から、Ｎ−１ライン駆動、Ｎライン駆動、Ｎ−１ライン駆動、・・・毎にＬレベルのストローブ信号ＨＤ−ＳＴＢ−Ｎが発生し、このストローブ信号ＨＤ−ＳＴＢ−ＮのＬレベルとなっているＬＥＤ駆動期間ｔにＬＥＤ２０１が発光する。これにより、図２中の感光体ドラム１１に光照射され、潜像が形成される。

（基準電圧発生回路の動作）
本実施例１の図１に示す基準電圧発生回路６０の動作を定量的に考察する。

先ず、ＰＭＯＳ６１ａを流れるドレーン電流Ｉ１を求める。
電子物性の理論から良く知られているように、バイポーラトランジスタのエミッタ電流Ｉｅとベース・エミッタ間電圧Ｖｂｅとの間には次式（１）の関係が成り立つ。
Ｉｅ≒Ｉｓ×ｅｘｐ（ｑＶｂｅ／（ｋＴ））・・・（１）
但し、Ｉｓ；飽和電流であり、バイポーラトランジスタの素子面積に比例して決ま
る定数
ｅｘｐ（ ）；指数関数
ｑ；電子の電荷（ｑ＝１．６×１０^−１９［Ｃ］）
ｋ；ボルツマン定数（ｋ＝１．３８×１０^−２３［Ｊ／Ｋ］）
Ｔ；絶対温度（＝室温２５［℃］において約２９８［Ｋ］）

式（１）を変形して次式（２）を得る。
Ｖｂｅ＝（ｋＴ／ｑ）×ｌｎ（Ｉｅ／Ｉｓ）・・・（２）
但し、ｌｎ（ ）；自然対数関数

ここで、ＮＰＮＴＲ６５，６６について、ベース・エミッタ間電圧をＶｂｅ１，Ｖｂｅ２、エミッタ電流をＩｅ１，Ｉｅ２、飽和電流をＩｓ１，Ｉｓ２とする。すると、ＮＰＮＴＲ６５，６６について、次式（３）が成り立つ。
Ｖｂｅ１＝（ｋＴ／ｑ）×ｌｎ（Ｉｅ１／Ｉｓ１）
Ｖｂｅ２＝（ｋＴ／ｑ）×ｌｎ（Ｉｅ２／Ｉｓ２）
・・・（３）

図１において、抵抗値Ｒ１の抵抗６２の一端の電位は、ベース・エミッタ電圧Ｖｂｅ１であり、他の一端の電位は、ベース・エミッタ間電圧Ｖｅｂ２である。そのため、抵抗６２の両端に生じる電位差ΔＶｂｅは、
ΔＶｂｅ＝Ｖｂｅ１−Ｖｂｅ２・・・（４）
である。この式（４）に式（３）を代入して整理すると、次式（５）が得られる。
ΔＶｂｅ＝（ｋＴ／ｑ）×［ｌｎ（Ｉｅ１／Ｉｓ１）−ｌｎ（Ｉｅ２／Ｉｓ２）］
＝（ｋＴ／ｑ）×ｌｎ［（Ｉｓ２／Ｉｓ１）×（Ｉｅ１／Ｉｅ２）］
・・・（５）

前述したように、ＮＰＮＴＲ６５と６６のエミッタ面積比はｌ：Ｎ（Ｎ＞１）と設定しており、飽和電流Ｉｓ１，Ｉｓ２はＮＰＮＴＲ６５，６５の素子面積に比例するので、
Ｉｓ２＝Ｉｓ１×Ｎ
となる。又、前述したように、ＰＭＯＳ６１ａ，６１ｂはカレントミラーの関係が設定され、Ｉ１＝Ｉ２とできる。この結果、エミッタ電流Ｉｅ１とＩｅ２とは略等しくなるので、次式（６）の関係が得られる。
ΔＶｂｅ＝（ｋＴ／ｑ）×ｌｎ（Ｎ）・・・（６）

図１に示すドレーン電流Ｉ１は、抵抗値Ｒ１の抵抗６２に流れる電流に略等しいので、
Ｉ１＝ΔＶｂｅ／Ｒ１＝（１／Ｒ１）×（ｋＴ／ｑ）×ｌｎ（Ｎ）・・・（７）
である。又、前述したように、ＰＭＯＳ６１ａ，６１ｂ，６１ｅはカレントミラーの関係に設定され、Ｉ１＝Ｉ２＝Ｉ３とできる。この結果、抵抗値Ｒ２の抵抗６４における一端側のノードＮ６に生じる基準電圧Ｖｒｅｆは、
Ｖｒｅｆ＝Ｉ３×Ｒ２＝Ｉ１×Ｒ２
＝（Ｒ２／Ｒ１）×（ｋＴ／ｑ）×ｌｎ（Ｎ）・・・（８）
として求めることができる。この基準電圧Ｖｒｅｆは、絶対温度Ｔに比例するものであって、正の温度係数を持つことが判る。温度係数Ｔｃは次式（９）で定義される。

そのため、図１の基準電圧発生回路６０の温度係数Ｔｃは、
Ｔｃ＝（１／Ｔ）
であり、室温２５℃付近で、
Ｔｃ＝＋０．３３［％／℃］
の温度係数となることが判る。

（ＬＥＤ発光出力の温度特性）
駆動対象であるＬＥＤ２０１における発光出力の温度特性について説明する。

ＬＥＤ２０１の温度特性について一例を挙げると、ＬＥＤ２０１としてＡｌＧａＡｓ材料のものを用いる場合、これを一定電流で駆動する時、温度上昇に伴って発光出力は約−０．２５［％／℃］の割合で低下する特性となる。このようなＬＥＤ２０１の温度特性を補償するために、温度上昇に応じて駆動電流を増加させる場合、それに必要な駆動電流の温度係数は約０．２５［％／℃］である。

ＬＥＤ２０１としてＧａＡｓＰ材料のものを用いる場合、その温度特性を補償するために必要な駆動電流の温度係数は、約０．６［％／℃］である。

又、ＬＥＤ２０１としてＡｌＧａＩｎＰ材料のものを用いる場合、その温度特性を補償するために必要な駆動電流の温度係数は、約１［％／℃］である。

このように、ＬＥＤ材料によって、あるいは発光波長（発光色）によって、その温度係数は大きく異なるのが通例である。前述したように、図１の構成においては、得られる温度係数は＋０．３３％／℃であって、ＡｌＧａＡｓ材料を用いるＬＥＤ２０１の温度係数の値に近く、その温度補償用として好適であることが判る。

その一方で、ＧａＡｓＰ材料やＡｌＧａＩｎＰ材料からなるＬＥＤ２０１の温度補償のためには、図１の基準電圧発生回路６０の温度係数をもってしても未だ不足しており、これら材料のＬＥＤ２０１の駆動装置に適用するためには、未だ改良の余地が残されている。その場合の好適な構成については、下記の実施例２で説明する。

（基準電圧発生回路の電源電圧ＶＤＤ依存性）
図１の基準電圧発生回路６０における電源電圧ＶＤＤの依存性について説明する。

本実施例１の基準電圧発生回路６０では、ＰＭＯＳ６１ａ，６１ｂとＮＰＮＴＲ６５，６６との間に、ＮＭＯＳ６１ｃ，６１ｄを介在させる構成としている。これにより、カレントミラー回路部６１の出力側であるノードＮ３とノードＮ４の電位を略等しくすることができる。更に、ノードＮ３はＮＰＮＴＲ６５のベースに接続されており、電源電圧ＶＤＤの値が変化しても、ＮＰＮＴＲ６５のベース電位の変動が小さい。その上、ノードＮ３とノードＮ４の電位は略等しく、電源電圧ＶＤＤの値が変化しても、ＮＰＮＴＲ６５，６６のコレクタ電位の変動が僅少である。そのため、本実施例１の基準電圧発生回路６０では、電源電圧ＶＤＤが変動したとしても、それによる特性変動を小さくすることができる。

これに対し、図５に示す比較例の基準電圧発生回路６０Ａでは、電源電圧ＶＤＤの増加に対してＮＰＮＴＲ６６のコレクタ電位が電源電圧ＶＤＤに追従するように上昇してしまい、それによってコレクタ電流もまた増加して、ドレーン電流Ｉ１〜Ｉ３が所定値よりも大きくなる。その結果、ノードＮ６の電位もまた増加して、基準電圧Ｖｒｅｆが増加してしまう。

（実施例１と比較例の基準電圧発生回路のＶＤＤ特性比較）
図８（ａ）、（ｂ）は、図５の比較例の基準電圧発生回路６０Ａから出力される基準電圧Ｖｒｅｆの電源電圧ＶＤＤに対する依存性を示す特性図である。更に、図９（ａ）、（ｂ）は、図１の実施例１の基準電圧発生回路６０から出力される基準電圧Ｖｒｅｆの電源電圧ＶＤＤに対する依存性を示す特性図である。

比較例の基準電圧発生回路６０Ａにおける特性を示す図８（ａ）、（ｂ）において、図８（ａ）は、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの関係を示しており、横軸は電源電圧ＶＤＤ、縦軸は出力される基準電圧Ｖｒｅｆである。比較例の基準電圧発生回路６０Ａにおける特性では、電源電圧ＶＤＤが１．２Ｖ付近から基準電圧ｖｒｅｆが立ち上がり、電源電圧ＶＤＤの増加と共に略直線的に基準電圧Ｖｒｅｆが増加している。

一方、図８（ｂ）は、図８（ａ）に対応する図であって、横軸は電源電圧ＶＤＤ、縦軸は基準電圧Ｖｒｅｆの変化率を電源電圧ＶＤＤ依存性係数［％／Ｖ］に換算して示している。図８（ｂ）から明らかなように、電源電圧ＶＤＤの５Ｖ付近における基準電圧Ｖｒｅｆの電源電圧ＶＤＤ依存性係数が約５％／Ｖにも達しており、電源電圧ＶＤＤの変動によって基準電圧Ｖｒｅｆが大きく変動してしまうことが判る。

これに対し、実施例１の基準電圧発生回路６０における特性を示す図９（ａ）、（ｂ）において、図９（ａ）は、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの関係を示しており、横軸は電源電圧ＶＤＤ、縦軸は出力される基準電圧Ｖｒｅｆである。実施例１の基準電圧発生回路６０における特性では、電源電圧ＶＤＤが２Ｖ付近で基準電圧Ｖｒｅｆが立ち上がり、その後は電源電圧ＶＤＤが増加しても基準電圧Ｖｒｅｆが略一定となっている。

一方、図９（ｂ）は、図９（ａ）に対応する図であって、横軸は電源電圧ＶＤＤ、縦軸は基準電圧Ｖｒｅｆの変化率を電源電圧ＶＤＤ依存性係数［％／Ｖ］に換算して示している。図９（ｂ）から明らかなように、電源電圧ＶＤＤの５Ｖ付近における基準電圧Ｖｒｅｆの電源電圧ＶＤＤ依存性係数が約０．４％／Ｖと小さく、電源電圧ＶＤＤが変動したとしても、基準電圧Ｖｒｅｆの変動が実質的に無視できる程度にまで改善されていることが判る。

（実施例１の効果）
以上詳細に説明したように、本実施例１の基準電圧発生回路６０、駆動装置、プリントヘッド１３、及び画像形成装置１によれば、次の（ａ）、（ｂ）のような効果がある。

（ａ） 本実施例１の基準電圧発生回路６０によれば、温度検出用のＮＰＮＴＲ６５，６６のアーリ電圧が低いことを克服するために、このＮＰＮＴＲ６５，６６のコレクタ電流駆動側に、ＮＭＯＳ６１ｃ，６１ｄからなるソースフォロワ回路であるカレントミラー回路を設け、電源電圧ＶＤＤが変動したとしても、ＮＰＮＴＲ６５，６６のコレクタ電位の変動を抑制している。

即ち、本実施例１の基準電圧発生回路６０では、ＰＭＯＳ６１ａ，６１ｂからなる第１のカレントミラー回路とＮＭＯＳ６１ｃ，６１ｄからなる第２のカレントミラー回路とを縦続接続して構成したカレントミラー回路部６１を用いて、ＮＰＮＴＲ６５，６６を駆動する構成にしている。そのため、カレントミラー回路部６１の出力側のノードＮ３とノードＮ４の電位を略等しくすることができる。これにより、電源電圧ＶＤＤの値が変化しても、ＮＰＮＴＲ６６のコレクタ電位の変動を僅少にでき、基準電圧発生回路６０から出力される基準電圧Ｖｒｅｆの変動を無視しうる程度にまで減少させることができる。

このように、本実施例１の基準電圧発生回路６０においては、得られる温度係数が＋０．３３％／℃であって、例えば、ＡｌＧａＡｓ材料等で形成されたＬＥＤ２０１の駆動装置の温度補償用として使用すれば、良好な温度特性を有する駆動装置を実現できる。しかも、電源電圧ＶＤＤが変化しても、基準電圧発生回路６０から出力される基準電圧Ｖｒｅｆの変動を無視しうる程度にまで減少することができる。

（ｂ） 本実施例１の画像形成装置１によれば、基準電圧発生回路６０を有するプリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、複写機、ファクシミリ装置、複合機等）を提供することができる。即ち、プリントヘッド１３を用いることにより、上述したフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

なお、本実施例１の基準電圧発生回路６０は、これを着想するに至った技術的思想を考察することによって種々の変形が可能である。以下、その変形の一例を示すが、これに限定されるものでないことは勿論である。

（実施例１の基準電圧発生回路の変形例）
図１０は、実施例１の図１の変形例である基準電圧発生回路を示す回路図であり、図１中の要素と共通の要素には共通の符号が付されている。

図１０の変形例を示す基準電圧発生回路６０Ｂでは、ＰＭＯＳ６１ｅのドレーン側のノードＮ７と出力端子ＶＲＥＦ側のノードＮ６との間に、ダイオード接続された第２導電形の第６のＭＯＳトランジスタ（例えば、ＮＭＯＳ）６１ｆが追加されている。即ち、ＮＭＯＳ６１ｆは、ドレーン及びゲートが、ノードＮ７を介してＰＭＯＳ６１ｅのドレーンに接続され、ソースが、ノードＮ６を介して出力端子ＶＲＥＦと抵抗６４の一端とに接続され、ゲート・ソース間電圧Ｖｇｓ３を有している。その他の構成は、実施例１の基準電圧発生回路６０と同様である。

なお、実施例１で説明したように、抵抗６３はＮＰＮＴＲ６６のコレクタ電位をＮＰＮＴＲ６５のコレクタ電位と略等しくする目的で設けるものであるが、ＮＰＮＴＲ６５，６６の動作点を揃える必要がない場合には、抵抗６３を省略することもできる。

変形例の基準電圧発生回路６０Ｂにおいて、実施例１で説明したように、説明を簡略化するために、ＰＭＯＳ６１ａ，６１ｂ，６１ｅのゲート幅を相等しくすると、各ドレーン電流Ｉ１，Ｉ２，Ｉ３は等しく、その出力特性が近似的に定電流特性を備えたものとなる。この定電流特性を良好なものとするために、ＰＭＯＳ６１ａ，６１ｂ，６１ｅのゲート長を大きく設定することが好ましい。

同様に、各ＮＭＯＳ６１ｃ，６１ｄ，６１ｆのゲート長及びゲート幅を相等しく設定することで、その動作状態を揃えることができる。各ＰＭＯＳ６１ａ，６１ｂ，６１ｅのドレーン電流Ｉ１，Ｉ２，Ｉ３は等しいので、各ＮＭＯＳ６１ｃ，６１ｄ，６１ｆのドレーン電流もまた等しく、その各ＮＭＯＳ６１ｃ，６１ｄ，６１ｆのゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２，Ｖｇｓ３もまた等しい。

このような変形例の基準電圧発生回路６０Ｂによれば、実施例１の基準電圧発生回路６０と略同様の作用効果を奏することができる。更に、ＮＭＯＳ６１ｆのドレーンとゲートが接続されているので、このＮＭＯＳ６１ｆのドレーン側のノードＮ７に接続されたＰＭＯＳ６１ｅのドレーン電位は、出力端子ＶＲＥＦに接続されたノードＮ６の電位よりもゲート・ソース間電圧Ｖｇｓ３だけ高い電位となる。この結果、ＮＭＯＳ６１ｆが無い実施例１の場合と比べて、ＰＭＯＳ６１ｅのドレーン電位は、ＰＭＯＳ６１ｂのドレーン電位に近い値となり、各ＰＭＯＳ６１ａ，６１ｂ，６１ｅの動作状態をより近い状態にすることができ、各ドレーン電流Ｉ１，Ｉ２，Ｉ３間の電流誤差をより小さくすることができるという効果が得られる。

本発明の実施例２における画像形成装置１及びプリントヘッド１３の構成は、実施例１の構成と同様であり、本実施例２の駆動装置に設けられる基準電圧発生回路の構成が、実施例１の基準電圧発生回路６０の構成と異なる。そのため、実施例１とは異なる本実施例２の基準電圧発生回路について、以下説明する。

（実施例２の基準電圧発生回路の構成）
図１１は、本発明の実施例２における基準電圧発生回路の構成を示す回路図であり、実施例１の基準電圧発生回路６０を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２の基準電圧発生回路６０Ｃでは、出力する基準電圧Ｖｒｅｆの温度係数を大きく設定することができるようにしたものであり、実施例１の基準電圧発生回路６０において、カレントミラー回路部６１、抵抗６２，６３及びＮＰＮＴＲ６５，６６と、ＰＭＯＳ６１ｅ及び抵抗６４との間に、新たに、カレントミラー回路部１６１、第１導電形の第１１のＭＯＳトランジスタ（例えば、ＰＭＯＳ）１６１ｅ、第３のバイポーラトランジスタ（例えば、ＮＰＮＴＲ）１６２、抵抗値Ｒ４の第４の抵抗１６３、及び第５のカレントミラー回路１６４が追加されている。

新たに追加されたカレントミラー回路部１６１は、ＶＤＤ電源と第３ノードＮ１０及び第４ノードＮ１１との間に接続され、カレントミラー回路部６１と同様の構成及び特性を備えている。即ち、カレントミラー回路部１６１は、第１導電形の第７のＭＯＳトランジスタ（例えば、ＰＭＯＳ）１６１ａ及び第１導電形の第８のＭＯＳトランジスタ（例えば、ＰＭＯＳ）１６１ｂからなる第３のカレントミラー回路と、第２導電形の第９のＭＯＳトランジスタ（例えば、ＮＭＯＳ）１６１ｃ及び第２導電形の第１０のＭＯＳトランジスタ（例えば、ＮＭＯＳ）１６１ｄからなる第４のカレントミラー回路とを有し、これらの第３及び第４のカレントミラー回路が縦続接続されている。

第３のカレントミラー回路を構成するＰＭＯＳ１６１ａは、ソースがＶＤＤ電源に接続され、ゲートがノードＮ８を介してＰＭＯＳ１６１ｂのゲートに接続され、ソース・ドレーン間にドレーン電流Ｉ４を流すトランジスタである。ＰＭＯＳ１６１ｂは、ソースがＶＤＤ電源に接続され、ドレーンがゲートに接続されている。ＰＭＯＳ１６１ｂは、ゲートとソースが接続されているので、飽和領域で動作してソース・ドレーン間にドレーン電流Ｉ５を流すトランジスタである。

第４のカレントミラー回路を構成するＮＭＯＳ１６１ｃは、ドレーン及びゲートがＰＭＯＳ１６１ａのドレーンに接続され、ソースがカレントミラー回路部１６１の制御側端子に相当するノードＮ１０に接続され、そのノードＮ１０にソース電流Ｉ７を流すトランジスタである。ＮＭＯＳ１６１ｄは、ドレーンがＰＭＯＳ１６１ｂのドレーンに接続され、ゲートがノードＮ９を介してＮＭＯＳ１６１ｃのゲートに接続され、ソースがカレントミラー回路部１６１の従属側端子に相当するノードＮ１１に接続され、そのノードＮ１１にソース電流Ｉ８を流すトランジスタである。

ノードＮ１０には、ＮＰＮＴＲ１６２のコレクタ及びベースが接続され、このＮＰＮＴＲ１６２のエミッタが、グランドＧＮＤに接続されている。ノードＮ１１は、抵抗値Ｒ４の抵抗１６３を介して、グランドＧＮＤに接続されている。

ＰＭＯＳ１６１ｂのドレーンには、ＰＭＯＳ１６１ｅのゲートが接続されている。ＰＭＯＳ１６１ｅは、ソースがＶＤＤ電源に接続され、ドレーンが制御側の第５ノードＮ１２に接続され、そのノードＮ１２にドレーン電流Ｉ６を流すトランジスタである。各ＰＭＯＳ１６１ａ，１６１ｂ，１６１ｅは、ゲート長が相等しく設定されると共に、各々のソース、ゲート同士が接続されてゲート・ソース間電圧が等しく設定されており、これらのＰＭＯＳ１６１ａ，１６１ｂ，１６１ｅがカレントミラーの関係にある。

制御側のノードＮ１２及び従属側のノードＮ６と、グランドＧＮＤとの間には、第５のカレントミラー回路１６４が接続されている。第５のカレントミラー回路１６４は、第２導電形の第１２のＭＯＳトランジスタ（例えば、ＮＭＯＳ）１６４ａと、第２導電形の第１３のＭＯＳトランジスタ（例えば、ＮＭＯＳ）１６４ｂとにより構成されている。ＮＭＯＳ１６４ａは、ドレーン及びゲートが制御側のノードＮ１２を介してＰＭＯＳ１６１ｅのドレーンに接続され、ソースがグランドＧＮＤに接続されている。ＮＭＯＳ１６４ｂは、ドレーンが従属側のノードＮ６を介して出力端子ＶＲＥＦに接続されると共に、従属側のノードＮ６を介してＰＭＯＳ６１ｅのドレーンに接続され、ゲートがＮＭＯＳ１６４ａのゲートに接続され、ソースがグランドＧＮＤに接続されている。

その他の構成は、実施例１の制御電圧発生回路６０と同様である。なお、前述したように、抵抗６３は、ＮＰＮＴＲ６６のコレクタ電位をＮＰＮＴＲ６５のコレクタ電位と略等しくする目的で設けるものであるが、ＮＰＮＴＲ６５，６６の動作点を揃える必要がない場合には、この抵抗６３を省略することもできる。

ここで、説明を簡略化するために、カレントミラー回路部１６１におけるＰＭＯＳ１６１ａ，１６１ｂ，１６１ｅのゲート幅を相等しくすると、これらの各ドレーン電流Ｉ４，Ｉ５，Ｉ６は等しく、その出力特性が近似的に定電流特性を備えたものとなる。その定電流特性を良好なものとするために、ＰＭＯＳ１６１ａ，１６１ｂ，１６１ｅのゲート長を大きく設定することが好ましい。同様に、ＮＭＯＳ１６１ｃ，１６１ｄのゲート長、ゲート幅を相等しく設定することで、その動作状態を揃えることができる。ドレーン電流Ｉ４とＩ５は等しいので、ＮＭＯＳ１６１ｃ，１６１ｄのドレーン電流もまた等しく、両者のゲート・ソース間電圧もまた等しい。更に、ＰＭＯＳ１６１ａのドレーン電流Ｉ４とＮＭＯＳ１６１ｃのソース電流Ｉ７は等しく、ＰＭＯＳ１６１ｂのドレーン電流Ｉ５とＮＭＯＳ１６１ｄのソース電流Ｉ８は等しいので、ソース電流Ｉ７とＩ８もまた等しい。

実施例１で説明したように、カレントミラー回路部６１側のノードＮ３とノードＮ４の電位は略等しい。同様に、カレントミラー回路部１６１側のノードＮ１０とノードＮ１１の電位は略等しくなる。ノードＮ１０の電位は、ＮＰＮＴＲ１６２のベース・エミッタ間電圧Ｖｂｅに等しく、ノードＮ１１が、抵抗値Ｒ４の抵抗１６３の一端に接続されているので、ＮＭＯＳ１６１ｄのソース電流Ｉ８は、次式で与えられる。
Ｉ８＝Ｖｂｅ／Ｒ４

電子物性の理論から良く知られているように、例えば、シリコン基材からなるＮＰＮＴＲ１６２のベース・エミッタ間電圧Ｖｂｅの典型値は約０．６Ｖであり、その温度依存性は−２ｍＶ／℃である。そのため、前記ベース・エミッタ間電圧Ｖｂｅの温度係数Ｔｃは、
Ｔｃ＝−２×１０^−３／０．６＝−０．３３［％／℃］
と計算される。抵抗値Ｒ４の抵抗１６３の温度係数をひとまず無視して考えると、ソース電流Ｉ８，Ｉ７の温度係数もまた−０．３３［％／℃］となることが判る。

前述したように、各電流Ｉ４，Ｉ５，Ｉ６，Ｉ７，Ｉ８は等しいので、ＰＭＯＳ１６１ｅのドレーン電流Ｉ６の温度係数もまた−０．３３［％／℃］である。ドレーン電流Ｉ６は、ＮＭＯＳ１６４ａ，１６４ｂで構成されるカレントミラー回路１６４の制御側ノードＮ１２に流入する。これにより、カレントミラー回路１６４の従属側ノードＮ６には、ドレーン電流Ｉ６に略比例した流入電流を生じる。カレントミラー回路１６４の制御側ノードＮ１２と従属側ノードＮ６に流入する電流の比は、ＮＭＯＳ１６４ａ，１６４ｂのサイズ比を変えることで任意に設定可能である。

（実施例２の基準電圧発生回路の動作）
図１２（ａ）〜（ｄ）は、図１１の基準電圧発生回路６０Ｃの動作を説明する図であり、同図（ａ）は図１１中のカレントミラー回路１６４の周辺部における回路図、及び、同図（ｂ）〜（ｄ）は同図（ａ）の各部の温度／電流特性を概略的に示すグラフである。

図１２（ａ）において、ＰＭＯＳ６１ｅ，１６１ｅのドレーン電流はＩ３，Ｉ６、抵抗値Ｒ２の抵抗６４に流入する電流はＩ３Ａ、ＮＭＯＳ１６４ｂのドレーンに流入する電流はＩ３Ｂである。

図１２（ｂ）〜（ｄ）は、電流Ｉ３，Ｉ３Ｂ，Ｉ３Ａの温度による変化を示している。図１２（ｂ）において、前述したように、電流Ｉ３は絶対温度（Ｔ）に比例する特性を備えており、その温度係数は約０．３３［％／℃］である。又、前述したように、ＰＭＯＳ１６１ｅのドレーン電流Ｉ６は、温度上昇に対して減少する特性を備えており、その温度係数が約−０．３３［％／℃］である。電流Ｉ６と電流Ｉ３Ｂとはカレントミラーの関係にあるので、電流Ｉ３Ｂもまた温度上昇に対して減少する特性を備えており、その温度係数が約０．３３［％／℃］である。

図１２（ａ）において、
Ｉ３＝Ｉ３Ａ＋Ｉ３Ｂ
であり、これより
Ｉ３Ａ＝Ｉ３−Ｉ３Ｂ
となる。そのため、図１２（ｄ）の電流Ｉ３Ａの特性グラフは、図１２（ｂ）の電流Ｉ３から図１２（ｃ）の電流Ｉ３Ｂを減じたものとなり、図１２（ｂ）の電流Ｉ３や図１２（ｃ）の電流Ｉ３Ｂよりも温度依存性の大きな特性となることが判る。

以下、これらの事柄を定量的に考察する。
説明の簡単化のために、電流Ｉ３をＩ、電流Ｉ３ＡをＩａ、電流Ｉ３ＢをＩｂと略記し、更に、電流Ｉの温度係数をαｐ、電流Ｉｂの温度係数をαｃ、電流Ｉａの温度係数をＴｃと表す。

であるので、これより、

である。
前述したように、電流Ｉａは、
Ｉａ＝Ｉ−Ｉｂ・・・（１２）
であるので、これより電流Ｉａの温度係数Ｔｃは、

である。この式（１３）を変形して整理することで次式（１４）を得る。

前述したように、電流Ｉ３の温度係数αｐは約０．３３［％／℃］、電流Ｉ３Ｂの温度係数αｃは約−０．３３［％／℃］であるので、
αｐ＝−αｃ・・・（１５）
として式（１４）を整理すると、

の関係を得る。式（１６）において、温度係数αｐが既知であるから、電流Ｉａの温度係数Ｔｃは、電流Ｉｂと電流Ｉの比を変えることで変化させることができる。

図１３（ａ）、（ｂ）は、式（１６）の温度係数Ｔｃを計算してグラフにした図であり、同図（ａ）は温度係数αｐの比例項の部、即ち（１＋Ｉｂ／Ｉ）／（１−Ｉｂ／Ｉ）の箇所をグラフ化した図、及び、同図（ｂ）は温度係数αｐを０．３３［％／℃］として具体的な数値を代入して電流Ｉ３Ａの温度係数Ｔｃを計算したグラフである。

図１３（ａ）、（ｂ）の両グラフとも、横軸に示すＩｂ／Ｉを増加させることで、グラフ曲線の値が大きくなっている。図１３（ｂ）のＵ点に示すように、電流Ｉｂ／Ｉの比、即ち電流Ｉ３Ｂ／Ｉ３の比を０．３と設定した時、電流Ｉ３Ａの温度係数Ｔｃを約０．６％／℃とできる。図１３（ｂ）のＶ点に示すように、電流Ｉｂ／Ｉの比、即ち電流Ｉ３Ｂ／Ｉ３の比を０．５と設定した時、電流Ｉ３Ａの温度係数Ｔｃを約１％／℃とできることが判る。

前述したように、ＬＥＤ２０１としてＧａＡｓＰ材料のものを使用する場合、その温度特性を補償するに必要な駆動電流の温度係数は約０．６［％／℃］であり、ＬＥＤ２０１としてＡｌＧａＩｎＰ材料のものを使用する場合、その温度特性を補償するに必要な駆動電流の温度係数は約１［％／℃］である。

これに対して、図１３（ｂ）のＵ点やＶ点のように電流比を設定することで、前記ＬＥＤ材料の温度係数と合致した温度係数を実現することができる。

このように、本実施例２における基準電圧発生回路６０Ｃは、実施例１の場合よりも温度係数を増加させることができる。これは次式（１７）で示されるように、正の温度係数を備えた電流値Ｉ３から負の温度係数を備えた電流Ｉ３Ｂを減じた電流Ｉ３Ａを生成することで実現できたものである。
Ｉ３Ａ＝Ｉ３−Ｉ３Ｂ・・・（１７）
この結果、電流Ｉ３Ａは電流Ｉ３と比べ、温度係数は増加しているものの、電流値そのものは電流Ｉ３よりも減少してしまう。しかし、前述した電流減少に合わせ、抵抗６４の抵抗値Ｒ２を増加させることで、出力する基準電圧Ｖｒｅｆの値を所定値とすることは容易である。

（実施例２の効果）
本実施例２の基準電圧発生回路６０Ｃによれば、実施例１の基準電圧発生回路６０の構成に加えて、実施例１と同様の構成からなるカレントミラー回路部１６１及びカレントミラー回路１６４等を設け、ＮＰＮＴＲ６５，６６のベース・エミッタ間電圧に略比例する基準電流Ｉ３Ｂを作り、実施例１の構成で得られる基準電流Ｉ３から、その基準電流Ｉ３Ｂを減算することで、温度係数の大きな基準電流Ｉ３Ａを発生させ、これを基に所望の基準電圧Ｖｒｅｆを生成している。そのため、ＬＥＤ２０１の温度係数に合わせて基準電圧発生回路６０Ｃの温度係数を設定することが可能となり、更に基準電圧Ｖｒｅｆを自由に設定できるようになる。

即ち、本実施例２の基準電圧発生回路６０Ｃによれば、出力端子ＶＲＥＦから出力される基準電圧Ｖｒｅｆの温度係数を所望の値に設定でき、更に、その電圧値もまた前記温度係数とは独立に所望の値に設定することが可能となる。その上、実施例１の場合と同様に、電源電圧ＶＤＤの値が変化しても、出力する基準電圧Ｖｒｅｆの変動を無視しうる程度にまで減少させることができる。従って、種々のＬＥＤ２０１やその駆動装置に広く適用することができる。

なお、本実施例２の基準電圧発生回路６０Ｃは、これを着想するに至った技術的思想を考察することによって種々の変形が可能である。以下、その変形の一例を示すが、これに限定されるものでないことは勿論である。

（実施例２の基準電圧発生回路の変形例）
図１４は、実施例２の図１１の変形例である基準電圧発生回路を示す回路図であり、図１１中の要素と共通の要素には共通の符号が付されている。

図１４の変形例を示す基準電圧発生回路６０Ｄでは、ＰＭＯＳ６１ｅのドレーン側のノードＮ７と出力端子ＶＲＥＦ側のノードＮ６との間に、ダイオード接続された第２導電形の第１４のＭＯＳトランジスタ（例えば、ＮＭＯＳ）６１ｆが追加され、更に、ＰＭＯＳ１６１ｅのドレーン側のノードＮ１３とＮＭＯＳ１６４ａのドレーン側の第５ノードＮ１２との間に、ダイオード接続された第２導電形の第１５のＭＯＳトランジスタ（例えば、ＮＭＯＳ）１６１ｆが追加され、他のＰＭＯＳ６１ｂ，１６１ｂとの動作点の違いを解消するように構成されている。

即ち、ＮＭＯＳ６１ｆは、ドレーン及びゲートが、ノードＮ７を介してＰＭＯＳ６１ｅのドレーンに接続され、ソースが、ノードＮ６を介して出力端子ＶＲＥＦと抵抗６４の一端とに接続され、ゲート・ソース間電圧Ｖｇｓ３を有している。更に、ＮＭＯＳ１６１ｆは、ドレーン及びゲートが、ノードＮ１３を介してＰＭＯＳ１６１ｅのドレーンに接続され、ソースが、ノードＮ１２を介してＮＭＯＳ１６４ａのドレーン及びゲートとＮＭＯＳ１６４ｂのゲートとに接続され、ゲート・ソース間電圧Ｖｇｓ４を有している。その他の構成は、実施例２の基準電圧発生回路６０Ｃと同様である。

本変形例の基準電圧発生回路６０Ｄによれば、実施例２の基準電圧発生回路６０Ｃと略同様の作用効果を奏する。本変形例では、特に、ＮＭＯＳ１６１ｆのドレーン及びゲート側のノードＮ１３の電位が、このＮＭＯＳ１６１ｆのソース側のノードＮ１２の電位よりもゲート・ソース間電圧Ｖｇｓ４分だけ高い電位になると共に、ＮＭＯＳ６１ｆのドレーン及びゲート側のノードＮ７の電位が、このＮＭＯＳ６１ｆのソース側のノードＮ６の電位よりもゲート・ソース間電圧Ｖｇｓ３分だけ高い電位となるので、他のＰＭＯＳ６１ｂ，１６１ｂと接近した電位に設定することができる。これにより、ＰＭＯＳ６１ａ，６１ｂ，６１ｅ，１６１ａ，１６１ｂ，１６１ｅのドレーン電位を揃えることが可能となり、その動作点を合致させて、各々のドレーン電流Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６の誤差を低減することができる。

（他の変形例）
本発明は、上記実施例や変形例に限定されず、その他の種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。

（ａ） 図１、図６、図１０、図１１、図１４において、回路を構成するＭＯＳトランジスタ及びバイポーラトランジスタの極性や電源の極性を変更しても、実施例やこの変形例と略同様の作用効果を奏することができる。例えば、ＰＭＯＳをＮＭＯＳに変更し、ＮＭＯＳをＰＭＯＳに変更し、ＮＰＮＴＲをＰＮＰトランジスタ（ＰＮＰＴＲ）に変更し、更に、これらの変更に対応して第１電源をグランドＧＮＤに、第２電源をＶＤＤ電源にそれぞれ変更してもよい。

（ｂ） 実施例では、光源としてＬＥＤ２０１に適用した場合について説明したが、本発明は、これに限らず、他の被駆動素子として、例えば、発光サイリスタや発光トランジスタ、あるいは、有機ＥＬ素子や発熱抵抗体への電圧印加制御を行う場合にも適用可能である。

（ｃ） 例えば、有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを供えたプリンタや、発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。更に、表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）を駆動するために、電圧印加の制御を行う場合にも適用可能である。

（ｄ） 本発明はまた、３端子構造を備えたサイリスタの他、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（Semiconductor Controlled Switch）を駆動する場合にも適用可能である。

１ 画像形成装置
１３ プリントヘッド
６０，６０Ａ，６０Ｂ，６０Ｃ，６０Ｄ 基準電圧発生回路
６１，１６１ カレントミラー回路部
６１ａ，６１ｂ，６１ｅ，１６１ａ，１６１ｂ，１６１ｅ ＰＭＯＳ
６１ｃ，６１ｄ，６１ｆ，１６１ｃ，１６１ｄ，１６４ａ，１６４ｂ，１６１ｆ ＮＭＯＳ
６５，６６，１６２ ＮＰＮＴＲ
６２，６３，６４，１６３ 抵抗
１００，１００−１〜１００−ｎ ドライバＩＣ
１１０ 制御電圧発生回路
１３０ ラッチ回路
１４２ ＮＡＮＤ回路
１５０ 駆動回路
２００，２００−１〜２００−ｎ 発光素子アレイ
２０１ ＬＥＤ

Claims (5)

1. 第１電源に接続された第１導電形の第１のＭＯＳトランジスタと前記第１電源に接続された前記第１導電形の第２のＭＯＳトランジスタとにより構成された第１のカレントミラー回路と、
   前記第１のカレントミラー回路と第１ノード及び第２ノードとの間であって、前記第１のカレントミラー回路に対して縦続接続され、第２導電形の第３のＭＯＳトランジスタ及び前記第２導電形の第４のＭＯＳトランジスタにより構成された第２のカレントミラー回路と、
   一端が第３ノードに接続された第１の抵抗と、
   前記第１の抵抗の他端に接続されたコレクタ、前記第１電源とは異なる電位の第２電源に接続されたエミッタ、及び前記第３ノードに接続されたベースを有する第１のバイポーラトランジスタと、
   第４ノードに第２の抵抗を介して接続又は前記第４ノードに直接接続されたコレクタ、前記第２電源に接続されたエミッタ、及び前記第１のバイポーラトランジスタのコレクタに接続されたベースを有する第２のバイポーラトランジスタと、
   前記第１電源と基準電圧を出力する出力端子との間に接続され、前記第１のカレントミラー回路の出力電圧により導通状態が制御される前記第１導電形の第５のＭＯＳトランジスタと、
   前記出力端子と前記第２電源との間に直列に接続された第３の抵抗と、
   前記第１電源に接続された前記第１導電形の第７のＭＯＳトランジスタと前記第１電源に接続された前記第１導電形の第８のＭＯＳトランジスタとにより構成された第３のカレントミラー回路と、
   前記第３のカレントミラー回路と前記第３ノード及び前記第４ノードとの間であって、前記第３のカレントミラー回路に対して縦続接続され、前記第２導電形の第９のＭＯＳトランジスタ及び前記第２導電形の第１０のＭＯＳトランジスタにより構成された第４のカレントミラー回路と、
   前記第３ノードに接続されたコレクタ及びベースと前記第２電源に接続されたエミッタとを有する第３のバイポーラトランジスタと、
   前記第４ノードと前記第２電源との間に直列に接続された第４の抵抗と、
   前記第１電源と第５ノードとの間に接続され、前記第３のカレントミラー回路の出力電圧により導通状態が制御される前記第１導電形の第１１のＭＯＳトランジスタと、
   前記第５ノード及び前記出力端子と前記第２電源との間であって、前記第１１のＭＯＳトランジスタに対して直列に接続された前記第２導電形の第１２のＭＯＳトランジスタと、前記第３の抵抗に対して並列に接続された前記第２導電形の第１３のＭＯＳトランジスタと、により構成された第５のカレントミラー回路と、
   を備えたことを特徴とする基準電圧発生回路。
2. 請求項１記載の基準電圧発生回路は、更に、
   前記第５のＭＯＳトランジスタと前記出力端子との間にダイオード接続された前記第２導電形の第１４のＭＯＳトランジスタと、
   前記第１１のＭＯＳトランジスタと前記第５ノードとの間にダイオード接続された前記第２導電形の第１５のＭＯＳトランジスタと、
   を備えたことを特徴とする基準電圧発生回路。
3. 請求項１又は２記載の基準電圧発生回路と、
   前記基準電圧発生回路から出力された前記基準電圧を入力し、前記基準電圧に対応した制御電圧を発生する制御電圧発生回路と、
   前記第１電源から出力される電源電圧が印加される電源端子、及び前記制御電圧が印加されるグランド端子を有し、ストローブ信号及びデータを入力し、前記ストローブ信号により前記データの出力を制御して前記電源電圧と略等しい高レベルの電圧又は前記制御電圧と略等しい低レベルの電圧を出力する論理回路と、
   前記電源電圧が印加され、前記論理回路の出力電圧に対応した駆動電流を被駆動素子に供給する駆動回路と、
   を備えたことを特徴とする駆動装置。
4. 請求項３記載の駆動装置と、
   前記被駆動素子である発光素子が複数配列され、前記駆動電流により発光して光を放射する発光素子アレイと、
   を備えたことを特徴とするプリントヘッド。
5. 請求項４記載のプリントヘッドを備え、
   前記光により露光されて記録媒体に画像を形成することを特徴とする画形成装置。

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