JP5190719B2

JP5190719B2 - Ｍｒａｍの読み出し方法

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Publication number: JP5190719B2
Application number: JP2009540034A
Authority: JP
Inventors: 竜介根橋; 昇崎村; 直彦杉林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-11-08
Filing date: 2008-10-30
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Description

本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）及びその動作方法に関する。

ＭＲＡＭは、高集積・高速動作の観点から有望な不揮発性メモリである。ＭＲＡＭでは、ＴＭＲ（Tunnel MagnetoResistance）効果などの磁気抵抗効果を示す「磁気抵抗素子」が、記憶素子として利用される。磁気抵抗素子は、非磁性層とその非磁性層を挟む２層の強磁性体層とを含む。その２層の強磁性体層の一方は、磁化の向きが固定された磁化固定層（ピン層）であり、他方は、磁化の向きが反転可能な磁化自由層（フリー層）である。

磁化固定層と磁化自由層の磁化の向きが“反平行”である場合の磁気抵抗素子の抵抗値（Ｒ＋ΔＲ）は、磁気抵抗効果により、それらが“平行”である場合の抵抗値（Ｒ）よりも大きくなる。ＭＲＡＭのメモリセルは、その抵抗値の変化を利用することによってデータを不揮発的に記憶する。例えば、高抵抗状態はデータ「１」に対応づけられ、低抵抗状態はデータ「０」に対応づけられる。メモリセルのデータは、磁気抵抗素子の抵抗値を検知することによって判別可能である。一方、メモリセルのデータは、磁化自由層の磁化の向きを反転させることによって書き換え可能である。

図１は、特開２００４−３４８９３４号公報に記載されているＭＲＡＭの回路構成の一部を示している。複数の書き込みワード線１０３Ｗ及び複数の読み出しワード線１０３Ｒが、Ｘ軸方向に延伸するように設けられており、Ｘセレクタ１０８に接続されている。また、複数の第１ビット線１０４と複数の第２ビット線１０５が、Ｙ軸方向に延伸するように設けられており、Ｙセレクタ１１１に接続されている。

メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセル１２０を有している。各メモリセル１２０は、トランジスタ１０６と磁気抵抗素子１０７を有している。トランジスタ１０６のゲートは、書き込みワード線１０３Ｗに接続されている。トランジスタ１０６のソース／ドレインの一方は、第１ビット線１０４に接続され、他方は第２ビット線１０５に接続されている。磁気抵抗素子１０７の一端は読み出しワード線１０３Ｒに接続され、その他端は第２ビット線１０５に接続されている。

一部のメモリセル１２０は、データ読み出し時に参照電流を生成するために使用される。このようなメモリセルは、以下、参照セル１２０ｒと記載される。また、参照セル１２０ｒに接続される第１ビット線１０４及び第２ビット線１０５は、それぞれ第１参照ビット線１０４ｒ及び第２参照ビット線１０５ｒと記載される。電流センスアンプ１１５は、Ｙセレクタ１１１と第２参照ビット線１０５ｒに接続されている。

あるメモリセル１２０からのデータ読み出しは、次の手順で行われる（以下、データが読み出されるメモリセル１２０を「選択メモリセル１２０ｓ」という）。Ｘセレクタ１０８は、選択メモリセル１２０ｓにつながる１本の読み出しワード線１０３Ｒを選択し、その読み出しワード線１０３Ｒに読み出し電圧を印加する。Ｙセレクタ１１１は、選択メモリセル１２０ｓにつながる１本の第２ビット線１０５を選択する。電流センスアンプ１１５の電圧と読み出しワード線１０３Ｒの電圧の差により、選択された第２ビット線１０５には検知電流Ｉｓが流れる。その検知電流Ｉｓの大きさは、選択メモリセル１２０ｓの磁気抵抗素子１０７の抵抗状態に依存する。また、参照セル１２０ｒにつながる第２参照ビット線１０５ｒには、参照電流Ｉｒが流れる。

電流センスアンプ１１５は、検知電流Ｉｓと参照電流Ｉｒに基づいて、選択メモリセル１２０ｓに記録されたデータの判別を行う。例えば、参照セル１２０ｒのデータが「０」に固定されているとする。その場合、検知電流Ｉｓと参照電流Ｉｒがほぼ同じであれば、電流センスアンプ１１５は、選択メモリセル１２０ｓのデータを「０」と判定する。一方、検知電流Ｉｓが参照電流Ｉｒより小さければ、電流センスアンプ１１５は、選択メモリセル１２０ｓのデータを「１」と判定する。

ここで、注意すべきことは、選択メモリセル１２０ｓを通過せずに流れる電流の存在である。図１で示されたＭＲＡＭは、メモリセル１２０同士が多数の並列な経路によって結ばれたクロスポイントアレイ構成を有している。選択メモリセル１２０ｓのデータ読み出し時、その並列な経路上に、選択メモリセル１２０ｓを通過しない電流が流れる。その電流は、以下「回り込み電流」と参照される。この回り込み電流は、選択された第２ビット線１０５を流れる検知電流Ｉｓに影響を及ぼす。すなわち、回り込み電流は、選択メモリセル１２０ｓに関するデータ判定の信頼性を低下させる。読み出しデータの信頼性を高めるためには、回り込み電流の影響を抑制することが重要である。

特開２００２−８３６９号公報にも、クロスポイントセルアレイが記載されている。この公報に記載された技術によれば、読み出しデータの信頼性を高めるために、データ読み出し時、選択ビット線に印加される電圧Ｖｓと非選択ビット線に印加される電圧Ｖｎｓが等しく設定される。但し、電圧Ｖｓと電圧Ｖｎｓを完全に一致させることは、現実的には困難である。

電圧Ｖｓと電圧Ｖｎｓを完全に一致させることを困難にしている一つの原因として、読み出し電流が流れる経路上の、配線抵抗による電圧降下やトランジスタのドレイン−ソース間の電圧降下が挙げられる。この電圧降下の影響により、電圧Ｖｓや電圧Ｖｎｓは、電流センスアンプで十分制御できないことになる。

特開２００４−５２３０５５号公報には、半導体メモリデバイスの列マルチプレクサにおける読み出し電流によって引き起こされる電圧の降下を回避することを目的とした技術が公開されている。この公報に記載された技術では、ビット線の端の電圧は制御可能になるものの、ビット線における読み出し電流による電圧降下の影響は排除できない。これは、読み出し動作時にセルに印加される電圧を、電流センスアンプが十分制御できないことを意味する。

この配線抵抗における読み出し電流による電圧降下を防ぐために、磁気抵抗素子の抵抗を高く設定し、読み出し電流を小さくする方法が考えられる。しかし、これは、読み出し速度が遅くなるという問題を引き起こす。

配線抵抗における読み出し電流による電圧降下を防ぐことは、回り込み電流の低減以外の目的においても、読み出しの信頼性を向上する上で重要である。例えば、読み出し回路が一定の電圧Ｖ１を供給し、磁気抵抗素子に流れる読み出し電流を検知して、記憶状態を判別する場合、配線抵抗やトランジスタにおける読み出し電流による電圧降下ΔＶの分だけ、磁気抵抗素子に印加される読み出し電圧Ｖ２がＶ１より低くなる。電圧降下ΔＶは、磁気抵抗素子の記憶情報に依存して変化する。磁気抵抗素子が低抵抗状態の場合の電圧降下をΔＶＬ、磁気抵抗素子が高抵抗状態の場合の電圧降下ΔＶＨとすると、絶対値においてΔＶＬ＞ΔＶＨとなる。つまり、読み出し電圧は、低抵抗状態のほうが、電圧降下の影響で低くなり、読み出し電流は減少する方向にある。従って、配線抵抗やトランジスタによる電圧降下の影響により、低抵抗状態の読み出し電流と高抵抗状態の読み出し電流の違いは小さくなり、読み出しの信頼性が低下する。

従って、本発明の目的は、磁気ランダムアクセスメモリの読み出しデータの信頼性を向上させるための技術を提供することにある。

本発明の一の観点では、磁気ランダムアクセスメモリが、第１方向に延伸して設けられる第１及び第２ビット線と、データを記憶する少なくとも一の磁気抵抗素子を備える記憶ブロックと、読み出し回路とを具備する。読み出し回路は、第１ビット線に電気的に接続される第１端子と、第２ビット線に電気的に接続される第２端子とを有する。第２端子は、読み出し動作時に定常電流が流れ込まないような高インピーダンスを有する。読み出し回路は、読み出し動作時、第１端子から第１ビット線に読み出し電流を供給する。記憶ブロックは、読み出し動作時、読み出し電流を第１ビット線から磁気抵抗素子に流し、且つ、磁気抵抗素子を第２ビット線に接続するように構成されている。読み出し回路は、第２ビット線を介して第２端子に入力される電圧に応じて読み出し電流を制御する。

本発明の他の観点では、磁気ランダムアクセスメモリが、第１方向に延伸して設けられる第１及び第２ビット線と、データを記憶する少なくとも一の磁気抵抗素子を備える記憶ブロックと、読み出し回路とを具備する。読み出し回路は、第１ビット線に電気的に接続される第１端子と、第２ビット線に電気的に接続される第２端子とを有している。第２端子は、読み出し動作時に定常電流が流れ込まないような高インピーダンスを有している。読み出し回路は、読み出し動作時、第１端子から第１ビット線に一定の読み出し電流を供給する。記憶ブロックは、読み出し動作時、読み出し電流を第１ビット線から磁気抵抗素子に流し、且つ、磁気抵抗素子を第２ビット線に接続するように構成されている。読み出し回路は、第２ビット線を介して第２端子に入力される電圧に基づいてデータを判別する。

本発明の更に他の観点では、第１方向に延伸して設けられる第１及び第２ビット線と、データを記憶する磁気抵抗素子と、読み出し回路とを具備し、読み出し回路が、第１端子と第２端子とを有し、第２端子が、読み出し動作時に定常電流が流れ込まないような高インピーダンスを有する磁気ランダムアクセスメモリの動作方法が提供される。当該動作方法は、
読み出し回路により、読み出し電流を、第１端子から第１ビット線を介して磁気抵抗素子に流すステップと、
磁気抵抗素子の一端を第２ビット線に電気的に接続するステップと、
読み出し回路により、読み出し電流を第２ビット線を介して第２端子に入力される電圧に応じて制御するステップ
とを具備する。

本発明によれば、読み出したデータの信頼性が高い磁気ランダムアクセスメモリを提供することができる。

公知のＭＲＡＭの構成を示す回路図である。第１実施例のＭＲＡＭの構成を概略的に示すブロック図である。第１実施例におけるメモリセルの構成を示す回路図である。第１実施例の第１変形例のＭＲＡＭの構成を概略的に示すブロック図である。第１実施例の第１変形例におけるメモリセルの構成を示す回路図である。第１実施例の第２変形例のＭＲＡＭの構成を概略的に示すブロック図である。第１実施例の第２変形例におけるメモリセルの構成を示す回路図である。第１実施例の第３変形例のＭＲＡＭの構成を概略的に示すブロック図である。第１実施例の第３変形例におけるメモリセルの構成を示す回路図である。第１実施例のＭＲＡＭの読み出し回路に含まれるフィードバック式電圧制御回路の構成の例を示す図である。第１実施例における読み出し動作を説明するための回路図である。第２実施例のＭＲＡＭの構成を概略的に示すブロック図である。第２実施例におけるセルグループの構成を示す回路図である。第２実施例における読み出し動作を説明するための回路図である。第３実施例のＭＲＡＭの構成を概略的に示すブロック図である。第３実施例におけるメモリセル列の構成を示すブロック図である。第３実施例におけるメモリセル列の他の構成を示すブロック図である。第３実施例の変形例におけるＭＲＡＭの構成を概略的に示すブロック図である。第３実施例の変形例におけるメモリセル列の構成を示すブロック図である。第４実施例のＭＲＡＭの構成を概略的に示すブロック図である。第４実施例におけるメモリセル列の構成を示すブロック図である。第４実施例の変形例におけるＭＲＡＭの構成を概略的に示すブロック図である。第４実施例の変形例におけるメモリセル列の構成を示すブロック図である。第５実施例におけるＭＲＡＭの構成を概略的に示すブロック図である。第５実施例におけるＭＲＡＭの他の構成を概略的に示すブロック図である。第１〜第５実施例で使用されるフィードバック式電圧制御回路の構成の一例を示す図である。第１〜第５実施例で使用されるフィードバック式電圧制御回路の構成の他の例を示す図である。第１〜第５実施例で使用されるフィードバック式電圧制御回路の構成の更に他の例を示す図である。第１〜第５実施例で使用されるフィードバック式電圧制御回路の構成の更に他の例を示す図である。第１〜第５実施例で使用されるフィードバック式電圧制御回路の構成の更に他の例を示す図である。第６実施例におけるＭＲＡＭの構成を概略的に示すブロック図である。第６実施例における読み出し動作を説明するための回路図である。

第１実施例：
（回路構成）
図２は、本発明の第１実施例におけるＭＲＡＭの構成を概略的に示すブロック図である。ＭＲＡＭは、それぞれがデータを記憶する記憶ブロックとして機能する複数のメモリセル２がマトリックス状に配置されたメモリセルアレイ１を備えている。

メモリセルアレイ１には、複数の第１ワード線ＷＬ１と、複数の第２ワード線ＷＬ２と、複数の読み出しワード線ＲＷＬと、それぞれが第１ビット線ＢＬ１と第２ビット線ＢＬ２とから構成される複数のビット線対とが設けられている。第１ワード線ＷＬ１、第２ワード線ＷＬ２、および読み出しワード線ＲＷＬは、Ｘ軸方向に延伸するように設けられている。一方、第１ビット線ＢＬ１と第２ビット線ＢＬ２は、Ｙ軸方向に延設されており、同一のビット線対に属する第１ビット線ＢＬ１と第２ビット線ＢＬ２は、Ｙ軸方向に並んで配置された１列のメモリセル２に共通に接続されている。尚、Ｙ軸方向は、Ｘ軸方向に直交する方向である。

図３は、１つのメモリセル２の構成例を示している。本実施例では、１つのメモリセル２が、セルトランジスタＴｒ１、Ｔｒ２と磁気抵抗素子Ｒ１を有している。セルトランジスタＴｒ１のゲートは、第１ワード線ＷＬ１に接続されている。第１トランジスタのソース／ドレインの一方は、第１ビット線ＢＬ１に接続され、他方は磁気抵抗素子Ｒ１の一の端子に接続されると共に、セルトランジスタＴｒ２のソース／ドレインの一方に接続されている。磁気抵抗素子Ｒ１の他方の端子は、読み出しワード線ＲＷＬに接続されている。セルトランジスタＴｒ２のソース／ドレインの他方は、第２ビット線ＢＬ２に接続されている。セルトランジスタＴｒ２のゲートは第２ワード線ＷＬ２に接続されている。後述されるように、メモリセル２の構成は、様々に変更され得ることに留意されたい。

図２に戻り、第１実施例のＭＲＡＭは、更に、Ｘセレクタ３とＸ終端回路５を備えている。Ｘセレクタは、複数の第１ワード線、複数の第２ワード線、複数の読み出しワード線に接続されている。データ読み出し時あるいはデータ書き込み時、Ｘセレクタは、必要な第１ワード線と第２ワード線を選択することができる。Ｘ終端回路５は、Ｘセレクタ３に接続されている。

第１実施例のＭＲＡＭは、更に、Ｙセレクタ４、書き込み回路６、及び読み出し回路７を備えている。Ｙセレクタ４は、第１ビット線ＢＬ１及び第２ビット線ＢＬ２に接続されている。データ読み出し時、及びデータ書き込み時、Ｙセレクタ４は、アクセスされるメモリセル２に対応する第１ビット線ＢＬ１、第２ビット線ＢＬ２を選択する。

書き込み回路６及び読み出し回路７は、Ｙセレクタ４を介して第１ビット線ＢＬ１及び第２ビット線ＢＬ２に接続されている。書き込み回路６は、書き込みデータに応じて、第１ビット線ＢＬ１及び第２ビット線ＢＬ２に相補の電圧を印加することで書き込み電流を流す機能を有している。

読み出し回路７は、所望の読み出し電圧が正確に各メモリセル２の磁気抵抗素子Ｒ１に印加されるように読み出し電流を各メモリセル２の磁気抵抗素子Ｒ１に供給し、更に、読み出しデータを判定する機能を有している。

詳細には、読み出し回路７は、フィードバック式電圧制御回路８を備えている。フィードバック式電圧制御回路８の第１端子８ａは、Ｙセレクタ４を介して第１ビット線ＢＬ１に接続され、第２端子８ｂは、Ｙセレクタ４を介して第２ビット線ＢＬ２に接続されている。フィードバック式電圧制御回路８は、第２端子８ｂに入力される電圧に応答して、第１端子８ａに接続された第１ビット線ＢＬ１に読み出し電流を供給するように構成されている。

図１０は、本実施例におけるフィードバック式電圧制御回路８の回路構成例を示している。図１０に示される回路構成では、フィードバック式電圧制御回路８は、ＣＭＯＳインバータ３１とＮＭＯＳトランジスタ３２とを備えている。インバータ３１の入力は第２端子８ｂに接続され、インバータ３１の出力は、ＮＭＯＳトランジスタ３２のゲートに接続されている。ＮＭＯＳトランジスタ３２のドレインは次段のセンスアンプ（図示されない）に、ソースは第１端子８ａに接続されている。このように構成されたフィードバック式電圧制御回路８は、第２端子８ｂの電圧がインバータ３１の閾値電圧（即ち、インバータ３１の出力が、電源レベルＶｄｄから接地レベルＧｎｄに、又はその逆に切り替わる電圧）に固定されるように第１端子８ａから流れ出る読み出し電流を調整する動作を行う。インバータ３１は、その閾値電圧が、読み出し動作時に磁気抵抗素子Ｒ１に印加されるべき読み出し電圧と同一になるように設計される。このような設計は、ＣＭＯＳインバータ３１に含まれるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのディメンジョンを適切に選ぶことにより、容易に実現可能である。

フィードバック式電圧制御回路８の構成において、フィードバック式電圧制御回路８の第２端子８ｂがアースに対して「高インピーダンス」を有していることに留意されたい。即ち、読み出し動作においてフィードバック式電圧制御回路８の第２端子８ｂに電圧が印加されたときに第２端子８ｂに流れ込む定常電流は、（リーク電流を除けば）ゼロである。後述されるように、第２端子８ｂがアースに対して高インピーダンスを有していることは、読み出しデータの信頼性の向上に貢献する。

（読み出し動作）
次に、読み出し動作について説明する。
図１１は、本実施例のＭＲＡＭの読み出しに関連する部分を示すブロック図である。以下では、アクセス対象のメモリセル２は、選択メモリセル２ｓと参照される。また、選択メモリセルにつながり、Ｙセレクタ４によって選択される第１ビット線ＢＬ１は、以下、選択第１ビット線ＳＢＬ１と参照され、同様に、選択メモリセル２ｓにつながり、Ｙセレクタ４によって選択される第２ビット線ＢＬ２は、選択第２ビット線ＳＢＬ２と参照される。また、選択メモリセル２ｓにつながり、Ｘセレクタ３によって選択される第１ワード線ＷＬ１は、以下選択第１ワード線ＳＷＬ１と参照され、同様に、選択メモリセル２ｓにつながり、Ｘセレクタ３によって選択される第２ワード線ＷＬ２は、以下選択第２ワード線ＳＷＬ２と参照される。最後に、選択メモリセル２ｓにつながり、Ｘセレクタ３によって選択される読み出しワード線ＲＷＬは、以下選択読み出しワード線ＳＲＷＬと参照される。

選択メモリセル２ｓのセルトランジスタＴｒ１及びセルトランジスタＴｒ２は、選択第１ワード線ＳＷＬ１及び選択第２ワード線ＳＷＬ２が電源レベルＶｄｄにプルアップされることによって導通状態になる。一方、選択読み出しワード線ＳＲＷＬは、接地される。選択読み出しワード線ＳＲＷＬ以外の読み出しワード線ＲＷＬは、接地され、又はフローティング状態に設定される。選択メモリセル２ｓにおいてセルトランジスタＴｒ１及びセルトランジスタＴｒ２が導通状態になることにより、選択第１ビット線ＳＢＬ１及び選択第２ビット線ＳＢＬ２は、選択メモリセル２ｓの磁気抵抗素子Ｒ１に電気的に接続される。

加えて、Ｙセレクタ４は、トランジスタ４１、４２のうち、選択第１ビット線ＳＢＬ１に接続されているトランジスタ４１ｓ及び選択第２ビット線ＳＢＬ２に接続されているトランジスタ４２ｓを導通状態にする。これにより、選択第１ビット線ＳＢＬ１がフィードバック式電圧制御回路８の第１端子８ａに電気的に接続され、選択第２ビット線ＳＢＬ２が第２端子８ｂに電気的に接続される。選択第１ビット線ＳＢＬ１以外の第１ビット線ＢＬ１、及び、選択第２ビット線ＳＢＬ２以外の第２ビット線ＢＬ２は、接地又はフローティング状態に設定される。

フィードバック式電圧制御回路８は、第２端子８ｂの電圧と規定の読み出し電圧Ｖｃ（本実施例では、インバータ３１の閾値電圧）との差が小さくなるように第１端子８ａから流れる読み出し電流を調整する。第１端子８ａから流れる読み出し電流は、Ｙセレクタ４、選択第１ビット線ＳＢＬ１、セルトランジスタＴｒ１、及び磁気抵抗素子Ｒ１を介して接地電位である選択読み出しワード線ＳＲＷＬに流れる。

読み出し電流が流れることによって磁気抵抗素子Ｒ１に発生する電圧は、選択メモリセル２ｓのセルトランジスタＴｒ２、選択第２ビット線ＳＢＬ２、及びＹセレクタ４を介して、フィードバック式電圧制御回路８の第２端子８ｂに入力される。第２端子８ｂの入力抵抗は大きいので、定常状態では選択第２ビット線ＳＢＬ２に電流は流れない。そのため、選択第２ビット線ＳＢＬ２の抵抗による電圧降下の影響は第２端子８ｂに入力される電圧にほとんど含まれない。同様に、セルトランジスタＴｒ２とＹセレクタ４における電圧降下の影響も小さい。その結果、読み出し回路７は、選択メモリセル２ｓの磁気抵抗素子Ｒ１に規定の読み出し電圧Ｖｃとほぼ等しい電圧を、寄生抵抗の影響を最小限に抑えて印加することができる。

読み出し回路７のセンスアンプ（図示されない）は、読み出し電流を検知して選択メモリセル２ｓの磁気抵抗素子Ｒ１に記憶されているデータを判別する。磁気抵抗素子Ｒ１に印加される電圧が規定の読み出し電圧Ｖｃに制御されているため、読み出し電流の大きさは、磁気抵抗素子Ｒ１の抵抗値、即ち、磁気抵抗素子Ｒ１に記憶されているデータによって決まる；読み出し電流の大きさは、寄生抵抗にほとんど影響をうけない。したがって、本実施例のＭＲＡＭは、読み出しデータの信頼性が高い。

以上に説明されているように、第１実施例のＭＲＡＭは、所望の読み出し電圧を正確に磁気抵抗素子に印加し、これにより、高い信頼性でデータを読み出すことができる。

さらに、第１実施例のＭＲＡＭは、抵抗値の低い磁気抵抗素子を使用できる点でも有利である。従来のＭＲＡＭは、抵抗値の低い磁気抵抗素子を適用すると、ビット線およびトランジスタの電圧降下が大きくなり、読み出し信号の信号レベルが低下するという問題がある。第１実施例のＭＲＡＭでは、寄生抵抗による電圧降下の影響を除くことができるため、抵抗値の低い磁気抵抗素子を適用できる。抵抗値の低い磁気抵抗素子が適用可能であることは、ビット線やセンスアンプの容量を充電する時間を短縮し、読み出し速度を速くできる点で有利である。

さらに、第１実施例のＭＲＡＭは、システムＬＳＩに複数のＭＲＡＭマクロを集積化することが容易になる。従来、クロスポイント型ＭＲＡＭでは、メモリセル毎にセルトランジスタを備えているタイプのＭＲＡＭに比べ、高い磁気抵抗素子が使用されている。システムＬＳＩに、クロスポイント型ＭＲＡＭのマクロとメモリセル毎にセルトランジスタを備えているタイプのＭＲＡＭのマクロとを混載する場合に同一形状の磁気抵抗素子を用いると、磁気抵抗素子の抵抗値は等しくなる。もし、磁気抵抗素子の抵抗値を低い側に設定した場合、クロスポイント型ＭＲＡＭの読み出し動作が寄生抵抗の影響により困難となる。一方、磁気抵抗素子の抵抗値を高い側に設定した場合、メモリセル毎にセルトランジスタを備えているＭＲＡＭマクロの読み出し速度が遅くなり、本来の実力を発揮できない。本実施例のＭＲＡＭの磁気抵抗素子は、他のＭＲＡＭマクロで適用されているメモリセルにおける磁気抵抗素子の抵抗値と同じ抵抗値を有するように設計しても、問題は生じない。なぜなら、磁気抵抗素子の値に関わらず、正確に読み出し電圧を磁気抵抗素子に印加することができ、読み出しの信頼性は損なわれないからである。

第１実施例のＭＲＡＭの読み出し動作は、１列のメモリセルに対し、２つのビット線が設けられる場合に特に好適である。本実施例のＭＲＡＭではデータ書き込みは、ビット線対に相補の電圧を印加し、書き込み電流を選択メモリセルのみに流すことによって行われる。本実施例のＭＲＡＭは、ビット線を、書き込み動作時及び読み出し動作時に共通に使用することができる；書き込み動作と読み出し動作のために、別のビット線を用意する必要はない。これは、メモリセルアレイの面積の縮小に有効である。

なお、ＭＲＡＭの構成は、様々に変更可能である。以下では、本実施例のＭＲＡＭの変形例について説明する。

図４は、第１変形例のＭＲＡＭの構成を示すブロック図であり、図５は、第１変形例のＭＲＡＭのメモリセル２Ａの構成を示す回路図である。図４及び図５に示されているように、セルトランジスタＴｒ１及びセルトランジスタＴｒ２のゲートが、第１ワード線ＷＬ１に共通に接続されてもよい。書き込み動作及び読み出し動作では、選択された第１ワード線ＷＬ１のプルアップにより、セルトランジスタＴｒ１及びセルトランジスタＴｒ２が導通状態にされる。

図６は、第２変形例のＭＲＡＭの構成を示すブロック図であり、図７は、第２変形例のＭＲＡＭのメモリセル２Ｂの構成を示す回路図である。図６及び図７に示されているように、読み出しワード線ＲＷＬの代わりに、Ｙ軸方向に延伸するように設けられた読み出しビット線ＲＢＬが設けられてもよい。読み出しビット線ＲＢＬは、各メモリセル２Ｂの磁気抵抗素子Ｒ１に接続されると共に、Ｙセレクタ４に接続される。読み出し動作時には、選択メモリセルに接続された読み出しビット線ＲＢＬが接地される。

図８は、第３変形例のＭＲＡＭの構成を示すブロック図であり、図９は、第３変形例のＭＲＡＭのメモリセル２Ｂの構成を示す回路図である。図８及び図９に示されているように、読み出しビット線ＲＢＬを用いる場合においても、セルトランジスタＴｒ１及びセルトランジスタＴｒ２のゲートが、第１ワード線ＷＬ１に共通に接続される構成は採用可能である。

第２実施例：
（回路構成）
図１２は、本発明の第２実施例のＭＲＡＭの構成を概略的に示すブロック図である。第２実施例のＭＲＡＭの構成は、第１実施例のＭＲＡＭの構成と類似している。大きな相違点は、第２実施例のＭＲＡＭでは、それぞれが複数のメモリセルを含むセルグループ１２が、メモリセルアレイ１Ａに行列に配置されることである。第２実施例では、各セルグループ１２に、４つのメモリセルが集積化されており、各セルグループ１２は、４ビットのデータを記憶する記憶ブロックとして機能する。メモリセルアレイ１には、セルグループ１２の一の行に対して、１本の共通ワード線ＣＷＬと、４本の第１〜第４ワード線ＷＬ１〜ＷＬ４と、４本の読み出しワード線ＲＷＬ１〜ＲＷＬ４とが設けられる。第１〜第４ワード線ＷＬ１〜ＷＬ４及び読み出しワード線ＲＷＬ１〜ＲＷＬ４は、各セルグループ１２に集積化された４つのメモリセルから所望のメモリセルを選択するために使用される。

図１３は、一つのセルグループ１２の構成例を示している。本実施例では、各セルグループ１２は、４つのメモリセル２−１〜２−４を備えている。メモリセル２−１〜２−４は、Ｙ軸方向に並んで配置されている。メモリセル２−１〜２−４のそれぞれは、１つのセルトランジスタと１つの磁気抵抗素子を有している；メモリセル２−１〜２−４に集積化されているセルトランジスタは、それぞれ、符号Ｔｒ１〜Ｔｒ４によって参照され、メモリセル２−１〜２−４に集積化されている磁気抵抗素子は、それぞれ、符号Ｒ１〜Ｒ４によって参照される。尚、一つのセルグループ１２に含まれているメモリセルの数は任意である。

メモリセル２−１〜２−４のセルトランジスタＴｒ１〜Ｔｒ４のゲートは、それぞれ、第１〜第４ワード線ＷＬ１〜ＷＬ４に接続されている。セルトランジスタＴｒ１〜Ｔｒ４は、それぞれ、ソース／ドレインの一方が第１ビット線ＢＬ１に共通に接続され、他方が、共通配線１３に接続されると共に、磁気抵抗素子Ｒ１〜Ｒ４の一端にそれぞれに接続されている。磁気抵抗素子Ｒ１〜Ｒ４の他端は、それぞれ、読み出しワード線ＲＷＬ１〜ＲＷＬ４に接続されている。

更に、各セルグループ１２は、共通トランジスタＣＴｒを備えている。１つの共通トランジスタＣＴｒが、メモリセル２−１〜２−４に対して共通に設けられている。共通トランジスタＣＴｒのゲートは、共通ワード線ＣＷＬに接続されている。共通トランジスタＣＴｒのソース／ドレインの一方は、第２ビット線ＢＬ２に接続され、他方は、共通配線１３に接続されている。このように、第２ビット線ＢＬ２は、１つの共通トランジスタＣＴｒを介して、磁気抵抗素子Ｒ１〜Ｒ４の全てに接続されている。一方、第１ビット線ＢＬ１は、セルトランジスタＴｒ１〜Ｔｒ４を介して、磁気抵抗素子Ｒ１〜Ｒ４に接続されている。

（読み出し動作）
次に、読み出し動作について説明する。
図１４は、本実施例のＭＲＡＭの、読み出し動作に関連する部分の構成を示すブロック図である。以下の説明においては、アクセス対象のメモリセルは、以下、選択メモリセルと参照され、複数のセルグループ１２のうち、選択メモリセルを含むセルグループは、以下、選択セルグループ１２ｓと参照される。以下の説明では、選択セルグループ１２ｓのメモリセル２−４が選択されるとして説明が行われるので、選択メモリセルは、符号２−４ｓによって参照される。

また、選択セルグループ１２ｓにつながる第１ビット線ＢＬ１および第２ビット線ＢＬ２は、以下、選択第１ビット線ＳＢＬ１および選択第２ビット線ＳＢＬ２とそれぞれ参照される。選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２をまとめて選択ビット線対と参照する場合もある。

更に、Ｘセレクタ３によって選択される共通ワード線ＣＷＬは、以下、選択共通ワード線ＳＣＷＬと参照される。

加えて、第１〜第４ワード線ＷＬ１〜ＷＬ４のうちＸセレクタ３によって選択されるワード線は、以下、選択ワード線と参照される；以下の説明では、選択メモリセル２−４ｓに対応する第４ワード線ＷＬ４が選択されるので、選択ワード線は、符号ＳＷＬ４によって参照される。選択ワード線ＳＷＬ４につながるセルトランジスタＴｒ４は全て導通状態になる。

最後に、読み出しワード線ＲＷＬ１〜ＲＷＬ４のうちＸセレクタ３によって選択される読み出しワード線は、以下、選択読み出しワード線と参照される。以下の説明では、選択メモリセル２−４ｓに対応する読み出しワード線ＲＷＬ４が選択されるので、選択読み出しワード線は、符号ＳＲＷＬ４によって参照される。

読み出し動作が開始されると、Ｘセレクタ３は、選択セルグループ１２ｓにつながる選択共通ワード線ＳＣＷＬを電源レベルＶｄｄにプルアップする。これにより、選択共通ワード線ＳＣＷＬにつながる共通トランジスタＣＴｒは導通状態となる。つまり、選択共通ワード線ＳＣＷＬにつながるセルグループ１２は全て選択されることになる。

更にＸセレクタ３は、選択セルグループ１２ｓにつながる選択ワード線ＳＷＬ４を選択し、その選択ワード線ＳＷＬ４を電源レベルＶｄｄにプルアップする。その結果、選択メモリセル２−４ｓのセルトランジスタＴｒ４は導通状態となる。

一方、Ｘセレクタ３は、選択共通ワード線ＳＣＷＬおよび選択ワード線ＳＷＬ４以外の共通ワード線ＣＷＬおよびワード線にグランド電圧を印加する。その結果、非選択のメモリセルのセルトランジスタは、オフされる。

更に、Ｘセレクタ３は、選択メモリセル２−４ｓにつながる選択読み出しワード線ＳＲＷＬ４をグランド電位に設定する。加えて、Ｘセレクタ３は、選択読み出しワード線ＳＲＷＬ４以外の選択セルグループ１２ｓにつながる読み出しワード線ＲＷＬ１〜ＲＷＬ３をフローティング状態にし、または、規定の読み出し電圧Ｖｃと等しい電圧Ｖｅを印加する。更に、Ｘセレクタ３は、選択セルグループ１２ｓにつながらない読み出しワード線ＲＷＬ１〜ＲＷＬ４を接地し、又はフローティング状態にする。

このような動作により、選択第１ビット線ＳＢＬ１は、選択メモリセル２−４ｓのセルトランジスタＴｒ４を介して磁気抵抗素子Ｒ４に電気的に接続され、選択第２ビット線ＳＢＬ２は、選択セルグループ１２ｓの共通トランジスタＣＴｒを介して磁気抵抗素子Ｒ４に接続される。

加えて、Ｙセレクタ４は、選択第１ビット線ＳＢＬ１に接続されているトランジスタ４１ｓ及び選択第２ビット線ＳＢＬ２に接続されているトランジスタ４２ｓを導通状態にする。これにより、選択第１ビット線ＳＢＬ１がフィードバック式電圧制御回路８の第１端子８ａに電気的に接続され、選択第２ビット線ＳＢＬ２が第２端子８ｂに電気的に接続される。選択第１ビット線ＳＢＬ１以外の第１ビット線ＢＬ１、及び、選択第２ビット線ＳＢＬ２以外の第２ビット線ＢＬ２は、接地又はフローティング状態に設定される。

フィードバック式電圧制御回路８の第１端子８ａから流れる読み出し電流は、Ｙセレクタ４と、選択第１ビット線ＳＢＬ１と、選択メモリセル２−４ｓのセルトランジスタＴｒ４と磁気抵抗素子Ｒ４を介して、接地電位である選択読み出しワード線ＳＲＷＬ４に流れる。磁気抵抗素子Ｒ４に印加される電圧は、選択セルグループ１２ｓの共通トランジスタＣＴｒと、選択第２ビット線ＳＢＬ２とＹセレクタ４を介して、フィードバック式電圧制御回路８の第２端子８ｂに入力される。第２端子８ｂの入力インピーダンスは大きいので、定常状態では選択第２ビット線ＳＢＬ２に電流は流れない。そのため、選択第２ビット線ＳＢＬ２の抵抗による電圧降下の影響は、第２端子８ｂに入力される電圧にほとんど含まれない。同様に、Ｙセレクタ４における電圧降下の影響も小さい。フィードバック式電圧制御回路８は、第２端子８ｂの電圧と規定の読み出し電圧Ｖｃとの差を小さくするように第１端子８ａから流れ出る読み出し電流を調整する。その結果、読み出し回路７は、磁気抵抗素子Ｒ４に規定の読み出し電圧Ｖｃとほぼ等しい電圧を、寄生抵抗の影響を最小限に抑えて、印加することができる。

第２実施例のＭＲＡＭは、第１実施例のＭＲＡＭと同様な利点を有している。即ち、第２実施例のＭＲＡＭは、読み出し電圧を正確に印加することで、確実にデータを読み出すことができる。加えて、第２実施例のＭＲＡＭでは、抵抗値の低い磁気抵抗素子を適用でき、読み出し速度を速くできる。また、第２実施例のＭＲＡＭの構成によれば、システムＬＳＩに複数のＭＲＡＭマクロと混載することが容易になる。加えて、第２実施例のＭＲＡＭは、書き込み動作と読み出し動作のために別のビット線を用意する必要はなく、メモリセルアレイの面積の縮小に好適である。

さらに、第２実施例のＭＲＡＭは、読み出し時に選択メモリセルの磁気抵抗素子のみでなく、同一のセルグループ１２に含まれる非選択メモリセルの磁気抵抗素子に印加される電圧も正確に与えられるという特徴をもつ。同一セルグループ１２に含まれる非選択メモリセルの磁気抵抗素子の一端に印加される電圧Ｖｎｓは、選択メモリセルの磁気抵抗素子に印加される電圧Ｖｓとほぼ等しい。電圧Ｖｓと電圧Ｖｎｓの違いは、セルグループ１２内の共通配線１３の抵抗による電圧降下が原因となるが、この電圧降下は、共通配線１３の配線長が短いため小さい。このように、第２実施例のＭＲＡＭにおける回りこみ電流を抑制するために非選択メモリセルの電圧を制御できることは、読み出しの信頼性を向上する上で重要である。

さらに、第２実施例のＭＲＡＭは、第１実施例のＭＲＡＭにくらべ、セルアレイ面積を小さくできる。これは、磁気抵抗素子の数に対するトランジスタの数の比が削減されているためである。

なお、Ｙセレクタ４は、選択第１ビット線ＳＢＬ１をフィードバック式電圧制御回路８の第２端子８ｂに接続し、選択第２ビット線ＳＢＬ２をフィードバック式電圧制御回路８の第１端子８ａに接続するように構成されてもよい。

第３実施例：
図１５は、本発明の第３実施例におけるＭＲＡＭの構成を概略的に示すブロック図である。第３実施例のＭＲＡＭの構成は、第１実施例及び第２実施例のＭＲＡＭの構成と類似している。大きな相違点は、第３実施例のＭＲＡＭでは、ビット線が階層化されることである。

詳細には、第３実施例のＭＲＡＭでは、複数のメモリセルが一列に並べられたメモリセル列２２がメモリセルアレイ１Ｂに行列に配置され、メモリセル列２２の列に沿って、第１メインビット線ＭＢＬ１及び第２メインビット線ＭＢＬ２が設けられている。詳細には、図１６Ａに示されているように、各メモリセル列２２には、メモリセル２が一列に並べられ、メモリセル２の列に沿って、第１ビット線ＢＬ１と第２ビット線ＢＬ２とが配置されている。一のメモリセル列２２に含まれるメモリセル２の数は、適宜に選択可能である。第１ビット線ＢＬ１は、第１メイントランジスタＭＴｒ１を介して第１メインビット線ＭＢＬ１に接続され、第２ビット線ＢＬ２は、第２メイントランジスタＭＴｒ２を介して第２メインビット線ＭＢＬ２に接続されている。第１メイントランジスタＭＴｒ１及び第２メイントランジスタＭＴｒ２のゲートは、それぞれ、第１メインワード線ＭＷＬ１及び第２メインワード線ＭＷＬ２に接続されている。加えて、メモリセル２のそれぞれに対して、第１ワード線ＷＬ１、第２ワード線ＷＬ２、及び読み出しワード線ＲＷＬが設けられる。本実施例では、各メモリセル２の構成は、図３に示された構成と同じである。

図１５に戻り、第１メインワード線ＭＷＬ１及び第２メインワード線ＭＷＬ２は、Ｘセレクタ３に接続され、第１メインビット線ＭＢＬ１及び第２メインビット線ＭＢＬ２は、Ｙセレクタ４に接続されている。Ｘセレクタ３は、所望の第１メインワード線ＭＷＬ１、第２メインワード線ＭＷＬ２、第１ワード線ＷＬ１、第２ワード線ＷＬ２、及び読み出しワード線ＲＷＬを選択し、Ｙセレクタ４は、所望の第１メインビット線ＭＢＬ１及び第２メインビット線ＭＢＬ２を選択する。

なお、図１６Ｂに示されているように、第２メインワード線ＭＷＬ２が設けられず、第１メイントランジスタＭＴｒ１及び第２メイントランジスタＭＴｒ２のゲートが、第１メインワード線ＭＷＬ１に共通に接続されてもよい。

以下では、読み出し動作について説明する。図１５、図１６Ａを参照して、以下の説明においては、Ｘセレクタ３によって選択される第１メインワード線ＭＷＬ１が選択第１メインワード線ＳＭＷＬ１と参照され、Ｘセレクタ３によって選択される第２メインワード線ＭＷＬ２が選択第２メインワード線ＳＭＷＬ２と参照される。アクセス対象のメモリセル２は、以下選択メモリセル２ｓと参照され、メモリセル列２２のうち、選択メモリセル２ｓを含むメモリセル列２２は、以下選択メモリセル列２２ｓと参照される。選択メモリセル列２２ｓにつながる第１メインビット線ＭＢＬ１及び第２メインビット線ＭＢＬ２は、それぞれ、選択第１メインビット線ＳＭＢＬ１および選択第２メインビット線ＳＭＢＬ２と参照される。

Ｘセレクタ３は、選択第１メインワード線ＳＭＷＬ１及び選択第２メインワード線ＳＭＷＬ２を電源レベルＶｄｄにプルアップする。これにより、選択第１メインワード線ＳＭＷＬ１及び選択第２メインワード線ＳＭＷＬ２につながる第１メイントランジスタＭＴｒ１及び第２メイントランジスタＭＴｒ２が導通状態となる。このような動作により、選択第１メインビット線ＳＭＢＬ１は、選択メモリセル列２２ｓの第１ビット線ＢＬ１に電気的に接続され、選択第２メインビット線ＳＭＢＬ２は、選択メモリセル列２２ｓの第２ビット線ＢＬ２に電気的に接続される。

加えて、Ｘセレクタ３は、選択第１ワード線ＳＷＬ１及び選択第２ワード線ＳＷＬ２を電源レベルＶｄｄにプルアップし、選択メモリセル２ｓにつながる選択読み出しワード線ＳＲＷＬを接地する。一方、選択第１ワード線ＳＷＬ１及び選択第２ワード線ＳＷＬ２以外の第１ワード線ＷＬ１及び第２ワード線ＷＬ２は接地され、選択読み出しワード線ＳＲＷＬ以外の読み出しワード線ＲＷＬは、フローティング状態に設定されるか、又は、接地される。

Ｙセレクタ４は、選択第１メインビット線ＳＭＢＬ１をフィードバック式電圧制御回路８の第１端子８ａに接続し、選択第２メインビット線ＳＭＢＬ２をフィードバック式電圧制御回路８の第２端子８ｂに接続する。

フィードバック式電圧制御回路８の第１端子８ａから流れる読み出し電流は、Ｙセレクタ４と、選択メモリセル列２２ｓの第１メイントランジスタＭＴｒ１及び第１ビット線ＢＬ１と、選択メモリセル２ｓのセルトランジスタＴｒ１及び磁気抵抗素子Ｒ１とを介して接地電位である選択読み出しワード線ＳＲＷＬに流れる。読み出し電流が流れることによって磁気抵抗素子Ｒ１に印加される電圧は、選択メモリセル２ｓのセルトランジスタＴｒ２と、選択メモリセル列２２ｓの第２ビット線ＢＬ２及び第２メイントランジスタＭＴｒ２と、選択第２メインビット線ＳＭＢＬ２と、Ｙセレクタ４とを介して、フィードバック式電圧制御回路８の第２端子８ｂに入力される。第２端子８ｂの入力インピーダンスは大きいので、定常状態では選択メモリセル列２２ｓの第２ビット線ＢＬ２及び選択第２メインビット線に電流は流れない。そのため、第２ビット線ＢＬ２及び第２メインビット線ＭＢＬ２の抵抗による電圧降下の影響は第２端子８ｂに入力される電圧にほとんど含まれない。同様に、セルトランジスタＴｒ２と第２メイントランジスタＭＴｒ２とＹセレクタ４における電圧降下の影響も小さい。フィードバック式電圧制御回路８は、第２端子８ｂの電圧と規定の読み出し電圧Ｖｃとの差を小さくするように第１端子８ａから流れる読み出し電流を調整する。その結果、読み出し回路７は、磁気抵抗素子Ｒ１に、寄生抵抗の影響を最小限に抑えて規定の読み出し電圧Ｖｃとほぼ等しい電圧を印加することができる。

第３実施例のＭＲＡＭは、第１実施例のＭＲＡＭと同様な利点を有している。即ち、第３実施例のＭＲＡＭは、読み出し電圧を正確に印加することで、確実にデータを読み出すことができる。加えて、第３実施例のＭＲＡＭでは、抵抗値の低い磁気抵抗素子を適用でき、読み出し速度を速くできる。また、第３実施例のＭＲＡＭの構成によれば、システムＬＳＩに複数のＭＲＡＭマクロと混載することが容易になる。加えて、第３実施例のＭＲＡＭは、書き込み動作と読み出し動作のために別のビット線を用意する必要はなく、メモリセルアレイの面積の縮小に好適である。

加えて、第３実施例のＭＲＡＭにおいては、フィードバック式電圧制御回路８に接続されるビット線の寄生容量を低減でき、ビット線に接続されるフィードバック式電圧制御回路８の周波数応答が改善される。第３実施例においては、読み出し動作時の第２メインビット線ＭＢＬ２の寄生容量は、おもに選択メモリセル列のセルトランジスタＴｒ２の容量である。第３実施例においては、第２メインビット線ＭＢＬ２に接続されるメモリセル２の数が制限されるため、寄生容量を低減できる。

なお、第３実施例においては、図５、図７、図９に示されているメモリセル２Ａ〜２Ｃの構成も採用可能であることに留意されたい。

図１７は、第３実施例のＭＲＡＭの変形例を示すブロック図であり、図１８は、図１７のＭＲＡＭのメモリセル列２２Ａの構成を示す回路図である。図１７、図１８のＭＲＡＭでは、メモリセル２の代わりに、第２実施例で説明されたセルグループ１２が各メモリセル列２２Ａに集積化されている。このような構成でも、本発明は実施可能である。

第４実施例：
図１９は、本発明の第４実施例のＭＲＡＭの構成を概略的に示すブロック図であり、図２０は、第４実施例のＭＲＡＭに集積化されるメモリセル列２２Ｂの構成を示す回路図である。第４実施例のＭＲＡＭの構成は、第３実施例のＭＲＡＭと類似した構成を有している。相違点は、第４実施例のＭＲＡＭでは、各メモリセル列２２Ｂの第１ビット線ＢＬ１と第１メインビット線ＭＢＬ１とが階層化されているのに対し、第２ビット線ＢＬ２が階層化されていない点にある。

詳細には、図１９に示されているように、メモリセルアレイ１Ｃには、メモリセル列２２Ｂが行列に配置されている。メモリセル列２２Ｂの列に沿って、第１メインビット線ＭＢＬ１と第２ビット線ＢＬ２が配置されている。第２ビット線ＢＬ２は、一列のメモリセル列２２Ｂに共通に接続されることに留意されたい。図２０に示されているように、各メモリセル列２２Ｂは、Ｙ軸方向に並んで配置された複数のメモリセル２と、第１ビット線ＢＬ１と、第１メイントランジスタＭＴｒ１とを備えている。第１ビット線ＢＬ１は、第１メイントランジスタＭＴｒ１を介して第１メインビット線ＭＢＬ１に接続されている。第１メイントランジスタＭＴｒ１のゲートは、第１メインワード線ＭＷＬ１に接続されている。各メモリセル２の構成は、図３に示された構造と同一である。

以下、読み出し動作について説明する。
読み出し動作では、Ｘセレクタ３は、選択メモリセル列２２ｓにつながる選択第１メインワード線ＳＭＷＬ１を電源レベルＶｄｄにプルアップする。選択第１メインワード線ＳＭＷＬ１のプルアップにより、選択第１メインワード線ＳＭＷＬ１につながる第１メイントランジスタＭＴｒ１は導通状態となる。これにより、選択第１メインビット線ＳＭＢＬ１は、選択メモリセル列２２ｓの第１メイントランジスタＭＴｒ１を介して第１ビット線ＢＬ１に電気的に接続される。

Ｙセレクタ４は、選択第１メインビット線ＳＭＢＬ１をフィードバック式電圧制御回路８の第１端子８ａに接続し、選択第２ビット線ＳＢＬ２をフィードバック式電圧制御回路８の第２端子８ｂに接続する。

フィードバック式電圧制御回路８の第１端子８ａから流れる読み出し電流は、Ｙセレクタ４と、選択メモリセル列２２ｓの第１メイントランジスタＭＴｒ１及び第１ビット線ＢＬ１と、選択メモリセル２ｓのセルトランジスタＴｒ１と、磁気抵抗素子Ｒ１とを介して接地電位である選択読み出しワード線ＳＲＷＬに流れる。読み出し電流が流れることによって磁気抵抗素子Ｒ１に印加される電圧は、選択メモリセル２ｓのセルトランジスタＴｒ２と、選択メモリセル列２２ｓに対応する第２ビット線ＢＬ２と、Ｙセレクタ４とを介して、フィードバック式電圧制御回路８の第２端子８ｂに入力される。第２端子８ｂの入力インピーダンスは大きいので、定常状態では第２ビット線ＢＬ２に電流は流れない。そのため、第２ビット線ＢＬ２の抵抗による電圧降下の影響は第２端子８ｂに入力される電圧にほとんど含まれない。同様に、セルトランジスタＴｒ２とＹセレクタ４における電圧降下の影響も小さい。フィードバック式電圧制御回路８は、第２端子８ｂの電圧と規定の読み出し電圧Ｖｃとの差を小さくするように第１端子８ａから流れる読み出し電流を調整する。その結果、読み出し回路７は、磁気抵抗素子Ｒ１に、寄生抵抗の影響を最小限に抑えて規定の読み出し電圧Ｖｃとほぼ等しい電圧を印加することができる。

第４実施例のＭＲＡＭは、第１実施例のＭＲＡＭと同様な利点を有している。即ち、第４実施例のＭＲＡＭは、読み出し電圧を正確に印加することで、確実にデータを読み出すことができる。加えて、第４実施例のＭＲＡＭでは、抵抗値の低い磁気抵抗素子を適用でき、読み出し速度を速くできる。また、第４実施例のＭＲＡＭの構成によれば、システムＬＳＩに複数のＭＲＡＭマクロと混載することが容易になる。加えて、第４実施例のＭＲＡＭは、書き込み動作と読み出し動作のために別のビット線を用意する必要はなく、メモリセルアレイの面積の縮小に好適である。

さらに、第４実施例のＭＲＡＭにおいては、第１ビット線ＢＬ１の寄生容量を低減でき、ビット線を介したフィードバック式電圧制御回路８の周波数応答が改善される。第４実施例において、読み出し動作時の第１メインビット線ＭＢＬ１の寄生容量は、おもに選択メモリセル列２２ｓに含まれるメモリセル２のセルトランジスタＴｒ１の容量である。第４実施例においては、第１メインビット線ＭＢＬ１に接続されるセルトランジスタＴｒ１メモリセル２の数が制限されるため、第１メインビット線ＭＢＬ１の寄生容量を低減できる。

さらに、第４実施例のＭＲＡＭにおいては、第３実施例に比較して、第２メインビット線をなくすことで、メモリセルアレイのレイアウトを容易にすると同時に、面積を小さくすることができる可能性がある。

なお、第４実施例のＭＲＡＭにおいても、図５、図７、図９に図示されているメモリセル２Ａ〜２Ｃの構成を適用することもできることに留意されたい。

図２１は、第４実施例のＭＲＡＭの変形例を示すブロック図であり、図２２は、図２１のＭＲＡＭのメモリセル列２２Ｃの構成を示す回路図である。図２１、図２２のＭＲＡＭでは、メモリセル２の代わりに、第２実施例で説明されたセルグループ１２が各メモリセル列２２Ｃに集積化されている。このような構成でも、本発明は実施可能である。

図２１、図２２に図示されているＭＲＡＭにおいては、第１ビット線ＢＬ１に数が多いセルトランジスタＴｒ１〜Ｔｒ４が接続され、第２ビット線ＢＬ２に数が少ない共通トランジスタＣＴｒが接続されていることにより、効率的に寄生容量を低減できる。即ち、数が多いセルトランジスタＴｒ１〜Ｔｒ４につながる第１ビット線ＢＬ１と、第１ビット線ＢＬ１につながる第１メインビット線ＭＢＬ１とが階層構造を構築していることで効率的に寄生容量を低減できる。

第５実施例：
図２３Ａは、第５実施例のＭＲＡＭの構成を概略的に示すブロック図である。第５実施例のＭＲＡＭの構成は、第１実施例のＭＲＡＭの構成に類似している。相違点は、同一ビット線対に属する第１ビット線ＢＬ１と第２ビット線ＢＬ２との間にバイパストランジスタＢＴｒが接続される点である。バイパストランジスタＢＴｒは、複数のメモリセル２に対して一つずつ設けられている。バイパストランジスタＢＴｒのゲートは、バイパスワード線ＢＷＬに接続されている。バイパスワード線ＢＷＬは、Ｘセレクタ３に接続されている。図２３Ａの構成では、メモリセル２は、第１実施例の図２に示されている構成を有している。

以下、第５の実施例における読み出し動作について説明する。
以下の説明においては、バイパスワード線ＢＷＬのうち、Ｘセレクタ３によって選択されるワード線が選択バイパスワード線ＳＢＷＬと参照される。

読み出し動作が開始されると、Ｘセレクタ３は、選択第１ワード線ＳＷＬ１を電源レベルＶｄｄにプルアップし、選択メモリセル２ｓのセルトランジスタＴｒ１を導通状態にする。加えて、Ｘセレクタ３は、選択バイパスワード線ＳＢＷＬを電源レベルＶｄｄにプルアップし、選択バイパスワード線ＳＢＷＬにつながるバイパストランジスタＢＴｒを導通状態にする。選択読み出しワード線ＳＲＷＬは、接地される。選択読み出しワード線ＳＲＷＬ以外の読み出しワード線ＲＷＬは接地もしくはフローティング状態に設定される。

本実施例では、選択メモリセル２ｓにつながる第２ワード線ＷＬ２は選択されないことに留意されたい。選択メモリセル２ｓにつながる第２ワード線ＷＬ２は、接地レベルＧｎｄに維持され、選択メモリセル２ｓのセルトランジスタＴｒ２は非導通状態のままである。

このような動作の結果、選択第１ビット線ＳＢＬ１は、選択メモリセル２ｓのセルトランジスタＴｒ１を介して磁気抵抗素子Ｒ１に電気的に接続され、選択第２ビット線ＳＢＬ２は、選択バイパスワード線ＳＢＷＬにつながるバイパストランジスタＢＴｒを介して選択第１ビット線ＳＢＬ１に電気的に接続される。

Ｙセレクタ４は、選択第１ビット線ＳＢＬ１をフィードバック式電圧制御回路８の第１端子８ａに接続し、選択第２ビット線ＳＢＬ２をフィードバック式電圧制御回路８の第２端子８ｂに接続する。結果として、磁気抵抗素子Ｒ１の一端は、選択メモリセル２ｓのセルトランジスタＴｒ１、選択第１ビット線ＳＢＬ１、選択バイパスワード線ＳＢＷＬにつながるバイパストランジスタＢＴｒ、及び選択第２ビット線ＳＢＬ２を介してフィードバック式電圧制御回路８の第２端子８ｂに接続されることになる。選択第１ビット線ＳＢＬ１及び選択第２ビット線ＳＢＬ２以外の第１ビット線ＢＬ１及び第２ビット線ＢＬ２は、接地もしくはフローティング状態に設定される。

フィードバック式電圧制御回路８の第１端子８ａから流れる読み出し電流は、Ｙセレクタ４と、選択第１ビット線ＳＢＬ１と、選択メモリセル２ｓのセルトランジスタＴｒ１及び磁気抵抗素子Ｒ１とを介して接地電位である選択読み出しワード線ＳＲＷＬに流れる。読み出し電流が流れることによって磁気抵抗素子Ｒ１に印加される電圧は、選択メモリセル２ｓのセルトランジスタＴｒ１と、選択第１ビット線ＳＢＬ１と、選択バイパスワード線ＳＢＷＬに接続されたバイパストランジスタＢＴｒと、選択第２ビット線ＳＢＬ２と、Ｙセレクタ４とを介して、フィードバック式電圧制御回路８の第２端子８ｂに入力される。第２端子８ｂの入力インピーダンスは大きいので、定常状態では第２ビット線ＢＬ２に電流は流れない。そのため、第２ビット線ＢＬ２の抵抗による電圧降下の影響は第２端子８ｂに入力される電圧にほとんど含まれない。同様に、バイパストランジスタＢＴｒとＹセレクタ４における電圧降下の影響も小さい。フィードバック式電圧制御回路８は、第２端子８ｂの電圧と規定の読み出し電圧Ｖｃとの差を小さくするように第１端子８ａから流れる読み出し電流を調整する。その結果、読み出し回路７は、磁気抵抗素子Ｒ１に、寄生抵抗の影響を最小限に抑えて規定の読み出し電圧Ｖｃとほぼ等しい電圧を印加することができる。

第５実施例のＭＲＡＭは、第１実施例のＭＲＡＭと同様な利点を有している。即ち、第５実施例のＭＲＡＭは、読み出し電圧を正確に印加することで、確実にデータを読み出すことができる。加えて、第５実施例のＭＲＡＭでは、抵抗値の低い磁気抵抗素子を適用でき、読み出し速度を速くできる。また、第５実施例のＭＲＡＭの構成によれば、システムＬＳＩに複数のＭＲＡＭマクロと混載することが容易になる。加えて、第５実施例のＭＲＡＭは、書き込み動作と読み出し動作のために別のビット線を用意する必要はなく、メモリセルアレイの面積の縮小に好適である。

加えて、第５実施例のＭＲＡＭは、複数のバイパストランジスタＢＴｒを選択することができる。従って、１つのセルトランジスタのみを使用する場合に比べ、高速に第２ビット線ＢＬ２を充電することが出来る。これは、読み出し電圧のリンギングを抑制することに有効である。さらに、第５実施例のＭＲＡＭにおける、バイパストランジスタＢＴｒは、セルトランジスタに比べ大きな電流を流すことが出来るトランジスタを使用できる。従って、１つのセルトランジスタのみを使用する場合に比べ、高速に第２ビット線ＢＬ２を充電することが出来る。

なお、第５実施例においては、図５、図７、図９に示されているメモリセル２Ａ〜２Ｃの構成も採用可能であることに留意されたい。

また、図２３Ｂに示されているように、メモリセル２の代わりに、第２実施例のセルグループ１２が行列に配置されることも可能である。この場合、複数のセルグループ１２に対して一つのバイパストランジスタＢＴｒが設けられる。セルグループ１２が配置されることに伴い、セルグループ１２の行を選択するための共通ワード線ＣＷＬがメモリセルアレイ１Ｄに設けられ、更に、各セルグループ１２のメモリセル２を選択するための第１〜第４ワード線ＷＬ１〜ＷＬ４及び読み出しワード線ＲＷＬ１〜ＲＷＬ４がメモリセルアレイ１Ｄに設けられる。バイパストランジスタＢＴｒのゲートは、バイパスワード線ＢＷＬに接続され、バイパストランジスタＢＴｒのオンオフはバイパスワード線ＢＷＬによって制御される。

（フィードバック式電圧制御回路の構成例）
以下では、第１〜第５実施例で使用されるフィードバック式電圧制御回路８の構成例を説明する。以下に述べられるように、フィードバック式電圧制御回路８は、図１０に示されている構成以外にも、様々な構成を採用可能である。

図２４は、本発明のＭＲＡＭで使用される、フィードバック式電圧制御回路８の構成の一例を示している。図２４の構成では、図１０にフィードバック式電圧制御回路８に、バイパス回路３３が追加されている。バイパス回路３３は、第１端子８ａと、第２端子８ｂと、インバータ３１の入力に接続されており、第１端子８ａの電圧をインバータ３１の入力にフィードバックする機能を有している。このような機能により、バイパス回路３３は、フィードバック式電圧制御回路８の周波数応答を有効に改善する。

図２５は、バイパス回路３３として、キャパシタ３４が用いられている構成の例である。キャパシタ３４が第１端子８ａ及び第２端子８ｂの間に接続されていることにより、第１ビット線ＢＬ１（又は第１メインビット線ＭＢＬ１）の充電を開始する時のリンギングを有効に抑えることができる。

図２６は、バイパス回路３３として、直列に接続されたキャパシタ３４と抵抗素子３５が使用されている構成の例である。キャパシタ３４と抵抗素子３５とが第１端子８ａ及び第２端子８ｂの間に接続されていることにより、第１ビット線ＢＬ１（又は第１メインビット線ＭＢＬ１）の充電を開始する時のリンギングをより有効に抑えることができる。

図２７は、バイパス回路３３として、バイパストランジスタ３６が用いられている構成の例である。バイパストランジスタ３６は、以下のように動作する：第１ビット線ＢＬ１（又は第１メインビット線ＭＢＬ１）の充電を開始する時、制御信号ＥＰによってバイパストランジスタ３６が導通状態にされる。続いて、第１ビット線ＢＬ１（又は第１メインビット線ＭＢＬ１）の電圧の急激な変化が終了した後、バイパストランジスタ３６が遮断状態にされる。このような動作によれば、第１ビット線ＢＬ１（又は第１メインビット線ＭＢＬ１）を高速に充電でき、かつ、バイパストランジスタ３６が遮断状態になった後は、磁気抵抗素子に印加される電圧を正確に検知できる。

図２８は、バイパス回路３３として、並列に接続されたキャパシタ３４とバイパストランジスタ３６が使用されている構成の例である。図２８の構成によれば、バイパストランジスタ３６のみが使用されている図２７の構成と比較して、リンギングを一層有効に抑えることができる。

第６実施例：
図２９は、第６実施例におけるＭＲＡＭの構成を示すブロック図である。第６実施例のＭＲＡＭの構成は、第１実施例のＭＲＡＭの構成と類似している。相違点は、第６実施例では、第１〜第５実施例のＭＲＡＭで使用されている読み出し回路７とは異なる動作を行う読み出し回路１７がデータ読み出しに使用される点である。第６実施例で使用される読み出し回路１７は、一定の読み出し電流を第１端子８ａから出力する機能と、第２端子８ｂに入力される電圧（即ち、選択された第２ビット線ＢＬ２の電圧）から読み出しデータを判定する機能を有している。第１〜第５実施例で使用される読み出し回路７は、本実施例で使用される読み出し回路１７とは異なり、第２端子８ｂに入力される電圧に応じて可変である読み出し電流を第１端子８ａから出力する機能を有しており、その読み出し電流の大きさから読み出しデータを判定するように構成されていることに留意されたい。第６実施例におけるメモリセルアレイ１Ｅの構成は、第１実施例におけるメモリセルアレイ１の構成と同一であり、第６実施例におけるメモリセル２の構成は、図３に示された第１実施例のメモリセル２の構成と同一である。

読み出し回路１７は、第２端子１７ｂがアースに対して「高インピーダンス」を有するように構成されることに留意されたい。即ち、通常の動作を行っている限り、読み出し回路１７の第２端子１７ｂに電圧が印加されたときに第２端子１７ｂに流れ込む定常電流は、（リーク電流を除けば）ゼロである。後述されるように、第２端子１７ｂがアースに対して高インピーダンスを有していることは、読み出しデータの信頼性の向上に貢献する。

（読み出し動作）
次に、読み出し動作について説明する。
図３０は、本実施例のＭＲＡＭの読み出しに関連する部分を示すブロック図である。
読み出し動作においては、Ｘセレクタ３は、選択第１ワード線ＳＷＬ１及び選択第２ワード線ＳＷＬ２を電源レベルＶｄｄにプルアップし、これにより、選択メモリセル２ｓのセルトランジスタＴｒ１及びセルトランジスタＴｒ２を導通状態にする。一方、選択読み出しワード線ＳＲＷＬは、接地される。選択読み出しワード線ＳＲＷＬ以外の読み出しワード線ＲＷＬは、接地され、又はフローティング状態に設定される。選択メモリセル２ｓにおいてセルトランジスタＴｒ１及びセルトランジスタＴｒ２が導通状態になることにより、選択第１ビット線ＳＢＬ１及び選択第２ビット線ＳＢＬ２は、選択メモリセル２ｓの磁気抵抗素子Ｒ１に電気的に接続される。

読み出し回路１７は、第１端子１７ａから、Ｙセレクタ４と選択第１ビット線ＳＢＬ１とを介して、選択メモリセル２ｓの磁気抵抗素子Ｒ１に一定の読み出し電流を流す。磁気抵抗素子Ｒ１に一定の読み出し電流が流れることで発生する電圧は、選択メモリセル２ｓのセルトランジスタＴｒ２と選択第２ビット線ＳＢＬ２とＹセレクタ４とを介して、第２端子１７ｂに入力される。第２端子１７ｂの入力インピーダンスは大きいので、定常状態では第２ビット線に電流は流れない。そのため、第２ビット線ＢＬ２の抵抗による電圧降下の影響は第２端子１７ｂに入力される電圧にほとんど含まれない。同様に、選択メモリセルのセルトランジスタＴｒ２とＹセレクタ４における電圧降下の影響も小さい。従って、読み出し回路１７は、磁気抵抗素子Ｒ１で発生した電圧を電圧降下の影響を受けずに第２端子１７ｂから検知することができる。読み出し回路１７は、検知した電圧から、メモリセルに蓄えられていたデータを判定する。

以上に説明されているように、第６実施例のＭＲＡＭは、寄生抵抗の影響を受けずに磁気抵抗素子Ｒ１で発生した電圧を正確に検知し、確実にデータを読み出すことができる。

加えて、第６実施例のＭＲＡＭは、第１実施例のＭＲＡＭの他の利点と同様な利点も有している。即ち、第６実施例のＭＲＡＭでは、抵抗値の低い磁気抵抗素子を適用でき、読み出し速度を速くできる。また、第６実施例のＭＲＡＭの構成によれば、システムＬＳＩに複数のＭＲＡＭマクロと混載することが容易になる。加えて、第６実施例のＭＲＡＭは、書き込み動作と読み出し動作のために別のビット線を用意する必要はなく、メモリセルアレイの面積の縮小に好適である。

加えて、第６実施例のＭＲＡＭは、フィードバック式電圧制御回路を使用しないため、読み出し回路１７の回路構成が簡単になるという利点もある。

なお、第６実施例においても、図５、図７、図９に示されているメモリセル２の構成が採用可能であることに留意されたい。図４、５に図示されている第１実施例の第１変形例のように、セルトランジスタＴｒ１、Ｔｒ２の両方が第１ワード線ＷＬ１に接続される構造が採用されてもよい。また、図６、７に図示されている第２変形例のように、読み出しワード線ＲＷＬの代わりに、Ｙセレクタ４に接続された読み出しビット線ＲＢＬが使用されてもよい。この場合、読み出し動作時に選択メモリセルに接続された読み出しビット線ＲＢＬが接地される。また、図８、９に図示されている第３変形例のように、読み出しビット線ＲＢＬを用いつつ、セルトランジスタＴｒ１、Ｔｒ２の両方が第１ワード線ＷＬ１に接続される構造が採用されてもよい。

この出願は、２００７年１１月８日に出願された日本国特許出願特願２００７−２９０６８１を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims

第１方向に延伸して設けられる第１及び第２ビット線と、
データを記憶する少なくとも一の磁気抵抗素子を備える記憶ブロックと、
前記データを判別する読み出し回路
とを具備し、
前記読み出し回路は、前記第１ビット線に電気的に接続される第１端子と、前記第２ビット線に電気的に接続される第２端子とを有するフィードバック式電圧制御回路を備え、
前記第２端子は、読み出し動作時に定常電流が流れ込まないような高インピーダンスを有し、
前記フィードバック式電圧制御回路は、読み出し動作時、前記第１端子から前記第１ビット線に読み出し電流を供給し、
前記記憶ブロックは、読み出し動作時、前記読み出し電流を前記第１ビット線から前記磁気抵抗素子に流し、且つ、前記磁気抵抗素子を前記第２ビット線に接続するように構成され、
前記フィードバック式電圧制御回路は、前記第２ビット線を介して前記第２端子に入力される電圧に応じて前記読み出し電流を制御する
磁気ランダムアクセスメモリ。
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
更に、前記第１方向と垂直な第２方向に延伸して設けられる読み出しワード線を具備し、
前記記憶ブロックは、前記磁気抵抗素子と、第１セルトランジスタと、第２セルトランジスタとを含むメモリセルを備え、
前記第１セルトランジスタが前記磁気抵抗素子の一端と前記第１ビット線の間に接続され、
前記第２セルトランジスタが前記磁気抵抗素子の前記一端と前記第２ビット線の間に接続され、
前記磁気抵抗素子の他端が前記読み出しワード線に接続された
磁気ランダムアクセスメモリ。
請求の範囲２に記載の磁気ランダムアクセスメモリにおいて、
更に、前記第２方向に延伸して設けられる第１及び第２ワード線を備え、
前記第１セルトランジスタのゲートが前記第１ワード線に接続され、
前記第２セルトランジスタのゲートが前記第２ワード線に接続された
磁気ランダムアクセスメモリ。
請求の範囲２に記載の磁気ランダムアクセスメモリにおいて、
更に、前記第２方向に延伸して設けられる第１ワード線を備え、
前記第１セルトランジスタ及び前記第２セルトランジスタのゲートが前記第１ワード線に接続された
磁気ランダムアクセスメモリ。
請求の範囲２乃至４のいずれかに記載の磁気ランダムアクセスメモリであって、
前記読み出しワード線に代えて、前記第１方向に延伸して設けられる読み出しビット線を具備し、
前記磁気抵抗素子の前記他端が前記読み出しビット線に接続された
磁気ランダムアクセスメモリ。
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
更に、複数の読み出しワード線を具備し、
前記少なくとも一の磁気抵抗素子は、複数の磁気抵抗素子を含み、
前記記憶ブロックは、
複数のメモリセルと、
共通配線と、
共通トランジスタ
とを備え、
前記複数のメモリセルのそれぞれは、
前記複数の磁気抵抗素子のうちの一の磁気抵抗素子と
前記一の磁気抵抗素子の一端と、前記第１ビット線との間に接続されたセルトランジスタ
とを含み、
前記複数のメモリセルのそれぞれの前記一の磁気抵抗素子の前記一端は、前記共通配線に接続され、
前記複数のメモリセルのそれぞれの前記一の磁気抵抗素子の他端は、前記複数の読み出しワード線のうちの一の読み出しワード線に接続され、
前記共通トランジスタが、前記共通配線と前記第２ビット線との間に接続された
磁気ランダムアクセスメモリ。
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
更に、
前記第１方向に延設される第１及び第２メインビット線と、
前記第１ビット線と前記第１メインビット線との間に接続された第１メイントランジスタと、
前記第２ビット線と前記第２メインビット線との間に接続された第２メイントランジスタと、
前記第１方向と垂直な第２方向に延伸して設けられる読み出しワード線
とを具備し、
前記記憶ブロックは、
前記磁気抵抗素子と、第１セルトランジスタと、第２セルトランジスタとを含むメモリセルを備え、
前記第１セルトランジスタが前記磁気抵抗素子の一端と前記第１ビット線の間に接続され、
前記第２セルトランジスタが前記磁気抵抗素子の前記一端と前記第２ビット線の間に接続され、
前記磁気抵抗素子の他端が前記読み出しワード線に接続された
磁気ランダムアクセスメモリ。
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
更に、
前記第１方向に延設される第１及び第２メインビット線と、
前記第１ビット線と前記第１メインビット線との間に接続された第１メイントランジスタと、
前記第２ビット線と前記第２メインビット線との間に接続された第２メイントランジスタと、
前記第１方向と垂直な第２方向に延伸して設けられる複数の読み出しワード線
とを具備し、
前記少なくとも一の磁気抵抗素子は、複数の磁気抵抗素子を含み、
前記記憶ブロックは、
複数のメモリセルと、
共通配線と、
共通トランジスタ
とを備え、
前記複数のメモリセルのそれぞれは、
前記複数の磁気抵抗素子のうちの一の磁気抵抗素子と
前記一の磁気抵抗素子の一端と、前記第１ビット線との間に接続されたセルトランジスタ
とを含み、
前記複数のメモリセルのそれぞれの前記一の磁気抵抗素子の前記一端は、前記共通配線に接続され、
前記複数のメモリセルのそれぞれの前記一の磁気抵抗素子の他端は、前記複数の読み出しワード線のうちの一の読み出しワード線に接続され、
前記共通トランジスタが、前記共通配線と前記第２ビット線との間に接続された
磁気ランダムアクセスメモリ。
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
更に、
前記第１方向に延設される第１メインビット線と、
前記第１ビット線と前記第１メインビット線との間に接続された第１メイントランジスタと、
前記第１方向と垂直な第２方向に延伸して設けられる読み出しワード線
とを具備し、
前記記憶ブロックは、前記磁気抵抗素子と、第１セルトランジスタと、第２セルトランジスタとを含むメモリセルを備え、
前記第１セルトランジスタが前記磁気抵抗素子の一端と前記第１ビット線の間に接続され、
前記第２セルトランジスタが前記磁気抵抗素子の前記一端と前記第２ビット線の間に接続され、
前記磁気抵抗素子の他端が前記読み出しワード線に接続された
磁気ランダムアクセスメモリ。
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
更に、
前記第１方向に延設される第１メインビット線と、
前記第１ビット線と前記第１メインビット線との間に接続された第１メイントランジスタと、
前記第１方向と垂直な第２方向に延伸して設けられる複数の読み出しワード線
とを具備し、
前記少なくとも一の磁気抵抗素子は、複数の磁気抵抗素子を含み、
前記記憶ブロックは、
複数のメモリセルと、
共通配線と、
共通トランジスタ
とを備え、
前記複数のメモリセルのそれぞれは、
前記複数の磁気抵抗素子のうちの一の磁気抵抗素子と
前記一の磁気抵抗素子の一端と、前記第１ビット線との間に接続されたセルトランジスタ
とを含み、
前記複数のメモリセルのそれぞれの前記一の磁気抵抗素子の前記一端は、前記共通配線に接続され、
前記複数のメモリセルのそれぞれの前記一の磁気抵抗素子の他端は、前記複数の読み出しワード線のうちの一の読み出しワード線に接続され、
前記共通トランジスタが、前記共通配線と前記第２ビット線との間に接続された
磁気ランダムアクセスメモリ。
請求の範囲２乃至６のいずれかに記載の磁気ランダムアクセスメモリであって、
前記第１ビット線と前記第２ビット線の間に設けられ、前記第１ビット線と前記第２ビット線とを電気的に接続するためのバイパストランジスタを更に具備する
磁気ランダムアクセスメモリ。
請求の範囲１乃至１１のいずれかに記載の磁気ランダムアクセスメモリであって、
前記フィードバック式電圧制御回路は、前記第２端子に入力される前記電圧と、規定の読み出し電圧との差が小さくなるように前記読み出し電流を制御するように構成された
磁気ランダムアクセスメモリ。
請求の範囲１２に記載の磁気ランダムアクセスメモリであって、
前記フィードバック式電圧制御回路は、
入力が前記第２端子に接続されたＣＭＯＳインバータと、
前記ＣＭＯＳインバータの出力に接続されたゲートと、前記第１端子に接続されたソースとを有するＮＭＯＳトランジスタ
とを備える
磁気ランダムアクセスメモリ。
請求の範囲１２に記載の磁気ランダムアクセスメモリであって、
前記第１端子とＣＭＯＳインバータの入力に電気的に接続するバイパス回路を備える
磁気ランダムアクセスメモリ。
請求の範囲１４に記載の磁気ランダムアクセスメモリであって、
前記バイパス回路は、前記第１端子と前記第２端子の間に接続された、キャパシタを備える
磁気ランダムアクセスメモリ。
請求の範囲１５に記載の磁気ランダムアクセスメモリであって、
前記バイパス回路は、前記第１端子と前記第２端子の間に前記キャパシタと直列に接続された抵抗素子を更に備える
磁気ランダムアクセスメモリ。
請求の範囲１５に記載の磁気ランダムアクセスメモリであって、
前記バイパス回路は、前記第１端子と前記第２端子の間に前記キャパシタと並列に接続されたトランジスタを更に備える
磁気ランダムアクセスメモリ。
請求の範囲１７に記載の磁気ランダムアクセスメモリであって
前記バイパス回路は、前記第１端子と前記第２端子の間に接続されたトランジスタを備える
磁気ランダムアクセスメモリ。
第１方向に延伸して設けられる第１及び第２ビット線と、
データを記憶する少なくとも一の磁気抵抗素子を備える記憶ブロックと、
読み出し回路
とを具備し、
前記読み出し回路は、前記第１ビット線に電気的に接続される第１端子と、前記第２ビット線に電気的に接続される第２端子とを有し、
前記第２端子は、読み出し動作時に定常電流が流れ込まないような高インピーダンスを有し、
前記読み出し回路は、読み出し動作時、前記第１端子から前記第１ビット線に一定の読み出し電流を供給し、
前記記憶ブロックは、読み出し動作時、前記読み出し電流を前記第１ビット線から前記磁気抵抗素子に流し、且つ、前記磁気抵抗素子を前記第２ビット線に接続するように構成され、
前記読み出し回路は、前記第２ビット線を介して前記第２端子に入力される電圧に基づいて前記データを判別する
磁気ランダムアクセスメモリ。
請求の範囲１９に記載の磁気ランダムアクセスメモリであって、
更に、前記第１方向と垂直な第２方向に延伸して設けられる読み出しワード線を具備し、
前記記憶ブロックは、前記磁気抵抗素子と、第１セルトランジスタと、第２セルトランジスタとを含むメモリセルを備え、
前記第１セルトランジスタが前記磁気抵抗素子の一端と前記第１ビット線の間に接続され、
前記第２セルトランジスタが前記磁気抵抗素子の前記一端と前記第２ビット線の間に接続され、
前記磁気抵抗素子の他端が前記読み出しワード線に接続された
磁気ランダムアクセスメモリ。
第１方向に延伸して設けられる第１及び第２ビット線と、データを記憶する磁気抵抗素子と、読み出し回路とを具備し、前記読み出し回路が、第１端子と第２端子とを有し、前記第２端子が、読み出し動作時に定常電流が流れ込まないような高インピーダンスを有する磁気ランダムアクセスメモリの動作方法であって、
前記読み出し回路により、読み出し電流を、前記第１端子から前記第１ビット線を介して前記磁気抵抗素子に流すステップと、
前記磁気抵抗素子の一端を前記第２ビット線に電気的に接続するステップと、
前記読み出し回路により、前記読み出し電流を前記第２ビット線を介して前記第２端子に入力される電圧に応じて制御するステップ
とを備える
磁気ランダムアクセスメモリの動作方法。