CN112634959B - 深层神经网络权重存储器件及其制备方法、电子装置 - Google Patents
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Abstract
本发明公开了一种深层神经网络权重存储器件及其制备方法、电子装置。所述深层神经网络权重存储器件，包括：多条延第一方向设置的第一输入线、多条延第一方向设置的第二输入线和多条延第二方向设置的输出线，以及位于所述第一输入线、所述第二输入线和所述输出线交叉的节点处的数个权重单元，每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件；所述第一晶体管的第一源极与所述第一输入线连接，所述第二晶体管的第二源极与所述第二输入线连接，所述第一晶体管的第一漏极、所述第二晶体管的第二漏极与所述存储元件的第一端连接，所述存储元件的第二端与所述输出线连接。所述神经网络权重存储器件的准确性极大提高。
Description
技术领域
本发明涉及电子存储领域，具体而言涉及一种深层神经网络权重存储器件及其制备方法、电子装置。
背景技术
神经网络(neural network)已经获得了非常成功的应用。但是神经网络的大规模参数成为神经网络应用的一个巨大挑战。一方面，大规模的权值对存储容量提出了很高的要求，另一方面，大规模权值会导致巨大的访存能耗，需要巨大的计算量。
神经网络层是将N个神经元连接到M个神经元，并合理地映射到N×M个权重的交叉矩阵，如图1所示。为了减小芯片尺寸、功耗和信号传播延迟问题存在的问题，现有模拟神经网络芯片使用w＝G+-G-基础架构来构建权重矩阵，即在神经网络权重存储器件中在每个M神经元中均设置一对存储器件，并且通常采用一对存储器件的电导G+和G-之间的差来计算权重w，如图2所示。在所述神经网络层依赖于一对存储器件的对称性，而存储器件在具体制造过程中，每一具体步骤(例如光刻、掺杂等)会造成各个器件的性能差异，从而很难保证所述一对存储器件的对称性，而所述神经网络权重存储器件的电导响应的非线性和不对称性将“训练”和“测试”的准确性均限制在82-83％，准确性受到限制。
因此考虑对深层神经网络权重存储器件进行改进，以消除目前存在的上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供了一种深层神经网络权重存储器件，包括：多条延第一方向设置的第一输入线、多条延第一方向设置的第二输入线和多条延第二方向设置的输出线，以及位于所述第一输入线、所述第二输入线和所述输出线交叉的节点处的数个权重单元，每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件；
所述第一晶体管的第一源极与所述第一输入线连接，所述第二晶体管的第二源极与所述第二输入线连接，所述第一晶体管的第一漏极、所述第二晶体管的第二漏极与所述存储元件的第一端连接，所述存储元件的第二端与所述输出线连接。
可选地，所述深层神经网络权重存储器件还包括延所述第二方向延伸的第一字线和第二字线，所述第一晶体管的栅极与所述第一字线电连接，所述第二晶体管的栅极与所述第二字线电连接。
可选地，所述第一晶体管包括第一栅极、第一沟道以及第一栅极介电层；
所述第一栅极介电层设置于所述第一沟道与所述第一栅极之间，所述第一栅极介电层包括铁电绝缘材料层；和/或
所述第二晶体管包括第二栅极、第二沟道以及第二栅极介电层；
所述第二栅极介电层设置于所述第二沟道与所述第二栅极之间，所述第二栅极介电层包括铁电绝缘材料层。
可选地，所述铁电绝缘材料层包括CuInP2S6或HfO2。
可选地，所述第一栅极介电层还包括设置于所述第一沟道和所述铁电绝缘材料层之间的第一无定型硅层；和/或
所述第二栅极介电层还包括设置于所述第二沟道和所述铁电绝缘材料层之间的第二无定型硅层。
可选地，所述第一沟道和/或所述第二沟道呈柱形结构。
可选地，所述第一沟道和/或所述第二沟道的材料包括MOS2或无定型硅。
可选地，所述第一晶体管器件还包括：
第一阶梯型互连结构，分别电连接所述第一栅极、所述第一源极和所述第一漏极；和/或
所述第二晶体管器件还包括：
第二阶梯型互连结构，分别电连接所述第二栅极、所述第二源极和所述第二漏极。
可选地，所述存储元件包括相变存储元件、阻变存储元件、磁变存储元件和铁电存储元件中的至少一种。
可选地，所述存储元件为铁电存储元件，所述铁电存储元件包括HfO2。
可选地，所述铁电存储元件还包括位于所述HfO2两侧的第一电极和第二电极。
本申请还提供了一种前文所述深层神经网络权重存储器件的制备方法，所述制备方法包括：
提供衬底；
在所述衬底上形成数条第一纳米线，所述纳米线的延伸方向垂直于所述衬底；
对所述第一纳米线的底部进行掺杂，以形成第一源极；
在所述衬底上依次形成第一底部隔离层、第一栅极介电层和第一栅极材料层至所述第一纳米线的顶部表面以下；
图案化所述第一栅极材料层，以形成环绕所述第一纳米线的第一栅极；
在所述第一栅极的周围形成覆盖所述第一栅极的第一顶部隔离层，所述第一顶部隔离层露出部分所述第一纳米线；
对露出的所述第一纳米线的顶部进行掺杂，以形成第一漏极；
在所述第一顶部隔离层和所述第一栅极上形成第一层间介电层至所述第一纳米线的顶部表面并露出所述第一漏极的顶部表面；
在所述第一层间介电层上形成第二层间介电层以及位于所述第二层间介电层中的存储元件，所述存储元件与所述第一漏极连接；
在所述存储元件上形成第二纳米线；
对所述第二纳米线底部进行掺杂，以形成第二漏极；
在所述第二层间介电层上依次形成第二底部隔离层、第二栅极介电层和第二栅极材料层至所述第二纳米线的顶部表面以下；
图案化所述第二栅极材料层，以形成环绕所述第二纳米线的第二栅极；
在所述第二栅极的周围形成覆盖所述第二栅极的第二顶部隔离层，所述第二顶部隔离层露出部分所述第二纳米线；
对露出的所述第二纳米线的顶部进行掺杂，以形成第二源极。
可选地，所述第一栅极介电层和/或所述第二栅极介电层包括铁电绝缘材料层。
可选地，所述铁电绝缘材料层包括CuInP2S6或HfO2。
可选地，所述第一纳米线和/或所述第二纳米线包括MOS2或无定型硅。
可选地，所述方法还包括：形成第一阶梯型互连结构，以分别电连接所述第一栅极、所述第一源极和所述第一漏极；和/或
形成第二阶梯型互连结构，以分别电连接所述第二栅极、所述第二源极和所述第二漏极。
可选地，所述存储元件包括相变存储元件、阻变存储元件、磁变存储元件和铁电存储元件中的至少一种。
可选地，所述存储元件为铁电存储元件，所述铁电存储元件包括HfO2。
可选地，所述铁电存储元件还包括位于所述HfO2两侧的第一电极和第二电极。
可选地，在制备得到的所述深层神经网络权重存储器件上重复执行所述制备方法，以形成堆叠多层的所述深层神经网络权重存储器件。
本发明还提供了一种电子装置，所述电子装置包括前文所述的深层神经网络权重存储器件。
本申请为了解决上述问题，提供了一种深层神经网络权重存储器件及其制备方法，所述深层神经网络权重存储器件包括多条延第一方向设置的第一输入线、多条延第一方向设置的第二输入线、和多条延第二方向设置的输出线，以及位于所述第一输入线、所述第二输入线和所述输出线交叉的节点处的数个权重单元，每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件；所述第一晶体管的第一源极与所述第一输入线连接，所述第二晶体管的第二源极与所述第二输入线连接，所述第一晶体管的第一漏极、所述第二晶体管的第二漏极与所述存储元件的第一端连接，所述存储元件的第二端与所述输出线连接。在本申请中通过对深层神经网络权重存储器件中的每个权重存储单元分配极性和大小，因此可以在功能上和结构上执行输入和权重的乘积以进行计算，通过所述改进消除了对存储器件的对称性的依赖，消除了对|G+|＝|G-|的限制，同时减少了计算量，降低了器件的功耗并提高器件的运行速度。所述神经网络权重存储器件的电导响应的非线性和不对称性将“训练”和“测试”的准确性极大提高。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1是现有技术中深层神经网络权重存储器件的神经网络层示意图；
图2是现有技术中深层神经网络权重存储器件中一对晶体管器件的示意图；
图3是根据本发明的一个实施例的深层神经网络权重存储器件的神经网络层示意图；
图4是根据本发明的一个实施例的深层神经网络权重存储器件的剖面示意图；
图5是本发明的一个实施例的移动电话手机的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决目前存在的问题，本申请的第一方面提供了一种深层神经网络权重存储器件，如图3和图4所示，包括：多条延第一方向设置的第一输入线101、多条延第一方向设置的第二输入线102、和多条延第二方向设置的输出线103，以及位于所述第一输入线101、所述第二输入线102和所述输出线103交叉的节点处的数个权重单元，每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件108；
所述第一晶体管的第一源极104与所述第一输入线101连接，所述第二晶体管的第二源极112与所述第二输入线102连接，所述第一晶体管的第一漏极107、所述第二晶体管的第二漏极109与所述存储元件108的第一端连接，所述存储元件108的第二端与所述输出线103连接。
其中，所述第一方向和所述第二方向可以相同，可以不同，在此不做限定。例如在本申请的一实施例中，所述第一方向和所述第二方向不同，并且所述第一方向和所述第二方向相互垂直。
所述深层神经网络权重存储器件还包括所述深层神经网络权重存储器件还包括延所述第二方向延伸的第一字线105和第二字线110，所述第一晶体管的栅极与所述第一字线105电连接，所述第二晶体管的栅极与所述第二字线110电连接。
具体地，如图3所示，在本申请的一实施例中，所述深层神经网络权重存储器件包括N条横向设置的第一输入线101和N条横向设置的第二输入线102，以及M条纵向设置的输出线103，其中所述横向和纵向相互垂直，在所述横向和纵向交界的节点上形成有所述权重单元。每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件108。
下面对所述第一晶体管和第二晶体管的结构进行详细的说明。在所述第一晶体管器件中，所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。
在本申请的一实施例中，所述衬底为硅。
在所述衬底上形成有第一纳米线，所述第一源极104形成于所述第一纳米线中，例如可以通过执行离子注入的方法形成所述第一源极104。
其中，所述离子注入的能量、剂量以及深度均可以根据实际需要进行选择，并不局限于某一数值范围。
可选地，所述注入的离子能量为1kev-10kev，注入的离子剂量为5×1014-5×1016原子/cm2。
在所述衬底上形成有第一底部隔离层，其中，所述第一底部隔离层选用绝缘材料，例如所述第一底部隔离层可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)、高密度等离子体(HDP)氧化物沉积层等。所述第一底部隔离层的厚度可以根据实际需要进行选择，并不局限于某一数值范围。
在本申请的一实施例中，所述第一底部隔离层选用高密度等离子体(HDP)氧化物沉积层。
所述第一晶体管包括第一栅极106、第一沟道以及第一栅极介电层；所述第一栅极介电层设置于所述第一沟道与所述第一栅极106之间，所述第一栅极介电层包括铁电绝缘材料层。
在本申请中所述第一栅极介电层包括铁电绝缘材料层；所述铁电绝缘材料层包括CuInP2S6或HfO2，其中，所述铁电绝缘材料层并局限于所列举的示例。
其中，铁电材料在没有外部电场的情况下可以表现出自发极化。所述极化可以通过晶体中的离子位移而重新定向，并且极化切换可以通过外部电场触发，从而铁电材料可以具有两种电控非易失性状态。在本申请中所述铁电绝缘材料层用作金属-氧化物-半导体场效应晶体管(MOSFET)的栅极介电层。沟道电导用于检测铁电栅绝缘体中的极化状态，从而可以在晶体管中进行数据读取操作无损。在晶体管中由于铁电材料的快速开关速度(纳秒或更短)，无损读出，非易失性存储状态以及用于高密度集成的简单结构进一步提高了存储器的存储效率。
进一步，所述第一栅极介电层还包括无定型硅层，例如在本申请所述第一栅极介电层包括依次形成的无定型硅层和铁电绝缘材料层。
所述第一栅极106包含但不限于硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×1018到大约1×1022个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
在本申请的一实施例中，所述第一栅极106选用多晶硅。
所述第一栅极106环绕所述第一沟道设置，所述第一沟道为所述第一纳米线的一部分。
其中，所述第一沟道包括MOS2或无定型硅中的一种，但并不局限于所述示例。
所述第一纳米线的顶部形成有第一漏极107。即在所述第一沟道沟道的上方中形成有漏极。
具体地，通过执行离子注入的方法，对所述第一纳米线进行掺杂，进而在所述第一纳米线的顶部形成漏极。
所述第一晶体管器件还进一步包括阶梯型互连结构，以分别电连接所述第一源极104、所述第一栅极106和所述第一漏极107。
所述存储元件108设置于所述第一漏极107的上方，与所述第一漏极107电连接。
其中，所述存储元件108包括相变存储元件108(PCM)、阻变存储元件108(RRAM)、磁变存储元件108(MRAM)和铁电存储元件108中的至少一种。
其中，所述相变存储元件108包括相变材料和位于所述相变材料相对设置的两表面上的第一电极或第二电极。
例如相变存储元件108为圆形结构，所述相变材料为圆环结构，在所述圆环结构的内侧和外侧分别设置所述第一电极和所述第二电极，所述第二电极的一端与所述第一漏极107电电连接。
其中，所述相变材料通常选用Ge、Sb或Te等，但并不局限于该示例。
其中，所述阻变存储元件108(RRAM)、磁变存储元件108(MRAM)和铁电存储元件108的形状均与相变存储元件108类似，具体结构可以为常规的器件结构，在此不再赘述。
需要说明的是，当所述存储元件108为铁电存储元件108时，铁电材料可以为HfO2，其具有铁电材料的前文所述的所有优点。
进一步，本申请还进一步包括第二晶体管，所述第二晶体管包括第二栅极111、第二沟道以及第二栅极介电层；所述第二栅极介电层设置于所述第二沟道与所述第二栅极111之间，所述第二栅极介电层包括铁电绝缘材料层。所述第二栅极介电层还包括设置于所述第二沟道和所述铁电绝缘材料层之间的第二无定型硅层。所述第二晶体管器件还包括：第二阶梯型互连结构，分别电连接所述第二栅极111、所述第二源极112和所述第二漏极109。
其中，所述第二晶体管与所述第一晶体管完全相同，并且呈镜像关系的设置于所述存储元件108的上下两侧，其中，所述第二晶体管的构成和选用的材料均可以参照前文关于第一晶体管的相关解释和说明，在此不再赘述。
进一步，所述深层神经网络权重存储器件还包括多层重复单元，在每个重复单元中均包括前文所述的结构，包括：多条延第一方向设置的第一输入线101、多条延第一方向设置的第二输入线102、和多条延第二方向设置的输出线103，以及位于所述第一输入线101、所述第二输入线102和所述输出线103交叉的节点处的数个权重单元，每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件108；
所述第一晶体管的第一源极104与所述第一输入线101连接，所述第二晶体管的第二源极112与所述第二输入线102连接，所述第一晶体管的第一漏极107、所述第二晶体管的第二漏极109与所述存储元件108的第一端连接，所述存储元件108的第二端与所述输出线103连接。
本申请提供了一种深层神经网络权重存储器件，所述深层神经网络权重存储器件包括多条延第一方向设置的第一输入线101、多条延第一方向设置的第二输入线102、和多条延第二方向设置的输出线103，以及位于所述第一输入线101、所述第二输入线102和所述输出线103交叉的节点处的数个权重单元，每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件108；所述第一晶体管的第一源极104与所述第一输入线101连接，所述第二晶体管的第二源极112与所述第二输入线102连接，所述第一晶体管的第一漏极107、所述第二晶体管的第二漏极109与所述存储元件108的第一端连接，所述存储元件108的第二端与所述输出线103连接。
在本申请中所述第一晶体管的栅极与所述第一字线105电连接，所述第二晶体管的栅极与所述第二字线110电连接，当所述第一字线105控制所述第一晶体管关闭，所述第二字线控制所述第二晶体管导通，此时所述第二晶体管与所述存储元件108连接进行权重计算，当所述第二字线110控制所述第二晶体管关闭，所述第一字线控制所述第一晶体管导通，此时所述第一晶体管与所述存储元件108连接进行权重计算，通过所述方法对权重进行计算。在本申请中通过对深层神经网络权重存储器件中的每个权重存储单元分配极性和大小，因此可以在功能上和结构上执行输入和权重的乘积以进行计算，由于每次计算的存储元件108相同，通过所述改进消除了对存储器件的对称性的依赖，消除了对|G+|＝|G-|的限制，同时减少了计算量，降低了器件的功耗并提高器件的运行速度。所述神经网络权重存储器件的电导响应的非线性和不对称性将“训练”和“测试”的准确性极大提高。
本申请的第二方面提供了一种深层神经网络权重存储器件的制备方法，所述制备方法包括：
步骤S1：提供衬底；
步骤S2：在所述衬底上形成数条第一纳米线，所述纳米线的延伸方向垂直于所述衬底；
步骤S3：对所述第一纳米线的底部进行掺杂，以形成第一源极；
步骤S4：在所述衬底上依次形成第一底部隔离层、第一栅极介电层和第一栅极材料层至所述第一纳米线的顶部表面以下；
步骤S5：图案化所述第一栅极材料层，以形成环绕所述第一纳米线的第一栅极；
步骤S6：在所述第一栅极的周围形成覆盖所述第一栅极的第一顶部隔离层，所述第一顶部隔离层露出部分所述第一纳米线；
步骤S7：对露出的所述第一纳米线的顶部进行掺杂，以形成第一漏极；
步骤S8：在所述第一顶部隔离层和所述第一栅极上形成第一层间介电层至所述第一纳米线的顶部表面并露出所述第一漏极的顶部表面；
步骤S9：在所述第一层间介电层上形成第二层间介电层以及位于所述第二层间介电层中的存储元件，所述存储元件与所述第一漏极连接；
步骤S10：在所述存储元件上形成第二纳米线；
步骤S11：对所述第二纳米线底部进行掺杂，以形成第二漏极；
步骤S12：在所述第二层间介电层上依次形成第二底部隔离层、第二栅极介电层和第二栅极材料层至所述第二纳米线的顶部表面以下；
步骤S13：图案化所述第二栅极材料层，以形成环绕所述第二纳米线的第二栅极；
步骤S14：在所述第二栅极的周围形成覆盖所述第二栅极的第二顶部隔离层，所述第二顶部隔离层露出部分所述第二纳米线；
步骤S15：对露出的所述第二纳米线的顶部进行掺杂，以形成第二源极。
下面对所述深层神经网络权重存储器件的制备方法进行详细的说明。其中。
在本申请中所述深层神经网络权重存储器件，如图3和图4所示，包括：多条延第一方向设置的第一输入线101、多条延第一方向设置的第二输入线102、和多条延第二方向设置的输出线103，以及位于所述第一输入线101、所述第二输入线102和所述输出线103交叉的节点处的数个权重单元，每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件108；
所述第一晶体管的第一源极104与所述第一输入线101连接，所述第二晶体管的第二源极112与所述第二输入线102连接，所述第一晶体管的第一漏极107、所述第二晶体管的第二漏极109与所述存储元件108的第一端连接，所述存储元件108的第二端与所述输出线103连接。
其中，所述第一方向和所述第二方向可以相同，可以不同，在此不做限定。例如在本申请的一实施例中，所述第一方向和所述第二方向不同，并且所述第一方向和所述第二方向相互垂直。
所述深层神经网络权重存储器件还包括所述深层神经网络权重存储器件还包括延所述第二方向延伸的第一字线105和第二字线110，所述第一晶体管的栅极与所述第一字线105电连接，所述第二晶体管的栅极与所述第二字线110电连接。
具体地，如图3所示，在本申请的一实施例中，所述深层神经网络权重存储器件包括N条横向设置的第一输入线101和N条横向设置的第二输入线102，以及M条纵向设置的输出线103，其中所述横向和纵向相互垂直，在所述横向和纵向交界的节点上形成有所述权重单元。每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件108。
下面对所述第一晶体管器件的具体制备方法进行详细的说明。在所述步骤S1中，所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)以及绝缘体上锗化硅(SiGeOI)等。
在本申请的一实施例中，所述衬底为硅。
在所述步骤S2中，在所述衬底上生长第一纳米线，其中所述第一纳米线为柱状结构，其垂直于所述衬底的水平表面。
其中，所述第一纳米线包括MOS2或无定型硅中的一种，但并不局限于所述示例。
在所述步骤S3中，对所述第一纳米线的底部区域进行掺杂，以形成第一源极104。
具体地，在该步骤中执行离子注入进而形成所述第一源极104。
其中，所述离子注入的能量、剂量以及深度均可以根据实际需要进行选择，并不局限于某一数值范围。
在本申请的一实施例中，在所述第一纳米线上形成图案化的掩膜层，以露出需要形成第一源极104的区域；
然后以所述掩膜层为掩膜执行离子注入，以形成所述第一源极104。
可选地，在该步骤中所述注入的离子能量为1kev-10kev，注入的离子剂量为5×1014-5×1016原子/cm2。
在所述步骤S4中，在所述衬底上依次形成第一底部隔离层、第一栅极介电层和第一栅极材料层至所述第一纳米线的顶部表面以下。
具体地，在第一源极104形成之后，形成例如250nm厚的高密度等离子体(HDP)氧化物沉积层，以作为所述第一底部隔离层，并使用DHF(1:25)进行湿法回蚀。由于非共形沉积(non-conformal deposition)，HDP沉积导致第一纳米线底部厚度更大，第一纳米线侧壁上的厚度较小。通过所述蚀刻在大约150nm的湿法回蚀之后，保留了较厚的氧化物以覆盖垂直直立的第一纳米线的根部。通过所述方法第一栅极106与第一源极104的扩展焊盘分开，从而减小了栅极至源极的边缘电容。
然后在所述第一底部隔离层上形成第一栅极介电层。例如可以通过在裸露的第一纳米线表面上热生长栅氧化层作为所述第一栅极介电层，其中，所述第一栅极介电层的厚度可以约为5nm。
在本申请的一实施例中，所述栅极介电层包括铁电绝缘材料层；所述铁电绝缘材料层包括CuInP2S6或HfO2，其中，所述铁电绝缘材料层并局限于所列举的示例。
其中，铁电材料在没有外部电场的情况下可以表现出自发极化。所述极化可以通过晶体中的离子位移而重新定向，并且极化切换可以通过外部电场触发，从而铁电材料可以具有两种电控非易失性状态。在本申请中所述铁电绝缘材料层用作金属-氧化物-半导体场效应晶体管(MOSFET)的栅极介电层。沟道电导用于检测铁电栅绝缘体中的极化状态，从而可以在晶体管中进行数据读取操作无损。在晶体管中由于铁电材料的快速开关速度(纳秒或更短)，无损读出，非易失性存储状态以及用于高密度集成的简单结构进一步提高了存储器的存储效率。
进一步，所述栅极介电层还包括无定型硅层，例如在本申请所述栅极介电层包括依次形成的无定型硅层和铁电绝缘材料层。
其中，所述第一栅极材料层包含但不限于硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×1018到大约1×1022个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
在本申请的一实施例中，所述第一栅极材料层选用多晶硅。所述多晶硅栅极材料的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
在所述步骤S5中所述方法还进一步图案化所述第一栅极材料层，以形成环绕所述第一纳米线的第一栅极106；同时所述方法还包括形成第一栅极焊盘，用于将所述第一栅极106引出实现电连接。
在该步骤中，形成掩膜并覆盖所述第一纳米线，然后对第一栅极焊盘进行构图，以形成多晶硅的延伸从而为所述第一栅极106的提供接触。
在所述步骤S6中在所述第一栅极的周围形成覆盖所述第一栅极的第一顶部隔离层，所述第一顶部隔离层露出部分所述第一纳米线。所述第一顶部隔离层包括高密度等离子体(HDP)氧化物沉积层，其厚度可以根据需要进行选择，但至少要露出所述第一纳米线的顶部区域，以便形成第一漏极107。
在所述步骤S7中，在该步骤中执行离子注入，以对露出所述第一纳米线进行掺杂，进而在所述第一纳米线的顶部中形成第一漏极107。
例如在本申请的一实施例中，注入As离子，离子能量为10keV，注入的离子剂量为1×1015原子/cm2。可以在所述第一纳米线的四个方向以90度相隔进行四次注入，离子注入的倾斜角度为45度或更大。
在形成所述第一漏极107之后还包括执行退火的步骤。在本申请的一实施例中，所述退火温度为200-500℃，所述热退火步骤时间为1-200s，但并不局限于所述数值范围。
在所述步骤S8和步骤S9中，在所述第一顶部隔离层和所述第一栅极106上形成第一层间介电层至所述第一纳米线的顶部表面并露出所述第一漏极107的顶部表面；然后在所述第一层间介电层上形成第二层间介电层以及位于所述第二层间介电层中的存储元件108，所述存储元件108与所述第一漏极107连接。
其中，所述存储元件108设置于所述第一漏极107的上方，与所述第一漏极107电连接。
其中，所述存储元件108包括相变存储元件108(PCM)、阻变存储元件108(RRAM)、磁变存储元件108(MRAM)和铁电存储元件108中的至少一种。
其中，所述相变存储元件108包括相变材料和位于所述相变材料相对设置的两表面上的第一电极或第二电极。
或者相变存储元件108为圆形结构，所述相变材料为圆环结构，在所述圆环结构的内侧和外侧分别形成所述第一电极和所述第二电极，所述第二电极的一端与所述第一漏极107电电连接。
其中，所述相变材料通常选用Ge、Sb或Te等，但并不局限于该示例。
其中，所述阻变存储元件108(RRAM)、磁变存储元件108(MRAM)和铁电存储元件108的形状均与相变存储元件108类似，具体结构可以为常规的器件结构，在此不再赘述。
然后执行步骤S10至步骤S15以形成第二晶体管，所述第二晶体管包括第二栅极111、第二沟道以及第二栅极介电层；所述第二栅极介电层设置于所述第二沟道与所述第二栅极111之间，所述第二栅极介电层包括铁电绝缘材料层。所述第二栅极介电层还包括设置于所述第二沟道和所述铁电绝缘材料层之间的第二无定型硅层。所述第二晶体管器件还包括：第二阶梯型互连结构，分别电连接所述第二栅极111、所述第二源极112和所述第二漏极109。
其中，所述第二晶体管与所述第一晶体管完全相同，并且呈镜像关系的设置于所述存储元件108的上下两侧。其中所述制备方法可以参照第一晶体管的制备过程，在此不再赘述。
进一步，在形成所述漏极之后还包括：形成阶梯型互连结构，以分别电连接所述第一源极104、所述第一栅极106、所述第一漏极107、第二源极112、所述第二栅极111、所述第二漏极109。
具体地，在本申请的一实施例中，形成所述阶梯型互连结构的方法包括：图案化所述第一源极104、所述第一栅极106、所述第一漏极107、第二源极112、所述第二栅极111、所述第二漏极109或其对应的连接焊盘上方的功能材料层，以形成开口并露出所述第一源极104、所述第一栅极106、所述第一漏极107、第二源极112、所述第二栅极111、所述第二漏极109或其对应的连接焊盘，然后采用导电材料填充所述开口，进而形成台阶性互连结构。
进一步，所述深层神经网络权重存储器件还包括多层重复单元，在每个重复单元中均包括前文所述的结构，包括：多条延第一方向设置的第一输入线101、多条延第一方向设置的第二输入线102、和多条延第二方向设置的输出线103，以及位于所述第一输入线101、所述第二输入线102和所述输出线103交叉的节点处的数个权重单元，每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件108；
所述第一晶体管的第一源极104与所述第一输入线101连接，所述第二晶体管的第二源极112与所述第二输入线102连接，所述第一晶体管的第一漏极107、所述第二晶体管的第二漏极109与所述存储元件108的第一端连接，所述存储元件108的第二端与所述输出线103连接。
进一步，所述方法还包括在制备得到的所述深层神经网络权重存储器件上重复执行所述制备方法，以形成堆叠多层的所述深层神经网络权重存储器件。
至此，完成了本发明实施例的深层神经网络权重存储器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
综上所述，本申请提供了一种深层神经网络权重存储器件及其制备方法，在所述方法中制备得到的深层神经网络权重存储器件的所述权重存储单元不再通过一对晶体管来电导之间的差来计算权重，通过对深层神经网络权重存储器件中的每个权重存储单元分配极性和大小，因此可以在功能上和结构上执行输入和权重的乘法以进行计算，通过所述改进消除了对存储器件的对称性的依赖，消除了对|G+|＝|G-|的限制。所述神经网络权重存储器件的电导响应的非线性和不对称性将“训练”和“测试”的准确性极大提高。
本发明的第三方面还提供了一种电子装置，其包括层神经网络权重存储器件，该层神经网络权重存储器件为前述实施例一中的层神经网络权重存储器件，或根据实施例二所述的层神经网络权重存储器件的制备方法所制得的层神经网络权重存储器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体的中间产品，例如：具有该集成电路的手机主板等。
其中，图5示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的层神经网络权重存储器件，所述层神经网络权重存储器件包括：包括：多条延第一方向设置的第一输入线、多条延第一方向设置的第二输入线、和多条延第二方向设置的输出线，以及位于所述第一输入线、所述第二输入线和所述输出线交叉的节点处的数个权重单元，每一所述权重单元均包括：第一晶体管、第二晶体管和存储元件；
所述第一晶体管的第一源极与所述第一输入线连接，所述第二晶体管的第二源极与所述第二输入线连接，所述第一晶体管的第一漏极、所述第二晶体管的第二漏极与所述存储元件的第一端连接，所述存储元件的第二端与所述输出线连接。
本申请所述电子装置由于采用了前文所述的深层神经网络权重存储器件，因此具有深层神经网络权重存储器件的所有优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种深层神经网络权重存储器件的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底上形成数条第一纳米线，所述第一纳米线的延伸方向垂直于所述衬底；
对所述第一纳米线的底部进行掺杂，以形成第一源极；
在所述衬底上依次形成第一底部隔离层、第一栅极介电层和第一栅极材料层至所述第一纳米线的顶部表面以下；
图案化所述第一栅极材料层，以形成环绕所述第一纳米线的第一栅极；
在所述第一栅极的周围形成覆盖所述第一栅极的第一顶部隔离层，所述第一顶部隔离层露出部分所述第一纳米线；
对露出的所述第一纳米线的顶部进行掺杂，以形成第一漏极；
在所述第一顶部隔离层和所述第一栅极上形成第一层间介电层至所述第一纳米线的顶部表面并露出所述第一漏极的顶部表面；
在所述第一层间介电层上形成第二层间介电层以及位于所述第二层间介电层中的存储元件，所述存储元件与所述第一漏极连接；
在所述存储元件上形成第二纳米线；
对所述第二纳米线底部进行掺杂，以形成第二漏极；
在所述第二层间介电层上依次形成第二底部隔离层、第二栅极介电层和第二栅极材料层至所述第二纳米线的顶部表面以下；
图案化所述第二栅极材料层，以形成环绕所述第二纳米线的第二栅极；
在所述第二栅极的周围形成覆盖所述第二栅极的第二顶部隔离层，所述第二顶部隔离层露出部分所述第二纳米线；
对露出的所述第二纳米线的顶部进行掺杂，以形成第二源极。
2.根据权利要求1所述的制备方法，其特征在于，所述第一栅极介电层和/或所述第二栅极介电层包括铁电绝缘材料层。
3.根据权利要求2所述的制备方法，其特征在于，所述铁电绝缘材料层包括CuInP2S6或HfO2。
4.根据权利要求1所述的制备方法，其特征在于，所述第一纳米线和/或所述第二纳米线包括MOS2或无定型硅。
5.根据权利要求1所述的制备方法，其特征在于，所述方法还包括：形成第一阶梯型互连结构，以分别电连接所述第一栅极、所述第一源极和所述第一漏极；和/或
形成第二阶梯型互连结构，以分别电连接所述第二栅极、所述第二源极和所述第二漏极。
6.根据权利要求1所述的制备方法，其特征在于，所述存储元件包括相变存储元件、阻变存储元件、磁变存储元件和铁电存储元件中的至少一种。
7.根据权利要求6所述的制备方法，其特征在于，所述存储元件为铁电存储元件，所述铁电存储元件包括HfO2。
8.根据权利要求7所述的制备方法，其特征在于，所述铁电存储元件还包括位于所述HfO2两侧的第一电极和第二电极。
9.根据权利要求1-8之一所述的制备方法，其特征在于，在制备得到的所述深层神经网络权重存储器件上重复执行所述制备方法，以形成堆叠多层的所述深层神经网络权重存储器件。
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