JP5159192B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、光電変換素子の受光面を半導体チップの裏面に設けた裏面照射型の固体撮像素子に係る半導体装置の製造方法に関する。

近年、ビデオカメラや電子カメラが普及しており、これらのカメラには、ＣＣＤ型や増幅型の固体撮像素子が使用されている。このうち増幅型固体撮像素子（ＣＭＯＳイメージセンサ）は、１つの半導体チップに複数の画素を２次元配列して構成される撮像画素部と、この撮像画素部の外側に配置される周辺回路部とを設けたものであり、撮像画素部の各画素内に転送、増幅等の各種ＭＯＳトランジスタを有し、各画素に入射した光をフォトダイオードによって光電変換して信号電荷を生成し、この信号電荷を転送トランジスタと増幅トランジスタによって電気信号に変換、増幅することにより、各画素の信号を信号線より周辺回路部に出力する。

このような構成の固体撮像素子において、各画素は、フォトダイオードの開口率（画素への入射光に対するフォトダイオードへの入射光の比）を上げるために、入射光をマイクロレンズによって、配線の間を通してフォトダイオードに集光する。しかし、この際、マイクロレンズによって集光される光の一部が、フォトダイオードからの信号配線によって遮られてしまう。これが原因で、次のような問題点が生じる。

（１） 配線によって遮られた分、感度が落ちる。

（２） 配線によって遮られた光の一部が反射して隣接する画素のフォトダイオードに入り、混色が起きる。

（３） 配線のレイアウトが限られるので、フォトダイオードの上部に配線が置けない、あるいは太い配線が通せない等といった制約によってＦＥＴの特性を低下させる。

（４） 上記（３）と同様の理由で微細化が困難である。

（５） 周辺部の画素は光が斜め入射になり跳ねられる割合が多いので、周辺ほど暗いシェーディングが起こる。

（６） 配線層が更に増加した進んだ先端プロセスでＣＭＯＳイメージセンサを作ろうとすると、マイクロレンズからフォトダイオードまでの距離が遠くなり、更に上記のような困難性が増大する。

（７） 上記（６）によって、進んだＣＭＯＳプロセスのライブラリが使えなくなり、ライブラリに登録されている回路のレイアウト変更が必要になる、あるいは配線層が制限されるので面積が増大する等といった理由によって、コストアップとなる。また、１画素当たりの画素面積も大きくなる。

最近では、これらの問題を解決する方法として、フォトダイオードの受光面を半導体チップの裏面に設けた、いわゆる裏面照射型固体撮像素子が提案されている（例えば特許文献１参照）。

しかしながら、裏面照射型固体撮像素子では、ウエハの出来具合をテスターによってテストする際に、ウエハ状態で画像のテストができないという課題が生じる。すなわち、通常のＣＭＯＳイメージセンサでは、ウエハ上に色フィルタ、オンチップマイクロレンズを形成し、受光面に光を当てて周辺回路部に形成されたパッドより信号を取り出し、画像のチェックを行っているが、裏面照射型ではウエハの裏面側（受光面）にはテストパッドがないので配線が形成されているウエハの表面側から電極を取らなければならない。このため、ウエハ状態でＣＭＯＳイメージセンサに光を当てて画像テストをするのは難しく、ウエハをダイシングして個片化した後、実装工程によりカメラモジュールを形成してからテストしているため製造効率が低下する。
特許第３７２２３６７号公報

本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、テストを容易化でき、製造効率を改善できる半導体装置の製造方法を提供することにある。

本発明の一態様によると、それぞれ光電変換素子と電界効果トランジスタを含む複数の画素を配列した撮像画素部、及びこの撮像画素部の周辺回路部とを備え、半導体基板の第１面側に撮像画素部の電界効果トランジスタを駆動する配線層、前記半導体基板の第２面側に光電変換素子の受光面を備える固体撮像素子を形成する工程と、前記半導体基板の第１面側から前記周辺回路部をテストする工程と、前記周辺回路部をテストする工程の後に、前記半導体基板の第２面側を薄くして、前記半導体基板の第２面側に前記撮像画素部のテスト用の第１端子を露出させるとともに、薄くされた前記半導体基板の第２面側の前記光電変換素子の受光面に対応する位置に、入射光を集光するレンズを形成する工程と、前記レンズを形成する工程の後に、前記半導体基板の第２面側に露出した前記第１端子を用いて前記撮像画素部のテストを行う工程とを具備する半導体装置の製造方法が提供される。

本発明によれば、テストを容易化でき、製造効率を改善できる半導体装置の製造方法が得られる。

以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態について説明するためのもので、カメラモジュールの断面構成図である。このモジュールには、レンズユニット１１の下に、カバーガラス１２、裏面照射型のＣＭＯＳセンサーチップ３２及び受動素子チップ（抵抗や容量等）１４が設けられており、下面に外部接続端子としての半田ボール１５−１，１５−２，…が形成されている。

上記センサーチップ３２中には、図２に示すように、撮像画素部４１と、この撮像画素部４１の周辺回路部が設けられている。上記撮像画素部４１には、画素４２−１１，４２−１２，…，４２−ｍｎがｍ行及びｎ列の２次元アレイ状に配列されている。ここでは撮像画素部４１における４個の画素を抽出して詳細に示している。上記撮像画素部４１における各画素列にはそれぞれ、垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…が接続されている。

各々の画素４２−１１，４２−１２，…，４２−ｍｎは、４つの電界効果トランジスタ（行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ及び読み出しトランジスタＴｄ）と、光電変換素子であるフォトダイオードＰＤから構成されている。画素４２−１１を例に取ると、上記トランジスタＴａ，Ｔｂの電流通路は、電源ＶＤＤと垂直信号線ＶＬＩＮ１間に直列接続される。上記トランジスタＴａのゲートにはアドレスパルスＡＤＲＥＳ１が供給される。上記トランジスタＴｃの電流通路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにリセットパルスＲＥＳＥＴ１が供給される。また、上記トランジスタＴｄの電流通路の一端は上記検出部ＦＤに接続され、そのゲートに読み出しパルスＲＥＡＤ１が供給される。そして、上記トランジスタＴｄの電流通路の他端にフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。

上記フォトダイオードＰＤによって生成された信号電荷は、読み出しパルスＲＥＡＤ１に応答して、読み出しトランジスタＴｄを介して検出部ＦＤに供給される。検出部ＦＤの信号電荷は、増幅トランジスタＴｂによって電気信号に変換されて増幅される。そして、アドレスパルスＡＤＲＥＳ１により行選択トランジスタＴａが選択されると、電源ＶＤＤから垂直信号線ＶＬＩＮ１に信号電荷量に対応する電流が供給される。読み出しが終了すると、検出部ＦＤの信号電荷はリセットパルスＲＥＳＥＴ１に応答してリセットトランジスタＴｃでリセットされる。

上記周辺回路部には、上記撮像画素部４１を選択及び駆動する駆動回路、上記撮像画素部４１から出力される画素信号の信号処理を行う信号処理回路、及びこの信号処理回路から得られたデータを保持するデータ保持回路等が設けられている。

垂直選択回路４３は、上記撮像画素部４１の各画素行に上記アドレスパルスＡＤＲＥＳ１，ＡＤＲＥＳ２，…、リセットパルスＲＥＳＥＴ１，ＲＥＳＥＴ２，…、及び読み出しパルスＲＥＡＤ１，ＲＥＡＤ２，…等の画素駆動パルス信号を供給し、画素行を選択して駆動する駆動回路として働く。

上記撮像画素部４１における垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…の一端と接地点間には、負荷回路４４が設けられている。この負荷回路４４には、バイアス回路４５からバイアス電圧ＶＴＬが印加され、このバイアス電圧ＶＴＬによって垂直信号線ＶＬＩＮ１，ＶＬＩＮＥ２，ＶＬＩＮＥ３，…を流れる電流量が設定される。

上記垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…の他端には、信号処理回路４６とデータ保持回路４７が設けられている。上記信号処理回路４６は、相関二重サンプリング（ＣＤＳ）回路４８とアナログ／デジタル変換器（ＡＤＣ）４９で構成される。上記アナログ／デジタル変換器４９は、上記撮像画素部４１の各画素から上記垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，ＶＬＩＮ３，…に読み出したデータのアナログ／デジタル変換を行い、上記相関二重サンプリング回路４８は、この読み出したデータのアナログ／デジタル変換時に低ノイズ化処理動作を行う。

上記データ保持回路４７は、ラッチ回路５０、ラインメモリ５１及び水平シフトレジスタ回路５２等を備え、上記信号処理回路４６による信号処理で得たデジタルデータを保持する。ラッチ回路５０は、アナログ／デジタル変換器４９でＡ／Ｄ変換して得たデジタルデータをラッチする。水平シフトレジスタ回路５２は上記ラッチ回路５０にラッチしたデジタルデータを順次転送し、ラインメモリ５１は、ラッチしたデジタルデータを記憶し、センサーチップ３２の外部に出力信号ＯＵＴとして出力する。

上記垂直選択回路４３による上記撮像画素部４１の選択及び駆動動作、上記信号処理回路４６の動作、及び上記データ保持回路４７の動作等は、タイミングジェネレータ５３から出力されるタイミング信号によって制御される。

上記のような構成において、撮像画素部４１の各画素における電界効果トランジスタＴａ，Ｔｂ，Ｔｃ，Ｔｄを駆動する配線層は、図１のセンサーチップ（半導体基板）３２の表面側（第１面側）に形成され、上記フォトダイオードＰＤの受光面はセンサーチップ３２の裏面側（第２面側）に配置される。そして、上記レンズユニット１１に入射された光は、カバーガラス１２を介してセンサーチップ３２中に形成されたフォトダイオードＰＤの受光面に照射されるようになっている。

また、このセンサーチップ３２の裏面側には、上記受光面の非受光領域に対応して遮光膜（図示せず）が形成されている。更に、このセンサーチップ３２には、表面と裏面の両方からテスト可能な第１，第２端子が設けられている。第１端子は、センサーチップ３２の裏面側にこのセンサーチップ３２から露出されて形成されており、第２端子は上記センサーチップ３２の表面側に形成されており、上記第１端子と電気的に接続され且つ外部と接続可能になっている。

図３は、上記図１に示したカメラモジュールの破線で囲んだ領域１００を抽出して詳細に示す拡大断面図である。センサーチップ３２は厚さが約１０μｍ以下にまで薄くされ、裏面側の受光面にはカラーフィルター／マイクロレンズ１６が設けられている。上記センサーチップ３２の表面側には、電極としてＡｌパッド１７とＮｉバンプ１８が形成されている。このセンサーチップ３２の上記Ａｌパッド１７とＮｉバンプ１８に対応する位置には裏面側開口が形成されている。上記Ａｌパッド１７における裏面側開口内に露出された部分が第１端子として働き、このＡｌパッド１７のチップ表面側のＮｉバンプ１８が第２端子として働く。

撮像画素部４１以外の所望の領域（ここでは電極を含む周辺回路部）にはダム（接着剤）１９が形成され、このダム１９を用いてセンサーチップ３２の裏面側にカバーガラス１２が接着されている。上記撮像画素部４１は、レンズ材との屈折率差を保持するため中空構造となっている。しかし、この部分はマイクロレンズの材料よりも屈折率が低い材料で充填されていても構わない。上記カバーガラス１２は、受光部にごみが付着するのを防ぐ役割も果たしており、上記第２端子を外部と接続するための配線引き回し工程においてゴミやキズから保護し、且つ薄くなったセンサーチップ３２の機械的強度を増す効果もある。

上記センサーチップ３２の表面にはパッシベーション膜１３Ａと絶縁層２０が形成されており、受動素子チップ１４は絶縁層２０に接着層２１を介在してマウントされ、周辺が樹脂層（絶縁部材）２３で固められている。受動素子チップ１４にも電極としてＡｌパッド２７とＮｉバンプ２８が形成されている。上記樹脂層２３には、センサーチップ３２と受動素子チップ１４とを繋ぐＣｕ配線２５が形成されている。Ｃｕ配線２５は、センサーチップ３２が搭載された樹脂層（絶縁部材）２３の一方の面側から貫通孔を介して他方の面側に渡って形成され、他方の面側はソルダーレジスト２６で覆われている。上記Ｃｕ配線２５によってセンサーチップ３２と受動素子チップ１４とが電気的に接続される。樹脂層２３の他方の面のソルダーレジスト２６で覆われていないＣｕ配線２５には、Ａｕ／Ｎｉパッドメッキ層２２を介在して半田ボール１５が接続されている。

なお、上記図３に示した固体撮像素子において、各サイズの一例をあげると次のようになる。樹脂層２３の下面からダム１９の上面までの厚さＤ１は１８０μｍ、樹脂層２３の下面から受動素子チップ１４の表面までの厚さＤ１Ａは２５μｍ、受動素子チップ１４の厚さは７０μｍ、接着層２１の厚さは２５μｍであり、これらの厚さの和Ｄ１Ｂは９５μｍである。また、センサーチップ３２（パッシベーション膜１３Ａ及び絶縁層２０を含む）の厚さＤ１Ｃは１０μｍ以下で固体撮像素子が形成されるＳｉ層厚は４μｍであり、ダムの厚さＤ１Ｄは５０μｍである。更に、カバーガラス１２の厚さＤ２は３００〜４００μｍである。

上記のような構成の裏面照射型固体撮像素子及びカメラモジュールによれば、Ａｌパッド１７を用いてウエハ状態で周辺回路部をテストし、受光面に光を当ててＡｌパッド１７における裏面側開口内に露出された部分を用いてウエハ状態で撮像画素部をテストできる。よって、裏面照射型固体撮像素子をウエハ状態でテストできるので、テストを容易化できる。

次に、上記図１及び図３に示したカメラモジュールの製造工程を図４乃至図８の断面図、並びに図９及び図１０の工程図により説明する。

まず、周知のＣＭＯＳプロセスを用いてウエハ上に裏面照射型のＣＭＯＳセンサー１３を形成する。このＣＭＯＳセンサー１３には、撮像画素部と、この撮像画素部の周辺回路部が設けられている。上記撮像画素部には、画素が２次元アレイ状に配列され、各々の画素は電界効果トランジスタとフォトダイオードから構成されている。上記周辺回路部には、上記撮像画素部を選択及び駆動する駆動回路、上記撮像画素部から出力される画素信号の信号処理を行う信号処理回路、及びこの信号処理回路から得られたデータを保持するデータ保持回路等が設けられている。そして、上記センサー１３の表面側には撮像画素部の電界効果トランジスタを駆動する配線層を有し、裏面側には光電変換素子の受光面を有する。

このセンサー１３を形成する際に、後のウエハの薄膜化の際の均一性を確保するために、ＳＯＩウエハを用いても良い。埋め込み酸化膜（Ｂｏｘ）は裏面薄膜化のプロセスに依存するが、例えば２００ｎｍ程度の厚さが良い。それは、ＳｉのエッチングレートとＳｉ酸化膜との選択比が確保できる厚さが好ましいからである。また、Ｂｏｘ上のＳｉの厚さは、１０μｍ以下で受光に必要な厚さがあれば良い。

Ｓｉプロセスの最終工程として絶縁層２０となる感光性ポリイミドを形成した後、表面側のＡｌパッド１７上の絶縁膜２０及びパッシベーション膜１３Ａに開口を形成して露出させる（ＳＴＥＰ １）。その後、上記Ａｌパッド１７を用いてウエハ状態で周辺回路部のファンクションテストを行う（ＳＴＥＰ ２）。この時点では、撮像画素部は配線層下に配置されており、受光部のテストはできないので、周辺回路部のファンクションテストによってＣＭＯＳプロセスの出来具合を検査する。このテストで周辺回路部が動作しない場合は、不良品として破棄、またはマークを付けて後のプロセスには進ませない。

続いて、テストをパスしたウエハに対して、表面側のＡｌパッド１７上に薄いバンプ（Ｎｉバンプ）１８を形成する（ＳＴＥＰ ３）。ここでは、無電解めっき法を用いたＮｉを５μｍの厚さに形成した。Ｎｉの厚さは後のレーザーによる加工時のストッパーとなるだけの厚さがあれば良い。

次に、図４に示すように、センサー１３の表面側に受動素子チップ１４を接着層２１によりマウントする（ＳＴＥＰ ４）。これらの上に樹脂をラミネートし（ＳＴＥＰ ５）、プレスすることによって平坦化を行う（ＳＴＥＰ ６）。このようにして形成された樹脂層２３は、センサー１３を薄くしたときの支持部材として働く。この工程では、次の裏面研削工程において必要な平坦性を保てば良いので、例えば１μｍ程度の厚さのバラツキがあっても構わない。

次に、ＢＳＧ（バックサイドグラインディング）及びドライポリッシュを行って、図５に示すようにセンサー１３の裏面側を機械研削して薄くする（ＳＴＥＰ ７）。この時のＳｉの厚さは凡そ５０μｍ以下が望ましい。

更に続いて、研削面のＳｉのウエットエッチングを行う（ＳＴＥＰ ８）。ＳＯＩウエハを用いた場合にはＢｏｘまでＳｉをエッチングする。ここでは、Ｓｉの残り厚さはＢｏｘ上の４μｍとＢｏｘが残った状態となる。このエッチング工程は、ウエットエッチングに限らずドライエッチングを用いても良い。この際、ＳｉＯ_２とＳｉのエッチング選択比がなるべく取れる条件が良い。その後、Ｂｏｘをエッチング液を変えて除去して薄くする。

引き続き、図６に示すように、表面側のパターンに対して位置合わせを行い、薄くしたＳｉの裏面上にリソグラフィプロセスにより遮光膜とカラーフィルター／マイクロレンズ１６を形成する（ＳＴＥＰ ９）。

次に、カラーフィルター／マイクロレンズ１６が形成された裏面側からテストをするために、裏面側から表面側のＮｉバンプ１８を目がけてセンサー１３をエッチングし、裏面側からテスト可能な端子（Ａｌパッド１７）へ裏面側開口を形成する（ＳＴＥＰ １０）。この裏面電極を形成するための裏面側開口の形成には、レーザーによるアブレーションを用いても良いし、マイクロレンズ等の材料をマスクにしてドライエッチングを行っても良い。

次に、上記裏面側開口内に露出されたＡｌパッド１７を用いて撮像画素部の画像テストを行う（ＳＴＥＰ １１）。図６の上面から参照光を照射し、上記Ａｌパッド１７から取得した画像信号を取り出してチェックを行う。このテストの際、温度を上げ下げしてチェックを行っても良い。これらのテストは、通常のウエハレベルのテスターを用いて行うことができる。また、表面側にマウントした受動素子チップ１４との接続を予め行っておき、受動素子を含んだ回路のテストを行っても良い。この時点で所望の歩留まりを有するウエハのみを次の製造工程へと進める。

次に、図７に示すように、受光部以外の部分にダム１９と呼ばれる接着剤を形成し（ＳＴＥＰ １２）、ウエハレベルで形成されたカバーガラス１２を接着する（ＳＴＥＰ １３）。この時、ダム１９は、５０μｍ程度の高さが望ましい。これによって、受光部が中空構造となり、マイクロレンズの材料よりも低い屈折率を保持し、マイクロレンズの集光効果を最大限にすることができる。また、マイクロレンズ材料よりも屈折率の低い材料であれば、中空部に充填しても構わない。更に、ダム剤は先に行った裏面電極の裏面側開口（基板貫通孔）を塞ぐように形成すると裏面電極の保護を行うことができる。

最後に、図８に示すように、センサー１３の表面側からＮｉバンプ１８に達するまでレーザーによって樹脂層２３を溶融気化して開口を形成する（ＳＴＥＰ １４）。並行して受動素子チップ１４の端子にも開口を形成し、双方を結ぶ配線２５を形成する（ＳＴＥＰ １５）。この配線２５は、樹脂層２３の表面をエッチングするウエット処理に続いて、無電解めっきによって全面にＣｕを形成しそれをシード層として電解めっきによるＣｕを形成して、リソグラフィによってパターンを形成する。その後、ソルダーレジスト２６を形成してパターニングし（ＳＴＥＰ １６）、半田ボール１５の形成領域にＡｕ／Ｎｉパッドメッキを行った後（ＳＴＥＰ １７）、このＡｕ／Ｎｉパッドメッキ層２２上に半田ボール１５を搭載する（ＳＴＥＰ １８）。

引き続き、ウエハをダイサーによってダイシングして個片化し（ＳＴＥＰ １９）、得られたチップの表面側に搭載された半田ボール１５を用いて個々の固体撮像素子の最終テストを行う（ＳＴＥＰ ２０）。その後、レンズユニット１１を搭載して組み立てを行う（ＳＴＥＰ ２１）。

上記のような製造方法によれば、製造工程の途中において、まずセンサー１３の表面側から周辺回路部のテストを行い、裏面側にマイクロレンズ等を形成後、撮像画素部のテストを行うことで、容易にウエハ状態のカメラモジュール（WLCM: wafer level camera module）でのテストが可能となる。更に、ダイシングしてウエハを分割し、センサーチップ３２を形成した後、固体撮像素子の最終テストを行う。このように、上記各テスト工程において、良品に対してのみ以降の製造工程を実行することで、無駄をなくしてカメラモジュールを効率よく且つ低コストで製造することができ、製造効率を改善できる。

なお、上述した製造方法では、センサー１３に裏面側開口を形成して表面側の端子を裏面側開口内に露出させて裏面側から電極を取り出すようにした。しかしながら、センサー１３に周辺回路部に接続された金属プラグを埋め込み、ＢＳＧによってセンサー１３の裏面から露出された部分をテスト用の端子として利用しても良い。

［第２の実施形態］
図１１は、本発明の第２の実施形態について説明するためのもので、カメラモジュールの一部を切り欠いて示す斜視図である。本カメラモジュールは、実装基板３１上にセンサーチップ３２をマウント（ＣＯＢ：チップオンボード）し、チップ３２の受光面側に形成した第１端子（図３におけるＡｌパッド１７に対応する）と実装基板３１との接続をワイヤボンディングによって行ったものである。また、上記チップ３２の周辺の実装基板３１上に受動素子チップ３３が表面実装（ＳＭＴ）されている。上記センサーチップ３２上にはカバーガラス３４が設けられており、このカバーガラス３４上にレンズユニット３５が設けられ、レンズユニット３５に入射された光をカバーガラス３４を介してセンサーチップ３２中の光電変換素子の受光面に集光するようになっている。

上記のような構成において、第１端子（図３に示したＡｌパッド１７における裏面側開口内に露出された部分）は、撮像画素部４１の画像テストの際に用いられ、センサーチップ３２を実装する際にはボンディングパッドとしても用いられる。一方、第２端子（Ａｌパッド１７の下面）は、製造工程の途中のウエハ状態で周辺回路部のファンクションテストを行う際に用いられる。

従って、上記のような構成であっても、第１の実施形態と実質的に同様な作用効果が得られる。但し、本第２の実施形態では、第１の実施形態と比べて実装面積が大きくなるので、要求される仕様や実装設備等に応じて選択すれば良い。

（変形例）
なお、上記第１，第２の実施形態では、比較的パターン占有面積の大きい抵抗や容量等を受動素子チップ１４、３３中に形成し、センサーチップ３２と一緒に実装する場合を例にとって説明したが、受動素子をセンサーチップ３２中に集積化しても良いのは勿論である。また、上記受動素子チップ１４、３３に代えてＤＳＰ等の能動素子チップをセンサーチップ３２と一緒に実装しても良く、ＤＳＰ等の能動素子をセンサーチップ３２中に集積化しても良い。

また、各々の画素４２−１１，４２−１２，…，４２−ｍｎが４つの電界効果トランジスタとフォトダイオードＰＤで構成されている場合を例にとって説明したが他の構成であっても良く、周辺回路部の構成や画素を駆動する配線構造等も上述した例に限定されるものではない。

更に、撮像画素部に、画素がｍ行及びｎ列の２次元アレイ状に配列されている場合を例にとって説明したが、画素が千鳥状に配置された構成にも適用できる。

上述したように、本発明の一つの側面によれば、テストを容易化できる固体撮像素子、及びこの固体撮像素子を用いたカメラモジュールが得られる。

また、製造効率を改善できる半導体装置の製造方法が得られる。

以上第１，第２の実施形態とその変形例を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態について説明するためのもので、カメラモジュールを示す断面構成図。 図１に示したセンサーチップの概略構成例を示す回路図。 図１に示したカメラモジュールの一部を抽出して詳細に示す拡大断面図。 本発明の実施形態に係る半導体装置の製造方法について説明するためのもので、カメラモジュールの第１の製造プロセスを示す断面図。 カメラモジュールの第２の製造プロセスを示す断面図。 カメラモジュールの第３の製造プロセスを示す断面図。 カメラモジュールの第４の製造プロセスを示す断面図。 カメラモジュールの第５の製造プロセスを示す断面図。 本発明の実施形態に係る半導体装置の製造方法について説明するためのもので、カメラモジュールの製造プロセスを示す第１の工程図。 本発明の実施形態に係る固体撮像素子の製造方法について説明するためのもので、カメラモジュールの製造プロセスを示す第２の工程図。 本発明の第２の実施形態について説明するためのもので、カメラモジュールの一部を切り欠いて示す斜視図。

符号の説明

１１…レンズユニット、１２…カバーガラス、１３…ＣＭＯＳセンサー、１４…受動素子チップ、１５，１５−１，１５−２…半田ボール、１６…カラーフィルター／マイクロレンズ、１７，２７…Ａｌパッド、１８，２８…Ｎｉバンプ、１９…ダム、２０…絶縁層、２１…接着層、２２…Ａｕ／Ｎｉパッドメッキ層、２３…樹脂層、２５…Ｃｕ配線、２６…ソルダーレジスト、３１…実装基板、３２…センサーチップ、３３…受動素子チップ、３４…カバーガラス、３５…レンズユニット、４１…撮像画素部、４２−１１〜４２−ｍｎ…画素、４３…垂直選択回路、４４…負荷回路、４５…バイアス回路、４６…信号処理回路、４７…データ保持回路、４８…相関二重サンプリング（ＣＤＳ）回路、４９…アナログ／デジタル変換器（ＡＤＣ）、５０…ラッチ回路、５１…ラインメモリ、５２…水平シフトレジスタ回路、５３…タイミングジェネレータ。

Claims (2)

1. それぞれ光電変換素子と電界効果トランジスタを含む複数の画素を配列した撮像画素部、及びこの撮像画素部の周辺回路部とを備え、半導体基板の第１面側に撮像画素部の電界効果トランジスタを駆動する配線層、前記半導体基板の第２面側に光電変換素子の受光面を備える固体撮像素子を形成する工程と、
   前記半導体基板の第１面側から前記周辺回路部をテストする工程と、
   前記周辺回路部をテストする工程の後に、前記半導体基板の第２面側を薄くして、前記半導体基板の第２面側に前記撮像画素部のテスト用の第１端子を露出させるとともに、薄くされた前記半導体基板の第２面側の前記光電変換素子の受光面に対応する位置に、入射光を集光するレンズを形成する工程と、
   前記レンズを形成する工程の後に、前記半導体基板の第２面側に露出した前記第１端子を用いて前記撮像画素部のテストを行う工程と
   を具備することを特徴とする半導体装置の製造方法。
2. 前記撮像画素部のテストを行う工程の後に、前記半導体基板を分割して個片化する工程と、
   個片化した前記半導体基板毎に、前記固体撮像素子のテストを行う工程とを更に具備することを特徴とする請求項１に記載の半導体装置の製造方法。

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