JP5039989B2 - ハイブリッド結晶配向を有する基板内の製造性の高いsramセル - Google Patents
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Description
典型的な6トランジスタSRAM(6T−SRAM)セルにおける各ビットは、2つのクロスカップル・インバータを含むフリップ・フロップ回路を形成するロード・トランジスタ(又はプルアップ・トランジスタ)及びドライバ・トランジスタ(又はプルダウン・トランジスタ)と一般に呼ばれる4つのトランジスタ上に記憶される。この記憶セルは、0及び1を示すために用いられる2つの安定な状態を有する。2つの追加のアクセス・トランジスタ(又はパスゲート・トランジスタ)は、読み出し及び書き込み動作の間、記憶セルへのアクセスを制御するように機能する。
その結果、パスゲート・トランジスタのコンダクタンスに対するプルダウン・トランジスタのコンダクタンスの比は、SRAMセルの安定性又はそのデータ状態を保持するためのセルの能力を評価するための基本メトリックとして用いることができる。このコンダクタンスの比は、一般に「ベータ比」と呼ばれる。ベータ比が大きくなるにつれ、SRAMセルはより安定になる。SRAMの用途に応じて、ベータ比は通常少なくとも約1.5、好ましくは約1.8から約3までの範囲にある。
従って、大抵のSRAMセルにおいて、プルダウン・トランジスタは、パスゲート・トランジスタに対して約2倍の厚さのチャンネル幅を有するように製造される。
1つの態様において、本発明は、基板内に配置された少なくとも1つのSRAMセルを含む半導体デバイス構造体であって、その少なくとも1つのSRAMセルは少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、このプルダウン・トランジスタ及びパスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレインのドーピング濃度を有し、そして少なくとも1つのSRAMセルは少なくとも約1.5のベータ比を有する、半導体デバイス構造体に関する。
「実質的に同じ」という用語は、本明細書においては、2つの値の差が、大きな方の値の±10%未満であることとして定義される。
少なくとも第1組の領域及び第2組の領域を含むハイブリッド基板であって、第2組の領域内のキャリア移動度は、第1組の領域内のキャリア移動度と少なくとも約1.5倍だけ異なる、ハイブリッド基板を形成するステップと、
ハイブリッド基板内に少なくとも1つのSRAMセルを形成するステップであって、この少なくとも1つのSRAMセルは、2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、2つのプルダウン・トランジスタは第1及び第2組の領域の一方の内部に形成され、2つのパスゲート・トランジスタはそれら第1及び第2組の領域の他方の内部に形成され、プルダウン・トランジスタ及びパスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレインのドーピング濃度を有し、少なくとも1つのSRAMセルは少なくとも約1.5のベータ比を有する、ステップと
を含む方法に関する。
少なくとも、第1結晶配向を有する上層の半導体層と、第2結晶配向を有する下層の半導体層とを含む接合基板を準備するステップと、
接合基板の一部分を選択的にエッチングして、下層半導体層の表面を露出させるステップと、
下層半導体層の露出面上に、第2結晶配向と実質的に同じ結晶配向を有する半導体材料を再成長させるステップと、
再成長半導体材料を含む接合基板を平坦化して、上層半導体層の上面が再成長半導体材料の上面と実質的に同一平面になるようにするステップであって、上層半導体層の上面がハイブリッド基板の第1及び第2組の領域の一方を画定し、そして再成長半導体材料の上面がハイブリッド基板の第1及び第2組の領域の他方を画定する、ステップと
含む方法によって形成される。
少なくとも、第1結晶配向の第1組の領域と第2の異なる結晶配向の第2組の領域とを有するハイブリッド結晶配向基板を形成するステップと、
このハイブリッド結晶配向基板内に少なくとも1つのSRAMセルを形成するステップであって、このSRAMセルは少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、2つのプルダウン・トランジスタはハイブリッド結晶配向基板の第1及び第2組の領域の一方の内部に形成され、2つのパスゲート・トランジスタは、このハイブリッド結晶配向基板の第1及び第2組の領域の他方の内部に形成され、プルダウン・トランジスタ内の電流キャリアはパスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、ステップと
を含む方法に関する。
本発明の他の態様、特徴及び利点は、次の開示及び添付の特許請求の範囲からより完全に明らかとなるであろう。
2005年3月3日に特許文献3として公開された、2004年9月2日出願の「ハイブリッド結晶配向を有する超薄膜シリコン・オン・インシュレータ及び歪みシリコン・ダイレクト・オン・インシュレータ」と題する特許文献4は、全ての目的に関してその全体が引用により本明細書に組み入れられる。
本発明のSRAMセルの高いベータ比は、プルダウン及びパスゲート・トランジスタのチャンネル幅を実質的に同じにさせながら、プルダウン及びパスゲート・トランジスタのそれぞれの活性領域内のキャリア移動度の比を増加させることによってもたらされる。
こうしたハイブリッド基板は、Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、及び他のIII−V又はII−VI化合物半導体を含むが、これらに限定されない、任意の半導体材料を含むことができる。
こうしたハイブリッド結晶配向基板の機能性は、半導体結晶中のキャリア移動度の異方性に基づく。具体的には、電子及びホールのような荷電キャリアの移動度は、半導体基板の結晶配向によって変化する。例えば、ホール移動度は、シリコン基板の(100)面に比べて(110)面では増加するが、電子移動度は、標準の(100)面に比べて(110)面では約2.5分の1に低下する。
図2〜図7は、本発明のSRAMセルを形成するのに適したハイブリッド結晶配向基板を製造するのに用いることができる基本的な加工ステップを示す。
図2において、上層の半導体層202は第1結晶配向を有し、下層の半導体層204は第2の異なる結晶配向を有するので、異なる結晶配向が準備され互いに接合されて接合基板を形成する。
上層及び下層の半導体層202及び204は、直接に接合して異なる結晶配向のバルクSi領域の少なくとも2つの組を有するハイブリッド結晶配向基板を製造することができる。
或いは、1つ又は複数の界面層を上層及び下層の半導体層の間に設けて、交互のバルクSi領域及びSOI領域、又は異なる結晶配向のSOI領域の2つの組を含有するハイブリッド配向基板を製造することができる。
さらに、表面誘電体層208を上層の半導体層202の上に設けることができる。表面誘電体層208は、好ましくは酸化物、窒化物、酸窒化物又はその他の絶縁層であり、この層は接合の前に初めのウェハの一方に存在するか、又は熱プロセス(即ち、酸化、窒化又は酸窒化)若しくは堆積によってウェハ接合後に第1半導体層202の上に形成されるものである。表面誘電体層208の起源に拘らず、表面誘電体層208は、約3nmから約500nmまでの厚さを有し、約5nmから約20nmまでの厚さがより典型的である。
ライナ又はスペーサ205は、必須ではないが隋意に、図5に示すように、選択的エッチングによって形成された1つ又は複数のトレンチの露出側壁上に形成することができる。このライナ又はスペーサ205は、例えば酸化物のような絶縁材料を含むことができる。
実質的に平坦な表面を設けた後、浅いトレンチ分離領域などの絶縁領域207は、典型的には、第1半導体層202から領域212bをさらに分離するように形成される。絶縁領域207は、例えば、トレンチの画定及びエッチング、隋意にトレンチの拡散バリアによるライニング、及び酸化物のようなトレンチ誘電体によるトレンチの充填を含む、当業者には周知の加工ステップを用いて形成される。トレンチ充填の後、構造体は平坦化することができ、そして隋意の緻密化プロセス・ステップを実施してトレンチ誘電体を緻密化することができる。
図7のハイブリッド配向基板は、絶縁層上に形成された薄い半導体層と、下に何も絶縁層を有さないバルク半導体領域とを含む交互SOI領域を示すが、本発明のハイブリッド配向基板はそれに限定されず、主としてバルク半導体領域又は主としてSOI領域を含むことができ、それらは上層及び下層の半導体層202及び204の間に種々の界面構造部を用いることによって容易に構成することができる。
デバイス絶縁構造部の形成後、ハイブリッド結晶配向基板はさらに平坦化することができ、隋意に緻密化プロセス・ステップを実施してデバイス絶縁構造部内のトレンチ誘電体を緻密化することができる。
具体的には、パスゲート・トランジスタ401及びプルダウン・トランジスタ402は、その間を絶縁することなく連結された活性領域412の内部に形成され、プルダウン・トランジスタ403及びパスゲート・トランジスタ404は連結された活性領域414の内部に形成される。さらに、プルアップ・トランジスタ405及び406は活性領域416及び418の内部に形成される。活性領域412、414、416及び418は、半導体基板、好ましくはシリコン含有基板の内部に形成され、誘電体絶縁領域431〜433によって互いに分離される。ゲート構造部422及び426は、活性領域412の上に配置されて、それぞれプルダウン・トランジスタ402及びパスゲート・トランジスタ401のゲートを形成する。同様に、活性領域414の上に、ゲート構造部424及び428が配置されて、それぞれプルダウン・トランジスタ403及びパスゲート・トランジスタ404のゲートを形成する。その結果、活性領域416及び418はそれぞれ、それらの上に配置された2つのゲート構造部422及び424を有する。
本発明の図面は例証のために与えられ、一定の尺度では描かれていないことに留意されたい。
2、3:プルダウン・トランジスタ
5、6:プルアップ・トランジスタ
12、14、16、18:活性領域
12a、14a:幅がW1の活性領域
12b、14b:幅がW2の活性領域
22、24、26、28:ゲート構造部
31、32、33:誘電体絶縁領域
202:上層の半導体層
204:下層の半導体層
205:ライナ又はスペーサ
206:絶縁層
208:表面誘電体層
210:パターン付けされたマスク
212:半導体材料
212a、212b:半導体構造部
300:ハイブリッド結晶配向基板
302、304、306、308:第1組の領域
312、314:第2組の領域
331、332、333:誘電体絶縁領域
401、404:パスゲート・トランジスタ
402、403:プルダウン・トランジスタ
405、406:プルアップ・トランジスタ
412、414、416、418:活性領域
431,432,433:誘電体絶縁領域
422、424、426、428:ゲート構造部
Claims (22)
- 基板内に配置される少なくとも1つのSRAMセルを含む半導体デバイス構造体であって、
前記基板は、少なくとも第1組の領域と第2組の領域とを有するハイブリッド基板を含み、
前記少なくとも1つのSRAMセルは、少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、
前記プルダウン・トランジスタ及び前記パスゲート・トランジスタは、実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、前記少なくとも1つのSRAMセルは少なくとも1.5のベータ比を有し、
前記第2組の領域内のキャリア移動度が前記第1組の領域内のキャリア移動度と少なくとも1.5倍の差異がある、半導体デバイス構造体。 - 前記2つのプルダウン・トランジスタは前記第1及び第2組の領域の一方の内部に配置され、前記2つのパスゲート・トランジスタは前記第1及び第2組の領域の他方の内部に配置され、前記プルダウン・トランジスタ内の電流フローは前記パスゲート・トランジスタ内の電流フローよりも大きい、請求項1に記載の半導体デバイス構造体。
- 前記第1及び第2組の領域は、異なる組成又は結晶配向を有する基板材料を含む、請求項1に記載の半導体デバイス構造体。
- 前記第1組の領域は第1の結晶配向によって特徴付けられ、前記第2組の領域は第2の異なる結晶配向によって特徴付けられる、請求項1に記載の半導体デバイス構造体。
- 前記ハイブリッド基板の前記第1及び第2組の領域はシリコンを含み、前記第1及び第2の結晶配向は、(100)、(110)、(111)、(010)、(001)、及び(210)から成る群から選択される、請求項4に記載の半導体デバイス構造体。
- 前記第1組の領域は(100)面を有するシリコンを含み、前記第2組の領域は(110)面を有するシリコンを含む、請求項4に記載の半導体デバイス構造体。
- 前記第1組の領域は、シリコン・オン・インシュレータ薄膜構造体を含み、前記第2組の領域はバルク・シリコンを含む、請求項4に記載の半導体デバイス構造体。
- 前記第1組の領域はバルク・シリコンを含み、前記第2組の領域はシリコン・オン・インシュレータ薄膜構造体を含む、請求項4に記載の半導体デバイス構造体。
- 前記基板は、Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、及びInPから成る群から選択される1つ又は複数の材料を含む、請求項1に記載の半導体デバイス構造体。
- 前記少なくとも1つのSRAMセルは、平面型SRAMセル、垂直型SRAMセル、及びトレンチ型SRAMセルから成る群から選択される、請求項1に記載の半導体デバイス構造体。
- 前記SRAMセルの前記パスゲート・トランジスタの少なくとも1つと前記プルダウン・トランジスタの1つとは互いに同一平面上にあり、連結された活性領域を有する、請求項1に記載の半導体デバイス構造体。
- 半導体デバイス構造体を製造する方法であって、
少なくとも第1組の領域及び第2組の領域を含むハイブリッド基板であって、前記第2組の領域内のキャリア移動度は前記第1組の領域内のキャリア移動度と少なくとも1.5倍だけ異なる、ハイブリッド基板を形成するステップと、
前記ハイブリッド基板内に少なくとも1つのSRAMセルを形成するステップであって、前記少なくとも1つのSRAMセルは、2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、前記2つのプルダウン・トランジスタは前記第1及び第2組の領域の一方の内部に形成され、前記2つのパスゲート・トランジスタは前記第1及び第2組の領域の他方の内部に形成され、前記プルダウン・トランジスタ及び前記パスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、前記少なくとも1つのSRAMセルは少なくとも1.5のベータ比を有する、ステップと
を含む方法 - 前記ハイブリッド基板の前記第1及び第2組の領域は、異なる組成又は結晶配向を有する基板材料を含む、請求項12に記載の方法。
- 前記ハイブリッド基板の前記第1組の領域は第1の結晶配向によって特徴付けられ、前記ハイブリッド基板の前記第2組の領域は第2の異なる結晶配向によって特徴付けられる、請求項12に記載の方法。
- 前記ハイブリッド基板は、
(a)少なくとも、前記第1の結晶配向を有する上層の半導体層と、前記第2の結晶配向を有する下層の半導体層とを含む接合基板を準備するステップと、
(b)前記接合基板の一部分を選択的にエッチングして、前記下層の半導体層の表面を露出するステップと、
(c)前記下層半導体層の前記露出面の上に、前記第2の結晶配向と実質的に同じ結晶配向を有する半導体材料を再成長させるステップと、
(d)前記再成長半導体材料を含有する前記接合基板を平坦化して、前記上層半導体層の上面を前記再成長半導体材料の上面と実質的に同一平面にするステップであって、前記上層半導体層の上面は、前記ハイブリッド基板の前記第1及び第2組の領域の一方を画定し、前記再成長半導体材料の上面は前記ハイブリッド基板の前記第1及び第2組の領域の他方を画定する、ステップと
を含むステップによって形成される、請求項14に記載の方法。 - 前記ステップ(b)の後かつ前記ステップ(c)の前に、ライナ又はスペーサをエッチングで露出させた側壁上に形成する、請求項15に記載の方法。
- 前記絶縁領域は、前記ステップ(b)における選択的エッチングの後であって少なくとも1つのSRAMセルの形成の前に形成される、請求項15に記載の方法。
- 基板内に配置される少なくとも1つのSRAMセルを含む半導体デバイス構造体であって、
前記少なくとも1つのSRAMセルは、少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、
前記基板は、少なくとも第1結晶配向の第1組の領域と第2の異なる結晶配向の第2組の領域とを有するハイブリッド結晶配向基板を含み、
前記2つのプルダウン・トランジスタは前記第1及び第2組の領域の一方の内部に配置され、
前記2つのパスゲート・トランジスタは前記第1及び第2組の領域の他方の内部に配置され、
前記プルダウン・トランジスタ内の電流キャリアは、前記パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、半導体デバイス構造体。 - 前記SRAMセルの前記プルダウン・トランジスタ及び前記パスゲート・トランジスタの両方はn型チャンネル電界効果トランジスタを含み、
前記ハイブリッド結晶配向基板の前記第1組の領域は(100)面を有するシリコンを含み、
前記ハイブリッド結晶配向基板の第2組の領域は(110)面を有するシリコンを含み、
前記SRAMセルの前記プルダウン・トランジスタは前記第1組の領域内に配置され、
前記パスゲート・トランジスタは前記第2組の領域内に配置される、請求項18に記載の半導体デバイス構造体。 - 半導体デバイス構造体を形成する方法であって、
少なくとも、第1結晶配向の第1組の領域と第2の異なる結晶配向の第2組の領域とを有するハイブリッド結晶配向基板を形成するステップと、
前記ハイブリッド結晶配向基板内に少なくとも1つのSRAMセルを形成するステップであって、前記SRAMセルは、少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、前記2つのプルダウン・トランジスタは前記ハイブリッド結晶配向基板の前記第1及び第2組の領域の一方の内部に形成され、前記2つのパスゲート・トランジスタは前記ハイブリッド結晶配向基板の前記第1及び第2組の領域の他方の内部に形成され、前記プルダウン・トランジスタ内の電流キャリアは、前記パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、ステップと
を含む方法。 - 前記SRAMセルの前記プルダウン・トランジスタ及び前記パスゲート・トランジスタの両方は、n型チャンネル電界効果トランジスタを含み、
前記ハイブリッド結晶配向基板の前記第1組の領域は(100)面を有するシリコンを含み、
前記ハイブリッド結晶配向基板の前記第2組の領域は(110)面を有するシリコンを含み、
前記SRAMセルの前記プルダウン・トランジスタは前記第1組の領域内に形成され、
前記パスゲート・トランジスタは前記第2組の領域内に形成される、請求項20に記載の方法。 - 前記ハイブリッド結晶配向基板は、ウェハ接合、選択的エッチング、半導体材料の再成長、及び平坦化のステップを含むプロセスによって形成される、請求項20に記載の方法。
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