[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5039989B2 - ハイブリッド結晶配向を有する基板内の製造性の高いsramセル - Google Patents

ハイブリッド結晶配向を有する基板内の製造性の高いsramセル Download PDF

Info

Publication number
JP5039989B2
JP5039989B2 JP2008531631A JP2008531631A JP5039989B2 JP 5039989 B2 JP5039989 B2 JP 5039989B2 JP 2008531631 A JP2008531631 A JP 2008531631A JP 2008531631 A JP2008531631 A JP 2008531631A JP 5039989 B2 JP5039989 B2 JP 5039989B2
Authority
JP
Japan
Prior art keywords
regions
substrate
pull
crystal orientation
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008531631A
Other languages
English (en)
Other versions
JP2009509347A5 (ja
JP2009509347A (ja
Inventor
ドリス、ブルース
コストリニ、グレゴリー
グルチェンコフ、オレグ
レオン、メイケイ
ソン、ナクゲオン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2009509347A publication Critical patent/JP2009509347A/ja
Publication of JP2009509347A5 publication Critical patent/JP2009509347A5/ja
Application granted granted Critical
Publication of JP5039989B2 publication Critical patent/JP5039989B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • H10B10/12Static random access memory [SRAM] devices comprising a MOSFET load element
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903FET configuration adapted for use as static memory cell
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/973Substrate orientation

Landscapes

  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
  • Compositions Of Macromolecular Compounds (AREA)

Description

本発明は、スタティック・ランダム・アクセス・メモリ(SRAM)セルを含む半導体デバイスに関し、より具体的には顕著に向上したセル安定性を有するSRAMセルを含む半導体デバイスに関する。本発明は、そのような半導体デバイスを製造する際に用いることのできるリソグラフィ・ベースの製造プロセスに関する。
スタティック・ランダム・アクセス・メモリ(SRAM)は、その高速性、低消費電力、及び単純な動作のために重要なメモリ・デバイスである。ダイナミック・ランダム・アクセス・メモリ(DRAM)セルとは異なり、SRAMは記憶されたデータを定期的にリフレッシュする必要がなく、直接的な設計を有する。
典型的な6トランジスタSRAM(6T−SRAM)セルにおける各ビットは、2つのクロスカップル・インバータを含むフリップ・フロップ回路を形成するロード・トランジスタ(又はプルアップ・トランジスタ)及びドライバ・トランジスタ(又はプルダウン・トランジスタ)と一般に呼ばれる4つのトランジスタ上に記憶される。この記憶セルは、0及び1を示すために用いられる2つの安定な状態を有する。2つの追加のアクセス・トランジスタ(又はパスゲート・トランジスタ)は、読み出し及び書き込み動作の間、記憶セルへのアクセスを制御するように機能する。
適切に機能するために、SRAMセルは、帯電状態では電圧レベルを高(ロジック1)又は低(ロジック0)のいずれかに保たなければならない。このセルからデータを読み出す場合、パスゲート・トランジスタが「オン」になるときに生成されるセル電流は、内部セル・ノードにおいて電圧レベルを反転させてはならない。セルを安定化するために、ドライバ又はプルダウン・トランジスタは、パスゲート・トランジスタよりも高いコンダクタンスを有するように製造される。
その結果、パスゲート・トランジスタのコンダクタンスに対するプルダウン・トランジスタのコンダクタンスの比は、SRAMセルの安定性又はそのデータ状態を保持するためのセルの能力を評価するための基本メトリックとして用いることができる。このコンダクタンスの比は、一般に「ベータ比」と呼ばれる。ベータ比が大きくなるにつれ、SRAMセルはより安定になる。SRAMの用途に応じて、ベータ比は通常少なくとも約1.5、好ましくは約1.8から約3までの範囲にある。
トランジスタのコンダクタンスは、有効キャリア移動度μeff、及びデバイス幅のチャンネル長に対する比、即ちW/Lに近似的に比例する。従って、SRAMセルのベータ比は、パスゲート・トランジスタのμeff(W/L)に対するプルダウン・トランジスタのμeff(W/L)の比で近似することができる。普通は、SRAMセルのベータ比は、パスゲート・トランジスタのW/Lに対するプルダウン・トランジスタのW/Lを調節することによって調整される。多くの場合のように、プルダウン及びパスゲート・トランジスタは同じチャンネル長及び有効キャリア移動度を有する場合には、ベータ比は、パスゲート・トランジスタのチャンネル幅に対するプルダウン・トランジスタのチャンネル幅の比になる。
従って、大抵のSRAMセルにおいて、プルダウン・トランジスタは、パスゲート・トランジスタに対して約2倍の厚さのチャンネル幅を有するように製造される。
図1は、例示的なSRAMセルのレイアウトの上面図を示すが、それは、典型的な相補型金属酸化物半導体(CMOS)SRAMセルにおける典型的な金属酸化物半導体(MOS)トランジスタを形成するのに用いることができる活性領域、絶縁領域、ゲート構造部、及びコンタクト構造部を含む。具体的には、パスゲート・トランジスタ1及び4並びにプルダウン・トランジスタ2及び3は、連結した活性領域12及び14の内部に形成され(即ち、パスゲート・トランジスタ1又は4の活性領域と、プルダウン・トランジスタ2又は3の活性領域との間は絶縁されていない)、プルアップ・トランジスタ5及び6は活性領域16及び18の内部に形成される。活性領域12、14、16及び18は、好ましくは、pチャンネル・トランジスタ及びnチャンネル・トランジスタの近傍にそれぞれn型及びp型不純物でドープされたシリコン基板とすることができる半導体基板の内部に形成され、誘電体絶縁領域31〜33によって互いに分離される。ゲート構造部22及び26は活性領域12の上に配置され、それぞれプルダウン・トランジスタ2及びパスゲート・トランジスタ1のゲートを形成する。同様に、活性領域14の上にゲート構造部24及び28が配置され、それぞれプルダウン・トランジスタ3及びパスゲート・トランジスタ4のゲートを形成する。その結果、活性領域16及び18はそれぞれ、それらの上に配置された2つのゲート構造部22及び24を有する。
図1において、パスゲート・トランジスタ1及びプルダウン・トランジスタ2を形成する活性領域12は、第1の領域12aにおいて第1の幅W1、及び第2の領域12bにおいて第2の幅W2を有するが、W1は凡そW2の半分である。同様に、プルダウン・トランジスタ3及びパスゲート・トランジスタ4を形成する活性領域14もまた、幅がW1の細幅領域14a及び幅がW2の広幅領域14bを有する。このように、プルダウン・トランジスタ2及び3の活性領域は、パスゲート・トランジスタ1及び4の活性領域の約2倍の大きさとなり、ベータ比を向上させてSRAMセルの安定性を保証する。
連結された活性領域12及び14のそれぞれにおいて、移行領域がそれぞれの連結された活性領域の細幅領域と広幅領域との間に存在し、そこでデバイス幅が急激に変化することに留意されたい。
米国特許出願公開公報第2004/0256700号 米国特許出願第10/250,241号 米国特許出願公開公報第2005/0045995号 米国特許出願第10/932,982号
リソグラフィ技術によって与えられる寸法拡張性のために、通常、先進的なリソグラフィ法がSRAMセルの製造に用いられる。しかし、先進的なリソグラフィは通常の大きさのデバイス構造部を製造するのには非常に有効であるが、SRAMセルの連結された活性領域の細幅領域と広幅領域との間の移行領域では、リソグラフィ法は困難となる。結果として、SRAMセルに関しては、こうした移行領域が存在するために、加工の複雑性及び製造コストが著しく増大する。
本発明は、上述の問題を、十分なセル安定性と、リソグラフィ・ベースの製造に特に好適な通常の大きさのデバイス構造部とを有するSRAM構造体を提供することによって解決する。
1つの態様において、本発明は、基板内に配置された少なくとも1つのSRAMセルを含む半導体デバイス構造体であって、その少なくとも1つのSRAMセルは少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、このプルダウン・トランジスタ及びパスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレインのドーピング濃度を有し、そして少なくとも1つのSRAMセルは少なくとも約1.5のベータ比を有する、半導体デバイス構造体に関する。
「実質的に同じ」という用語は、本明細書においては、2つの値の差が、大きな方の値の±10%未満であることとして定義される。
別の態様において、本発明は半導体デバイス構造体の製造方法であって、
少なくとも第1組の領域及び第2組の領域を含むハイブリッド基板であって、第2組の領域内のキャリア移動度は、第1組の領域内のキャリア移動度と少なくとも約1.5倍だけ異なる、ハイブリッド基板を形成するステップと、
ハイブリッド基板内に少なくとも1つのSRAMセルを形成するステップであって、この少なくとも1つのSRAMセルは、2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、2つのプルダウン・トランジスタは第1及び第2組の領域の一方の内部に形成され、2つのパスゲート・トランジスタはそれら第1及び第2組の領域の他方の内部に形成され、プルダウン・トランジスタ及びパスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレインのドーピング濃度を有し、少なくとも1つのSRAMセルは少なくとも約1.5のベータ比を有する、ステップと
を含む方法に関する。
本発明の好ましい実施形態においては、基板は、第1の結晶配向の第1組の領域と、第2の異なる結晶配向の第2組の領域とを有するハイブリッド結晶配向基板である。こうしたハイブリッド結晶配向基板は、典型的には、
少なくとも、第1結晶配向を有する上層の半導体層と、第2結晶配向を有する下層の半導体層とを含む接合基板を準備するステップと、
接合基板の一部分を選択的にエッチングして、下層半導体層の表面を露出させるステップと、
下層半導体層の露出面上に、第2結晶配向と実質的に同じ結晶配向を有する半導体材料を再成長させるステップと、
再成長半導体材料を含む接合基板を平坦化して、上層半導体層の上面が再成長半導体材料の上面と実質的に同一平面になるようにするステップであって、上層半導体層の上面がハイブリッド基板の第1及び第2組の領域の一方を画定し、そして再成長半導体材料の上面がハイブリッド基板の第1及び第2組の領域の他方を画定する、ステップと
含む方法によって形成される。
さらに進んだ態様において、本発明は、基板内に形成された少なくとも1つのSRAMセルを含む半導体デバイス構造体であって、この少なくとも1つのSRAMセルは、少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、基板は、少なくとも、第1結晶配向の第1組の領域と第2の異なる結晶配向の第2組の領域とを有するハイブリッド結晶配向基板を含み、2つのプルダウン・トランジスタは第1及び第2組の領域の一方の内部に配置され、2つのパスゲート・トランジスタはそれらの第1及び第2組の領域の他方の内部に配置され、プルダウン・トランジスタ内の電流キャリアは、パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、半導体デバイス構造体に関する。
SRAMセルのプルダウン・トランジスタ及びパスゲート・トランジスタの両方はn型チャンネル電界効果トランジスタを含むことが好ましく、ハイブリッド結晶配向基板の第1組の領域は(100)面を有するシリコンを含み、ハイブリッド結晶配向基板の第2組の領域は(110)面を有するシリコンを含み、SRAMセルのプルダウン・トランジスタは第1組の領域の内部に形成され、パスゲート・トランジスタは第2組の領域の内部に形成される。
またさらに進んだ態様において、本発明は、半導体デバイス構造体を形成する方法であって、
少なくとも、第1結晶配向の第1組の領域と第2の異なる結晶配向の第2組の領域とを有するハイブリッド結晶配向基板を形成するステップと、
このハイブリッド結晶配向基板内に少なくとも1つのSRAMセルを形成するステップであって、このSRAMセルは少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、2つのプルダウン・トランジスタはハイブリッド結晶配向基板の第1及び第2組の領域の一方の内部に形成され、2つのパスゲート・トランジスタは、このハイブリッド結晶配向基板の第1及び第2組の領域の他方の内部に形成され、プルダウン・トランジスタ内の電流キャリアはパスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、ステップと
を含む方法に関する。
本発明の他の態様、特徴及び利点は、次の開示及び添付の特許請求の範囲からより完全に明らかとなるであろう。
2004年12月23日に特許文献1として公開された、2003年6月17日出願の「ハイブリッド結晶配向基板上の高性能CMOS・SOIデバイス」と題する特許文献2、及び
2005年3月3日に特許文献3として公開された、2004年9月2日出願の「ハイブリッド結晶配向を有する超薄膜シリコン・オン・インシュレータ及び歪みシリコン・ダイレクト・オン・インシュレータ」と題する特許文献4は、全ての目的に関してその全体が引用により本明細書に組み入れられる。
本発明は、実質的に同じチャンネル幅を有するプルダウン・トランジスタ及びパスゲート・トランジスタを含み、先進リソグラフィ技術を用いる製造に適した、SRAMセルを提供する。このSRAMセルは、同時に、少なくとも約1.5、好ましくは約1.8から3まで、より好ましくは約2から約3まで、そして最も好ましくは約2.5から約3までのベータ比によって特徴付けられ、このことがSRAMセルの安定性を保証する。
本発明のSRAMセルの高いベータ比は、プルダウン及びパスゲート・トランジスタのチャンネル幅を実質的に同じにさせながら、プルダウン及びパスゲート・トランジスタのそれぞれの活性領域内のキャリア移動度の比を増加させることによってもたらされる。
より具体的には、本発明は、特定の型の電荷キャリア(即ち、ホール又は電子)の移動度を高めた領域の組と、その特定の型の電荷キャリアの移動度を低下させた別の領域の組とを含むハイブリッド基板を提供する。一方の組の領域の内部にプルダウン・トランジスタ、及び他方の組の領域の内部にはパスゲート・トランジスタを製造することによって、プルダウン・トランジスタ内の電荷キャリアの移動度を高めることができると同時に、パスゲート・トランジスタ内の電荷キャリアの移動度を低下させることができるので、パスゲート・トランジスタ内の電流増幅率よりも著しく大きなプルダウン・トランジスタ内の電流増幅率がもたらされて十分に高いベータ比が維持される。
こうしたハイブリッド基板は、Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、及び他のIII−V又はII−VI化合物半導体を含むが、これらに限定されない、任意の半導体材料を含むことができる。
本発明の1つの実施形態においては、ハイブリッド基板は異なる組成の2種又はそれ以上の基板材料を含む。例えば、基板材料の一方はシリコンを含むことができ、他方の基板材料はゲルマニウムを含むことができる。別の例においては、一方の基板材料は歪みのないシリコンを含み、他方は歪みシリコンを含むことができる。キャリア移動度は基板材料の組成によって変化し得るので、異なる半導体材料を用いて、パスゲート・トランジスタ内の電流増幅率を選択的に減少させ、SRAMセルのベータ比を増大させたハイブリッド基板を形成することができる。異なる基板材料組成物を含有するこうしたハイブリッド基板は、本明細書ではハイブリッド組成基板と呼ぶ。
本発明の別の実施形態においては、異なる結晶配向の異なる領域を含むハイブリッド基板(本明細書ではハイブリッド結晶配向基板と呼ぶ)を使用し、パスゲート・トランジスタの活性領域内の電流フローを選択的に減少させて、SRAMセルのベータ比を増大させる。
こうしたハイブリッド結晶配向基板の機能性は、半導体結晶中のキャリア移動度の異方性に基づく。具体的には、電子及びホールのような荷電キャリアの移動度は、半導体基板の結晶配向によって変化する。例えば、ホール移動度は、シリコン基板の(100)面に比べて(110)面では増加するが、電子移動度は、標準の(100)面に比べて(110)面では約2.5分の1に低下する。
従って、SRAMセルのプルダウン・トランジスタを、こうしたプルダウン・トランジスタ内のそれぞれのキャリア(即ち、n型チャンネル・プルダウン・トランジスタの場合は電子、及びp型チャンネル・プルダウン・トランジスタの場合はホール)の移動度を増加させる結晶配向を有する領域の内部に製造し、パスゲート・トランジスタを、それぞれのキャリアの移動度を低下させる異なる結晶配向を有する異なる領域の内部に製造することによって、こうしたSRAMセルのプルダウン・トランジスタ及びパスゲート・トランジスタの活性領域の間にキャリア移動度の差を形成することができる。その結果、プルダウン・トランジスタとパスゲート・トランジスタの活性領域における相対的な電流増幅率には、プルダウン及びパスゲート活性領域のチャンネル幅が全く同じであっても、差が生じる。それ故に、プルダウン・トランジスタとパスゲート・トランジスタに異なるチャンネル幅を設けることなしに、SRAMセルのベータ比を効果的に高めることができる。
こうしたキャリア移動度の異方性はまた、他の半導体材料、例えば他のIV族半導体材料並びにIII−V及びII−VI化合物にも存在するので、本発明のハイブリッド結晶配向法は、これらの他の半導体材料で形成されたSRAMセルにも容易に適用可能である。SRAMセルのプルダウン・トランジスタ及びパスゲート・トランジスタを、それら他の半導体材料の結晶構造に基づいて容易に決定できる適切な結晶配向を有する基板領域内に製造することによって、プルダウン・トランジスタ及びパスゲート・トランジスタに対して同じチャンネル幅を維持しながら、こうしたSRAMセルのベータ比を有利に高めることができる。
本発明のハイブリッド結晶配向基板は、例えば、特許文献2及び特許文献4に記載されているように、例えばウェハ接合、選択的エッチング及び半導体層の再成長を含む方法によって形成することができる。
図2〜図7は、本発明のSRAMセルを形成するのに適したハイブリッド結晶配向基板を製造するのに用いることができる基本的な加工ステップを示す。
図2において、上層の半導体層202は第1結晶配向を有し、下層の半導体層204は第2の異なる結晶配向を有するので、異なる結晶配向が準備され互いに接合されて接合基板を形成する。
上層及び下層の半導体材料層202及び204は、Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、並びにその他のIII−V又はII−VI化合物半導体を含むが、これらに限定されない任意の半導体材料を含むことができる。こうした半導体層は、ドープ又は非ドープのバルク・ウェハ、イオン注入領域、例えば、ウェハの一部分を分割するために用いることができるH注入領域を含むバルク・ウェハ、予備形成されたSOIウェハ、又は、例えばSi/SiGeなどの層状半導体構造体を含むことができる。1つの好ましい実施形態においては、上層及び下層の半導体層202及び204の両方はSi含有半導体材料を含む。
上層の半導体層202の厚さは、基板を形成するのに用いた初めの出発ウェハに依存して変化し得る。好ましくは、上層半導体層は、約5nmから約100nmまでの初期厚を有し、これは後に、平坦化、研削、湿式エッチング、乾式エッチング又はそれらの任意の組合せによって40nm又はそれ以下の厚さに薄化することができる。より好ましくは、上層半導体層は、酸化及び湿式エッチングにより薄化して所望の厚さにし、薄いシリコン・オン・インシュレータ構造体が生成される。
下層の半導体層204の厚さもまた、基板を形成するのに用いた初めの出発ウェハに依存して変化し得る。好ましくは、下層半導体層は、約5nmから約200nmまでの厚さを有し、より好ましくは約5nmから約100nmまでの厚さを有する。
上層及び下層の半導体層202及び204は、直接に接合して異なる結晶配向のバルクSi領域の少なくとも2つの組を有するハイブリッド結晶配向基板を製造することができる。
或いは、1つ又は複数の界面層を上層及び下層の半導体層の間に設けて、交互のバルクSi領域及びSOI領域、又は異なる結晶配向のSOI領域の2つの組を含有するハイブリッド配向基板を製造することができる。
必須ではないが、絶縁層206を202と204の間に設けることが好ましい。このような絶縁層206は、基板を作製するために用いた初めのウェハに応じて変化し得る厚さを有する。しかし、典型的には絶縁層206は、約1nmから約500nmまでの厚さを有し、約1nmから約50nmまでの厚さがより典型的である。絶縁層206は、接合に先立ってウェハの一方又は両方の上に形成された酸化物又は他の類似の絶縁体材料である。
さらに、表面誘電体層208を上層の半導体層202の上に設けることができる。表面誘電体層208は、好ましくは酸化物、窒化物、酸窒化物又はその他の絶縁層であり、この層は接合の前に初めのウェハの一方に存在するか、又は熱プロセス(即ち、酸化、窒化又は酸窒化)若しくは堆積によってウェハ接合後に第1半導体層202の上に形成されるものである。表面誘電体層208の起源に拘らず、表面誘電体層208は、約3nmから約500nmまでの厚さを有し、約5nmから約20nmまでの厚さがより典型的である。
上層及び下層の半導体材料層202及び204の接合は、初めに2つのウェハを互いに接触させ、隋意に外力を接触したウェハに加え、次いで2つの接触したウェハを互いに接合することができる条件下で2つのウェハを加熱することによって達成される。加熱ステップは、外力の存在下又は非存在下で実施することができる。加熱ステップは、典型的には、約200℃から約1050℃までの温度において、不活性環境内で、約2時間から約20時間までの時間実施される。より典型的には、接合は、約200℃から約400℃までの温度において約2時間から約20時間までの時間実施される。「不活性環境」という用語は、本発明においては、He、Ar、N、Xe、Kr又はこれらの混合物のような不活性ガスが使用される雰囲気を示すために用いられる。接合プロセス中に使用される好ましい環境はNである。約20℃から約40℃までの環境温度で実施される接合を含む、他の接合条件も本明細書において考慮されている。
ここで図3を参照すると、次にパターン付けされたマスク210が図2の接合基板の所定部分の上に形成されて、基板表面上の保護された領域の組及び保護されていない領域の組が画定される。パターン付けされたマスク210は、保護されていない領域を選択的にエッチングして、表面誘電体層208の一部分、第1半導体層202の一部分、及び絶縁層206の一部分を除去することを可能にし、その結果図4に示すように第2半導体層204の表面が露出する。選択的なエッチングは、単一のエッチング・プロセス又は複数のエッチング・ステップを用いて実行することができ、そのエッチングには、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング若しくはレーザー・エッチングなどの乾式エッチング・プロセス、又は化学エッチング剤を使用する湿式エッチング・プロセス、あるいはそれらの任意の組合せが挙げられるが、これらに限定はされない。本発明の好ましい実施形態においては、反応性イオンエッチング(RIE)がこの選択的エッチングに使用される。エッチング後、次に従来のレジスト剥離プロセスを利用してマスク210を図4に示す構造体から除去する。
ライナ又はスペーサ205は、必須ではないが隋意に、図5に示すように、選択的エッチングによって形成された1つ又は複数のトレンチの露出側壁上に形成することができる。このライナ又はスペーサ205は、例えば酸化物のような絶縁材料を含むことができる。
隋意のライナ又はスペーサ205を形成した後、半導体材料212を、第2半導体層204の露出表面上の選択的エッチングによって形成されたトレンチの内部に再成長させる。この半導体材料212は、任意のSi含有半導体、例えば選択的エピタキシャル成長法を用いて形成することができるSi、歪みSi、SiGe、SiC、SiGeC又はそれらの組合せを含むことができる。本発明によれば、こうした半導体材料212は、第2半導体層204の結晶学的配向と同じ結晶学的配向を有する。こうした半導体材料の一部分は、ライナ又はスペーサを何も有さないトレンチ内部に再成長させ、上層の半導体層202に隣接した半導体構造部212aを形成する。この半導体材料の別の部分は、ライナ又はスペーサを有するトレンチの内部に再成長させ、図6に示すように、絶縁層206及びライナ若しくはスペーサ205によって上層半導体層から絶縁された半導体構造部212bを形成する。
図6に示す構造体は、次に化学機械的研磨(CMP)又は研削などの平坦化プロセスを受けて、半導体材料212の上面は、図7に示すように、第1半導体層202の上面と実質的に同一平面となる。表面誘電体層208の予め保護された部分は、この平坦化プロセス中に除去されることに留意されたい。
実質的に平坦な表面を設けた後、浅いトレンチ分離領域などの絶縁領域207は、典型的には、第1半導体層202から領域212bをさらに分離するように形成される。絶縁領域207は、例えば、トレンチの画定及びエッチング、隋意にトレンチの拡散バリアによるライニング、及び酸化物のようなトレンチ誘電体によるトレンチの充填を含む、当業者には周知の加工ステップを用いて形成される。トレンチ充填の後、構造体は平坦化することができ、そして隋意の緻密化プロセス・ステップを実施してトレンチ誘電体を緻密化することができる。
従って、図7に示す平坦化された基板表面は、第1結晶配向の上層半導体層202の上面によって画定される第1組の領域、第2の異なる結晶配向の再成長半導体材料212の上面によって画定される第2組の領域とを含む。より具体的には、第2組の領域の中には、第1結晶配向の領域に接続した第1領域212a、及び第1結晶配向の領域から絶縁された第2領域212bが存在する。
図7のハイブリッド配向基板は、絶縁層上に形成された薄い半導体層と、下に何も絶縁層を有さないバルク半導体領域とを含む交互SOI領域を示すが、本発明のハイブリッド配向基板はそれに限定されず、主としてバルク半導体領域又は主としてSOI領域を含むことができ、それらは上層及び下層の半導体層202及び204の間に種々の界面構造部を用いることによって容易に構成することができる。
図8は、第1結晶配向の第1組の領域302、304、306、及び308、並びに第2の異なる結晶配向の第2組の領域312及び314を含有する例示的なハイブリッド結晶配向基板300の上面図を示す。この第1組の領域のうち、302及び308は異なる結晶配向の領域312及び314と接続し(即ち、如何なる誘電体又は絶縁構造部によっても絶縁されていない)、一方、領域304及び306は誘電体絶縁領域331〜333によって他の領域から絶縁されている。
シリコン・ベースのハイブリッド結晶配向基板に対しては、第1及び第2結晶配向は、(100)、(111)、(110)、(010)、(001)及び(210)から成る群から選択されることが好ましい。このシリコン・ベースのハイブリッド結晶配向基板の一方の組の領域が(100)結晶面を有し、他方の組の領域は(110)結晶面を有することがより好ましいが、何故なら(100)及び(110)面はシリコン・ベースのハイブリッド結晶配向基板に対して最大のキャリア移動度差をもたらすからである。或いは、こうしたシリコン・ベースのハイブリッド結晶配向基板における一方の組の領域は(100)結晶面を有し、他方の組の領域は(111)結晶面などを有することも可能である。
追加のデバイス絶縁領域を第1及び第2組の領域の内部に形成してハイブリッド結晶配向基板内の領域内絶縁を設けることもできる。このデバイス絶縁領域は、第1及び第2組の領域を分離する絶縁領域に類似しており、それらは、反応性イオン・エッチング(RIE)又はプラズマ・エッチングなどの従来の乾式エッチング・プロセスを従来のブロック・マスクと組み合わせて用いて、基板内部にトレンチを選択的にエッチングすることによって設けることができる。或いは、デバイス絶縁領域は、電界分離領域とすることができ、シリコン局所酸化プロセスを用いることによって形成される。
デバイス絶縁構造部の形成後、ハイブリッド結晶配向基板はさらに平坦化することができ、隋意に緻密化プロセス・ステップを実施してデバイス絶縁構造部内のトレンチ誘電体を緻密化することができる。
次いで、SRAMセルをこうしたハイブリッド結晶配向基板内に形成し、そのプルダウン・トランジスタ及びパスゲート・トランジスタを異なる結晶配向の異なる領域内に製造して、そのプルダウン及びパスゲート・トランジスタに対して異なるチャンネル幅を設けることなくベータ比を高めるようにすることができる。例えば、このSRAMセルがn型チャンネル電界効果トランジスタ(nFET)であるプルダウン及びパスゲート・トランジスタを含む場合、プルダウン・トランジスタは、電子移動度を増加させる結晶配向を有する一方の組の領域の内部に形成することが好ましく、2つのパスゲート・トランジスタは、電子移動度を低下させる異なる結晶配向を有する別の組の領域内に形成することが好ましい。或いは、こうしたSRAMセルのプルダウン及びパスゲート・トランジスタがp型チャンネル電界効果トランジスタ(pFET)を含む場合、プルダウン・トランジスタはホール移動度を増加させる結晶配向を有する領域の内部に形成することが好ましく、2つのパスゲート・トランジスタはホール移動度を低下させる異なる結晶配向を有する別の組の領域内に形成することが好ましい。
図9は、本発明の1つの実施形態による、ハイブリッド結晶配向基板内に製造された本発明の例示的なSRAMセルを示す。
具体的には、パスゲート・トランジスタ401及びプルダウン・トランジスタ402は、その間を絶縁することなく連結された活性領域412の内部に形成され、プルダウン・トランジスタ403及びパスゲート・トランジスタ404は連結された活性領域414の内部に形成される。さらに、プルアップ・トランジスタ405及び406は活性領域416及び418の内部に形成される。活性領域412、414、416及び418は、半導体基板、好ましくはシリコン含有基板の内部に形成され、誘電体絶縁領域431〜433によって互いに分離される。ゲート構造部422及び426は、活性領域412の上に配置されて、それぞれプルダウン・トランジスタ402及びパスゲート・トランジスタ401のゲートを形成する。同様に、活性領域414の上に、ゲート構造部424及び428が配置されて、それぞれプルダウン・トランジスタ403及びパスゲート・トランジスタ404のゲートを形成する。その結果、活性領域416及び418はそれぞれ、それらの上に配置された2つのゲート構造部422及び424を有する。
図9の実施形態において、パスゲート・トランジスタ401(又は404)及びプルダウン・トランジスタ402(又は403)を形成する活性領域412(又は414)は、第1結晶配向の第1領域及び第2結晶配向の第2領域を有する、即ち、パスゲート・トランジスタ401(又は404)及びプルダウン・トランジスタ402(又は403)のそれぞれの活性領域は、連結されているが、異なる結晶配向を有する。例えば、パスゲート・トランジスタ401(又は404)及びプルダウン・トランジスタ402(又は403)がnFETである場合、パスゲート・トランジスタ領域は、電子移動度を低下させる結晶配向(例えばシリコンでは(110)面)を有するべきであり、プルダウン・トランジスタ領域は、電子移動度を増加させる結晶配向(例えばシリコンでは(100)面)を有するべきである。反対に、パスゲート・トランジスタ401(又は404)及びプルダウン・トランジスタ402(又は403)がpFETである場合、パスゲート・トランジスタ領域はホール移動度を低下させる結晶配向(例えばシリコンでは(100)面)を有するべきであり、プルダウン・トランジスタ領域はホール移動度を増加させる結晶配向(例えばシリコンでは(110)面)を有するべきである。
このようにして、キャリア移動度の差異が、パスゲート・トランジスタ401(又は404)とプルダウン・トランジスタ402(又は403)との間にもたらされる。そのため、活性領域412及び414は、SRAMデバイスのセル安定性を損なうことなく、全体の長さにわたって同じチャンネル幅Wを有することができる。
プルアップ・トランジスタ405及び406は、任意の結晶配向の半導体領域上に製造することができる。最大のセル性能のためには、こうしたプルアップ・トランジスタは、このプルアップ・トランジスタ内の特定の型の電荷キャリアの移動度を増加させる結晶配向を有する半導体領域内に形成することが好ましい。例えば、プルアップ・トランジスタがpFETである場合、それらはホール移動度を増加させる結晶配向(例えばシリコンでは(110)面)を有する半導体領域内に形成するべきである。反対に、プルアップ・トランジスタがnFETである場合、それらは電子移動度を増加させる結晶配向(例えばシリコンでは(100)面)を有する半導体領域内に形成するべきである。
上記の説明は、簡単のため及び例証の目的のためだけに、主に平面型SRAMセルに関して行ったが、本発明は平面型SRAMセルに限定されず、本明細書に記載される原理に従って当業者により容易に決定できる、変更及び改変を加えて又は加えずに、他のSRAMセル、例えば垂直型SRAMセル及びトレンチ型SRAMセルなどに広く適用することが可能である。上述したような種々のトランジスタは、当業者には周知の従来のCMOS加工技術を用いて容易に作成することができ、従ってそれらの製造に関連した詳細は本明細書には与えられない。
本発明の図面は例証のために与えられ、一定の尺度では描かれていないことに留意されたい。
本発明は、本明細書においては特定の実施形態、特徴及び態様に関して説明されたが、本発明はこれらには限定されず、他の変更、改変、適用及び実施形態にまで有用性が広がり、従ってこうした他の変更、改変、適用及び実施形態の全ては本発明の趣旨及び範囲の内にあると見なされることを認識されたい。
変化するチャンネル幅を有する連結された活性領域の内部に形成されたプルダウン・トランジスタ及びパスゲート・トランジスタを有する従来の6T−SRAMセルの平面図を示す。 本発明の1つの実施形態による、SRAMセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。 本発明の1つの実施形態による、SRAMセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。 本発明の1つの実施形態による、SRAMセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。 本発明の1つの実施形態による、SRAMセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。 本発明の1つの実施形態による、SRAMセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。 本発明の1つの実施形態による、SRAMセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。 本発明の1つの実施形態による、SRAMセルを製造するために使用できる例示的なハイブリッド基板の平面図を示す。 本発明の1つの実施形態による、例示的な6T−SRAMセルの平面図を示す。
符号の説明
1、4:パスゲート・トランジスタ
2、3:プルダウン・トランジスタ
5、6:プルアップ・トランジスタ
12、14、16、18:活性領域
12a、14a:幅がW1の活性領域
12b、14b:幅がW2の活性領域
22、24、26、28:ゲート構造部
31、32、33:誘電体絶縁領域
202:上層の半導体層
204:下層の半導体層
205:ライナ又はスペーサ
206:絶縁層
208:表面誘電体層
210:パターン付けされたマスク
212:半導体材料
212a、212b:半導体構造部
300:ハイブリッド結晶配向基板
302、304、306、308:第1組の領域
312、314:第2組の領域
331、332、333:誘電体絶縁領域
401、404:パスゲート・トランジスタ
402、403:プルダウン・トランジスタ
405、406:プルアップ・トランジスタ
412、414、416、418:活性領域
431,432,433:誘電体絶縁領域
422、424、426、428:ゲート構造部

Claims (22)

  1. 基板内に配置される少なくとも1つのSRAMセルを含む半導体デバイス構造体であって、
    前記基板は、少なくとも第1組の領域と第2組の領域とを有するハイブリッド基板を含み
    前記少なくとも1つのSRAMセルは、少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、
    前記プルダウン・トランジスタ及び前記パスゲート・トランジスタは、実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、前記少なくとも1つのSRAMセルは少なくとも1.5のベータ比を有
    前記第2組の領域内のキャリア移動度が前記第1組の領域内のキャリア移動度と少なくとも1.5倍の差異がある、半導体デバイス構造体。
  2. 前記2つのプルダウン・トランジスタは前記第1及び第2組の領域の一方の内部に配置され、前記2つのパスゲート・トランジスタは前記第1及び第2組の領域の他方の内部に配置され、前記プルダウン・トランジスタ内の電流フローは前記パスゲート・トランジスタ内の電流フローよりも大きい、請求項に記載の半導体デバイス構造体。
  3. 前記第1及び第2組の領域は、異なる組成又は結晶配向を有する基板材料を含む、請求項に記載の半導体デバイス構造体。
  4. 前記第1組の領域は第1の結晶配向によって特徴付けられ、前記第2組の領域は第2の異なる結晶配向によって特徴付けられる、請求項に記載の半導体デバイス構造体。
  5. 前記ハイブリッド基板の前記第1及び第2組の領域はシリコンを含み、前記第1及び第2の結晶配向は、(100)、(110)、(111)、(010)、(001)、及び(210)から成る群から選択される、請求項に記載の半導体デバイス構造体。
  6. 前記第1組の領域は(100)面を有するシリコンを含み、前記第2組の領域は(110)面を有するシリコンを含む、請求項に記載の半導体デバイス構造体。
  7. 前記第1組の領域は、シリコン・オン・インシュレータ薄膜構造体を含み、前記第2組の領域はバルク・シリコンを含む、請求項に記載の半導体デバイス構造体。
  8. 前記第1組の領域はバルク・シリコンを含み、前記第2組の領域はシリコン・オン・インシュレータ薄膜構造体を含む、請求項に記載の半導体デバイス構造体。
  9. 前記基板は、Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、及びInPから成る群から選択される1つ又は複数の材料を含む、請求項1に記載の半導体デバイス構造体。
  10. 前記少なくとも1つのSRAMセルは、平面型SRAMセル、垂直型SRAMセル、及びトレンチ型SRAMセルから成る群から選択される、請求項1に記載の半導体デバイス構造体。
  11. 前記SRAMセルの前記パスゲート・トランジスタの少なくとも1つと前記プルダウン・トランジスタの1つとは互いに同一平面上にあり、連結された活性領域を有する、請求項1に記載の半導体デバイス構造体。
  12. 半導体デバイス構造体を製造する方法であって、
    少なくとも第1組の領域及び第2組の領域を含むハイブリッド基板であって、前記第2組の領域内のキャリア移動度は前記第1組の領域内のキャリア移動度と少なくとも1.5倍だけ異なる、ハイブリッド基板を形成するステップと、
    前記ハイブリッド基板内に少なくとも1つのSRAMセルを形成するステップであって、前記少なくとも1つのSRAMセルは、2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、前記2つのプルダウン・トランジスタは前記第1及び第2組の領域の一方の内部に形成され、前記2つのパスゲート・トランジスタは前記第1及び第2組の領域の他方の内部に形成され、前記プルダウン・トランジスタ及び前記パスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、前記少なくとも1つのSRAMセルは少なくとも1.5のベータ比を有する、ステップと
    を含む方法
  13. 前記ハイブリッド基板の前記第1及び第2組の領域は、異なる組成又は結晶配向を有する基板材料を含む、請求項12に記載の方法。
  14. 前記ハイブリッド基板の前記第1組の領域は第1の結晶配向によって特徴付けられ、前記ハイブリッド基板の前記第2組の領域は第2の異なる結晶配向によって特徴付けられる、請求項12に記載の方法。
  15. 前記ハイブリッド基板は、
    (a)少なくとも、前記第1の結晶配向を有する上層の半導体層と、前記第2の結晶配向を有する下層の半導体層とを含む接合基板を準備するステップと、
    (b)前記接合基板の一部分を選択的にエッチングして、前記下層の半導体層の表面を露出するステップと、
    (c)前記下層半導体層の前記露出面の上に、前記第2の結晶配向と実質的に同じ結晶配向を有する半導体材料を再成長させるステップと、
    (d)前記再成長半導体材料を含有する前記接合基板を平坦化して、前記上層半導体層の上面を前記再成長半導体材料の上面と実質的に同一平面にするステップであって、前記上層半導体層の上面は、前記ハイブリッド基板の前記第1及び第2組の領域の一方を画定し、前記再成長半導体材料の上面は前記ハイブリッド基板の前記第1及び第2組の領域の他方を画定する、ステップと
    を含むステップによって形成される、請求項14に記載の方法。
  16. 前記ステップ(b)の後かつ前記ステップ(c)の前に、ライナ又はスペーサをエッチングで露出させた側壁上に形成する、請求項15に記載の方法。
  17. 前記絶縁領域は、前記ステップ(b)における選択的エッチングの後であって少なくとも1つのSRAMセルの形成の前に形成される、請求項15に記載の方法。
  18. 基板内に配置される少なくとも1つのSRAMセルを含む半導体デバイス構造体であって、
    前記少なくとも1つのSRAMセルは、少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、
    前記基板は、少なくとも第1結晶配向の第1組の領域と第2の異なる結晶配向の第2組の領域とを有するハイブリッド結晶配向基板を含み、
    前記2つのプルダウン・トランジスタは前記第1及び第2組の領域の一方の内部に配置され、
    前記2つのパスゲート・トランジスタは前記第1及び第2組の領域の他方の内部に配置され、
    前記プルダウン・トランジスタ内の電流キャリアは、前記パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、半導体デバイス構造体。
  19. 前記SRAMセルの前記プルダウン・トランジスタ及び前記パスゲート・トランジスタの両方はn型チャンネル電界効果トランジスタを含み、
    前記ハイブリッド結晶配向基板の前記第1組の領域は(100)面を有するシリコンを含み、
    前記ハイブリッド結晶配向基板の第2組の領域は(110)面を有するシリコンを含み、
    前記SRAMセルの前記プルダウン・トランジスタは前記第1組の領域内に配置され、
    前記パスゲート・トランジスタは前記第2組の領域内に配置される、請求項18に記載の半導体デバイス構造体。
  20. 半導体デバイス構造体を形成する方法であって、
    少なくとも、第1結晶配向の第1組の領域と第2の異なる結晶配向の第2組の領域とを有するハイブリッド結晶配向基板を形成するステップと、
    前記ハイブリッド結晶配向基板内に少なくとも1つのSRAMセルを形成するステップであって、前記SRAMセルは、少なくとも2つのプルアップ・トランジスタ、2つのプルダウン・トランジスタ、及び2つのパスゲート・トランジスタを含み、前記2つのプルダウン・トランジスタは前記ハイブリッド結晶配向基板の前記第1及び第2組の領域の一方の内部に形成され、前記2つのパスゲート・トランジスタは前記ハイブリッド結晶配向基板の前記第1及び第2組の領域の他方の内部に形成され、前記プルダウン・トランジスタ内の電流キャリアは、前記パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、ステップと
    を含む方法。
  21. 前記SRAMセルの前記プルダウン・トランジスタ及び前記パスゲート・トランジスタの両方は、n型チャンネル電界効果トランジスタを含み、
    前記ハイブリッド結晶配向基板の前記第1組の領域は(100)面を有するシリコンを含み、
    前記ハイブリッド結晶配向基板の前記第2組の領域は(110)面を有するシリコンを含み、
    前記SRAMセルの前記プルダウン・トランジスタは前記第1組の領域内に形成され、
    前記パスゲート・トランジスタは前記第2組の領域内に形成される、請求項20に記載の方法。
  22. 前記ハイブリッド結晶配向基板は、ウェハ接合、選択的エッチング、半導体材料の再成長、及び平坦化のステップを含むプロセスによって形成される、請求項20に記載の方法。
JP2008531631A 2005-09-22 2006-07-25 ハイブリッド結晶配向を有する基板内の製造性の高いsramセル Expired - Fee Related JP5039989B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/162,780 US7605447B2 (en) 2005-09-22 2005-09-22 Highly manufacturable SRAM cells in substrates with hybrid crystal orientation
US11/162,780 2005-09-22
PCT/EP2006/064649 WO2007039333A1 (en) 2005-09-22 2006-07-25 Highly manufacturable sram cells in substrates with hybrid crystal orientation

Publications (3)

Publication Number Publication Date
JP2009509347A JP2009509347A (ja) 2009-03-05
JP2009509347A5 JP2009509347A5 (ja) 2009-04-16
JP5039989B2 true JP5039989B2 (ja) 2012-10-03

Family

ID=37240213

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008531631A Expired - Fee Related JP5039989B2 (ja) 2005-09-22 2006-07-25 ハイブリッド結晶配向を有する基板内の製造性の高いsramセル

Country Status (9)

Country Link
US (1) US7605447B2 (ja)
EP (1) EP1946375B1 (ja)
JP (1) JP5039989B2 (ja)
KR (1) KR101013083B1 (ja)
CN (1) CN101268551A (ja)
AT (1) ATE427563T1 (ja)
DE (1) DE602006006088D1 (ja)
TW (1) TW200721460A (ja)
WO (1) WO2007039333A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531392B2 (en) * 2006-02-27 2009-05-12 International Business Machines Corporation Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
US20090189227A1 (en) * 2008-01-25 2009-07-30 Toshiba America Electronic Components, Inc. Structures of sram bit cells
DE102008045034B4 (de) * 2008-08-29 2012-04-05 Advanced Micro Devices, Inc. Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet
WO2010022971A1 (en) * 2008-08-29 2010-03-04 Advanced Micro Devices, Inc. Drive current adjustment for transistors formed in the same active region by locally providing embedded strain inducing semiconductor material in the active region
US8315084B2 (en) * 2010-03-10 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fully balanced dual-port memory cell
US20110235407A1 (en) * 2010-03-24 2011-09-29 Sun-Me Lim Semiconductor memory device and a method of manufacturing the same
US20120280324A1 (en) * 2010-11-03 2012-11-08 Texas Instruments Incorporated Sram structure and process with improved stability
CN102412252A (zh) * 2011-04-20 2012-04-11 上海华力微电子有限公司 一种局部化混合晶向应变硅cmos结构及其制备方法
CN102610573B (zh) * 2012-03-31 2014-04-02 上海华力微电子有限公司 一种提高静态随机存储器读出冗余度的方法
CN102683289B (zh) * 2012-05-04 2014-04-02 上海华力微电子有限公司 一种提高静态随机存储器写入冗余度的方法
CN102709252B (zh) * 2012-05-22 2014-11-05 上海华力微电子有限公司 一种提高静态随机存储器读出冗余度的方法
KR20140049356A (ko) 2012-10-17 2014-04-25 삼성전자주식회사 반도체 소자
KR102191215B1 (ko) 2013-12-20 2020-12-16 삼성전자주식회사 에스램 셀 및 그 제조 방법
CN104979293B (zh) * 2014-04-08 2018-05-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN105097017A (zh) * 2014-05-20 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种sram存储单元、sram存储器及其控制方法
US9251888B1 (en) * 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
TWI571968B (zh) * 2014-11-20 2017-02-21 力晶科技股份有限公司 靜態隨機存取記憶體與其製造方法
US9859286B2 (en) * 2014-12-23 2018-01-02 International Business Machines Corporation Low-drive current FinFET structure for improving circuit density of ratioed logic in SRAM devices
TWI571970B (zh) * 2015-10-13 2017-02-21 力晶科技股份有限公司 靜態隨機存取記憶體及其製造方法
US11682450B2 (en) * 2021-07-15 2023-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM performance optimization via transistor width and threshold voltage tuning

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3017860B2 (ja) * 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
US5698893A (en) * 1995-01-03 1997-12-16 Motorola, Inc. Static-random-access memory cell with trench transistor and enhanced stability
JP2000232168A (ja) * 1999-02-10 2000-08-22 Sony Corp 半導体記憶装置
JP2002164445A (ja) * 2000-11-29 2002-06-07 Seiko Epson Corp 半導体記憶装置
JP2002368135A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 半導体記憶装置
JP3637299B2 (ja) * 2001-10-05 2005-04-13 松下電器産業株式会社 半導体記憶装置
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6642536B1 (en) * 2001-12-17 2003-11-04 Advanced Micro Devices, Inc. Hybrid silicon on insulator/bulk strained silicon technology
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
US7183611B2 (en) * 2003-06-03 2007-02-27 Micron Technology, Inc. SRAM constructions, and electronic systems comprising SRAM constructions
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6815278B1 (en) * 2003-08-25 2004-11-09 International Business Machines Corporation Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations
US6934182B2 (en) * 2003-10-03 2005-08-23 International Business Machines Corporation Method to improve cache capacity of SOI and bulk
US7112857B2 (en) * 2004-07-06 2006-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Devices with different electrical gate dielectric thicknesses but with substantially similar physical configurations
US7217978B2 (en) * 2005-01-19 2007-05-15 International Business Machines Corporation SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same

Also Published As

Publication number Publication date
TW200721460A (en) 2007-06-01
KR20080046656A (ko) 2008-05-27
CN101268551A (zh) 2008-09-17
EP1946375A1 (en) 2008-07-23
EP1946375B1 (en) 2009-04-01
US20070063278A1 (en) 2007-03-22
KR101013083B1 (ko) 2011-02-14
US7605447B2 (en) 2009-10-20
ATE427563T1 (de) 2009-04-15
DE602006006088D1 (de) 2009-05-14
WO2007039333A1 (en) 2007-04-12
JP2009509347A (ja) 2009-03-05

Similar Documents

Publication Publication Date Title
JP5039989B2 (ja) ハイブリッド結晶配向を有する基板内の製造性の高いsramセル
US7087477B2 (en) FinFET SRAM cell using low mobility plane for cell stability and method for forming
US7388267B1 (en) Selective stress engineering for SRAM stability improvement
US7164172B2 (en) Semiconductor device and method of manufacturing same
US7023057B2 (en) CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7425483B2 (en) Structure and method of fabricating a hybrid substrate for high-performance hybrid-orientation silicon-on-insulator CMOS devices
US7274072B2 (en) Hybrid bulk-SOI 6T-SRAM cell for improved cell stability and performance
US8513779B2 (en) CMOS devices incorporating hybrid orientation technology (HOT) with embedded connectors
US7687365B2 (en) CMOS structure for body ties in ultra-thin SOI (UTSOI) substrates
US20090224321A1 (en) Semiconductor device and method of manufacturing semiconductor device
US10170475B2 (en) Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region
US20040038464A1 (en) Multiple-plane FinFET CMOS
JP2008536335A (ja) 適応ウェル・バイアシング、並びにパワー及び性能強化のためのハイブリッド結晶配向cmos構造体
US7471548B2 (en) Structure of static random access memory with stress engineering for stability
WO2010082504A1 (ja) 半導体装置およびその製造方法、並びに半導体記憶装置
JP2005251776A (ja) 半導体装置とその製造方法
JPH1197673A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120131

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120330

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20120330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120330

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120522

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20120522

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120615

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150720

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees