JP2009509347A5

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Publication number: JP2009509347A5
Application number: JP2008531631A
Authority: JP
Filing date: 2006-07-25
Publication date: 2009-04-16
Anticipated expiration: 2026-07-25

Claims

基板内に配置される少なくとも１つのＳＲＡＭセルを含む半導体デバイス構造体であって、前記少なくとも１つのＳＲＡＭセルは、少なくとも２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、前記プルダウン・トランジスタ及び前記パスゲート・トランジスタは、実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、前記少なくとも１つのＳＲＡＭセルは少なくとも１．５のベータ比を有する、半導体デバイス構造体。
前記基板は、少なくとも第１組の領域と第２組の領域とを有するハイブリッド基板を含み、前記第２組の領域内のキャリア移動度が前記第１組の領域内のキャリア移動度と少なくとも１．５倍の差異がある、請求項１に記載の半導体デバイス構造体。
前記２つのプルダウン・トランジスタは前記第１及び第２組の領域の一方の内部に配置され、前記２つのパスゲート・トランジスタは前記第１及び第２組の領域の他方の内部に配置され、前記プルダウン・トランジスタ内の電流フローは前記パスゲート・トランジスタ内の電流フローよりも大きい、請求項２に記載の半導体デバイス構造体。
前記第１及び第２組の領域は、異なる組成又は結晶配向を有する基板材料を含む、請求項２に記載の半導体デバイス構造体。
前記第１組の領域は第１の結晶配向によって特徴付けられ、前記第２組の領域は第２の異なる結晶配向によって特徴付けられる、請求項２に記載の半導体デバイス構造体。
前記ハイブリッド基板の前記第１及び第２組の領域はシリコンを含み、前記第１及び第２の結晶配向は、（１００）、（１１０）、（１１１）、（０１０）、（００１）、及び（２１０）から成る群から選択される、請求項５に記載の半導体デバイス構造体。
前記第１組の領域は（１００）面を有するシリコンを含み、前記第２組の領域は（１１０）面を有するシリコンを含む、請求項５に記載の半導体デバイス構造体。
前記第１組の領域は、シリコン・オン・インシュレータ薄膜構造体を含み、前記第２組の領域はバルク・シリコンを含む、請求項５に記載の半導体デバイス構造体。
前記第１組の領域はバルク・シリコンを含み、前記第２組の領域はシリコン・オン・インシュレータ薄膜構造体を含む、請求項５に記載の半導体デバイス構造体。
前記基板は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰから成る群から選択される１つ又は複数の材料を含む、請求項１に記載の半導体デバイス構造体。
前記少なくとも１つのＳＲＡＭセルは、平面型ＳＲＡＭセル、垂直型ＳＲＡＭセル、及びトレンチ型ＳＲＡＭセルから成る群から選択される、請求項１に記載の半導体デバイス構造体。
前記ＳＲＡＭセルの前記パスゲート・トランジスタの少なくとも１つと前記プルダウン・トランジスタの１つとは互いに同一平面上にあり、連結された活性領域を有する、請求項１に記載の半導体デバイス構造体。
半導体デバイス構造体を製造する方法であって、
少なくとも第１組の領域及び第２組の領域を含むハイブリッド基板であって、前記第２組の領域内のキャリア移動度は前記第１組の領域内のキャリア移動度と少なくとも１．５倍だけ異なる、ハイブリッド基板を形成するステップと、
前記ハイブリッド基板内に少なくとも１つのＳＲＡＭセルを形成するステップであって、前記少なくとも１つのＳＲＡＭセルは、２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、前記２つのプルダウン・トランジスタは前記第１及び第２組の領域の一方の内部に形成され、前記２つのパスゲート・トランジスタは前記第１及び第２組の領域の他方の内部に形成され、前記プルダウン・トランジスタ及び前記パスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、前記少なくとも１つのＳＲＡＭセルは少なくとも１．５のベータ比を有する、ステップと
を含む方法
前記ハイブリッド基板の前記第１及び第２組の領域は、異なる組成又は結晶配向を有する基板材料を含む、請求項１３に記載の方法。
前記ハイブリッド基板の前記第１組の領域は第１の結晶配向によって特徴付けられ、前記ハイブリッド基板の前記第２組の領域は第２の異なる結晶配向によって特徴付けられる、請求項１３に記載の方法。
前記ハイブリッド基板は、
（ａ）少なくとも、前記第１の結晶配向を有する上層の半導体層と、前記第２の結晶配向を有する下層の半導体層とを含む接合基板を準備するステップと、
（ｂ）前記接合基板の一部分を選択的にエッチングして、前記下層の半導体層の表面を露出するステップと、
（ｃ）前記下層半導体層の前記露出面の上に、前記第２の結晶配向と実質的に同じ結晶配向を有する半導体材料を再成長させるステップと、
（ｄ）前記再成長半導体材料を含有する前記接合基板を平坦化して、前記上層半導体層の上面を前記再成長半導体材料の上面と実質的に同一平面にするステップであって、前記上層半導体層の上面は、前記ハイブリッド基板の前記第１及び第２組の領域の一方を画定し、前記再成長半導体材料の上面は前記ハイブリッド基板の前記第１及び第２組の領域の他方を画定する、ステップと
を含むステップによって形成される、請求項１５に記載の方法。
前記ステップ（ｂ）の後かつ前記ステップ（ｃ）の前に、ライナ又はスペーサをエッチングで露出させた側壁上に形成する、請求項１６に記載の方法。
前記絶縁領域は、前記ステップ（ｂ）における選択的エッチングの後、しかし少なくとも１つのＳＲＡＭセルの形成の前に形成される、請求項１６に記載の方法。
基板内に配置される少なくとも１つのＳＲＡＭセルを含む半導体デバイス構造体であって、前記少なくとも１つのＳＲＡＭセルは、少なくとも２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、前記基板は、少なくとも第１結晶配向の第１組の領域と第２の異なる結晶配向の第２組の領域とを有するハイブリッド結晶配向基板を含み、前記２つのプルダウン・トランジスタは前記第１及び第２組の領域の一方の内部に配置され、前記２つのパスゲート・トランジスタは前記第１及び第２組の領域の他方の内部に配置され、前記プルダウン・トランジスタ内の電流キャリアは、前記パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、半導体デバイス構造体。
前記ＳＲＡＭセルの前記プルダウン・トランジスタ及び前記パスゲート・トランジスタの両方はｎ型チャンネル電界効果トランジスタを含み、前記ハイブリッド結晶配向基板の前記第１組の領域は（１００）面を有するシリコンを含み、前記ハイブリッド結晶配向基板の第２組の領域は（１１０）面を有するシリコンを含み、前記ＳＲＡＭセルの前記プルダウン・トランジスタは前記第１組の領域内に配置され、前記パスゲート・トランジスタは前記第２組の領域内に配置される、請求項１９に記載の半導体デバイス構造体。
半導体デバイス構造体を形成する方法であって、
少なくとも、第１結晶配向の第１組の領域と第２の異なる結晶配向の第２組の領域とを有するハイブリッド結晶配向基板を形成するステップと、
前記ハイブリッド結晶配向基板内に少なくとも１つのＳＲＡＭセルを形成するステップであって、前記ＳＲＡＭセルは、少なくとも２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、前記２つのプルダウン・トランジスタは前記ハイブリッド結晶配向基板の前記第１及び第２組の領域の一方の内部に形成され、前記２つのパスゲート・トランジスタは前記ハイブリッド結晶配向基板の前記第１及び第２組の領域の他方の内部に形成され、前記プルダウン・トランジスタ内の電流キャリアは、前記パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、ステップと
を含む方法。
前記ＳＲＡＭセルの前記プルダウン・トランジスタ及び前記パスゲート・トランジスタの両方は、ｎ型チャンネル電界効果トランジスタを含み、前記ハイブリッド結晶配向基板の前記第１組の領域は（１００）面を有するシリコンを含み、前記ハイブリッド結晶配向基板の前記第２組の領域は（１１０）面を有するシリコンを含み、前記ＳＲＡＭセルの前記プルダウン・トランジスタは前記第１組の領域内に形成され、前記パスゲート・トランジスタは前記第２組の領域内に形成される、請求項２１に記載の方法。
前記ハイブリッド結晶配向基板は、ウェハ接合、選択的エッチング、半導体材料の再成長、及び平坦化のステップを含むプロセスによって形成される、請求項２１に記載の方法。