JP5068735B2

JP5068735B2 - 定電圧回路

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Publication number: JP5068735B2
Application number: JP2008325398A
Authority: JP
Inventors: 隆茂与那嶺
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-12-22
Filing date: 2008-12-22
Publication date: 2012-11-07
Anticipated expiration: 2028-12-22
Also published as: JP2010146458A

Description

本発明は、出力制御用トランジスタから出力端子に出力される出力電圧と出力電流をそれぞれ段階的に交互に減少させたステップ状のフの字特性で過電流の保護を行う過電流保護回路を有する定電圧回路を備えた定電圧回路の構成技術に係り、特に、出力の立ち上がり時に低抵抗負荷状態で立ち上がらないとの問題、および、過渡的に負荷が変化して出力電圧が立ち下がった場合に復帰しないという問題を効率的に解決するのに好適な技術に関するものである。

シリーズレギュレータをなす定電圧電源回路の過電流保護としては、出力電流が所定の電流値以上になることを防止する電流制限回路と、出力短絡時の出力電流を制限する過電流保護回路から構成されるフの字特性を有するものが知られている。

近年、電子機器の消費電力化が求められ、低電圧回路をなす電源回路においても低消費電流化の要求が強く、保護回路の消費電流も小さくすることが求められている。フの字特性を示す過電流保護回路において消費電流を小さくする技術が、例えば、特許文献１，２に記載されている。この特許文献１，２に記載の技術を図５〜図８を用いて説明する。

図５は、従来の出力電圧と出力電流をそれぞれ段階的に交互に減少させるフの字特性に近似した特性（ステップ上のフの字特性）を有する過電流保護回路を備えた定電圧回路の構成例を示す回路図であり、図６〜図８は、図５における定電圧回路の出力電圧と出力電流との第１〜第３の関係を示す説明図である。

図５に示す定電圧回路１ｂは、出力端子Ｖｏｕｔから出力される出力電流ｉｏを制御して、出力端子Ｖｏｕｔから出力される出力電圧Ｖｏが所定の電圧で一定になるようにするものであり、出力電流ｉｏに対する過電流保護回路２ｂを備えている。

特に、この過電流保護回路２ｂは、出力電圧Ｖｏと出力電流ｉｏとの関係がフの字特性に近似した特性（ステップ上のフの字特性）をなすように、すなわち、出力電圧と出力電流をそれぞれ複数の段階に交互に減少させるように動作する。

定電圧回路１ｂは、過電流保護回路２ｂと、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路Ｖｓと、出力電圧Ｖｏを抵抗Ｒ１およびＲ２で分圧して出力する出力電圧検出回路３ｂと、この出力電圧検出回路３ｂから出力された分圧電圧Ｖｆｂと基準電圧Ｖｒとの差電圧を増幅して出力する誤差増幅器（図中「ＡＭＰ１」と記載）４ｂと、この誤差増幅器４ｂからの出力信号に応じて出力電流ｉｏの制御を行って出力電圧Ｖｏを一定電圧になるように制御するドライバトランジスタをなすＰＭＯＳトランジスタＭ１とを備えている。また、過電流保護回路２ｂは、ＰＭＯＳトランジスタＭ２〜Ｍ６、ＮＭＯＳトランジスタＭ７〜Ｍ１１および抵抗Ｒ３〜Ｒ６で構成されている。

尚、ＰＭＯＳトランジスタＭ１は出力制御用トランジスタを、抵抗Ｒ１およびＲ２は出力電圧検出回路をそれぞれなし、ＰＭＯＳトランジスタＭ２は比例電流生成回路部を、ＰＭＯＳトランジスタＭ４およびＭ５は電流分割回路部をそれぞれなす。また、抵抗Ｒ３〜Ｒ５は電流−電圧変換回路部を、ＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ９および抵抗Ｒ６は出力電流制御回路部を、ＮＭＯＳトランジスタＭ１０，Ｍ１１は変換比率変更回路部およびスイッチ素子をそれぞれなす。また、ＰＭＯＳトランジスタＭ５，Ｍ６とＮＭＯＳトランジスタＭ１０，Ｍ１１は分割比率制御回路をなす。

正側電源電圧Ｖｄｄと出力端子Ｖｏｕｔとの間には、出力制御トランジスタとしてのＰＭＯＳトランジスタＭ１が接続され、出力端子Ｖｏｕｔと負側電源電圧Ｖｓｓとの間には出力電圧検出回路としての抵抗Ｒ１とＲ２との直列回路が接続されている。

この抵抗Ｒ１と抵抗Ｒ２との接続部は、誤差増幅器４ｂの非反転入力端に接続され、誤差増幅器４ｂの反転入力端には基準電圧Ｖｒが入力されている。誤差増幅器４ｂの出力端は、ＰＭＯＳトランジスタＭ１のゲートに接続されている。

誤差増幅器４ｂは、出力電圧Ｖｏが抵抗Ｒ１とＲ２で分圧された分圧電圧Ｖｆｂが基準電圧ＶｒになるようにＰＭＯＳトランジスタＭ１の動作制御を行い、出力電流ｉｏの制御を行って出力電圧Ｖｏを一定電圧になるように制御する。

ＰＭＯＳトランジスタＭ２のソースはＰＭＯＳトランジスタＭ１のソースに、ＰＭＯＳトランジスタＭ２のゲートはＰＭＯＳトランジスタＭ１のゲートにそれぞれ接続されているため、ＰＭＯＳトランジスタＭ１のドレイン電流に比例した電流がＰＭＯＳトランジスタＭ２のドレインから流れる。

このＰＭＯＳトランジスタＭ２のドレイン電流は、ＰＭＯＳトランジスタＭ４〜Ｍ６で構成されたカレントミラー回路におけるＰＭＯＳトランジスタＭ４およびＭ５の各ソースに供給され、ＰＭＯＳトランジスタＭ４およびＭ５のトランジスタサイズに比例した電流に分割され、ＰＭＯＳトランジスタＭ４およびＭ５のドレイン電流となってそれぞれ出力される。

ＰＭＯＳトランジスタＭ５のドレインと負側電源電圧Ｖｓｓとの間にはＮＭＯＳトランジスタＭ７が接続され、ＰＭＯＳトランジスタＭ６のドレインと負側電源電圧Ｖｓｓとの間にはＮＭＯＳトランジスタＭ８が接続されている。

ＮＭＯＳトランジスタＭ７とＭ８の各ゲートは接続され、この接続部はＮＭＯＳトランジスタＭ７のドレインに接続されている。ＮＭＯＳトランジスタＭ７およびＭ８はカレントミラー回路を形成している。

分割された一方の電流であるＰＭＯＳトランジスタＭ４のドレイン電流は、直列に接続された抵抗Ｒ３〜Ｒ５に供給される。抵抗Ｒ３とＰＭＯＳトランジスタＭ４のドレインとの接続部は、ＮＭＯＳトランジスタＭ９のゲートに接続されている。この抵抗Ｒ３とＰＭＯＳトランジスタＭ４との接続部の電圧が、ＮＭＯＳトランジスタＭ９のしきい値電圧になるとＮＭＯＳトランジスタＭ９がオンする。

ＰＭＯＳトランジスタＭ３のゲートは抵抗Ｒ６を介して正側電源電圧Ｖｄｄに接続されており、ＮＭＯＳトランジスタＭ９のドレインにはＰＭＯＳトランジスタＭ３のゲートが接続されているため、ＮＭＯＳトランジスタＭ９がオンするとＰＭＯＳトランジスタＭ３もオンする。

ＰＭＯＳトランジスタＭ３のソースはＰＭＯＳトランジスタＭ１のソースに、ＰＭＯＳトランジスタＭ３のドレインはＰＭＯＳトランジスタＭ１のゲートにそれぞれ接続されているため、ＰＭＯＳトランジスタＭ３がオンすると、ＰＭＯＳトランジスタＭ１のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１からの出力電流ｉｏの増加を抑制し、出力電圧Ｖｏを低下させるようにする。

これは、出力電圧Ｖｏと出力電流ｉｏとの関係を示した図６における（ａ），（ｂ）点の状態を示している。すなわち、出力電流ｉｏが第１制限電流値ｉａになると、過電流保護回路２ｂにおいては、ＰＭＯＳトランジスタＭ２からの比例電流×Ｒ３の電圧に応じたＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が行われ、出力電流ｉｏが第１制限電流値ｉａに制限された状態で、出力電圧Ｖｏのみが低下する。

一方、抵抗Ｒ４とＲ５の直列回路に並列にＮＭＯＳトランジスタＭ１１が接続され、このＮＭＯＳトランジスタＭ１１のゲートには分圧電圧Ｖｆｂが入力されている。また、抵抗Ｒ５と並列にＮＭＯＳトランジスタＭ１０が接続され、このＮＭＯＳトランジスタＭ１０のゲートには出力電圧Ｖｏが入力されている。

定電圧回路１ｂが正常に作動している間は、分圧電圧Ｖｆｂと基準電圧Ｖｒは同電圧になるように制御されているため、この状態では、ＮＭＯＳトランジスタＭ１０およびＭ１１はそれぞれオンしている。

図６の（ａ）点からの出力電圧Ｖｏの低下に伴って分圧電圧Ｖｆｂが低下し、出力電圧Ｖｏが図６の（ｂ）点の電圧Ｖｂまで低下すると、ＮＭＯＳトランジスタＭ１１はオフする。すなわち、ＮＭＯＳトランジスタＭ１１は、第１制限電圧Ｖｂを検出するためのトランジスタをなす。

このようにＮＭＯＳトランジスタＭ１１がオフすると、ＮＭＯＳトランジスタＭ９のゲートと接地電圧との間に抵抗Ｒ３およびＲ４が直列に接続され、ＮＭＯＳトランジスタＭ９のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ９のドレイン電流が増加してＰＭＯＳトランジスタＭ３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１の出力電流ｉｏが減少する。

これは、図６の（ｂ）→（ｃ）点の状態を示している。すなわち、出力電圧Ｖｏが図６の（ｂ）点の電圧Ｖｂまで低下すると、過電流保護回路２ｂにおいては、それまでのＰＭＯＳトランジスタＭ２からの比例電流×Ｒ３の電圧に応じたＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が、ＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４）の電圧に応じて行われるようになり、第２制限電流値ｉｃでの出力電流に対する制限制御に移る（図６の（ｃ）点）。

そして、図６の（ｃ）点、すなわち、出力電ｉｏの制限が電流値ｉｃの状態となると、過電流保護回路２ｂにおいては、ＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４）の電圧に応じたＰＭＯＳトランジスタＭ９とＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が行われ、出力電流ｉｏが第２制限電流値ｉｃに制限された状態で、出力電圧Ｖｏが低下する。これは、図６の（ｃ）→（ｄ）点までの状態を示している。

このようにして、出力電圧Ｖｏが、図６の（ｃ）点の電圧Ｖｂから図６の（ｄ）点の電圧Ｖｄまで低下すると、ＮＭＯＳトランジスタＭ１０はオフする。すなわち、ＮＭＯＳトランジスタＭ１０は、第２制限電圧Ｖｄを検出するためのトランジスタをなす。

尚、ＮＭＯＳトランジスタＭ１０には、ＮＭＯＳトランジスタＭ１１よりもトランジスタサイズが大きなもの又はしきい値電圧が小さいものを使用している。定電圧回路１ｂが正常に作動している間は、ＮＭＯＳトランジスタＭ１１と同様、ＮＭＯＳトランジスタＭ１０はオンしている。

図６の（ｄ）点においてＮＭＯＳトランジスタＭ１０がオフすると、ＮＭＯＳトランジスタＭ９のゲートと接地電圧との間に抵抗Ｒ３〜Ｒ５が直列に接続され、ＮＭＯＳトランジスタＭ９のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ９のドレイン電流が増加してＰＭＯＳトランジスタＭ３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１の出力電流ｉｏが減少する。これは、図６の（ｄ）→（ｅ）点の状態を示している。

すなわち、出力電圧Ｖｏが図６の（ｄ）点の電圧Ｖｄまで低下すると、過電流保護回路２ｂにおいては、それまでのＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４）の電圧に応じたＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が、ＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４＋Ｒ５）の電圧に応じて行われるようになり、第３制限電流値ｉｅでの出力電流に対する制限制御に移る（図６の（ｅ）点）。

そして、図６の（ｅ）点における出力電ｉｏの制限が電流値ｉｅの状態となると、過電流保護回路２ｂにおいては、ＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４＋Ｒ５）の電圧に応じたＰＭＯＳトランジスタＭ９とＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が行われ、出力電流ｉｏが第３制限電流値ｉｅに制限された状態で、出力電圧Ｖｏが低下する。

このように、図５における定電圧回路１ｂでは、過電流保護回路２ｂによって、出力電流ｉｏが第１制限電流値ｉａに達すると、ＰＭＯＳトランジスタＭ１から出力される電流の増加を抑制して出力電圧Ｖｏのみを低下させるようにＰＭＯＳトランジスタＭ１を制御し、出力電圧Ｖｏが所定の第１制限電圧値Ｖｂまで低下すると、ＮＭＯＳトランジスタＭ１１がオフし、ＮＭＯＳトランジスタＭ９のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏが第２制限電流値ｉｃで制限された状態で出力電圧Ｖｏが低下し、さらに、この出力電圧Ｖｏが所定の第２制限電圧値Ｖｄまで低下すると、ＮＭＯＳトランジスタＭ１０がオフとなり、ＮＭＯＳトランジスタＭ９のゲート電圧がさらに上昇し、ＰＭＯＳトランジスタＭ１のゲート電圧をさらに上昇させて出力電流ｉｏが第３制限電流値ｉｅで制限された状態で出力電圧Ｖｏが更に低下する。

この結果、図６に示すように、定電圧回路１ｂの出力電流ｉｏが第１制限電流ｉａまで大きくなると、出力電圧Ｖｏと出力電流ｉｏが概略フの字になるように階段状に低下する。このように、出力電流ｉｏに対する制限電流値をステップ状に変化させ、制限電流値と出力電圧Ｖｏの組み合わせを階段状に変化させることができ、発振等の発生を防止できると共に消費電流の低減を図ることができる。

尚、図６に示すステップ状のフの字特性において、通常時の出力電圧Ｖｏの所定の電圧値Ｖｘと第１制限電圧値Ｖｂとの電圧差は小さい方がよい。すなわち第１制限電圧値Ｖｂは大きい方がよい。このようにする理由は、第１制限電流値ｉａのまま出力電圧Ｖｏが低下すると多大な熱が発生するため、第１制限電圧値Ｖｂを大きく設定することで該発熱を小さくするという効果を得ることにある。

また、図６において、発熱を小さくするために、第２制限電圧値Ｖｄは、周囲温度およびプロセスのばらつきを含めた最小値が０Ｖにならない程度に小さくするのがよい。従って、図６は、図７および図８で示すような特性をなすようにするとよい。

ここで、図７，図８において、破線で示した特性は、定電圧回路１の仕様上の出力電流ｉｏの最大値と出力電圧Ｖｏの設定値Ｖｘの交点と、出力電圧Ｖｏが０Ｖで出力電流ｉｏが０Ａである点とをつないだ線であり、これを負荷罫線Ｌ１と呼ぶ。

第３制限電流値ｉｅは、出力短絡時の発熱を低減させるために小さくする方がよいが、電源投入時の立ち上がり時間は、第３制限電流値ｉｅを小さくすると遅くなる。このため、パッケージの許容損失を含めて第３制限電流値ｉｅを最適値に設定するようにする。

図８において、第２制限電圧値Ｖｄと第３制限電流値ｉｅとの交点Ｐは、負荷罫線Ｌ１による斜線部に入らないようにしなくてはならない。これは、仕様の出力電流ｉｏの最大値を抵抗負荷で使用すると、電源投入時の出力はステップ状のフの字特性に沿って立ち上がるため、交点Ｐが図８の斜線部に入っていると、過電流保護回路２によって出力が立ち上がらなくなるためである。

従って、図８で示すように、負荷罫線Ｌ１と第３制限電流値ｉｅとの交点Ｐが、周囲温度およびプロセスのばらつきを含む第２制限電圧値Ｖｄのばらつきを含めた最小値となるように、第２制限電圧値Ｖｄを設定すれば発熱を最小限に抑えることができる。

このように第２制限電圧値Ｖｄを設定することにより、出力電圧Ｖｏが０Ｖになる短絡時の発熱を低減するためには第３制限電流値ｉｅが小さいことが望ましいが、第２制限電圧値Ｖｄを小さく設定することで、図８で示した斜線部分に交点Ｐが入らない範囲で第３制限電流値ｉｅをより小さくすることができる。

また、出力電流ｉｏに急峻な変動があった場合に、出力電圧Ｖｏが変動して一時的に第２制限電圧値Ｖｄ以下となり、かつ、その時の交点Ｐが図８の斜線部に入ると、出力電圧Ｖｏは製品の設定出力電圧へ復帰しない。このため、第２制限電圧値Ｖｄを小さく設定することができればこのような状態になりにくく、より急峻に出力電流ｉｏが変動する場合でも使用することができると共に、出力電圧Ｖｏを安定させるための外付けのコンデンサの容量を小さくすることができ小型化および軽量化を図ることができる。

特許第４０５０６７１号公報特許第４１２５７７４号公報

しかし、図５に示す構成の従来の、ステップ状のフの字特性を有する過電流保護回路を具備した定電圧回路では、出力電圧ＶｏをＮＭＯＳトランジスタＭ１０のゲートに入力しているため、図６における（ｄ）点から（ｅ）点の状態に推移する際の出力電圧Ｖｄの値は、ＮＭＯＳトランジスタＭ１０の閾値電圧によって決まる。

そのため、ＮＭＯＳトランジスタＭ１０の閾値電圧を下げなければ、負荷罫線とステップ状のフの字特性が交わることになってしまう。しかし、閾値電圧は、トランジスタ特性によって決まるので、回路設計による解決はできない。

解決しようとする問題点は、図５に示す構成（出力電圧の低下の検出をトランジスタの閾値電圧によって行う構成）で、出力電圧と出力電流を交互に段階的に減少させてフの字特性に近似した特性（ステップ状のフの字特性）の過電流保護回路を備えた、従来の定電圧回路を構成する技術では、低出力電圧でフの字特性が負荷罫線と交わらないようにして、出力の立ち上がり時に、低抵抗負荷状態で立ち上がらないとの問題、および、過渡的に負荷が変化して出力電圧が立ち下がった場合に、復帰しないという問題を、回路設計により解決することができない点である。

本発明の目的は、これら従来技術の課題を解決し、ステップ状のフの字特性の過電流保護回路を備えた定電圧回路における、負荷罫線に交わることがないステップ状のフの字特性の実現を、簡素な回路の追加で可能とし、ステップ状のフの字特性の過電流保護回路を備えた定電圧回路の性能の向上を効率的に図ることである。

上記目的を達成するため、本発明の定電圧回路は、出力制御用トランジスタから出力端子に出力される出力電圧と出力電流をそれぞれ段階的に交互に減少させたステップ状のフの字特性で過電流の保護を行う過電流保護回路を有する定電圧回路であって、過電流保護回路は、出力制御用トランジスタから出力される電流に比例した電流を生成する比例電流生成回路部と、比例電流生成回路部で生成された電流を直列接続された複数の抵抗手段で電圧に変換して出力する電流−電圧変換回路部と、電流−電圧変換回路部で変換された電圧に応じて、出力制御用トランジスタに対する出力電流制御を行う出力電流制御回路部と、それぞれ電流−電圧変換回路部における各抵抗手段間の第１〜第ｎの接続部と接地間に配置され、出力端子から出力される出力電圧が第１〜第ｎの制限電圧に低下した際のゲート電圧でオフになる第１〜第ｎのＮＭＯＳトランジスタを具備した変換比率変更回路部とを備えると共に、出力端子からの出力が第１〜第ｎの制限電圧になった際に、対応する第１〜第ｎのＮＭＯＳトランジスタをオフにする電圧を生成して対応する第１〜第ｎのＮＭＯＳトランジスタのゲートに入力する制限電圧設定回路を備えることを特徴とする。

本発明によれば、簡素な回路（制限電圧設定回路）の追加で、ステップ状のフの字特性の過電流保護回路を備えた定電圧回路における、負荷罫線に交わることがないステップ状のフの字特性の実現を図ることができ、ステップ状のフの字特性の過電流保護回路を備えた定電圧回路の性能の向上を効率的に図ることが可能である。

以下、図を用いて（従来技術の説明において用いた図６〜図８を含む）本発明を実施するための最良の形態例を説明する。図１は、本発明に係る定電圧回路の第１の構成例を示すブロック図であり、図２は、図１における定電圧回路の出力電圧と出力電流との関連を示す説明図、図３は、本発明に係る定電圧回路の第２の構成例を示すブロック図、図４は、本発明に係る定電圧回路の特性の優位性を示す説明図である。

図１に示す定電圧回路１は、図５に示した従来の定電圧回路１ｂに、出力端子Ｖｏｕｔからの出力が第１，第２の制限電圧になった際に、対応する第１，第２のＮＭＯＳトランジスタＭ１１，Ｍ１０をオフにする電圧を生成して対応する第１，第２のＮＭＯＳトランジスタＭ１１，Ｍ１０のゲートに入力する制限電圧設定回路５を設けたものであり、この制限電圧設定回路５を設けたこと以外は、図５に示す定電圧回路１ｂと同じ構成である。

すなわち、本例の定電圧回路１は、出力端子Ｖｏｕｔから出力される出力電流ｉｏを制御して、出力端子Ｖｏｕｔから出力される出力電圧Ｖｏが所定の電圧で一定になるようにするものであり、出力電流ｉｏに対する過電流保護回路２を備えている。

特に、この過電流保護回路２は、出力電圧Ｖｏと出力電流ｉｏとの関係がフの字特性に近似した特性（ステップ上のフの字特性）をなすように、すなわち、出力電圧と出力電流をそれぞれ複数の段階に交互に減少させるように動作する。

定電圧回路１は、過電流保護回路２と、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路Ｖｓと、出力電圧Ｖｏを抵抗Ｒ１およびＲ２で分圧して出力する出力電圧検出回路３と、この出力電圧検出回路３から出力された分圧電圧Ｖｆｂと基準電圧Ｖｒとの差電圧を増幅して出力する誤差増幅器（図中「ＡＭＰ１」と記載）４と、この誤差増幅器４からの出力信号に応じて出力電流ｉｏの制御を行って出力電圧Ｖｏを一定電圧になるように制御するドライバトランジスタをなすＰＭＯＳトランジスタＭ１とを備えている。また、過電流保護回路２は、ＰＭＯＳトランジスタＭ２〜Ｍ６、ＮＭＯＳトランジスタＭ７〜Ｍ１１および抵抗Ｒ３〜Ｒ６を有している。

この抵抗Ｒ１と抵抗Ｒ２との接続部は、誤差増幅器４の非反転入力端に接続され、誤差増幅器４の反転入力端には基準電圧Ｖｒが入力されている。誤差増幅器４の出力端は、ＰＭＯＳトランジスタＭ１のゲートに接続されている。

誤差増幅器４は、出力電圧Ｖｏが抵抗Ｒ１とＲ２で分圧された分圧電圧Ｖｆｂが基準電圧ＶｒになるようにＰＭＯＳトランジスタＭ１の動作制御を行い、出力電流ｉｏの制御を行って出力電圧Ｖｏを一定電圧になるように制御する。

すなわち、出力電圧Ｖｏと出力電流ｉｏとの関係を示した従来技術に関連して前述した図６における（ａ），（ｂ）点の状態を示しており、出力電流ｉｏが第１制限電流値ｉａになると、過電流保護回路２においては、ＰＭＯＳトランジスタＭ２からの比例電流×Ｒ３の電圧に応じたＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が行われ、出力電流ｉｏが第１制限電流値ｉａに制限された状態で、出力電圧Ｖｏのみが低下する。

ここまでの動作は、図５における従来の定電圧回路１ｂと同様であるが、以下、本例の定電圧回路１に特徴的な動作となる。

例えば、抵抗Ｒ４とＲ５の直列回路に並列にＮＭＯＳトランジスタＭ１１が接続され、また、抵抗Ｒ５と並列にＮＭＯＳトランジスタＭ１０が接続され、図５の定電圧回路１ｂでは、ＮＭＯＳトランジスタＭ１１のゲートには分圧電圧Ｖｆｂが入力され、ＮＭＯＳトランジスタＭ１０のゲートには出力電圧Ｖｏが入力されているが、本例の定電圧回路１では、ＮＭＯＳトランジスタＭ１０のゲートには、制限電圧設定回路５で設定される電圧が入力される。

この制限電圧設定回路５は、入力電圧Ｖｄｄにソースが接続されゲートとドレインが接続された第１のＰＭＯＳトランジスタＭ２２と、この第１のＰＭＯＳトランジスタＭ２２のドレインにドレインが接続されゲートとソースが接地された第１のディプレッション型ＮＭＯＳトランジスタＭ２４と、ソースが第１のＰＭＯＳトランジスタＭ２２のソースに、ゲートが第１のＰＭＯＳトランジスタＭ２２のゲートに接続されて第１のＰＭＯＳトランジスタＭ２２とカレントミラー回路を構成する第２のＰＭＯＳトランジスタＭ２３と、この第２のＰＭＯＳトランジスタＭ２３のドレインにドレインが接続されてソースが接地されゲートが出力端子に接続された第２のディプレッション型ＮＭＯＳトランジスタＭ２５と、第２のディプレッション型ＮＭＯＳトランジスタＭ２５のドレインと第２のＮＭＯＳトランジスタＭ１０のゲート間に接続されたインバータＩＮＶ１とを備え、第１，第２の制限電圧の値を、制限電圧設定回路における、第１のディプレッション型ＮＭＯＳトランジスタＭ２４に対する第２のディプレッション型ＮＭＯＳトランジスタＭ２５のトランジスタサイズによるオフセット、もしくは、第１のＰＭＯＳトランジスタＭ２２に対する第２のＰＭＯＳトランジスタＭ２３のトランジスタサイズによるオフセットで設定する。

例えば、制限電圧設定回路５における、第１のＰＭＯＳトランジスタＭ２２と第２のＰＭＯＳトランジスタＭ２３のトランジスタサイズが同じで、第１のディプレッション型ＮＭＯＳトランジスタＭ２４のトランジスタサイズが第２のディプレッション型ＮＭＯＳトランジスタＭ２５のトランジスタサイズより大きくなるようにトランジスタサイズにオフセットをつけることで第２の制限電圧を調整する。

あるいは、制限電圧設定回路５における、第１のディプレッション型ＮＭＯＳトランジスタＭ２４と第２のディプレッション型ＮＭＯＳトランジスタＭ２５のトランジスタサイズが同じで、第１のＰＭＯＳトランジスタＭ２２のトランジスタサイズが第２のＰＭＯＳトランジスタＭ２３のトランジスタサイズより小さくなるようにトランジスタサイズにオフセットをつけることで第２の制限電圧を調整する。

また、制限電圧設定回路５には、制限電圧設定回路５の起動を制御するためのスイッチ手段としてのＰＭＯＳトランジスタＭ２１を、入力電圧Ｖｄｄと第１のＰＭＯＳトランジスタＭ２２のソース間に設けている。

ＰＭＯＳトランジスタＭ２１のゲートは、ＰＭＯＳトランジスタＭ３のゲートに接続されており、このＰＭＯＳトランジスタＭ３がＮＭＯＳトランジスタＭ９のＯＮ動作に伴いＯＮする際に、ＰＭＯＳトランジスタＭ２１もＯＮとなり、第１のＰＭＯＳトランジスタＭ２２と第２のＰＭＯＳトランジスタＭ２３に入力電圧Ｖｄｄが接続され、制限電圧設定回路５が起動する。

尚、ＰＭＯＳトランジスタＭ２１のゲートを、出力制御用トランジスタであるＰＭＯＳトランジスタＭ１のゲートに接続した構成とすることでも良い。この構成とした場合、予め定められた負荷の値に応じて、第１のＰＭＯＳトランジスタＭ２２のソースを入力電圧Ｖｄｄに接続することができ、例えば、制限電圧設定回路５を、軽負荷時にはＯＦＦし、重負荷時のみにＯＮ（起動）することができる。

以下、このような構成からなる制限電圧設定回路５を用いた本例の定電圧回路１における過電流保護回路２の、前述した図６における（ａ）〜（ｅ）点における動作を説明する。

定電圧回路１が正常に作動している間は、制限電圧設定回路５における第２のディプレッション型ＮＭＯＳトランジスタＭ２５のゲートには出力電圧Ｖｏが入力されてＯＮとなり、インバータＩＮＶ１の出力はハイレベルとなり、ＮＭＯＳトランジスタＭ１０はオンとなる。また、分圧電圧Ｖｆｂと基準電圧Ｖｒは同電圧になるように制御されているため、この状態では、ＮＭＯＳトランジスタＭ１１もオンしている。

図６における（ａ）点において、出力電流ｉｏが第１制限電流値ｉａになると、過電流保護回路２においては、ＰＭＯＳトランジスタＭ２からの比例電流×Ｒ３の電圧に応じたＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が行われ、出力電流ｉｏが第１制限電流値ｉａに制限された状態で、出力電圧Ｖｏのみが低下する。

このようにして図６の（ａ）点からの出力電圧Ｖｏの低下に伴って分圧電圧Ｖｆｂが低下し、出力電圧Ｖｏが図６の（ｂ）点の電圧Ｖｂまで低下すると、ＮＭＯＳトランジスタＭ１１がオフする。すなわち、ＮＭＯＳトランジスタＭ１１は、第１制限電圧Ｖｂを検出するためのトランジスタをなす。

これは、図６の（ｂ）→（ｃ）点の状態を示している。すなわち、出力電圧Ｖｏが図６の（ｂ）点の電圧Ｖｂまで低下すると、過電流保護回路２においては、それまでのＰＭＯＳトランジスタＭ２からの比例電流×Ｒ３の電圧に応じたＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が、ＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４）の電圧に応じて行われるようになり、第２制限電流値ｉｃでの出力電流に対する制限制御に移る（図６の（ｃ）点）。

そして、図６の（ｃ）点、すなわち、出力電ｉｏの制限が電流値ｉｃの状態となると、過電流保護回路２においては、ＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４）の電圧に応じたＰＭＯＳトランジスタＭ９とＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が行われ、出力電流ｉｏが第２制限電流値ｉｃに制限された状態で、出力電圧Ｖｏが低下する。これは、図６の（ｃ）→（ｄ）点までの状態を示している。

このようにして、出力電圧Ｖｏが、図６の（ｃ）点の電圧Ｖｂから図６の（ｄ）点の電圧Ｖｄまで低下すると、過電流保護回路２においては、本例の特徴である制限電圧設定回路５が起動して、ＮＭＯＳトランジスタＭ１０はオフする。

すなわち、出力電圧Ｖｏが電圧Ｖｂから電圧Ｖｄまで低下すると、第２のディプレッション型ＮＭＯＳトランジスタＭ２５がオフとなり、第１のインバータＩＮＶ１の出力がロー（Ｌｏｗ）となり、第１のＮＭＯＳトランジスタＭ１０はオフする。このように、本例では、第２のディプレッション型ＮＭＯＳトランジスタＭ２５が、第２制限電圧Ｖｄを検出するためのトランジスタとなる。

このようにして図６の（ｄ）点においてＮＭＯＳトランジスタＭ１０がオフすると、ＮＭＯＳトランジスタＭ９のゲートと接地電圧との間に抵抗Ｒ３〜Ｒ５が直列に接続され、ＮＭＯＳトランジスタＭ９のゲート電圧が上昇し、ＮＭＯＳトランジスタＭ９のドレイン電流が増加してＰＭＯＳトランジスタＭ３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１の出力電流ｉｏが減少する。これは、図６の（ｄ）→（ｅ）点の状態を示している。

すなわち、出力電圧Ｖｏが図６の（ｄ）点の電圧Ｖｄまで低下すると、過電流保護回路２においては、それまでのＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４）の電圧に応じたＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が、ＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４＋Ｒ５）の電圧に応じて行われるようになり、第３制限電流値ｉｅでの出力電流に対する制限制御に移る（図６の（ｅ）点）。

そして、図６の（ｅ）点における出力電ｉｏの制限が電流値ｉｅの状態となると、過電流保護回路２においては、ＰＭＯＳトランジスタＭ２からの比例電流×（Ｒ３＋Ｒ４＋Ｒ５）の電圧に応じたＰＭＯＳトランジスタＭ９とＰＭＯＳトランジスタＭ３によるＰＭＯＳトランジスタＭ１の出力電流の制御が行われ、出力電流ｉｏが第３制限電流値ｉｅに制限された状態で、出力電圧Ｖｏが低下する。

このように、本例の定電圧回路１では、過電流保護回路２によって、出力電流ｉｏが第１制限電流値ｉａに達すると、ＰＭＯＳトランジスタＭ１から出力される電流の増加を抑制して出力電圧Ｖｏのみを低下させるようにＰＭＯＳトランジスタＭ１を制御し、出力電圧Ｖｏが所定の第１制限電圧値Ｖｂまで低下すると、ＮＭＯＳトランジスタＭ１１がオフし、ＮＭＯＳトランジスタＭ９のゲート電圧が上昇し、ＰＭＯＳトランジスタＭ１のゲート電圧を上昇させて出力電流ｉｏが第２制限電流値ｉｃで制限された状態で出力電圧Ｖｏが低下し、さらに、この出力電圧Ｖｏが所定の第２制限電圧値Ｖｄまで低下すると、制限電圧設定回路５が起動して、ＮＭＯＳトランジスタＭ１０がオフとなり、ＮＭＯＳトランジスタＭ９のゲート電圧がさらに上昇し、ＰＭＯＳトランジスタＭ１のゲート電圧をさらに上昇させて出力電流ｉｏが第３制限電流値ｉｅで制限された状態で出力電圧Ｖｏが更に低下する。

この結果、図６に示すように、定電圧回路１の出力電流ｉｏが第１制限電流ｉａまで大きくなると、出力電圧Ｖｏと出力電流ｉｏが概略フの字になるように階段状に低下する。このように、出力電流ｉｏに対する制限電流値をステップ状に変化させ、制限電流値と出力電圧Ｖｏの組み合わせを階段状に変化させることができ、発振等の発生を防止できると共に消費電流の低減を図ることができる。

尚、図２および従来技術に関連した前述の図７，図８に示すように、ステップ状のフの字特性において、通常時の出力電圧Ｖｏの所定の電圧値Ｖｘと第１制限電圧値Ｖｂとの電圧差は小さい方がよい。すなわち第１制限電圧値Ｖｂは大きい方がよい。このようにする理由は、第１制限電流値ｉａのまま出力電圧Ｖｏが低下すると多大な熱が発生するため、第１制限電圧値Ｖｂを大きく設定することで該発熱を小さくするという効果を得ることにある。

また、図２，図７，図８に示すように、発熱を小さくするために、第２制限電圧値Ｖｄは、周囲温度およびプロセスのばらつきを含めた最小値が０Ｖにならない程度に小さくするのがよい。

ここで、図２，図７，図８において、負荷罫線（Ｌ１）は、定電圧回路１の仕様上の出力電流ｉｏの最大値と出力電圧Ｖｏの設定値の交点と、出力電圧Ｖｏが０Ｖで出力電流ｉｏが０Ａである点とをつないだ線である。

図８において、第２制限電圧値Ｖｄと第３制限電流値ｉｅとの交点Ｐは、負荷罫線Ｌ１より左側に入らないようにしなくてはならない。これは、仕様の出力電流ｉｏの最大値を抵抗負荷で使用すると、電源投入時の出力は負荷罫線Ｌ１上を立ち上がるため、交点Ｐが図８における斜線部分（図２における負荷罫線の左側）に入っていると、過電流保護回路２によって出力が立ち上がらなくなるためである。

従って、図８の破線で示すように、負荷罫線Ｌ１と第３制限電流値ｉｅとの交点が、周囲温度およびプロセスのばらつきを含む第２制限電圧値Ｖｄのばらつきを含めた最小値となるように、第２制限電圧値Ｖｄを設定すれば発熱を最小限に抑えることができる。

このように第２制限電圧値Ｖｄを設定することにより、出力電圧Ｖｏが０Ｖになる短絡時の発熱を低減するためには第３制限電流値ｉｅが小さいことが望ましいが、第２制限電圧値Ｖｄを小さく設定することで、図８で示した負荷罫線Ｌ１の斜線部分（図２における負荷罫線の左側）に交点Ｐが入らない範囲で第３制限電流値ｉｅをより小さくすることができる。

また、出力電流ｉｏに急峻な変動があった場合に、出力電圧Ｖｏが変動して一時的に第２制限電圧値Ｖｄ以下となり、かつ、その時の出力電流ｉｏが第３制限電流値ｉｅよりも大きければ、出力電圧Ｖｏは製品の設定出力電圧へ復帰しない。このため、第２制限電圧値Ｖｄを小さく設定することができればこのような状態になりにくく、より急峻に出力電流ｉｏが変動する場合でも使用することができると共に、出力電圧Ｖｏを安定させるための外付けのコンデンサの容量を小さくすることができ小型化および軽量化を図ることができる。

図５に示した構成の従来の、ステップ状のフの字特性を有する過電流保護回路２ｂを具備した定電圧回路１ｂでは、出力電圧ＶｏをＮＭＯＳトランジスタＭ１０のゲートに入力しているため、図６における（ｄ）点から（ｅ）点の状態に推移する際の出力電圧Ｖｄの値は、ＮＭＯＳトランジスタＭ１０の閾値電圧によって決まっていた。

すなわち、図５に示す構成（出力電圧の低下の検出をトランジスタの閾値電圧によって行う構成）で、出力電圧と出力電流を交互に段階的に減少させてフの字特性に近似した特性（ステップ状のフの字特性）の過電流保護回路２ｂを備えた、従来の定電圧回路１ｂでは、低出力電圧でフの字特性が負荷罫線と交わらないようにして、出力の立ち上がり時に、低抵抗負荷状態で立ち上がらないとの問題、および、過渡的に負荷が変化して出力電圧が立ち下がった場合に、復帰しないという問題を、回路設計により解決することができないとの問題点があった。

これに対して、本例の定電圧回路１では、過電流保護回路２に制限電圧設定回路５を設けることにより、負荷罫線に交わることがないステップ状のフの字特性の実現を簡素な回路の追加で可能とし、定電圧回路の性能の向上を効率的に図ることができる。

以下、図２に示す特性例における各動作領域での図１の定電圧回路１の動作について説明する。

図２における動作領域（１）（図中では「１」を丸で囲んでいる）においては、Ｖｆｂがゲートに与えられているＮＭＯＳトランジスタＭ１１と、Ｖｏｕｔが入力された制限電圧設定回路５における電流コンパレータの出力がゲートに与えられているＮＭＯＳトランジスタＭ１０は、共にＯＮしている。

ここで、電流コンパレータとは、定電流を発生させる第１のディプレッション型トランジスタＭ２４の電流を、第１のＰＭＯＳトランジスタＭ２２と第２のＰＭＯＳトランジスタＭ２３でカレントミラーし、第２のＰＭＯＳトランジスタＭ２３のドライブ能力と第２のディプレッション型トランジスタＭ２５のドライブ能力とによって、電流コンパレータの出力である第２のディプレッション型トランジスタＭ２５のドレイン電圧が決まるという回路である。この第２のディプレッション型トランジスタＭ２５のドライブ能力は、ゲートに与えられるＶｏｕｔの電圧値で決まる。

このようにＮＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１０が共にＯＮしている場合、出力制御用のＭＭＯＳトランジスタＭ１をＰＭＯＳトランジスタＭ２でカレントミラーした電流を抵抗Ｒ３によって電流電圧変換した電圧が、ＮＭＯＳトランジスタＭ９のゲートに与えられる。

動作領域（１）でＮＭＯＳトランジスタＭ９のゲートに与えられる電圧は闘直電圧以下のため、ＮＭＯＳトランジスタＭ９のトランジスタはＯＦＦし、抵抗Ｒ６のみによって電圧降下した電圧がゲートに与えられるＰＭＯＳトランジスタＭ３はＯＦＦしており、過電流保護は働かない。

図２における動作領域（２）（図中では「２」を丸で囲んでいる）においては、分圧電圧（帰還電圧）Ｖｆｂがゲートに与えられているＮＭＯＳトランジスタＭ１１と、出力端子Ｖｏｕｔの出力電圧Ｖｏが入力された電流コンパレータ（制限電圧設定回路５）の出力がゲートに与えているＮＭＯＳトランジスタＭ１０は共にＯＮしているので、出力制御用のＰＭＯＳトランジスタＭ１を、ＰＭＯＳトランジスタＭ２でカレントミラーした電流を、抵抗Ｒ３によって電流電圧変換した電圧がＮＭＯＳトランジスタＭ９のゲートに与えられる。

このＮＭＯＳトランジスタＭ９のゲートに与えられる電圧は闘直電圧以上であるため、ＮＭＯＳトランジスタＭ９はＯＮし、抵抗Ｒ６によって電圧降下した電圧がゲートに与えられるＮＭＯＳトランジスタＭ３はＯＮし、出力制御用のＰＭＯＳトランジスタＭ１のゲート電圧が高くなることで電流制限を行う。

図２における動作領域（３）（図中では「３」を丸で囲んでいる）においては、分圧電圧（帰還電圧）Ｖｆｂがゲートに与えられているＮＭＯＳトランジスタＭ１１はＯＦＦ、出力端子Ｖｏｕｔの出力電圧Ｖｏが入力された電流コンパレータ（制限電圧設定回路５）の出力がゲートに与えられているＮＭＯＳトランジスタＭ１０はＯＮしている。

そのため、出力制御用のＰＭＯＳトランジスタＭ１に流れる電流を、ＰＭＯＳトランジスタＭ２でカレントミラーした電流が、抵抗Ｒ３＋Ｒ４によって電流電圧変換され、その電圧がＮＭＯＳトランジスタＭ９のゲートに与えられる。

ＮＭＯＳトランジスタＭ９のゲートに与えられる電圧は闘直電圧以上であるため、ＮＭＯＳトランジスタＭ９はＯＮし、抵抗Ｒ６によって電圧降下した電圧がゲートに与えられるＰＭＯＳトランジスタＭ３はＯＮし、出力制御用のＰＭＯＳトランジスタＭ１のゲート電圧が高くなることで電流制限を行う。

図２における動作領域（４）（図中では「４」を丸で囲んでいる）においては、分圧電圧（帰還電圧）Ｖｆｂがゲートに与えられているＮＭＯＳトランジスタＭ１１と、出力端子Ｖｏｕｔの出力電圧が入力された電流コンパレータ（制限電圧設定回路５）の出力がゲートに与えているＮＭＯＳトランジスタＭ１０は共にＯＦＦしている。

そのため、出力制御用トランジスタＭ１に流れる電流を、ＰＭＯＳトランジスタＭ２でカレントミラーした電流が、抵抗Ｒ３＋Ｒ４＋Ｒ５によって電流電圧変換され、その電圧がＮＭＯＳトランジスタＭ９のゲートに与えられる。

ＮＭＯＳトランジスタＭ９のゲー卜に与えられる電圧は閾値電圧以上であるため、ＮＭＯＳトランジスタＭ９はＯＮし、抵抗Ｒ６によって電圧降下した電圧がゲートに与えられるＰＭＯＳトランジスタＭ３はＯＮし、出力制御用のＰＭＯＳトランジスタＭ１のゲート電圧が高くなることで電流制限を行う。

動作領域（３）と動作領域（４）は出力電圧Ｖｏの値によって各領域に遷移する。従来回路の場合、各領域に遷移する出力電圧Ｖｄ１の値は、出力端子Ｖｏｕｔの出力電圧ＶｏをＮＭＯＳトランジスタＭ１０のゲートに入力しているので、ＮＭＯＳトランジスタＭ１０の閾値電圧によって決まる。そのため、閔値電圧を下げなければ、負荷罫線とステップ状のフの字特性とが交わることになってしまう。しかし、閾値電圧はトランジスタ特性によって決まるもので、回路設計では解決できない。

本例の定電圧回路１においては、過電流保護回路２に制限電圧設定回路５を設けており、この制限電圧設定回路５において、トランジスタサイズを、ＰＭＯＳトランジスタＭ２２＝ＰＭＯＳトランジスタＭ２３とした場合、ＮＭＯＳトランジスタＭ２４とＮＭＯＳトランジスタＭ２５に、ＮＭＯＳトランジスタＭ４＞ＮＭＯＳトランジスタＭ２５となるようにサイズにオフセットを付けている。このオフセットによって、図２に示すＶｄの電圧を調整することが可能である。

他にも、トランジスタサイズを、ＮＭＯＳトランジスタＭ２４＝ＮＭＯＳトランジスタＭ２５とした場合、ＰＭＯＳトランジスタＭ２２とＰＭＯＳトランジスタＭ２３に、ＰＭＯＳトランジスタＭ２＜ＰＭＯＳトランジスタＭ２３となるようにサイズにオフセットを付けることで、Ｖｄを調整することもできる。

尚、動作領域（１）の動作時における制限電圧設定回路５の消費電流を削減するために、電流制限が効いたときにのみ、制限電圧設定回路５の消費電流が流れるように、ＰＭＯＳトランジスタＭ２１によるスイッチを設けている。

また、次の図３に示す構成とすることにより、動作領域（２）と動作領域（３）の各領域に遷移する際のＶｆｂ電圧値も同様に調整することができる。

例えば、図３に示す定電圧回路１ａにおいては、過電流保護回路２ａ内に設けた制限電圧設定回路５ａとして、図１における制限電圧設定回路５にＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタＭ２７およびインバータＩＮＶ２を設けている。

すなわち、出力端子Ｖｏｕｔからの出力電圧Ｖｏが第１の制限電圧になった際にも、対応する第１のＮＭＯＳトランジスタであるＮＭＯＳトランジスタＭ１１をオフにする電圧を生成して対応する第１のＮＭＯＳトランジスタＭ１１のゲートに入力する構成となっている。

具体的には、図３における制限電圧設定回路５ａは、入力電圧にソースが接続されゲートとドレインが接続された第１のＰＭＯＳトランジスタＭ２２と、この第１のＰＭＯＳトランジスタＭ２２のドレインにドレインが接続されゲートとソースが接地された第１のディプレッション型ＮＭＯＳトランジスタＭ２４と、それぞれ、ソースが第１のＰＭＯＳトランジスタＭ２２のソースに、ゲートが第１のＰＭＯＳトランジスタＭ２２のゲートに接続されて第１のＰＭＯＳトランジスタＭ２２とカレントミラー回路を構成する第２，第３のＰＭＯＳトランジスタＭ２３，Ｍ２６と、それぞれ、第２，第３のＰＭＯＳトランジスタＭ２３，Ｍ２６のドレインにドレインが接続されてソースが接地され、ゲートが出力端子Ｖｏｕｔに接続された第２のディプレッション型ＮＭＯＳトランジスタＭ２５およびゲートが分圧電圧（帰還電圧）Ｖｆｂに接続された第３のディプレッション型ＮＭＯＳトランジスタＭ２７と、それぞれ、第２，第３のディプレッション型ＮＭＯＳトランジスタＭ２５，Ｍ２７のドレインと第１，第２のＮＭＯＳトランジスタＭ１１，Ｍ１０のゲート間に接続された第１，第２のインバータＩＮＶ１，ＩＮＶ２とを備えている。

そして、第１，第２の制限電圧の値を、制限電圧設定回路５ａにおける、第１のディプレッション型ＮＭＯＳトランジスタＭ２４に対する第２，第３のディプレッション型ＮＭＯＳトランジスタＭ２５，Ｍ２７のトランジスタサイズによるオフセット、もしくは、第１のＰＭＯＳトランジスタＭ２２に対する第２，第３のＰＭＯＳトランジスタＭ２３，Ｍ２６のトランジスタサイズによるオフセットで設定する。

例えば、制限電圧設定回路５ａにおける、第１のＰＭＯＳトランジスタＭ２２と第２，第３のＰＭＯＳトランジスタＭ２３，Ｍ２６のトランジスタサイズが同じで、第１のディプレッション型ＮＭＯＳトランジスタＭ２４のトランジスタサイズが第２，第３のディプレッション型ＮＭＯＳトランジスタＭ２５，Ｍ２７のトランジスタサイズより大きくなるようにトランジスタサイズにオフセットをつけることで第１〜第２の制限電圧を調整する。

あるいは、制限電圧設定回路５ａにおける、第１のディプレッション型ＮＭＯＳトランジスタＭ２４と第２，第３のディプレッション型ＮＭＯＳトランジスタＭ２５，Ｍ２７のトランジスタサイズが同じで、第１のＰＭＯＳトランジスタＭ２２のトランジスタサイズが第２，第３のＰＭＯＳトランジスタＭ２３，Ｍ２６のトランジスタサイズより小さくなるようにトランジスタサイズにオフセットをつけることで第１，第２の制限電圧を調整する。

さらに、図３に示す制限電圧設定回路５ａにおける、ＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタＭ２７およびインバータＩＮＶ２からなる回路を複数（ｎ個）設けることにより、多段にステップ状に変化するフの字特性を実現することができる。

すなわち、制限電圧設定回路として、出力端子Ｖｏｕｔからの出力電圧Ｖｏが第１〜第ｎの制限電圧になった際に、対応する第１〜第ｎのＮＭＯＳトランジスタ（Ｍ１１，１０，・・・、ｎ）をオフにする電圧を生成して対応する第１〜第ｎのＮＭＯＳトランジスタ（Ｍ１１，１０，・・・、ｎ）のゲートに入力する構成とする。

具体的には、このような制限電圧設定回路では、入力電圧にソースが接続されゲートとドレインが接続された第１のＰＭＯＳトランジスタＭ２２と、第１のＰＭＯＳトランジスタＭ２２のドレインにドレインが接続されゲートとソースが接地された第１のディプレッション型ＮＭＯＳトランジスタＭ２４と、それぞれ、ソースが第１のＰＭＯＳトランジスタＭ２２のソースに、ゲートが第１のＰＭＯＳトランジスタＭ２２のゲートに接続されて第１のＰＭＯＳトランジスタＭ２２とカレントミラー回路を構成する第２〜第ｎのＰＭＯＳトランジスタＭ２３，Ｍ２６，・・・と、それぞれ、第２〜第ｎのＰＭＯＳトランジスタＭ２３，Ｍ２６，・・・のドレインにドレインが接続されてソースが接地されゲートが出力端子Ｖｏｕｔに接続された第２〜第ｎのディプレッション型ＮＭＯＳトランジスタＭ２５，Ｍ２７，・・・と、それぞれ、第２〜第ｎのディプレッション型ＮＭＯＳトランジスタＭ２５，Ｍ２７，・・・のドレインと第１〜第ｎのＮＭＯＳトランジスタＭ１，Ｍ１０，・・・のゲート間に接続された第１〜第ｎのインバータＩＮＶ１，ＩＮＶ２，・・・とを備えている。

そして、第１〜第ｎの制限電圧の値を、制限電圧設定回路における、第１のディプレッション型ＮＭＯＳトランジスタＭ２４に対する第２〜第ｎのディプレッション型ＮＭＯＳトランジスタＭ２５，Ｍ２７，・・・のトランジスタサイズによるオフセット、もしくは、第１のＰＭＯＳトランジスタＭ２２に対する第２〜第ｎのＰＭＯＳトランジスタＭ２３，Ｍ２６，・・・のトランジスタサイズによるオフセットで設定する。

例えば、制限電圧設定回路における、第１のＰＭＯＳトランジスタＭ２２と第２〜第ｎのＰＭＯＳトランジスタＭ２３，Ｍ２６，・・・のトランジスタサイズが同じで第１のディプレッション型ＮＭＯＳトランジスタＭ２４のトランジスタサイズが第２〜第ｎのディプレッション型ＮＭＯＳトランジスタＭ２５，Ｍ２７，・・・のトランジスタサイズより大きくなるようにトランジスタサイズにオフセットをつけることで第１〜第２の制限電圧を調整する。

あるいは、制限電圧設定回路における、第１のディプレッション型ＮＭＯＳトランジスタＭ２４と第２〜第ｎのディプレッション型ＮＭＯＳトランジスタＭ２５，Ｍ２７，・・・のトランジスタサイズが同じで、第１のＰＭＯＳトランジスタＭ２２のトランジスタサイズが第２〜第ｎのＰＭＯＳトランジスタＭ２３，Ｍ２６，・・・のトランジスタサイズより小さくなるようにトランジスタサイズにオフセットをつけることで第１〜第ｎの制限電圧を調整する。

このように、第１〜第ｎの制限電圧の値をトランジスタサイズによるオフセットで設定することにより、図４に示す、従来の回路に対する本例の定電圧回路の優位性が得られる。

例えば、図５に示した従来の定電圧回路においては、ＶｆｂがＮＭＯＳトランジスタＭ１０，Ｍ１１の閾値電圧に比べて十分大きくなければ、トランジスタのＯＮ抵抗が影響する。

図４に示すリミット電流Ｉ１の場合、トランジスタのＯＮ抵抗が影響しなければ、出力制御用のＰＭＯＳトランジスタＭ１の電流をカレントミラーしているＰＭＯＳトランジスタＭ２の電流×抵抗Ｒ１の電圧がＮＭＯＳトランジスタＭ９のゲートに与えられるが、トランジスタのＯＮ抵抗が影響すると、ＰＭＯＳトランジスタＭ２の電流×（抵抗Ｒ１＋トランジスタのＯＮ抵抗）の電圧がＮＭＯＳトランジスタＭ９のゲートに与えられることとなり、トランジスタ特性のバラツキや温度によってステップ状のフの字特性のＩ１やＩ２といった電流値にも大きく影響する。

例えば、図４に示すように、ステップ状のフの字特性の変化点が鈍ってしまう。このようにステップ状のフの字特性の変化点が鈍ると、出力電圧Ｖｏが変化点に止まる可能性があり、変化点は過電流保護回路が不安定な状態であるため、発振してしまう懸念がある。

図１，図３に示す本例の定電圧回路１，１ａ等においては、このようなトランジスタのＯＮ抵抗の影響による変化点の鈍りの発生を防ぐことができ、安定した過電流保護動作を行うことができる。

このように、本例の定電圧回路１，１ａ等では、負荷罫線に交わることがないフの字特性を実現することで、出力の立ち上がり時に低抵抗負荷状態で立ち上がらない、過渡的に負荷が変化して出力電圧が立ち下がった場合に復帰しないといった問題を解決できる。すなわち、フの字特性が低抵抗時の負荷罫線と交わっていたのは、フの字特性が、トランジスタの閾値というデバイスの特性に依存していたためであり、本例では、このトランジスタの闘直というデバイスの特性に依存していた箇所をトランジスタサイズのオフセットといった回路定数によって変更ができるようにした。

尚、本発明は、図を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

例えば、上述の図１，図３を用いた説明では、ＮＭＯＳトランジスタＭ１０のゲートが出力電圧Ｖｏ側に、ＮＭＯＳトランジスタＭ１１のゲートが分圧電圧（帰還電圧）Ｖｆｂ側にそれぞれ接続される構成としているが、ＮＭＯＳトランジスタＭ１０，Ｍ１１の各ゲートが共に出力電圧Ｖｏ側もしくは分圧電圧（帰還電圧）Ｖｆｂ側に接続されるようにしても良いし、また、ＮＭＯＳトランジスタＭ１０のゲートには出力電圧Ｖｏ側が、ＮＭＯＳトランジスタＭ１１のゲートには分圧電圧Ｖｆｂ側がそれぞれ接続されるようにしても良い。

また、図１，図３における抵抗Ｒ３〜Ｒ５に関しても、トランジスタの組み合わせ回路からなる抵抗手段を用いた構成とすることでも良い。

さらに、図１と図３で示した定電圧回路１，１ａにおける過電流保護回路２，２ａのそれぞれでは、制限電圧設定回路５，５ａにより、変換比率偏向回路部を構成するＮＭＯＳトランジスタＭ１０，Ｍ１１のオン・オフを制御することで、ステップ状のフの字特性における出力電流の減少を開始する際の出力電圧値である第１（および第２）の制限電圧の値を設定しているが、本発明の制限電圧設定回路は、このような構成の定電圧回路１，１ａにおける過電流保護回路２，２ａの構成への適用に制限されるものではない。

すなわち、出力制御用トランジスタから出力端子に出力される出力電圧と出力電流をそれぞれ段階的に交互に減少させたステップ状のフの字特性で過電流の保護を行う過電流保護回路を有する定電圧回路に、ステップ状のフの字特性における出力電流の減少を開始する際の出力電圧値である第１〜第ｎの制限電圧の値を設定する制限電圧設定回路を設け、この制限電圧設定回路の構成として、入力電圧にソースが接続されゲートとドレインが接続された第１のＰＭＯＳトランジスタ（Ｍ２２）と、この第１のＰＭＯＳトランジスタ（Ｍ２２）のドレインにドレインが接続されゲートとソースが接地された第１のディプレッション型ＮＭＯＳトランジスタ（Ｍ２４）と、それぞれ、ソースが第１のＰＭＯＳトランジスタ（Ｍ２２）のソースに、ゲートが第１のＰＭＯＳトランジスタ（Ｍ２２）のゲートに接続されて、この第１のＰＭＯＳトランジスタ（Ｍ２２）とカレントミラー回路を構成する第２〜第ｎのＰＭＯＳトランジスタ（Ｍ２３，…）と、それぞれ、第２〜第ｎのＰＭＯＳトランジスタ（Ｍ２３，…）のドレインにドレインが接続されてソースが接地されゲートが出力端子側（出力端子Ｖｏｕｔ、もしくは、出力電圧の分圧点である出力電圧検出回路３における抵抗Ｒ１とＲ２の接続点）に接続された第２〜第ｎのディプレッション型ＮＭＯＳトランジスタ（Ｍ２５，…）と、それぞれ、第２〜第ｎのディプレッション型ＮＭＯＳトランジスタ（Ｍ２５，…）のドレインに接続され、第１〜第ｎの制限電圧値を出力する第１〜第ｎのインバータ（ＩＮＶ１，…）とを備え、第１〜第ｎの制限電圧の値を、制限電圧設定回路における、第１のディプレッション型ＮＭＯＳトランジスタ（Ｍ２４）に対する第２〜第ｎのディプレッション型ＮＭＯＳトランジスタ（Ｍ２５，…）のトランジスタサイズによるオフセット、もしくは、第１のＰＭＯＳトランジスタ（Ｍ２２）に対する第２〜第ｎのＰＭＯＳトランジスタ（Ｍ２３，…）のトランジスタサイズによるオフセットで設定することでも良い。

本発明に係る定電圧回路の第１の構成例を示すブロック図である。図１における定電圧回路の出力電圧と出力電流との関連を示す説明図である。本発明に係る定電圧回路の第２の構成例を示すブロック図である。本発明に係る定電圧回路の特性の優位性を示す説明図である。従来の出力電圧と出力電流をそれぞれ段階的に交互に減少させるフの字特性に近似した特性（ステップ上のフの字特性）を有する過電流保護回路を備えた定電圧回路の構成例を示す回路図である。図５における定電圧回路の出力電圧と出力電流との第１の関係を示す説明図である。図５における定電圧回路の出力電圧と出力電流との第２の関係を示す説明図である。図５における定電圧回路の出力電圧と出力電流との第３の関係を示す説明図である。

符号の説明

１，１ａ、１ｂ：定電圧回路、２，２ａ、２ｂ：過電流保護回路、３，３ａ，３ｂ：出力電圧検出回路、４，４ａ，４ｂ：誤差増幅器、５，５ａ：制限電圧設定回路、Ｉｏ：出力電流、Ｍ１：ＰＭＯＳトランジスタ（出力制御用トランジスタ）、Ｍ２〜Ｍ６，Ｍ２２，Ｍ２３，Ｍ２６：ＰＭＯＳトランジスタ、Ｍ７〜Ｍ１１：ＮＭＯＳトランジスタ、Ｍ２４，Ｍ２５：ディプレッション型ＮＭＯＳトランジスタ、Ｒ１〜Ｒ６：抵抗、Ｖｄｄ：入力電圧、Ｖｆｂ：分圧電圧（帰還電圧）、Ｖｏ：出力電圧、Ｖｏｕｔ：出力端子、Ｖｒ：基準電圧、Ｖｓ：基準電源、Ｖｓｓ：接地電圧。

Claims

出力制御用トランジスタから出力端子に出力される出力電圧と出力電流をそれぞれ段階的に交互に減少させたステップ状のフの字特性で過電流の保護を行う過電流保護回路を有する定電圧回路であって、
前記ステップ状のフの字特性における前記出力電流の減少を開始する際の出力電圧値である第１〜第ｎの制限電圧の値を設定する制限電圧設定回路を有し、
該制限電圧設定回路は、
入力電圧にソースが接続されゲートとドレインが接続された第１のトランジスタと、
該第１のトランジスタのドレインにドレインが接続されゲートとソースが接地された第１のディプレッショントランジスタと、
それぞれ、ソースが前記第１のトランジスタのソースに、ゲートが該第１のトランジスタのゲートに接続されて該第１のトランジスタとカレントミラー回路を構成する第２〜第ｎのトランジスタと、
それぞれ、該第２〜第ｎのトランジスタのドレインにドレインが接続されてソースが接地されゲートが前記出力端子側に接続された第２〜第ｎのディプレッショントランジスタと、
それぞれ、前記第２〜第ｎのディプレッショントランジスタのドレインに接続され、前記第１〜第ｎの制限電圧値を出力する第１〜第ｎのインバータと
を備え、
前記第１〜第ｎの制限電圧の値を、
前記制限電圧設定回路における、前記第１のディプレッショントランジスタに対する前記第２〜第ｎのディプレッショントランジスタのトランジスタサイズによるオフセット、もしくは、
前記第１のトランジスタに対する前記第２〜第ｎのトランジスタのトランジスタサイズによるオフセットで設定する
ことを特徴とする定電圧回路。
出力制御用トランジスタから出力端子に出力される出力電圧と出力電流をそれぞれ段階的に交互に減少させたステップ状のフの字特性で過電流の保護を行う過電流保護回路を有する定電圧回路であって、
前記過電流保護回路は、
前記出力制御用トランジスタから出力される電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部で生成された電流を直列接続された複数の抵抗手段で電圧に変換して出力する電流−電圧変換回路部と、
該電流−電圧変換回路部で変換された電圧に応じて、前記出力制御用トランジスタに対する出力電流制御を行う出力電流制御回路部と、
それぞれ前記電流−電圧変換回路部における各抵抗手段間の第１〜第ｎの接続部と接地間に配置され、前記出力端子から出力される出力電圧が第１〜第ｎの制限電圧に低下した際のゲート電圧でオフになる第１〜第ｎのスイッチ用トランジスタを具備した変換比率変更回路部と
を備えると共に、
前記出力端子からの出力が前記第１〜第ｎの制限電圧になった際に、対応する前記第１〜第ｎのスイッチ用トランジスタをオフにする電圧を生成して対応する第１〜第ｎのスイッチ用トランジスタのゲートに入力する制限電圧設定回路
を備えることを特徴とする定電圧回路。
請求項２に記載の定電圧回路であって、
前記制限電圧設定回路は、
入力電圧にソースが接続されゲートとドレインが接続された第１のトランジスタと、
該第１のトランジスタのドレインにドレインが接続されゲートとソースが接地された第１のディプレッショントランジスタと、
それぞれ、ソースが前記第１のトランジスタのソースに、ゲートが該第１のトランジスタのゲートに接続されて該第１のトランジスタとカレントミラー回路を構成する第２〜第ｎのトランジスタと、
それぞれ、該第２〜第ｎのトランジスタのドレインにドレインが接続されてソースが接地されゲートが前記出力端子側に接続された第２〜第ｎのディプレッショントランジスタと、
それぞれ、前記第２〜第ｎのディプレッショントランジスタのドレインと前記第１〜第ｎのスイッチ用トランジスタのゲート間に接続された第１〜第ｎのインバータと
を備え、
前記第１〜第ｎの制限電圧の値を、
前記制限電圧設定回路における、前記第１のディプレッショントランジスタに対する前記第２〜第ｎのディプレッショントランジスタのトランジスタサイズによるオフセット、もしくは、
前記第１のトランジスタに対する前記第２〜第ｎのトランジスタのトランジスタサイズによるオフセットで設定する
ことを特徴とする定電圧回路。
請求項１もしくは請求項３のいずれかに記載の定電圧回路であって、
前記制限電圧設定回路における、前記第１のトランジスタと前記第２〜第ｎのトランジスタのトランジスタサイズが同じで前記第１のディプレッショントランジスタのトランジスタサイズが前記第２〜第ｎのディプレッショントランジスタのトランジスタサイズより大きくなるようにトランジスタサイズにオフセットをつけることで前記第１〜第２の制限電圧を調整することを特徴とする定電圧回路。
請求項１もしくは請求項３のいずれかに記載の定電圧回路であって、
前記制限電圧設定回路における、前記第１のディプレッショントランジスタと前記第２〜第ｎのディプレッショントランジスタのトランジスタサイズが同じで前記第１のトランジスタのトランジスタサイズが前記第２〜第ｎのトランジスタのトランジスタサイズより小さくなるようにトランジスタサイズにオフセットをつけることで前記第１〜第ｎの制限電圧を調整することを特徴とする定電圧回路。
出力制御用トランジスタから出力端子に出力される出力電圧と出力電流をそれぞれ段階的に交互に減少させたステップ状のフの字特性で過電流の保護を行う過電流保護回路を有する定電圧回路であって、
前記過電流保護回路は、
前記出力制御用トランジスタから出力される電流に比例した電流を生成する比例電流生成回路部と、
該比例電流生成回路部で生成された電流を直列接続された第１〜第３の抵抗手段で電圧に変換して出力する電流−電圧変換回路部と、
該電流−電圧変換回路部で変換された電圧に応じて、前記出力制御用トランジスタに対する出力電流制御を行う出力電流制御回路部と、
それぞれ、前記電流−電圧変換回路部における第１，第２の抵抗手段の接続部と接地間に配置され、前記出力端子から出力される出力電圧が第１の制限電圧に低下した際のゲート電圧でオフになる第１のスイッチ用トランジスタおよび前記出力端子から出力される出力電圧が第２の制限電圧に低下した際のゲート電圧でオフになる第２のスイッチ用トランジスタを具備した変換比率変更回路部と
を備えると共に、
前記出力端子からの出力が前記第１，第２の制限電圧になった際に、対応する前記第１，第２のスイッチ用トランジスタをオフにする電圧を生成して第１，第２のスイッチ用トランジスタのゲートに入力する制限電圧設定回路
を備えることを特徴とする定電圧回路。
請求項６に記載の定電圧回路であって、
前記制限電圧設定回路は、
入力電圧にソースが接続されゲートとドレインが接続された第１のトランジスタと、
該第１のトランジスタのドレインにドレインが接続されゲートとソースが接地された第１のディプレッショントランジスタと、
ソースが前記第１のトランジスタのソースに、ゲートが該第１のトランジスタのゲートに接続されて該第１のトランジスタとカレントミラー回路を構成する第２のトランジスタと、
該第２のトランジスタのドレインにドレインが接続されてソースが接地されゲートが前記出力端子側に接続された第２のディプレッショントランジスタと、
前記第２のディプレッショントランジスタのドレインと前記第２のスイッチ用トランジスタのゲート間に接続されたインバータと
を備え、
前記第１，第２の制限電圧の値を、
前記制限電圧設定回路における、前記第１のディプレッショントランジスタに対する前記第２のディプレッショントランジスタのトランジスタサイズによるオフセット、もしくは、
前記第１のトランジスタに対する前記第２のトランジスタのトランジスタサイズによるオフセットで設定する
ことを特徴とする定電圧回路。
請求項７に記載の定電圧回路であって、
前記制限電圧設定回路における、前記第１のトランジスタと前記第２のトランジスタのトランジスタサイズが同じで前記第１のディプレッショントランジスタのトランジスタサイズが前記第２のディプレッショントランジスタのトランジスタサイズより大きくなるようにトランジスタサイズにオフセットをつけることで前記第２の制限電圧を調整することを特徴とする定電圧回路。
請求項７に記載の定電圧回路であって、
前記制限電圧設定回路における、前記第１のディプレッショントランジスタと前記第２のディプレッショントランジスタのトランジスタサイズが同じで前記第１のトランジスタのトランジスタサイズが前記第２のトランジスタのトランジスタサイズより小さくなるようにトランジスタサイズにオフセットをつけることで前記第２の制限電圧を調整することを特徴とする定電圧回路。
請求項１から請求項９のいずれかに記載の定電圧回路であって、
前記制限電圧設定回路の動作を、前記過電流保護回路の動作時のみに制限するスイッチ手段を設けたことを特徴とする定電圧回路。
請求項１から請求項９のいずれかに記載の定電圧回路であって、
前記過電流保護回路の起動に合わせて、前記第１のトランジスタトランジスタのソースを前記入力電圧に接続するスイッチ手段を設けたことを特徴とする定電圧回路。
請求項１から請求項９のいずれかに記載の定電圧回路であって、
予め定められた負荷の値に応じて、前記第１のトランジスタのソースを前記入力電圧に接続するスイッチ手段を設けたことを特徴とする定電圧回路。
請求項１から請求項１２のいずれかに記載の定電圧回路であって、
前記過電流保護回路の作動時に、出力電圧と出力電流の減少特性を示した線は、出力電流の所定値及び前記出力電圧の所定値の交点と、出力電圧及び出力電流が共にゼロであるゼロ点とを接続した負荷罫線に交差することなく、出力電圧と出力電流がそれぞれ段階的に減少することを特徴とする定電圧回路。
請求項１から請求項１３のいずれかに記載の定電圧回路であって、
前記出力電圧の最初の段階の低減幅は、他の段階の出力電圧の低減幅よりも小さくなるようにしたことを特徴とする定電圧回路。
請求項１から請求項１４のいずれかに記載の定電圧回路であって、
前記比例電流生成回路部から出力された電流を所定の比率で分割する電流分割回路部と、
該電流分割回路部で分割される比率の制御を行う分割比率制御回路部と
を備えたことを特徴とする定電圧回路。