JP2001148194A

JP2001148194A - 半導体記憶装置及びデータ処理装置

Info

Publication number: JP2001148194A
Application number: JP32906199A
Authority: JP
Inventors: Yasuhisa Shimazaki; 靖久島崎; Motoi Ichihashi; 基市橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-11-19
Filing date: 1999-11-19
Publication date: 2001-05-29

Abstract

(57)【要約】【課題】センスアンプを読み出し信号増幅動作終了後
も動作状態のままとする場合のセンスアンプの動作制御
の適正化を図ることにある。【解決手段】センスアンプ制御回路（１０６）は、読
み出しサイクルの当初一定の期間のみ、センスアンプ
（１１１）の動作を止め、他の期間はセンスアンプを動
作させるようにセンスアンプを制御する。また、センス
アンプリセット制御回路（１０５）は、上記読み出しサ
イクルの開始から上記ワード線が選択されるまでの間に
上記センスアンプのリセットが完了するよう上記センス
アンプリセット回路を制御する。これにより、センスア
ンプは、センスアンプを読み出し信号増幅動作終了後も
動作状態のままとし出力ラッチとして機能させる場合の
動作制御の適正化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置や
それを含むデータ処理装置に関する技術、さらには半導
体記憶装置に含まれるセンスアンプの動作制御の適正化
により、センスアンプの簡素化を図り、もってデータ読
み出しの高速化及び消費電力の低減化を図るための技術
に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は、中央処理装置
（ＣＰＵ）の動作周波数の向上に従って、読み出し速度
の高速化、及び読み出し動作時の低消費電力化が必要と
なってきた。半導体記憶装置を高速化するための回路的
な工夫について記載された文献の例としては、「１９９
５アイ・イー・イー・イーシンポジウムオンロ
ーパワーエレクトロニクスダイジェストオブ
テクニカルペーパーズ、５８ページから５９ページ
（１９９５ IＥＥＥＳＹＭＰＯＳＩＵＭＯＮＬＯ
ＷＰＯＷＥＲＥＬＥＣＴＲＯＮIＣＳＤｉｇｅｓ
ｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ５
８−５９）」（以下、「文献１」という）がある。ま
た、低消費電力化を図るための技術について記載された
文献の例としては、「特開平７−４５０８２号公報」
（以下、「文献２」という）がある。

【０００３】文献１に記載されているＳＲＡＭ（スタテ
ィック・ランダム・アクセス・メモリ）によれば、読み
出しサイクルに入り、ワード線信号、プリチャージ制御
信号がハイレベルになると、ビット線対に微小な電位差
が現われ、これがＹスイッチ回路を介してセンスノード
対に伝達される。センスノード対の電位差が十分大きく
なったところで、センスアンプ制御信号がハイレベルに
され、それによりセンスアンプが動作を始めてセンスノ
ード対の微小電位差が増幅される。そしてそのデータ
は、ナンドゲートで構成されるレジスタに保持され、リ
ードデータとして外部に出力される。このとき、センス
アンプ制御信号をハイレベルにするのと同時に、Ｙスイ
ッチ回路をオフ状態にする。これによってセンスアンプ
からビット線対の負荷が見えなくなるため、センスノー
ド対の増幅動作は高速に行なわれる。

【０００４】文献２においては、センスアンプを実質的
に一対のＣＭＯＳインバータが交差結合されて成るラッ
チと、このラッチに選択的に動作電流を供給する駆動Ｍ
ＯＳＦＥＴと、ラッチの非反転及び反転入出力端子ノー
ドと、相補共通データ線の非反転及び反転信号線との間
にそれぞれ設けられる一対のトランスファＭＯＳＦＥＴ
とを含むインバータ型ＣＭＯＳラッチにより構成すると
ともに、トランスファＭＯＳＦＥＴを、駆動ＭＯＳＦＥ
Ｔがオン状態とされるセンスアンプが動作状態とされた
直後にオフ状態とし、センスアンプを共通データ線から
切り離すことで、単一のインバータ型ＣＭＯＳラッチに
より、高速動作を可能とし、その出力振幅がフルスイン
グされることで比較的大きな増幅率を有し、しかも状態
遷移時にのみ直流電流を流すセンスアンプを実現してい
る。また、それにより、センスアンプ自体の回路構成を
簡素化できるとともに、センスアンプを読み出し信号増
幅動作終了後も動作状態のままとし、出力ラッチとして
併用することができるという効果が得られることが記載
されている。

【０００５】

【発明が解決しようとする課題】しかしながら、文献１
記載の回路構成では、センスアンプを起動してからリー
ドデータが出力されるまでには、上記ナンドゲートで構
成されるレジスタを通過しなければならず、そこでの遅
延時間が無視できない。また、読み出されたデータを、
センスアンプがオフされている期間も出力し続けなけれ
ばならないから上記ナンドゲートは不可欠とされる。

【０００６】文献２には、センスアンプ自体の回路構成
を簡素化できるとともに、センスアンプを読み出し信号
増幅動作終了後も動作状態のままとし、出力ラッチとし
て併用することができるという効果が得られることが記
載されているが、次の読み出しサイクルでのデータ読み
出しとの関係でセンスアンプをどのように制御するかに
ついては明確な記載がない。つまり、読み出しサイクル
毎にセンスアンプをリセットすることにより、次のデー
タ読み出しに備えることが必要であるにもかかわらず、
文献２には、センスアンプを読み出し信号増幅動作終了
後も動作状態のままとした場合において、如何なるタイ
ミングでセンスアンプをリセットするかについては記載
されていない。

【０００７】本発明の目的は、センスアンプを読み出し
信号増幅動作終了後も動作状態のままとする場合のセン
スアンプの動作制御の適正化を図ることにある。また、
本発明の別の目的は、上記センスアンプの動作制御の適
正化により、センスアンプの簡素化を図り、もってデー
タ読み出しの高速化及び消費電力の低減化を図ることに
ある。

【０００８】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、複数のワード線と、それに交差
するように配置された複数のビット線と、上記ワード線
と上記ビット線とに結合された複数のメモリセルとを有
し、入力されたクロック信号に応答して起動される読み
出しサイクルで上記ワード線が選択されることにより、
それに対応する上記メモリセルからのデータ読み出しが
可能に半導体記憶装置が構成されるとき、上記メモリセ
ルアレイからセンスノードに伝達されたデータをセンス
するとともに、センスしたデータを保持可能なセンスア
ンプと、上記読み出しサイクルの当初一定の期間のみ、
上記センスアンプの動作を止め、他の期間は上記センス
アンプを動作させるように上記センスアンプを制御する
ためのセンスアンプ制御回路と、上記センスアンプのセ
ンスノードを所定の電位にすることで上記センスアンプ
をリセット可能なセンスアンプリセット回路と、上記読
み出しサイクルの開始から上記ワード線が選択されるま
での間に上記センスアンプのリセットが完了するよう上
記センスアンプリセット回路を制御するセンスアンプリ
セット制御回路とを設ける。

【００１１】上記の手段によれば、センスアンプ制御回
路は、読み出しサイクルの当初一定の期間のみ、上記セ
ンスアンプの動作を止め、他の期間は上記センスアンプ
を動作させるように上記センスアンプを制御する。ま
た、センスアンプリセット制御回路は、上記読み出しサ
イクルの開始から上記ワード線が選択されるまでの間に
上記センスアンプのリセットが完了するよう上記センス
アンプリセット回路を制御する。これにより、上記セン
スアンプは、メモリセルアレイからセンスノードに伝達
されたデータをセンスするとともに、それを次の読み出
しサイクルの当初においてリセットされまでの期間保持
する。このことが、センスアンプを読み出し信号増幅動
作終了後も動作状態のままとし出力ラッチとして機能さ
せる場合の動作制御の適正化を達成する。また、そのよ
うに出力ラッチとして機能されることから、センスされ
たデータを後段回路において一定期間保持するためのレ
ジスタを設ける必要が無く、その分、センスアンプの簡
素化が図れ、センスアンプの構成素子数の低減により、
消費電力の低減を図ることができる。

【００１２】このとき、上記センスアンプはループ状に
結合された二つのインバータを含んで構成することがで
きる。

【００１３】また、センスノード対の負荷低減により充
放電時間を短縮化して半導体記憶装置のさらなる高速化
を図るためには、上記センスアンプが動作している期間
に上記センスノードと上記メモリセルアレイを分離する
ためのスイッチ回路と、上記スイッチ回路の動作を制御
するためのスイッチ制御回路とを設けると良い。

【００１４】さらに、所定の演算処理を行うための中央
処理装置と、上記中央処理装置に取り込まれる命令又は
データをキャッシュするためのキャッシュメモリとを含
んでデータ処理装置が構成されるとき、上記キャッシュ
メモリとして、上記高速動作可能な半導体記憶装置を適
用することによりデータ処理の高速化を達成する。

【００１５】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置の実施の形態について説明する。

【００１６】＜構成例１＞図１には、本発明に係る半導
体記憶装置の一例であるＳＲＡＭ（スタティック型・ラ
ンダム・アクセス・メモリ）が示される。

【００１７】図１に示されるＳＲＡＭ１００は、特に制
限されないが、公知の半導体集積回路製造技術により単
結晶シリコン基板などの一つの半導体基板に形成され
る。

【００１８】１０７はメモリセルアレイであり、このメ
モリセルアレイ１０７は、複数のワード線と複数のビッ
ト線との交差箇所にスタティック型メモリセルが配置さ
れて成る。１０８はプリチャージ回路であり、このプリ
チャージ回路１０８は、ビット線対ＢＬ，ＢＬＢを所定
レベルにプリチャージする。１０９はＹスイッチ回路で
あり、このＹスイッチ回路１０９は、ビット線対ＢＬ，
ＢＬＢを選択的にセンスノード対ＳＡ，ＳＡＢに結合さ
せる。１１０はセンスアンプリセット回路であり、この
センスアンプリセット回路１１０は、読み出しサイクル
の初期にセンスノード対ＳＡ、ＳＡＢを所定の電位にす
ることでセンスアンプ１１１をリセットする。

【００１９】１１１はセンスアンプであり、このセンス
アンプ１１１は、センスノード対ＳＡ、ＳＡＢを介して
入力されたデータをセンスするとともに、センスしたデ
ータを保持する。センスアンプ１１１でセンスされたデ
ータはリードデータＤＯとして出力される。

【００２０】１０１はアドレスデコーダ制御回路であ
り、このアドレス制御回路１０１は、クロック信号ＣＫ
及びリードイネーブル信号ＲＥに基づいて、後述するア
ドレスデコーダの動作を制御するためのアドレスデコー
ダ制御信号ＡＤＣを形成する。１０２はアドレスデコー
ダであり、このアドレスデコーダ１０２は、入力された
アドレスＡＤを、上記アドレスデコーダ制御回路１０１
の制御下でデコードすることにより、メモリセルアレイ
１０７におけるワード線を選択するためのワード線選択
信号ＷＤを形成する。１０３はプリチャージ制御回路で
あり、このプリチャージ制御回路１０３は、クロック信
号ＣＫ及びリードイネーブル信号ＲＥに基づいて、プリ
チャージ回路１０８の動作を制御するためのプリチャー
ジ制御信号ＰＣを形成する。１０４はＹスイッチ制御回
路であり、このＹスイッチ制御回路１０４は、クロック
信号ＣＫ及びリードイネーブル信号ＲＥに基づいて、Ｙ
スイッチ回路（カラムスイッチ回路と称されることもあ
る）の動作を制御するためのＹスイッチ制御信号ＹＳを
形成する。１０５はセンスアンプリセット制御回路であ
り、このセンスアンプリセット制御回路１０５は、読み
出しサイクルの開始からメモリセルアレイ１０７におけ
るワード線が選択されるまでの間にセンスアンプ１１１
のリセットを完了するようセンスアンプリセット回路１
１０を制御するため、クロック信号ＣＫ及びリードイネ
ーブル信号ＲＥに基づいて、上記センスアンプリセット
回路１１０の動作を制御するためのセンスアンプリセッ
ト信号ＲＳを形成する。１０６はセンスアンプ制御回路
であり、このセンスアンプ制御回路１０６は、読み出し
サイクルの当初一定期間のみセンスアンプ１１１の動作
を止め、他の期間はセンスアンプ１１１を動作させるよ
うにセンスアンプ１１１を制御するため、クロック信号
ＣＫ及びリードイネーブル信号ＲＥに基づいて、センス
アンプ１１１の動作タイミングを制御するためのセンス
アンプ制御信号ＳＥを形成する。

【００２１】尚、説明の便宜上、取り込まれたデータを
メモりセルアレイ１０７に書き込むための書き込み処理
系は省略してある。

【００２２】図２には、上記ＳＲＡＭ１００の詳細な構
成が示される。説明の便宜上、１カラム分の回路のみ示
してある。

【００２３】メモリセルアレイ１０７は、複数のワード
線ＷＬと、それに交差するように配置された複数のビッ
ト線ＢＬ，ＢＬＢと、それらの交差箇所に配置された複
数のスタティック型メモリセル２００とを含む。このス
タティック型ダイナミック型メモリセル２００の制御端
子はワード線ＷＬに結合され、上記アドレスデコーダ１
０２からのワード線線選択信号ＷＤが伝達されるように
なっている。また、スタティック型ダイナミック型メモ
リセル２００の入出力端子はビット線対ＢＬ，ＢＬＢに
結合される。アドレスデコーダ１０２からのワード選択
信号ＷＤによって対応するワード線ＷＬが選択レベルに
駆動されると、それに結合されている複数のスタティッ
ク型メモリセル２００からのデータ読み出しが可能とさ
れる。

【００２４】プリチャージ回路１０８は、上記プロチャ
ージ制御回路１０３からのプリチャージ制御信号ＰＣに
よって動作制御されるｐチャンネル型ＭＯＳトランジス
タＱ１，Ｑ２，Ｑ３が結合されて成る。ｐチャンネル型
ＭＯＳトランジスタＱ１，Ｑ２のソース電極は高電位側
電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトラン
ジスタＱ１，Ｑ２のドレイン電極はそれぞれビット線対
ＢＬ，ＢＬＢに結合されている。ｐチャンネル型ＭＯＳ
トランジスタＱ３は、ビット線対ＢＬ，ＢＬＢを短絡可
能に設けられる。

【００２５】Ｙスイッチ回路１０９は、上記Ｙスイッチ
制御回路１０４からのＹスイッチ制御信号ＹＳによって
動作制御されるｐチャンネル型ＭＯＳトランジスタＱ
４，Ｑ５が結合されて成る。ｐチャンネル型ＭＯＳトラ
ンジスタＱ４は、ビット線ＢＬとセンスノードＳＡとを
結合可能に設けられ、ｐチャンネル型ＭＯＳトランジス
タＱ５は、ビット線ＢＬＢとセンスノードＳＡＢとを結
合可能に設けられる。

【００２６】センスアンプリセット回路１１０は、上記
センスアンプリセット制御回路１０５からのセンスアン
プリセット信号ＲＳによって動作制御されるｐチャンネ
ル型ＭＯＳトランジスタＱ６，Ｑ７，Ｑ８が結合されて
成る。ｐチャンネル型ＭＯＳトランジスタＱ６，Ｑ７の
ソース電極は高電位側電源Ｖｄｄに結合される。ｐチャ
ンネル型ＭＯＳトランジスタＱ６，Ｑ７のドレイン電極
はそれぞれセンスノード対ＢＬ，ＢＬＢに結合されてい
る。ｐチャンネル型ＭＯＳトランジスタＱ８は、センス
ノード対ＢＬ，ＢＬＢを短絡可能に設けられる。

【００２７】センスアンプ１１１は、ラッチ型と称され
る回路形式であり、ｐチャンネル型ＭＯＳトランジスタ
Ｑ９〜Ｑ１３及びインバータＩＮＶ８，ＩＮＶ９が結合
されて成る。ｐチャンネル型ＭＯＳトランジスタＱ９と
ｎチャンネル型ＭＯＳトランジスタＱ１１とが結合され
て第１インバータが形成され、ｐチャンネル型ＭＯＳト
ランジスタＱ１０とｎチャンネル型ＭＯＳトランジスタ
Ｑ１２とが直列接続されて第２インバータが結合され
る。第１インバータと第２インバータとがループ状に結
合されることによりラッチ回路が形成される。ｐチャン
ネル型ＭＯＳトランジスタＱ９とｎチャンネル型ＭＯＳ
トランジスタＱ１１の直列接続箇所にｐチャンネル型Ｍ
ＯＳトランジスタＱ１０のゲート電極及びｎチャンネル
型ＭＯＳトランジスタＱ１２のゲート電極が結合されて
第１ノードＮ１が形成され、ｐチャンネル型ＭＯＳトラ
ンジスタＱ１０とｎチャンネル型ＭＯＳトランジスタＱ
１２の直列接続箇所にｐチャンネル型ＭＯＳトランジス
タＱ９のゲート電極及びｎチャンネル型ＭＯＳトランジ
スタＱ１１のゲート電極が結合されて第２ノードＮ２が
形成される。上記第１ノードＮ１はセンスノードＳＡに
結合され、上記第２ノードはセンスノードＳＡＢに結合
される。そして上記センスアンプ制御回路１０６からの
センスアンプ制御信号ＳＥに基づいて上記ｎチャンネル
型ＭＯＳトランジスタＱ１１，Ｑ１２のソース電極をグ
ランドＧＮＤに結合させるためのｎチャンネル型ＭＯＳ
トランジスタＱ１３が設けられる。センスアンプ制御回
路１０６からのセンスアンプ制御信号ＳＥがハイレベル
の場合、ｎチャンネル型ＭＯＳトランジスタＱ１３がオ
ンされ、回路に通電されることにより、センスアンプ１
１１は、ノードＮ１，Ｎ２の電位差を増幅可能な状態に
なる。センスアンプ制御信号ＳＥがローレベルの場合に
は、ｎチャンネル型ＭＯＳトランジスタＱ１３はオフさ
れ、回路に通電されないため、センスアンプ１１１は非
動作状態になる。

【００２８】デコーダ制御回路１０１は、クロック信号
ＣＫとリードイネーブル信号ＲＥとのアンド論理を得る
アンドゲートＡＮＤ１を含んで成る。このアンドゲート
ＡＮＤ１の出力信号は、アドレスデコーダ制御信号ＡＤ
Ｃとしてアドレスデコーダ１０２へ伝達される。

【００２９】アドレスデコーダ１０２は、上記デコーダ
制御回路１０１からのアドレスデコーダ制御信号ＡＤＣ
と、入力されたアドレス信号ＡＤとのアンド論理を得る
アンドゲートＡＮＤ２を含んで成る。このアンドゲート
ＡＮＤ２の出力信号は、ワード線選択信号としてメモリ
セル１０７に伝達される。

【００３０】プリチャージ制御回路１０３は、クロック
信号ＣＫとリードイネーブル信号ＲＥとのアンド論理を
得るアンドゲートＡＮＤ３を含んで成る。このアンドゲ
ートＡＮＤ３の出力信号は、プリチャージ制御信号ＰＣ
としてプリチャージ回路１０８に供給される。

【００３１】Ｙスイッチ制御回路１０４は、クロック信
号ＣＫを遅延するための３個のインバータＩＮＶ１，Ｉ
ＮＶ２，ＩＮＶ３と、上記インバータＩＮＶ３の出力信
号、クロック信号ＣＫ、及びリードイネーブル信号ＲＥ
のナンド論理を得るナンドゲートＮＡＮＤ１とが結合さ
れて成る。ナンドゲートＮＡＮＤ１の出力信号はＹスイ
ッチ制御信号としてＹスイッチ回路１０９へ伝達され
る。

【００３２】センスアンプリセット制御信号回路１０５
は、クロック信号ＣＫを反転するインバータＩＮＶ４
と、このインバータＩＮＶ４の出力信号、クロック信号
ＣＫ、及びリードイネーブル信号ＲＥのナンド論理を得
るナンドゲートＮＡＮＤ２とを含んで成る。そして上記
ナンドゲートＮＡＮＤ２の出力信号はセンスアンプリセ
ット信号としてセンスアンプリセット回路１１０に伝達
される。

【００３３】センスアンプ制御回路１０６は、クロック
信号ＣＫを遅延するための３個のインバータＩＮＶ５，
ＩＮＶ６，ＩＮＶ７と、上記インバータＩＮＶ７の出力
信号、クロック信号ＣＫ、及びリードイネーブル信号Ｒ
Ｅのナンド論理を得るナンドゲートＮＡＮＤ３とが結合
されて成る。ナンドゲートＮＡＮＤ３の出力信号はセン
スアンプ制御信号としてセンスアンプ１１１へ伝達され
る。

【００３４】図３には上記ＳＲＡＭ１００における主要
部の動作タイミングが示される。

【００３５】サイクルＴ１，Ｔ２，Ｔ３はクロック信号
ＣＫに応答して起動される。図３に示される例では、特
に制限されないが、サイクルＴ１，Ｔ３で読み出し動作
を行ない、サイクルＴ２では読み出し動作及び書き込み
動作とも行わない。

【００３６】最初にサイクルＴ１の動作について説明す
る。クロック信号ＣＫの立ち上がりに先立ってリードイ
ネーブル信号ＲＥがハイレベルになり、さらに、読み出
すメモリセル位置を指示するアドレス信号ＡＤが確定す
る。クロック信号ＣＫが立ち上がると、Ｙスイッチ制御
信号ＹＳは直ちにローレベルになり、Ｙスイッチ回路１
０９を構成するＰチャネル型ＭＯＳトランジスタＱ４，
Ｑ５がオン状態になる。これにより、ビット線対ＢＬ、
ＢＬＢ上の情報をセンスノード対ＳＡ、ＳＡＢに伝達で
きるようになる。センスアンプリセット制御回路１０５
は、クロック信号ＣＫが立ち上がると直ちにハイレベル
からローレベル、そして再びハイレベルへと変化する短
いパルス信号であるセンスアンプリセット信号ＲＳを発
生し、センスアンプリセット回路１１０のｐチャンネル
型ＭＯＳトランジスタＱ６〜Ｑ８をオンさせてセンスノ
ードＳＡ、ＳＡＢをハイレベルにプリチャージする。こ
のセンスアンプリセット信号ＲＳは、次に説明するワー
ド線ＷＬの立ち上がりよりも前にハイレベルに復帰する
よう、そのパルス幅が決定される。このパルス幅は、イ
ンバータＩＮＶ４での信号遅延量によって決定される。
クロック信号ＣＫがハイレベルになると、アドレスＡＤ
１のデコード結果に対応するワード線ＷＬがハイレベル
になり、そのワード線ＷＬに接続されているメモリセル
２００からデータが読み出される。また、それまでビッ
ト線対ＢＬ、ＢＬＢをハイレベル電位にプリチャージす
るようプリチャージ回路１０８を制御していたプリチャ
ージ制御信号ＰＣもワード線ＷＬとほぼ同時にハイレベ
ルになり、ビット線対ＢＬ，ＢＬＢのプリチャージが停
止される。メモリセル２００から読み出されたデータは
ビット線対ＢＬ、ＢＬＢに微小な電位差となって現わ
れ、また、Ｙスイッチ回路１０９のｐチャンネル型ＭＯ
Ｓトランジスタを経由してセンスノード対ＳＡ、ＳＡＢ
の微小な電位差となって現われる。尚、ビット線対Ｂ
Ｌ、ＢＬＢとセンスノード対ＳＡ、ＳＡＢの電位変化は
電源電位に近い側で起こるので、Ｙスイッチ回路１０９
はｐチャンネル型ＭＯＳトランジスタで構成するのが望
ましい。

【００３７】センスアンプ制御信号ＳＥは、センスノー
ド対ＳＡ、ＳＡＢの電位差がある程度出た後にハイレベ
ルになるよう制御され、ラッチ型のセンスアンプ１１１
が起動される。するとセンスノード対ＳＡ、ＳＡＢの電
位差は増幅され、リードデータＤＯが出力されることに
なる。また、センスアンプ制御信号ＳＥがハイレベルに
なるのとほぼ同時にＹスイッチ制御信号ＹＳがハイレベ
ルにされてＹスイッチ回路１０９のｐチャンネル型ＭＯ
ＳトランジスタＱ４，Ｑ５がオフ状態にされ、センスノ
ード対ＳＡ、ＳＡＢとビット線対ＢＬ、ＢＬＢとが分離
される。この分離によってセンスノード対ＳＡ、ＳＡＢ
の負荷が少なくなるため、充放電時間の短縮化により動
作のさらなる高速化を図ることができる。クロック信号
ＣＫがローレベルに変化されると、ワード線信号ＷＤ、
及びプリチャージ制御信号ＰＣがローレベルになり、メ
モリセルからの読み出しは終了され、ビット線対ＢＬ、
ＢＬＢのハイレベルへのプリチャージが開始される。以
上でサイクルＴ１の読み出し動作は完了する。

【００３８】ここで、センスアンプ制御信号ＳＥはハイ
レベルのままである。つまり、センスアンプ１１１は一
度起動されたらサイクルＴ１の間はずっと起動されたま
まになるよう制御される。また、サイクルＴ１の後半
は、センスアンプ制御ＳＥはハイレベルであるが、プリ
チャージ制御信号ＰＣがローレベルにされて、ビット線
対ＢＬ、ＢＬＢのプリチャージが行われているため、第
１回目の読み出し動作においても、正しいデータを読み
出すことができる。

【００３９】次に、サイクルＴ２の動作について説明す
る。

【００４０】このサイクルＴ２においては、読み出し動
作及び書き込み動作共行なわれないため、すべての制御
信号がネゲートされた状態とされる。ただし、注目すべ
きは、センスアンプ制御信号ＳＥとセンスノード対Ｓ
Ａ、ＳＡＢ、及びリードデータＤＯの状態である。つま
り、センスアンプ制御信号ＳＥはサイクルＴ１から引き
続きハイレベルのままであるので、センスアンプ１１１
は起動したままであり、センスノード対ＳＡ、ＳＡＢは
直前のサイクルＴ１で読み出したデータを保持してい
る。従って、リードデータＤＯとしては、サイクルＴ１
で読み出された値がそのまま出力される。

【００４１】次に、サイクルＴ３における動作について
説明する。

【００４２】サイクルＴ２の終わりにリードイネーブル
信号ＲＥがハイレベルになっているため、このサイクル
Ｔ３においては読み出し動作が行なわれる。ところが、
サイクルＴ１からサイクルＴ２にかけてセンスノード対
ＳＡ、ＳＡＢはサイクルＴ１で読み出したデータを保持
したままになっているので、このままではサイクルＴ３
の読み出し動作に支障を来す。そこで、クロック信号Ｃ
Ｋがハイレベルになったら直ちにセンスアンプリセット
制御信号ＲＳがローレベルにされ、センスアンプリセッ
ト回路１１０のｐチャンネル型ＭＯＳトランジスタＱ
６，Ｑ７，Ｑ８を用いてセンスノード対ＳＡ、ＳＡＢが
ハイレベルにプリチャージされる。このようにすれば、
サイクルＴ３の読み出し動作に支障をきたすことはな
い。さらに、ビット線対ＢＬ、ＢＬＢには多数のメモリ
セル２００が接続され、また配線長も長いため寄生容量
が大きいのに対し、Ｙスイッチ回路１０９によってビッ
ト線対ＢＬ，ＢＬＢから切り放されたセンスノード対Ｓ
Ａ、ＳＡＢは接続されるトランジスタ数が少なく配線も
短いため寄生容量が小さく、非常に短時間でハイレベル
へのプリチャージが完了する。従って、プリチャージ不
足による誤動作は生じない。

【００４３】このようにセンスアンプ制御回路１０６
は、読み出しサイクルの当初一定の期間のみ、上記セン
スアンプ１１１の動作を止め、他の期間は上記センスア
ンプを動作させるように上記センスアンプを制御し、ま
た、センスアンプリセット制御回路１０５は、上記読み
出しサイクルの開始から上記ワード線が選択されるまで
の間に上記センスアンプのリセットが完了するよう上記
センスアンプリセット回路１１０を制御する。このた
め、上記センスアンプ１１１は、メモリセルアレイ１０
７からセンスノードＳＡ，ＳＡＢに伝達されたデータを
センスするとともに、それを次の読み出しサイクルの当
初においてリセットされまでの期間保持する。それによ
り、センスアンプを読み出し信号増幅動作終了後も動作
状態のままとし出力ラッチとして機能させる場合の動作
制御の適正化を図ることができる。

【００４４】図４には、図２に示されるＳＲＡＭ１００
の比較対象とされるＳＲＡＭにおけるセンスアンプ付近
が示される。

【００４５】４０８はビット線対ＢＬ，ＢＬＢをプリチ
ャージするためのプリチャージ回路であり、このプリチ
ャージ回路４０８は、プリチャージ制御回路４０３から
のプリチャージ制御信号ＰＣによって動作制御されるｐ
チャンネル型ＭＯＳトランジスタＱ１３，Ｑ１４，Ｑ１
５が結合されて成る。４０９はビット線対ＢＬ，ＢＬＢ
を選択的にセンスノード対ＳＡ，ＳＡＢに結合させるた
めのＹスイッチ回路であり、このＹスイッチ回路４０９
は、Ｙスイッチ制御回路４０４からのＹスイッチ制御信
号ＹＳによって動作制御されるｐチャンネル型ＭＯＳト
ランジスタＱ１６，Ｑ１７を含んで成る。４１０はセン
スアンプリセット回路１１０であり、このセンスアンプ
リセット回路４１０は、プリチャージ制御回路４０３か
らのプリチャージ制御信号ＰＣによって動作制御される
ｐチャンネル型ＭＯＳトランジスタＱ１８，Ｑ１９，Ｑ
２０を含んで成る。４１１はセンスアンプであり、この
センスアンプ４１１は、前段回路４１１１と、それの後
段に配置された後段回路４１１２とが結合されて成る。
前段回路４１１１は、ｐチャンネル型ＭＯＳトランジス
タＱ２１とｎチャンネル型ＭＯＳトランジスタＱ２３と
が直列接続されて成る第１インバータと、ｐチャンネル
型ＭＯＳトランジスタＱ２２とｎチャンネル型ＭＯＳト
ランジスタＱ２４とが直列接続されて成る第２インバー
タと、センスアンプ制御回路４０６からのセンスアンプ
制御信号ＳＥによって動作制御されるｎチャンネル型Ｍ
ＯＳトランジスタＱ２５とを含んで成る。また、後段回
路４１１２は、ナンドゲートＮＡＮＤ６，ＮＡＮＤ７が
結合されて成るラッチ回路と、それの後段に配置された
インバータＩＮＶ１６，１７とを含んで成る。

【００４６】上記の構成において、読み出しサイクルに
入り、ワード線信号、プリチャージ制御信号がハイレベ
ルになると、ビット線対ＢＬ、ＢＬＢに微小な電位差が
現われ、これがＹスイッチ回路４０９を介してセンスノ
ード対ＳＡ、ＳＡＢに伝達される。センスノード対Ｓ
Ａ、ＳＡＢの電位差が十分大きくなったところでセンス
アンプ制御信号ＳＥがハイレベルにされ、センスアンプ
４１１が動作を始め、センスノード対ＳＡ、ＳＡＢの微
小電位差が増幅される。そしてそのデータはナンドゲー
トＮＡＮＤ１，ＮＡＮＤ２で構成されるレジスタに格納
され、リードデータとして外部に出力される。このと
き、センスアンプ制御信号ＳＥをハイレベルにするのと
同時にＹスイッチ制御信号ＹＳがハイレベルにされ、Ｙ
スイッチ回路４０９がオフ状態にされる。本回路の場
合、センスアンプ４１１を起動してからリードデータが
出力されるまでにはＮＡＮＤゲート２段とインバータ１
段を通過する遅延時間が発生する。また、本回路ではこ
れらナンドゲートＮＡＮＤ１，ＮＡＮＤ２）を除去する
ことができない。それは、読み出したデータをセンスア
ンプオフの間も出力し続けなければならないからであ
る。従って、本回路の更なる高速化には限界がある。

【００４７】これに対して、図２に示される回路におい
ては、図４における後段回路４１１２に相当するもの、
つまり、ナンドゲートＮＡＮＤ６，ＮＡＮＤ７が存在し
ないので、上記のような高速化の限界は無い。

【００４８】すなわち、図２に示されるセンスアンプ１
１１は、ナンドゲートＮＡＮＤ１，ＮＡＮＤ２で構成さ
れるレジスタを持たないため、増幅されたセンスノード
対ＳＡ、ＳＡＢの情報がインバータ１段を経由するだけ
でリードデータとして出力されることになる。つまり、
このＳＲＡＭ１００のアクセス時間ＴＡＣ１は、文献１
のアクセス時間ＴＡＣ２に比べて必ず短くなる。リード
データＤＯを受け取る側の回路では、次のサイクルＴ２
でリードデータを何らかの処理に使用することになるた
め、センスアンプ制御信号をサイクルＴ１から次の読み
出し動作が行なわれるサイクルまでの間ハイレベルのま
ま保つよう制御する。つまりこれによりセンスアンプ１
１１自身がサイクルＴ１にて読み出したデータを保持す
るレジスタの役割を果たすことになり、データの受け渡
しも問題無く行なうことができる。また、本例における
ＳＲＡＭ１００は、センスアンプ１１１におけるトラン
ジスタ数が、図４に示されるセンスアンプ４１１に比べ
て明らかに少ないため、その分、消費電力の低減を図る
ことができる。

【００４９】＜構成例２＞図６には、図１におけるカラ
ム系の別の構成例が示される。

【００５０】上記の構成例１では、図２に示されるよう
に１カラムに対して１個のセンスアンプが接続されてい
たが、図６に示される構成では、複数のカラムによって
１個のセンスアンプが共有されている。

【００５１】図６においては省略されているが、図２に
示されるように、センスノードＳＡ，ＳＡＢにはセンス
アンプ１１０が結合されている。そしてこのセンスノー
ドＳＡ，ＳＡＢには、Ｙスイッチ回路６０９を介して互
いに隣接配置されたビット線対ＢＬ１，ＢＬ１Ｂ、及び
ビット線対ＢＬ２，ＢＬ２Ｂが結合される。上記Ｙスイ
ッチ回路６０９は、ビット線に対応して配置された複数
のｐチャンネル型ＭＯＳトランジスタによって構成され
る。図６においては、その複数のｎチャンネル型ＭＯＳ
トランジスタのうちの４個のｐチャンネル型ＭＯＳトラ
ンジスタＱ２６〜Ｑ２９が示されている。ビット線対Ｂ
Ｌ１，ＢＬ１Ｂは、ｐチャンネル型ＭＯＳトランジスタ
Ｑ２６，Ｑ２７を介してセンスノード対ＳＡ，ＳＡＢに
結合され、また、ビット線対ＢＬ２，ＢＬ２Ｂは、ｐチ
ャンネル型ＭＯＳトランジスタＱ２６，Ｑ２７を介して
センスノード対ＳＡ，ＳＡＢに結合される。ｐチャンネ
ル型ＭＯＳトランジスタＱ２６，Ｑ２７のゲート電極
は、それに対応するＹスイッチ制御回路６０４の出力端
子に結合され、このＹスイッチ制御回路６０４からのＹ
スイッチ制御信号ＹＳに応じて、ｐチャンネル型ＭＯＳ
トランジスタＱ２６，Ｑ２７のオン・オフ動作が制御さ
れるようになっている。また、ｐチャンネル型ＭＯＳト
ランジスタＱ２８，Ｑ２９のゲート電極は、それに対応
するＹスイッチ制御回路（図示せず）の出力端子に結合
され、このＹスイッチ制御回路からのＹスイッチ制御信
号に応じて、ｐチャンネル型ＭＯＳトランジスタＱ２
８，Ｑ２９のオン・オフ動作が制御されるようになって
いる。

【００５２】Ｙスイッチ制御回路６０４は、ビット線対
の数に対応して複数個配置され、図６においてはそのう
ちの一つが示されている。図６に示されるようにこのＹ
スイッチ制御回路６０４は、クロック信号ＣＫを遅延さ
せるためのインバータＩＮＶ１９，ＩＮＶ２０，ＩＮＶ
２１と、このインバータＩＮＶ２１の出力信号と、リー
ドイネーブル信号ＲＥ、アドレス信号ＡＤをデコードす
るアドレスデコーダ６００からの出力信号とのナンド論
理を得るナンドゲートＮＡＮＤ９とを含んで成る。この
ようにアドレスデコーダ１０２からの出力信号をナンド
ゲートＮＡＮＤ９に取り込むことにより、アドレス信号
ＡＤに応じて、複数のビット線対ＢＬ１，ＢＬ１Ｂ、及
びＢＬ２，ＢＬ２Ｂを選択的にセンスノード対ＳＡ，Ｓ
ＡＢに結合させることができる。

【００５３】このように、アドレス信号ＡＤに応じて、
複数のビット線対ＢＬ１，ＢＬ１Ｂ、及びＢＬ２，ＢＬ
２Ｂを選択的にセンスノード対ＳＡ，ＳＡＢに結合させ
る構成においても、ナンドゲートＮＡＮＤ９から出力さ
れるＹスイッチ制御信号ＹＳの形成タイミングは、図３
に示されるのと同様であるため、構成例１の場合と同様
の作用効果を得ることができる。

【００５４】＜構成例３＞図７には、本発明にかかる半
導体記憶装置の一例であるＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）が示される。図７に示され
るＤＲＡＭ７００は、特に制限されないが、公知の半導
体集積回路製造技術により単結晶シリコン基板などの一
つの半導体基板に形成される。

【００５５】７０７はメモリセルアレイであり、このメ
モリセルアレイ７０７は、複数のワード線と複数のビッ
ト線との交差箇所にダイナミック型メモリセルが配置さ
れて成る。７０８はプリチャージ回路であり、このプリ
チャージ回路７０８は、ビット線対ＢＬ，ＢＬＢを所定
レベルにプリチャージする。７１１はセンスアンプであ
り、このセンスアンプ７１１は、ダイナミック型メモリ
セルからビット線対ＢＬ，ＢＬＢに読み出された微小な
電位差を増幅する。７０９はＹスイッチ回路であり、こ
のＹスイッチ回路７０９は、ビット線対ＢＬ，ＢＬＢを
選択的に信号線対ＤＯ１，ＤＯ１Ｂに結合させる。７１
３はメインアンプであり、このメインアンプ７１３は、
上記Ｙスイッチ回路７０９を介して伝達された信号を増
幅する。７１４は出力バッファであり、この出力バッフ
ァ７１４は、上記メインアンプ７１３を介して伝達され
た信号に基づいて外部負荷を駆動することにより、上記
メモリセルアレイ７０７から読み出された信号の外部出
力を可能とする。

【００５６】７０３はプリチャージ制御回路であり、こ
のプリチャージ制御回路７０３は、外部から取り込まれ
たローアドレスストローブ信号ＲＡＳＢと、ローアドレ
スが変化したことを示すアドレス遷移信号ＡＴＤとに基
づいてプリチャージ回路７０８の動作を制御する。７０
６はセンスアンプ制御回路であり、このセンスアンプ制
御回路７０６は、アドレス遷移信号ＡＴＤ、ローアドレ
スの有効性を示すローアドレスストローブ信号ＲＡＳ
Ｂ、及び書き込みを指示するためのライトイネーブル信
号ＷＥＢに基づいて、センスアンプ７１１の動作タイミ
ングを制御するためのセンスアンプ制御信号ＳＥを形成
する。７０４はＹスイッチ制御回路であり、このＹスイ
ッチ制御回路７０４は、図示されないＹアドレスデコー
ダによってＹアドレス（カラムアドレス）信号がデコー
ドされることによって得られたＹアドレスデコード信号
と、ローアドレスストローブ信号ＲＡＳＢ、及びライト
イネーブル信号ＷＥＢとに基づいて、Ｙスイッチ回路７
０９の動作を制御するためのＹスイッチ制御信号ＹＳを
形成する。７１５はメインアンプ制御回路であり、この
メインアンプ制御回路７１５は、ライトイネーブル信号
ＷＥＢに基づいてメインアンプ７１３の動作を制御する
ためのメインアンプ制御信号ＭＥを形成する。７１６は
出力バッファ制御回路であり、この出力バッファ制御回
路７１６は、ライトイネーブル信号ＷＥＢに基づいて出
力バッファ７１４の動作を制御するための出力バッファ
制御信号を形成する。

【００５７】尚、説明の便宜上、書き込み処理用の回
路、アドレスレジスタ回路、アドレスデコード回路、及
び上記アドレス遷移信号ＡＴＤを生成するためのアドレ
スＡＴＤ生成回路などは省略されている。

【００５８】図８には、図７に示されるＤＲＡＭ７００
の詳細な構成例が示される。実際には複数カラム分の回
路が存在するが、説明の便宜上、１カラム分の回路のみ
示してある。

【００５９】メモリセルアレイ７０７は、複数のワード
線と複数のビット線との交差箇所に配置された複数のダ
イナミック型メモリセル８００を含む。図２において
は、この複数のダイナミック型メモリセル８００のうち
の一つが示される。代表的に示されるダイナミック型メ
モリセル８００の制御端子はワード線ＷＬに結合され、
上記アドレスデコーダ１０２からのワード線線選択信号
ＷＤが伝達されるようになっている。また、代表的に示
されるダイナミック型メモリセル８００の入出力端子は
ＢＬに結合される。

【００６０】プリチャージ回路７０８は、上記プロチャ
ージ制御回路７０３からのプリチャージ制御信号ＰＣに
よって動作制御されるｎチャンネル型ＭＯＳトランジス
タＱ３０，Ｑ３１，Ｑ３２が結合されて成る。ｎチャン
ネル型ＭＯＳトランジスタＱ０，Ｑ３１のソース電極は
高電位側電源Ｖｄｄに結合される。ｎチャンネル型ＭＯ
ＳトランジスタＱ３０，Ｑ３１のドレイン電極はそれぞ
れビット線ＢＬ，ＢＬＢに結合されている。ｎチャンネ
ル型ＭＯＳトランジスタＱ３２は、ビット線対ＢＬ，Ｂ
ＬＢを短絡可能に設けられる。プリチャージ制御回路７
０３によってプリチャージ制御信号ＰＣがハイレベルに
された場合、ｎチャンネル型ＭＯＳトランジスタＱ３
０，Ｑ３１，Ｑ３２がオンされることにより、ビット線
ＢＬ，ＢＬＢが所定のレベルにプリチャージされる。こ
のプリチャージによってセンスアンプ７１１のセンスノ
ードも設定レベルにプリチャージされることで、センス
アンプ７１１はリセットされる。つまり、プリチャージ
回路７０８は、センスアンプ７１１のリセット機能をも
有する。そのような意味で、プリチャージ回路７０８
は、本発明におけるセンスアンプリセット回路の一例と
される。

【００６１】センスアンプ７１１は、次のように構成さ
れる。

【００６２】ｐチャンネル型ＭＯＳトランジスタＱ３４
ｎチャンネル型ＭＯＳトランジスタＱ３５とが直列接続
されて成る第１インバータと、ｐチャンネル型ＭＯＳト
ランジスタＱ３６とｎチャンネル型ＭＯＳトランジスタ
Ｑ３７とが直列接続されて成る第２インバータとが、ル
ープ状に結合される。ｎチャンネル型ＭＯＳトランジス
タＱ３５，Ｑ３７のソース電極は、ｎチャンネル型ＭＯ
ＳトランジスタＱ３８を介してグランドＧＮＤに結合さ
れる。また、ｐチャンネル型ＭＯＳトランジスタＱ３
４，Ｑ３６のソース電極はｐチャンネル型ＭＯＳトラン
ジスタＱ３３を介して高電位側電源Ｖｄｄに結合され
る。上記センスアンプ制御回路７０６からのセンスアン
プ制御信号ＳＥを反転するためのインバータＩＮＶ３４
が設けられ、このインバータＩＮＶ３４の出力信号によ
って上記ｐチャンネル型ＭＯＳトランジスタＱ３３の動
作が制御されるようになっている。センスアンプ制御信
号ＳＥがハイレベルにアサートされた場合に、ｎチャン
ネル型ＭＯＳトランジスタＱ３８，Ｑ３３がオンされて
回路に通電されることで、センスアンプ７１１はノード
Ｎ３，Ｎ４の電位差を増幅可能な状態になる。センスア
ンプ制御信号ＳＥがローレベルの場合には、ｐチャンネ
ル型ＭＯＳトランジスタＱ３３及びｎチャンネル型ＭＯ
Ｓトランジスタ３８がオフされて回路に通電されないた
め、センスアンプ７１１は非動作状態とされる。

【００６３】Ｙスイッチ回路７０９は、ビット線ＢＬ，
ＢＬＢを選択的に信号線対ＤＯ１，ＤＯ１Ｂに結合させ
るためのｎチャンネル型ＭＯＳトランジスタＱ３９，Ｑ
４０を含んで成る。Ｙスイッチ制御回路７０４によって
Ｙスイッチ制御信号ＹＳがハイレベルにされた場合に、
ｎチャンネル型ＭＯＳトランジスタＱ３９，Ｑ４０がオ
ンされることによりビット線対ＢＬ，ＢＬＢが選択的に
信号線対ＤＯ１，ＤＯ１Ｂに結合される。

【００６４】出力バッファ７１４は、上記メインアンプ
７１３から信号線ＤＯ２を介して伝達された信号を反転
するためのインバータＩＮＶ３３と、このインバータＩ
ＮＶ３３の後段に配置されたトライステートバッファＢ
ＵＦ１と、上記出力バッファ制御回路７１６からの出力
バッファ制御信号ＯＥを反転するためのインバータＩＮ
Ｖ３２とが結合されて成る。上記出力バッファ制御回路
７１６からの出力バッファ制御信号ＯＥがハイレベルの
場合に、トライステートバッファＢＵＦ１が導通状態に
されてメモリセルアレイ７０７からの読み出しデータの
外部出力が可能とされる。

【００６５】プリチャージ制御回路７０３は、ローアド
レスストローブ信号ＲＡＳＢを遅延させるためのインバ
ータＩＮＶ２２，ＩＮＶ２３，ＩＮＶ２４と、このイン
バータＩＮＶ２４の出力信号と、ローアドレスストロー
ブ信号ＲＡＳと、アドレス遷移信号ＡＴＤとのアンド論
理を得るアンドゲートＡＮＤ５とを含んで成り、このア
ンドゲートＡＮＤ５の出力信号がプリチャージ制御回路
７０３からのプリチャージ制御信号ＰＣとされる。ここ
で、プリチャージ制御回路７０３によりプリチャージ回
路７０８が制御されてビット線対ＢＬ，ＢＬＢがプリチ
ャージされると、センスアンプ７１１のセンスノードも
そのプリチャージレベルにされることで、センスアンプ
７１１がリセットされる。従って、プリチャージ制御回
路７０３が、本発明におけるセンスアンプリセット制御
回路の一例とされる。

【００６６】センスアンプ制御信号７０６は、ローアド
レスストローブ信号ＲＡＳＢを遅延するためのインバー
タＩＮＶ２５，ＩＮＶ２６，ＩＮＶ２７と、このインバ
ータＩＮＶ２７の出力信号と、ローアドレスストローブ
信号ＲＡＳＢと、ライトイネーブル信号ＷＥＢと、アド
レス遷移信号ＡＴＤとのナンド論理を得るナンドゲート
ＮＡＮＤ１０とを含んで成り、このナンドゲートＮＡＮ
Ｄ１０の出力信号が、センスアンプ制御回路７０６から
のセンスアンプ制御信号ＳＥとされる。

【００６７】Ｙスイッチ制御回路７０４は、Ｙアドレス
デコード信号と、ローアドレスストローブ信号ＲＡＳＢ
と、ライトイネーブル信号ＷＥＢとのアンド論理を得る
ためのアンドゲートＡＮＤ６を含んで成り、このアンド
ゲートＡＮＤ６の出力信号がＹスイッチ制御回路７０４
からのＹスイッチ制御信号ＹＳとされる。

【００６８】メインアンプ制御信号７１５は、ライトイ
ネーブル信号ＷＥＢを遅延させるためのインバータＩＮ
Ｖ２８，ＩＮＶ２９を含んで成り、このインバータＩＮ
Ｖ２９の出力信号が、メインアンプ制御回路７１５から
のメインアンプ制御信号ＳＥとされる。

【００６９】出力バッファ制御回路７１６は、ライトイ
ネーブル信号ＷＥＢを遅延させるためのインバータＩＮ
Ｖ３０，ＩＮＶ３１を含んで成り、このインバータＩＮ
Ｖ３１の出力信号が、出力バッファ制御回路７１６から
の出力バッファ制御信号ＯＥとされる。

【００７０】図９には、上記ＤＲＡＭ７００の動作タイ
ミングが示される。

【００７１】最初にサイクルＴ１について説明する。プ
リチャージ制御回路７０３は、ローアドレスストローブ
信号ＲＡＳＢが立ち上がると、直ちにローレベルからハ
イレベル再びローレベルへと変化する短いパルス信号
（プリチャージ信号ＰＣ）を発生し、プリチャージ回路
７０８のｎチャンネル型ＭＯＳトランジスタを用いてビ
ット線対ＢＬ、ＢＬＢをハイレベル電位にプリチャージ
する。プリチャージ信号ＰＣは次に説明するワード線Ｗ
Ｌの立ち上がりよりも前にローレベルに復帰するよう、
そのパルス幅が調整される。この調整は、インバータＩ
ＮＶ２２，２３，２４での信号遅延量を変えることによ
って可能とされる。その後、入力されたローアドレスの
デコード結果に対応するワード線がハイレベルになり、
そのワード線に接続されているメモリセルからデータが
読み出される。メモリセルから読み出されたデータはビ
ット線対ＢＬ、ＢＬＢの微小な電位差となって現われ
る。センスアンプ制御信号ＳＥは、ビット線対ＢＬ、Ｂ
ＬＢの電位差がある程度出た後にハイレベルになるよう
制御され、ラッチ型のセンスアンプ７１１が起動され
る。するとビット線対ＢＬ、ＢＬＢの電位差が増幅され
る。その後、カラムアドレスのデコード結果に対応する
Ｙスイッチ７０９がオンするよう制御され、ビット線対
ＢＬ、ＢＬＢの情報は信号線対ＤＯ１、ＤＯ１Ｂに伝達
される。メインアンプ７１３は信号線対ＤＯ１、ＤＯ１
Ｂの電位差を増幅し、出力バッファ７１４は読み出しデ
ータを外部に出力する。

【００７２】サイクルＴ２は、ローアドレスがサイクル
Ｔ１から変化しない場合を示している。ローアドレスが
変化しないため、アドレス遷移信号ＡＴＤがローレベル
になっている。これによりプリチャージ回路７０８、セ
ンスアンプ７１１は動作を止められている。入力された
カラムアドレスのデコード結果に対応するＹスイッチ７
０９がオンするよう制御され、センスアンプ７１１が保
持している情報がメインアンプ７１３に伝達される。そ
の後出力バッファ７１４を通じ、リードデータＤＯが外
部に出力される。Ｙスイッチ回路７０９以降の回路しか
動作しないため、上記ＳＲＡＭ１００の場合と同様に高
速動作が可能な上に消費電力が少ない。

【００７３】サイクルＴ３は、再びローアドレスが変化
した場合を示している。この場合はサイクルＴ１と同様
に読み出し動作が行なわれる。尚、プリチャージ回路７
０８によって、ワード線信号ＷＤがハイレベルになる前
にビット線対ＢＬ、ＢＬＢがプリチャージ（イコライ
ズ）されているため、プリチャージ不足による誤動作を
生じない。

【００７４】＜構成例４＞図１０には、本発明にかかる
データ処理装置の一例としてのマイクロコンピュータが
示される。このマイクロコンピュータ１３１において
は、内蔵されるキャッシュメモリとして、図１及び図２
に示されるＳＲＡＭ１００が適用される。

【００７５】同図に示されるマイクロコンピュータ１
は、特に制限されないが、単結晶シリコンのような１個
の半導体基板に集積回路化されて成る。マイクロコンピ
ュータ１は浮動小数点ユニット（ＦＰＵ）２を持つ。さ
らに、マイクロコンピュータ１は、整数を操作すること
ができる中央処理装置（ＣＰＵ）３を備える。マイクロ
コンピュータ１は、特に制限されないが、１６ビット固
定長命令セットを備えた３２ビットＲＩＳＣ（縮小命令
セットコンピュータ）アーキテクチャを有する。

【００７６】図１０において参照符号４で示されるもの
はアドレス変換・キャッシュユニット（ＣＣＮ）であ
る。ＣＰＵ３による命令アクセスとデータアクセスを並
列化できるように、アドレス変換・キャッシュユニット
４は、命令用の命令アドレス変換バッファ（命令ＴＬ
Ｂ）４０と、データ用のユニファイドアドレス変換バッ
ファ（ユニファイドＴＬＢ）４１を別々に持ち、また、
命令キャッシュメモリ４２とデータキャッシュメモリ４
３もそれぞれ個別化されている。キャッシュ・アドレス
変換バッファコントローラ（キャッシュＴＬＢコントロ
ーラ）４４はアドレス変換・キャッシュユニット４を全
体的に制御する。

【００７７】図１０において参照符号５で示されるもの
はバスステートコントローラであり、３２ビットのデー
タバス５０及び２９ビットのアドレスバス５１を介して
上記アドレス変換・キャッシュユニット４に接続されて
いる。このバスステートコントローラ５にはデータバス
５４及びアドレスバス５５を介してＤＭＡＣ８が接続さ
れている。

【００７８】マイクロコンピュータ１において上記ＣＰ
Ｕ３及びＤＭＡＣ８がバスマスタモジュールを構成す
る。マイクロコンピュータ１による外部アクセスは、６
４ビットのデータバス５２及びアドレスバス５３を介し
て上記バスステートコントローラ５に接続された外部バ
スインタフェース回路（ＰＡＤ）６で行う。外部バスイ
ンタフェース回路６は外部データバス６０及び外部アド
レスバス６１に接続される。

【００７９】マイクロコンピュータ１は、１６ビットの
周辺データバス５６及び周辺アドレスバス５７に接続さ
れた内蔵周辺回路として、クロックパルスジェネレータ
（ＣＰＧとも称する）７０、割り込み制御回路７１、シ
リアルコミュニケーションインタフェースコントローラ
（ＳＣＩ１，ＳＣＩ２）７２、リアルタイムクロック回
路７３及びタイマ７４を有する。それら周辺回路は上記
バスステートコントローラ５を介してＣＰＵ３又はＤＭ
ＡＣ８によってアクセスされる。

【００８０】上記ＤＭＡＣ８は、例えば４個のデータ転
送チャネルを有し、各データ転送チャネル毎に、転送元
アドレスが設定されるソースアドレスレジスタ、転送先
アドレスが設定されるディスティネーションアドレスレ
ジスタ、転送回数を計数するためのトランスファカウン
トレジスタ、及びデータ転送制御態様等が設定されるチ
ャネルコントロールレジスタを有する。上記レジスタに
対するデータ転送制御情報の初期設定はＣＰＵ３等が行
なう。ＤＭＡＣ８の制御部は、マイクロコンピュータ１
の外部からのデータ転送要求ＤＲＥＱ、マイクロコンピ
ュータ内部の周辺回路（タイマ７４など）からのデータ
転送要求ＰＤＲＥＱ、又はＣＰＵからのデータ転送要求
があったとき、チャネルコントロールレジスタのチャネ
ルイネーブルビットなどを参照して、そのデータ転送要
求に応答して起動すべきデータ転送チャネルが動作可能
かを判定する。さらに、データ転送要求が競合する場合
には予め決められている優先順位に従って、起動すべき
一つのデータ転送チャネルを判定する。データ転送要求
に応答すべき一つのデータ転送チャネルを決定すると、
バスステートコントローラ５に対してバス権要求信号Ｂ
ＲＥＱをアサートしてバス権を要求する。バスステート
コントローラ５がバス権承認信号ＢＡＣＫをアサートす
ると、これによってＤＭＡＣ８はバス権を獲得し、ＤＭ
ＡＣ８は、データ転送要求に応答するデータ転送制御を
バスステートコントローラ５を介して行う。バスステー
トコントローラ５は、ＤＭＡＣ８から供給されるアドレ
ス信号のアドレスエリアなどに応じたメモリサイクル数
でバスサイクルを起動する。

【００８１】上記バスステートコントローラ５は、ＣＰ
Ｕ３やＤＭＡＣ８によるアクセス対象とされる回路のア
ドレスエリアに応じて、アクセスデータサイズ、アクセ
スタイム、後述する内部ウェイトステート数及びアイド
ルウェイトステート数を決定し、周辺バスバス５６，５
７、そして外部バス６０，６１に対するバスアクセスを
制御する。さらにバスステートコントローラ５は、キャ
ッシュＴＬＢコントローラ４４及びＤＭＡＣ８からのバ
ス使用要求の競合を調停したりする。バスステートコン
トローラ５はデータバッファ５８を有する。データバッ
ファ５８は、内部バス５０，５１、周辺バス５６，５
７、外部バス６０，６１に接続される回路の動作速度の
差を吸収するために転送データを一時的にラッチする。
さらに、ＤＭＡＣ８によるデータ転送制御では、ＤＭＡ
Ｃ８はデータバッファ５８にラッチされたデータを採り
込まず、データバッファ５８から転送先にデータを転送
し、ＤＭＡＣ８とデータバッファ５８との間の無駄なデ
ータ転送を省くようにデータ転送を行なう。

【００８２】上記ＣＰＵ３は、命令をフェッチするとき
３２ビットの命令アドレスバス３０に命令アドレスを出
力し、命令データバス３１に出力された命令をフェッチ
する。また、ＣＰＵ３は、３２ビットのデータアドレス
バス３２にデータアドレスを出力し、３２ビットのデー
タバス３３を介してデータのリード（ロード）を行い、
３２ビットのデータバス３４を介してデータのライト
（ストア）を行う。上記命令アドレス及びデータアドレ
スは論理アドレスである。

【００８３】上記ＦＰＵ２は、特に制限されないが、デ
ータキャッシュメモリ４２などをアクセスするためのメ
モリアドレシング能力を備えていない。ＣＰＵ３がＦＰ
Ｕ２に代わってデータをアクセスするためのアドレシン
グ動作を行う。これは、ＦＰＵ２のメモリアドレシング
回路の必要性を取り除いてチップ面積を節約するためで
ある。ＦＰＵ２へのデータのロードは３２ビットのデー
タバス３３と３２ビットのデータバス３５を介して行
い、ＦＰＵ２からのデータのストアは６４ビットのデー
タバス３６を介して行う。ＦＰＵ２からＣＰＵ３へのデ
ータ転送は上記６４ビットデータバス３６の下位３２ビ
ットを用いて行われる。

【００８４】ＣＰＵ３はＦＰＵ２のためにデータフェッ
チを行なうだけでなく、ＦＰＵ２のための浮動小数点命
令を含む全ての命令をフェッチする。ＣＰＵ３がフェッ
チした浮動小数点命令は３２ビットのデータバス３４を
介してＣＰＵ３からＦＰＵ２に与えられる。

【００８５】マイクロコンピュータ１は、特に制限され
ないが、３２ビットの仮想アドレスで規定される仮想ア
ドレス空間と２９ビットの物理アドレスで規定される物
理アドレス空間を扱う。仮想アドレスを物理アドレスに
変換するためのアドレス変換情報は仮想ページ番号とそ
れに対応される物理ページ番号を含んでいる。アドレス
変換テーブルはマイクロコンピュータ１の図示を省略す
る外部メモリに形成される。図示を省略するアドレス変
換テーブルのアドレス変換情報のうち、最近利用された
ものが上記命令ＴＬＢ４０とユニファイドＴＬＢ４１に
格納されることになる。その制御は、例えばマイクロコ
ンピュータ１のオペレーティングシステムが行う。

【００８６】上記データ用のユニファイドＴＬＢ４１は
データ及び命令のアドレス変換情報を最大６４エントリ
格納する。このユニファイドＴＬＢ４１は、データフェ
ッチのためにＣＰＵ３がデータアドレスバス３２に出力
する仮想アドレスの仮想ページ番号に応ずる物理ページ
番号をアドレス変換情報から連想検索して、その仮想ア
ドレスを物理アドレスに変換する。

【００８７】上記命令用の命令ＴＬＢ４０は命令専用の
アドレス変換情報を最大４エントリ格納する。特に命令
ＴＬＢ４０が保有するエントリは、ユニファイドＴＬＢ
４１が保有する命令アドレスのアドレス変換情報の一部
とされる。すなわち、連想検索により命令ＴＬＢ４０に
目的とするアドレス変換情報がないことが分かると、そ
のアドレス変換情報はユニファイドＴＬＢ４１から命令
ＴＬＢ４０へ供給される。この命令ＴＬＢ４０は、命令
フェッチのためにＣＰＵ３が命令アドレスバス３０に出
力する仮想アドレスの仮想ページ番号に応ずる物理ペー
ジ番号をアドレス変換情報から連想検索する。検索の結
果、目的とするアドレス変換情報がある場合（ＴＬＢヒ
ット）、そのアドレス変換情報を用いて、当該仮想アド
レスを物理アドレスに変換する。上記検索の結果、目的
とするアドレス変換情報がない場合（ＴＬＢミス）、上
記ユニファイドＴＬＢ４１から目的とするアドレス変換
情報を得るための動作をキャッシュＴＬＢコントローラ
４４が制御する。

【００８８】上記データキャッシュメモリ４３は、デー
タフェッチに際してユニファイドＴＬＢ４１で変換され
た物理アドレスを受け取り、これに基づいてキャッシュ
エントリの連想検索を行う。このデータキャッシュメモ
リ４３には、図１に示されるＳＲＡＭ１００が適用され
る。このＳＲＡＭ１００におけるセンスアンプ１１１の
出力端子が、データバス３３や３５に結合される。検索
結果がリードヒットであれば、ヒットに係るキャッシュ
ラインからその物理アドレスに応ずるデータがデータバ
ス３３又は３５に出力される。検索結果がリードミスで
あれば、ミスに係るデータを含む１キャッシュライン分
のデータがバスステートコントローラ５を介して図示を
省略する外部メモリから読み込まれて、キャッシュフィ
ルが行われる。これによってキャッシュミスに係るデー
タが上記バス３３又は３５に読出される。検索結果がラ
イトヒットした場合、キャッシュ動作モードがコピーバ
ックモードならばヒットしたエントリにデータを書き込
み、当該エントリのダーティービットをセットする。セ
ット状態のダーティービットにより外部メモリのデータ
との不整合状態が分かり、上記キャッシュフィル動作で
当該ダーティーなキャッシュエントリがキャッシュメモ
リから追い出されるとき、外部メモリへの書き戻しが行
われる。ライトスルーモードではヒットしたエントリに
データを書き込むと共に外部メモリへのデータの書込み
も併せて行われる。検索結果がライトミスである場合、
コピーバックモードならキャッシュフィルを行うと共に
ダーティービットをセットしてタグアドレスを更新し、
フィルを行ったキャッシュラインにデータを書き込む。
ライトスルーモードの場合には外部メモリに対してのみ
書込みを行う。

【００８９】上記命令キャッシュメモリ４２は、命令フ
ェッチに際して命令ＴＬＢ４０で変換された物理アドレ
スを受け取り、これに基づいてキャッシュエントリの連
想検索を行う。この命令キャッシュメモリ４２には、図
１に示されるＳＲＡＭ１００が適用され、このＳＲＡＭ
１００におけるセンスアンプ１１１の出力端子が命令デ
ータバス３１に結合されている。検索結果がリードヒッ
トであれば、ヒットに係るキャッシュラインからその物
理アドレスに応ずる命令が命令データバス３１に出力さ
れる。検索結果がリードミスであれば、ミスに係る命令
を含む１キャッシュライン分のデータがバスステートコ
ントローラ５を介して図示を省略する外部メモリから読
み込まれて、キャッシュフィルが行われる。これによっ
てミスに係る命令が命令データバス３１を介してＣＰＵ
３に与えられる。

【００９０】上記命令ＴＬＢ４０、ユニファイドＴＬＢ
４１及びキャッシュＴＬＢコントローラ４４はメモリマ
ネージメントユニットを構成する。このメモリマネージ
メントユニットは、特権モード及びユーザモードのそれ
ぞれにおいて、仮想アドレス空間へのアクセス権を設定
して、記憶保護を行うことができる。例えばアドレス変
換情報は仮想アドレスページ番号毎に保護キーデータを
有する。保護キーデータはページのアクセス権をコード
で表した２ビットのデータであり、特権モードでのみ読
出し可能、特権モードで読出し及び書込み可能、特権及
びユーザモードの双方で読み出しのみ可能、そして、特
権モード及びユーザモードの双方で読出し及び書込み可
能の何れかのアクセス権が設定可能にされる。実際のア
クセスタイプが上記保護キーデータで設定されたアクセ
ス権に違反する場合には、ＴＬＢ保護違反例外が発生さ
れる。ＴＬＢ保護違反例外が発生された場合、例えば、
その保護違反を例外処理にて解決した後、例外処理から
の復帰命令を実行して、中断された通常処理命令を再実
行することになる。

【００９１】上記した例によれば、以下の作用効果を得
ることができる。

【００９２】（１）命令キャッシュメモリ４２やデータ
キャッシュメモリ４３として、図１及び図２に示される
ＳＲＡＭ１００が適用されており、このＳＲＡＭ１００
は、上述した通り、センスアンプ１１１において、ナン
ドゲートＮＡＮＤ６，ＮＡＮＤ７に相当するものを有し
ていないので高速動作が可能であり、そのため、マイク
ロコンピュータ１３１の動作クロック周波数を上げるこ
とが容易になる。それにより、命令やデータをＣＰＵ３
に高速に取り込むことができるので、データ処理の高速
化を図ることができる。

【００９３】（２）ＳＲＡＭ１００に含まれるセンスア
ンプ１１１の構成トランジスタの数が比較的少ないた
め、そこでの消費電力が少ない。このことは、マイクロ
コンピュータ１３１の消費電力の低減を図る上で有利と
なる。

【００９４】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００９５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
ＭやＳＲＡＭに適用した場合について説明したが、それ
に限定されるものではなく、強誘電体メモリやフラッシ
ュメモリなどの各種半導体記憶装置に広く適用すること
ができる。

【００９６】本発明は、少なくともメモリセルアレイを
含むことを条件に適用することができる。

【００９７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９８】すなわち、センスアンプ制御回路は、読み
出しサイクルの当初一定の期間のみ、センスアンプの動
作を止め、他の期間は上記センスアンプを動作させるよ
うにセンスアンプを制御し、また、センスアンプリセッ
ト制御回路は、読み出しサイクルの開始からワード線が
選択されるまでの間にセンスアンプのリセットが完了す
るようリセット回路を制御し、センスアンプは、メモリ
セルアレイからセンスノードに伝達されたデータをセン
スするとともに、それを次の読み出しサイクルの当初に
おいてリセットされまでの期間保持する。それにより、
センスアンプを読み出し信号増幅動作終了後も動作状態
のままとし出力ラッチとして機能させる場合の動作制御
の適正化を達成することができる。また、そのようにセ
ンスアンプが出力ラッチとして機能されることから、セ
ンスされたデータを後段回路で一定期間保持するための
レジスタを設ける必要が無く、その分、回路の簡素化が
図れ、消費電力の低減を図ることができる。

【００９９】また、センスアンプが動作している期間に
センスノードとメモリセルアレイを分離するためのスイ
ッチ回路と、このスイッチ回路の動作を制御するための
スイッチ制御回路とを設けることにより、センスノード
対の負荷低減により充放電時間を短縮化して半導体記憶
装置のさらなる高速化を図ることができる。

【０１００】高速動作可能な上記半導体記憶装置をキャ
ッシュメモリとしてデータ処理装置に適用することによ
り、データ処理装置の動作クロック周波数を上げること
が容易になる。それにより、命令やデータをＣＰＵに高
速に取り込むことができるので、データ処理の高速化を
図ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一例であるＳＲ
ＡＭの構成例ブロック図である。

【図２】上記ＳＲＡＭにおける主要部の詳細な構成例回
路図である。

【図３】上記ＳＲＡＭにおける主要部の動作タイミング
図である。

【図４】上記ＳＲＡＭの比較対象とされる回路の構成例
回路図である。

【図５】図４に示される回路の動作タイミング図であ
る。

【図６】上記ＳＲＡＭにおける主要部の別の構成例回路
図である。

【図７】本発明に係る半導体記憶装置の一例であるＤＲ
ＡＭの構成例ブロック図である。

【図８】上記ＤＲＡＭにおける主要部の詳細な構成例回
路図である。

【図９】上記ＤＲＡＭにおける主要部の動作タイミング
図である。

【図１０】上記ＳＲＡＭを適用したマイクロコンピュー
タの全体的な構成例ブロック図である。

【符号の説明】

３ＣＰＵ４アドレス変換・キャッシュユニット４２命令キャッシュメモリ４３データキャッシュメモリ１０１デコーダ制御回路１０２アドレスデコーダ１０３，７０３プリチャージ制御回路１０４Ｙスイッチ制御回路１０５センスアンプリセット回路１０６，７０６センスアンプ制御回路１０７，７０７メモリセルアレイ１０８，７０８プリチャージ回路１０９，７０９Ｙスイッチ回路１１０センスアンプリセット回路１１１，７１１センスアンプ

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、それに交差するよう
に配置された複数のビット線と、上記ワード線と上記ビ
ット線とに結合された複数のメモリセルとを有し、入力
されたクロック信号に応答して起動される読み出しサイ
クルで上記ワード線が選択されることにより、それに対
応する上記メモリセルからのデータ読み出しを可能とす
る半導体記憶装置において、上記メモリセルアレイからセンスノードに伝達されたデ
ータをセンスするとともに、センスしたデータを保持可
能なセンスアンプと、上記読み出しサイクルの当初一定期間のみ、上記センス
アンプの動作を止め、他の期間は上記センスアンプを動
作させるように上記センスアンプを制御するためのセン
スアンプ制御回路と、上記センスアンプのセンスノードを所定の電位にするこ
とで上記センスアンプをリセット可能なセンスアンプリ
セット回路と、上記読み出しサイクルの開始から上記ワード線が選択さ
れるまでの間に上記センスアンプのリセットを完了する
よう上記センスアンプリセット回路を制御するセンスア
ンプリセット制御回路と、を含むことを特徴とする半導体記憶装置。
【請求項２】複数のワード線と、それに交差するよう
に配置された複数のビット線と、上記ワード線と上記ビ
ット線とに結合された複数のメモリセルとを有し、入力
されたクロック信号に応答して起動される読み出しサイ
クルで上記ワード線が選択されることにより、それに対
応する上記メモリセルからのデータ読み出しを可能とす
る半導体記憶装置において、二つのインバータがループ状に結合されて成る保持手段
を含み、上記メモリセルからセンスノードに伝達された
データをセンスするとともに、センスしたデータを保持
可能なセンスアンプと、上記読み出しサイクルの当初一定期間のみ、上記センス
アンプの動作を止め、他の期間は上記センスアンプを動
作させるように上記センスアンプを制御するためのセン
スアンプ制御回路と、上記センスアンプのセンスノードを所定の電位にするこ
とで上記センスアンプをリセット可能なセンスアンプリ
セット回路と、上記読み出しサイクルの開始から上記ワード線が選択さ
れるまでの間に上記センスアンプのリセットを完了する
よう上記センスアンプリセット回路を制御するセンスア
ンプリセット制御回路と、を含むことを特徴とする半導体記憶装置。
【請求項３】上記センスアンプが動作している期間に
上記センスノードと上記メモリセルアレイを分離するた
めのスイッチ回路と、上記スイッチ回路の動作を制御するためのスイッチ制御
回路とを含み、上記メモリセルがスタティック型メモリセルとされる請
求項１又は２記載の半導体記憶装置。
【請求項４】所定の演算処理を行うための中央処理装
置と、上記中央処理装置に取り込まれる命令又はデータをキャ
ッシュするためのキャッシュメモリとを含んで、一つの
半導体基板に形成されたデータ処理装置において、上記
キャッシュメモリは、請求項３記載の半導体記憶装置で
あることを特徴とするデータ処理装置。
【請求項５】上記中央処理装置に命令又はデータを伝
達するためのバスを有し、上記キャッシュメモリに含ま
れるセンスアンプの出力端子が、上記バスに結合されて
成る請求項４記載のデータ処理装置。