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JP4907838B2 - 窪み付きゲート構造を有するメモリデバイス - Google Patents

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Description

本発明は、ＤＲＡＭ（dynamic random access memory）セルに関し、詳細には、それを形成するための新規なプロセスに関する。
ＤＲＡＭは、典型的には、アクセスデバイス、例えば、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）に結合された電荷蓄積コンデンサ（または、セルコンデンサ）を備えている。このＭＯＳＦＥＴは、当該コンデンサに電荷を供給したり、当該コンデンサから電荷を除去したりする機能を有するから、蓄積された電荷によって定義された論理状態に影響を及ぼす。当該コンデンサに蓄積された電荷の量は、電極（または、蓄積ノード）の面積と、電極間の間隔と、によって決定される。ＤＲＡＭの動作条件、例えば、動作電圧と、漏れ速度と、リフレッシュ速度とにより、一定の最小電荷がコンデンサに蓄積されることが、一般に、規定されることになる。
メモリ容量が益々増加していることから、記憶セルをさらに多く詰め込まなければならないが、これら記憶セルにそれぞれ必要なキャパシタンスは、維持されることになる。これは、仮に次世代の拡張されたメモリアレイデバイスの製造を成功させる場合には、ＤＲＡＭ製造技術に対する要求が厳しくなる、ということである。最近、セルコンデンサの充填密度を高め、及び／又は、同時にトランジスタサイズを縮小する試みがなされているが、限られた成果しか得られていない。例えば、１つのアプローチは、基板上に形成されたトランジスタゲート電極と、ソース／ドレイン領域との長さを短くして、集積密度を高めることである。残念ながら、閾値電圧の低下、および／または、いわゆるショートチャネル効果（short channel effect）、例えば、パンチスルー現象（punch through）が現れる可能性が高い。周知のスケーリング方法が、上記の不都合な点を改善するのに効果的である。しかし、このアプローチによれば、基板密度は増大するが、供給電圧を低下させる必要があり、このため、電気ノイズに関するマージンが減少し、閾値電圧が変動することになる。
したがって、ＩＣ（integrated circuit）の集積度が向上し、しかもショートチャネル効果を防止することができるＭＯＳ半導体デバイスを形成する方法に対するニーズがある。
本発明は、メモリデバイス、例えば、窪み付きゲート構造（recessed gate structure）を有するＤＲＡＭアクセストランジスタを形成する方法を提供する。半導体基板上に、まず、絶縁用のフィールド酸化物領域が形成され、ついで、トランジスタグループが窒化シリコン層にパターン形成され、エッチングされる。そして、隣接し隆起した窒化シリコン構造に関し、その後にデポジットされたポリシリコンであって、ゲート構造形成のためのポリシリコンを研磨するため、トランジスタトレンチに隣接するフィールド酸化物領域に窪みが設けられる。
本発明の上記およびその他の利点は、本発明の例示的な実施形態の詳細な説明および添付の図面からより明らかとなるであろう。
以下、本発明の特定の例示的な実施形態を詳細に説明する。これら実施形態については、当業者が本発明を実施できる程度に詳細に説明するが、当然、他の実施形態を利用することができ、構造的、論理的、および電気的な変更を行うことができる。
以下の説明で使用する「ウェハ」または「基板」という用語には、露出した半導体表面を有する任意の半導体ベースの構造を含めることができる。ウェハおよび構造には、ＳＯＩ（silicon-on insulator）と、ＳＯＳ（silicon-on sapphire）と、ドープド半導体及びアンドープド半導体と、ベース半導体基礎により支持されたシリコンのエピタキシャル層と、その他の半導体構造とが含まれることは、当然のことである。この半導体はシリコンベースである必要はない。この半導体は、シリコンゲルマニウムか、ゲルマニウムか、又はガリウム砒素とすることができる。
各図面を説明する。各図において、同様の要素は同様の番号を付してあり、図１〜図２２は、本発明の例示的な実施形態に従って形成されたアクセストランジスタを有するＤＲＡＭメモリデバイス１００（図２２）の形成方法を示す。図１の半導体基板１０上には、薄い熱成長酸化物層１２が、慣用の半導体処理技法に従って、約５０Åから約２００Åの厚さに形成されている。次に、基板１０および酸化物層１２の上に、絶縁層１４、例えば、約１００Åから約１０００Åの窒化シリコン（Ｓｉ3Ｎ4）層１４（図１）が、デポジットされる。窒化シリコン層１４は、周知のポジションプロセス、例えば、とりわけ、ＣＶＤ（chemical vapor deposition）によるスパッタリングや、電子サイクロトロン共鳴プラズマ強化ＣＶＤによる低温デポジションにより、形成することができる。以下、絶縁層１４を「窒化シリコン層１４」というが、この絶縁層１４は例えば酸化シリコンその他の絶縁材料で形成することもできることから、当然、本発明は、窒化シリコンを使用することに限定されるものではない。
次に、窒化シリコン層１４が、窒化シリコン層１４上に約１０００Åから約１００００Åの厚さに形成されたフォトレジスト層１５（図２）を使用して、パターン形成される。フォトレジスト層１５はマスク（図示せず）を用いてパターン形成されるが、窒化シリコン層１４は、パターン形成されたフォトレジストを介して、異方エッチングされ、これにより、幅Ｗが約１０００Åから約２０００Åの複数の窒化シリコン列１８と、ＳＴＩ（shallow trenches for isolation）２０とが得られる。これを図３に示す。ＳＴＩ２０を得るため、窒化シリコン層１４と、酸化物層１２と、基板１０とを、全て、深さ約１０００Åから約１００００Åまで、好ましくは、約５０００Åまで、エッチングする。ＳＴＩ２０を形成した後、フォトレジスト層１５が、例えば酸素プラズマのような慣用の技法によるか、あるいはＵＶ照射で基板１０を照射してフォトレジストを劣化させることによって、除去され、図４の構造が得られる。
ＳＴＩ２０が形成された（図３〜図４）後、図５に示すように、これらトレンチに、絶縁誘電体２１が充填される。トレンチ２０を充填するため、絶縁に適した任意の誘電体を採用することができる。例示的な実施形態においては、トレンチ２０は、ＨＤＰ（high density plasma）酸化物、すなわち、狭いトレンチを効率的に充填する高い能力を有する材料で、充填されている。あるいはまた、トレンチ２０を絶縁誘電体２１で充填する前に、トレンチ底部の隅部を滑らかにし、しかもトレンチ充填用の誘電体における応力を減少させるため、例えば酸化物または窒化シリコンの絶縁層（図示せず）を、これらトレンチの側壁に形成することもできる。
図６を説明する。窒化シリコン列１８に対して、パターン形成しエッチングして、領域Ａを、絶縁誘電体２１およびトランジスタトレンチ２２に隣接して、形成する。トランジスタトレンチ２２を得るため、窒化シリコン層１４と、酸化物層１２と、基板１０とを、全て、リアクティブイオンエッチングにより、例えば深さ約１０００Åから約１００００Åまでエッチングする。トランジスタトレンチ２２には、次に詳細に説明するように、後で、ＤＲＡＭメモリデバイス１００（図２２）のゲート構造が形成されることになる。トランジスタトレンチ２２を形成するため、基板１０を、約５００Åから約５０００Åの深さλ（図６）まで、エッチングする。
トランジスタトレンチ２２（図６）を形成し、領域Ａ（図６）を形成した後、窪み構造２４を、絶縁領域Ｂに隣接して得るため、絶縁誘電体２１を、図７に示すように、選択性エッチング液を用いて部分的にエッチングする。例えばプラズマエッチングのような方向性エッチングプロセスにより、絶縁誘電体２１を、約５００Åから約３０００Åの深さδ（図７）まで、エッチングする。次に説明するように、その後にデポジットされたポリシリコンであって、窒化シリコン層１４からの残留窒化シリコンに関するポリシリコンを、化学機械的に研磨することができるようにするため、絶縁誘電体２１に窪みが設けられる。本発明をより良く理解するため、窪み構造２４（図７）と、絶縁領域Ｂ（図７）との断面図を、トランジスタトレンチ２２に関連させて、図８および図９に示す。
図１０を説明する。図１０は、図７の１０−１０′線断面図であって、領域Ａとトランジスタトレンチ２２とを示す。この時点においては、トランジスタゲート構造を形成する処理ステップは、慣用の半導体処理技法に従って進行する。であるから、薄いゲート酸化物層２９が、まず、図１１に示すように、トランジスタトレンチ２２の側壁および底部に形成される。薄いゲート酸化物層２９を、酸素雰囲気中で、約６００℃から約１０００℃の間の温度で、約３０Åから約１００Åの厚さまで、熱成長させることができる。
ついで、ポリシリコン層３０（図１２）が、領域Ａ、Ｂ上にともに形成され、同様に、基板１０のトランジスタトレンチ２２と、窪み構造２４内部に形成される。ポリシリコン層３０は、ＬＰＣＶＤプロシージャにより、約３００℃から約７００℃の温度で、薄いゲート酸化物層２９上にデポジットさせることができる。ポリシリコン層３０をデポジットした後、ポリシリコン層３０を、図１３に示すように、領域Ａの窒化シリコン層１４面かその近傍まで平坦化して、ポリシリコンゲート層３２を形成する。平坦化するため、ＣＭＰ（chemical mechanical polishing）を使用することができるが、必要なら、他の適切な方法も使用することができる。ポリシリコンのＣＭＰが、窒化物層１４上でどのようにして停止するかをより良く理解するには、図１４〜図１５を参照されたい。図１４〜図１５は、図７の１４−１４′線断面図と、１５−１５′線断面図であるが、導電層３０をデポジットし研磨した後の図である。
図１６を説明する。図１６は、図１３の構造において、ポリシリコンゲート層３２と薄いゲート酸化物層２９の一部とを、約１００Åから約５００Åだけ、エッチングした後の図である。図１６に示したように、窪み領域３４とポリシリコンゲート３３とを得るため、ポリシリコンゲート層３２と、薄いゲート酸化物層２９の一部とが、選択的に、領域Ａの窒化シリコン１４まで、エッチングされる。
本発明の例示的な実施形態においては、次に、ポリシリコンゲート３３上に、誘電体層３５（図１７）が形成され、図１６の窪み領域３４が完全に充填される。誘電体層３５は、例えば酸化物材料を含むことができ、例えば慣用の堆積方法と、その後のＣＭＰによる研磨で形成することができる。
あるいはまた、シリサイド（図示せず）を形成することができる金属層を、約２００Åから約５００Åの厚さまで、ポリシリコンゲート３３上にデポジットさせることもできる。デポジットするため、ＲＦまたはＤＣによるスパッタリングを利用することができるが、ＣＶＤのような他の同様の方法も使用することができる。シリサイドを形成することができる金属をデポジットした後、ポリシリコンゲート３３と直接接触する金属が、そのシリサイドに転化するようにするため、基板１０に、典型的には、約１０から６０秒間、窒素雰囲気中で、約６００℃から約８５０℃で、ＲＴＡ（rapid thermal anneal）を行う。図１８に示すように、シリサイド領域３７は、ポリシリコンゲート３３上に導電領域を形成する。好ましくは、この難熔性を有する金属は、シリサイドのように、低抵抗で、抵抗率が小さい。しかし、この難熔性の金属シリサイドには、チタン、コバルト、タングステン、タンタル、モリブデン、および白金を含む任意の難熔性金属を備えることができるが、この任意の難熔性金属に含まれるものはこれらに限定されるものではない。
選択性エッチング液を用いて任意の未反応金属を除去した後、領域Ａの窒化物部分を、例えばエッチングによって除去し（図１９）、ＤＲＡＭメモリデバイス１００のゲートスタック９０（図２０）の形成を完了する。ゲートスタック９０を完成させるための次の処理ステップにおいては、ポリシリコンゲート３３上に形成されたシリサイド領域３７を参照し例示するが、本発明はこの実施形態に限定されるものではないことは当然のことであり、他の実施形態、例えば、誘電材料３５（図１７）のような誘電材料を含むゲートスタックであって、ポリシリコンゲート上に形成されたゲートスタックを形成する実施形態も、企図されていることは当然のことである。いずれにしろ、キャップ材料を基板１０上にデポジットし、基板上を平坦化し、これにより、キャップ領域６０（図２０）をシリサイド領域３７上に形成する。このキャップ材料は、窒化シリコンまたは酸化シリコンのようなシリコン誘電体で形成することができるが、ＴＥＯＳまたはカーバイドも使用することができる。
この時点で、ゲート酸化物層２９と、ポリシリコンゲート３３と、シリサイド領域３７と、窒化物キャップ６０とをそれぞれ有する窪みを有するゲートスタック９０（図２０）が形成される。次に、ゲートスタックで画定される隣接するトランジスタのソース領域９２（図２１）とドレイン領域９４（図２１）のドーパント注入から、ゲート構造をマスクする必要がある慣用の注入プロセスで、窪みを有するゲートスタック９０を使用することができる。
フロープロセスにおける次のステップは、図２１に示した窒化物スペーサ９５ａ、９５ｂの形成である。次に、導体および／またはコンデンサ用の接触開口を、例えばＢＰＳＧのような酸化物層９３を貫いて、半導体基板１０内に形成するための慣用の処理ステップを、窒化物スペーサ９５ａ、９５ｂで保護された窪みを有するゲートスタック９０に対して、施すことができる。そこで、慣用の処理ステップは、導体９６およびコンデンサ９７を形成するため実施することができ、同様に、ＤＲＡＭメモリデバイス１００のような半導体デバイスを製造するのに必要な他の相互接続構造を形成するために実施することができる。これら全てを図２２に示す。
本発明の実施形態に従って形成された窪みを有するゲートスタック９０（図２０〜２２）は、図２３に示すように、メモリ回路４４８、例えばＤＲＡＭメモリデバイス１００を含むプロセッサベースのシステム４００中のような任意のＩＣ構造で使用することができる。コンピュータシステムのようなプロセッサシステムは、一般に、ＣＰＵ（central processing unit）４４４、例えば、マイクロプロセッサ、デジタル信号プロセッサその他のプログラマブルデジタルロジックデバイスであって、バス４５２を介してＩ／Ｏ（input/output）デバイス４４６と通信するもの、を備えている。メモリ４４８はバス４５２を介してシステムと通信する。
上記の説明および図面は、本発明の特徴および利点を達成する例示的な実施形態の例示に過ぎない。本発明の精神および範囲から逸脱しない限り、特定のプロセス条件および構造に対して修正および置換を行うことができる。したがって、本発明は、上記の説明および図面によって限定されず、ただ、特許請求の範囲によってのみ限定されるものである。
本発明の方法に従ってＤＲＡＭアクセストランジスタがその上に形成される半導体デバイスの一部の３次元図を示す図である。 図１のデバイスの、図１に示す処理ステップに続く処理ステップの３次元図である。 図１のデバイスの、図２に示す処理ステップに続く処理ステップの３次元図である。 図１のデバイスの、図３に示す処理ステップに続く処理ステップの３次元図である。 図１のデバイスの、図４に示す処理ステップに続く処理ステップの３次元図である。 図１のデバイスの、図５に示す処理ステップに続く処理ステップの３次元図である。 図１のデバイスの、図６に示す処理ステップに続く処理ステップの３次元図である。 図７のデバイスの８−８′線断面図である。 図７のデバイスの９−９′線断面図である。 図７のデバイスの１０−１０′線断面図である。 図１０のデバイスの、図１０に示す処理ステップに続く処理ステップの断面図である。 図１０のデバイスの、図１１に示す処理ステップに続く処理ステップの断面図である。 図１０のデバイスの、図１２に示す処理ステップに続く処理ステップの断面図である。 図７のデバイスの、図１２に示す処理ステップに続く処理ステップの１４−１４′線断面図である。 図７のデバイスの、図１２に示す処理ステップに続く処理ステップの１５−１５′線断面図である。 図１０のデバイスの、図１３に示す処理ステップに続く処理ステップの断面図である。 図１０のデバイスの、図１６に示す処理ステップに続く、本発明の第１実施形態による処理ステップの断面図である。 図１０のデバイスの、図１６に示す処理ステップに続く、本発明の第２実施形態による処理ステップの断面図である。 図１８のデバイスの、図１８に示す処理ステップに続く処理ステップの断面図である。 図１８のデバイスの、図１９に示す処理ステップに続く処理ステップの断面図である。 図１８のデバイスの、図２０に示す処理ステップに続く処理ステップの断面図である。 図１８のデバイスの、図２１に示す処理ステップに続く処理ステップの断面図である。 本発明の方法に従って形成されたＤＲＡＭアクセストランジスタを有するコンピュータシステムの図である。

Claims (5)

  1. 半導体基板の約１０００Åから２０００Åの幅を有するトレンチに形成されたＭＯＳ半導体デバイスのゲート構造において、
    前記トレンチの側壁および底部に形成された厚さが約３０Åから約１００Åを有するゲート酸化物層と、
    前記ゲート酸化物層の上に重ねて設けられ、所定幅のまま少なくとも一部分を前記半導体基板の表面上にも位置させるとともに、前記表面上の側壁が前記ゲート酸化物層で覆われたポリシリコンゲートと、
    前記ポリシリコンゲートの上部に重ねて設けた誘電体層と、
    前記表面上の前記ゲート酸化物層の上のスペーサと
    を有することを特徴とするＭＯＳ半導体デバイスのゲート構造。
  2. 半導体基板のトレンチに形成されたゲート構造であって、前記トレンチの側壁および底部に形成されたゲート酸化物層と、
    前記ゲート酸化物層の上に重ねて設けられ、所定幅のまま少なくとも一部分を前記半導体基板の表面上にも位置させるとともに、前記表面上の側壁が前記ゲート酸化物層で覆われたポリシリコンゲートと、
    前記ポリシリコンゲートの上に重ねて設けた誘電体層と、
    前記表面上の前記ゲート酸化物層の上の窒化物スペーサと
    を有するゲート構造と、
    前記ゲート構造の両側に位置するソース領域およびドレイン領域であって、前記ゲート構造から、少なくとも前記スペーサの厚さだけ間隔を置いて配置されたソース領域およびドレイン領域と、
    前記半導体基板の前記表面上に位置させたコンデンサと
    を備えたことを特徴とするＤＲＡＭセル。
  3. 請求項２において、前記半導体基板のトレンチは、約１０００Åから約２０００Åの幅を有することを特徴とするＤＲＡＭセル。
  4. 請求項２において、前記ゲート酸化物層は、厚さ約３０Åから約１００Åを有することを特徴とするＤＲＡＭセル。
  5. 請求項２において、前記ゲート構造は、前記ポリシリコンゲート上に形成されたシリサイド領域を更に有することを特徴とするＤＲＡＭセル。
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