JP2004530300A5

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Publication number: JP2004530300A5
Application number: JP2002586384A
Authority: JP
Filing date: 2002-04-26
Publication date: 2006-01-05
Anticipated expiration: 2022-04-26

Claims

半導体デバイス用のゲート構造を形成する方法において、
半導体基板上に絶縁層を形成するステップと、
前記半導体基板内に、前記絶縁層を通じて延在させた第１組のトレンチを画定するステップと、
前記第１組のトレンチを絶縁材料で充填して絶縁トレンチを形成するステップと、
前記半導体基板内に、前記第１組のトレンチと直交する方向に前記絶縁層を通じて延在させた第２組のトレンチを画定するステップと、
前記絶縁トレンチの領域をエッチングして、窪み付き絶縁トレンチを、前記第２組のトレンチに隣接して形成するステップと、
前記第２組のトレンチ内にゲート酸化物を形成するステップと、
前記ゲート酸化物上および前記窪み付き絶縁トレンチに導電層を形成するステップと、
前記窪み付き絶縁トレンチに関する前記導電層を研磨して導電性ゲートを形成するステップと
を備えたことを特徴とする方法。
請求項１において、前記導電性ゲート上に保護層を形成するステップをさらに備えたことを特徴とする方法。
請求項１において、酸化物層を、前記半導体基板と前記絶縁層との間に形成するステップをさらに備えたことを特徴とする方法。
請求項１において、前記第１組のトレンチは、約１０００Åから約１００００Åの深さまでエッチングされることを特徴とする方法。
請求項１において、前記第２組のトレンチは、約１０００Åから約１００００Åの深さまでエッチングされることを特徴とする方法。
請求項１において、前記第２組のトレンチは、前記半導体基板を約５００Åから約５０００Åの深さまでエッチングして形成されることを特徴とする方法。
請求項１において、前記絶縁トレンチの領域をエッチングする工程は、前記絶縁材料をプラズマエッチングするステップを含むことを特徴とする方法。
請求項７において、前記絶縁材料は、約５００Åから約３０００Åまでエッチングされることを特徴とする方法。
請求項１において、前記導電層は、ポリシリコンで形成されることを特徴とする方法。
請求項１において、前記導電層は、デポジションによって形成されることを特徴とする方法。
請求項１において、前記導電性ゲートをエッチングして窪み付き導電性ゲートを形成するステップをさらに備えたことを特徴とする方法。
請求項１１において、前記導電性ゲートは、約１００Åから約３００Åまでエッチングされることを特徴とする方法。
請求項１２において、前記窪み付き導電性ゲート上に誘電体層を形成するステップをさらに備えたことを特徴とする方法。
請求項１２において、前記窪み付き導電性ゲート上にシリサイド層を形成するステップをさらに備えたことを特徴とする方法。
請求項１において、前記絶縁層は、窒化シリコンおよび酸化シリコンからなるグループから選択された材料から形成されることを特徴とする方法。
請求項１において、前記ゲート構造の側壁に絶縁スペーサを形成するステップをさらに備えたことを特徴とする方法。
請求項１において、前記絶縁材料は、酸化物材料を含むことを特徴とする方法。
メモリセルを形成する方法であって、シリコン基板上に絶縁層を設けるステップと、前記シリコン基板内に作成されたゲート構造と、前記ゲート構造に隣接して配設された前記シリコン基板中のソース／ドレイン領域と、前記ソース／ドレイン領域上に形成されたコンデンサとを含むトランジスタを形成するステップとを備え、前記ゲート構造を形成するステップは、
絶縁材料で充填された絶縁トレンチであって、前記絶縁層を貫通し前記シリコン基板内に延在させた少なくとも１つの絶縁トレンチを形成するステップと、
前記絶縁層を貫通し前記シリコン基板内に、前記絶縁トレンチと直交する方向に延在させた少なくとも１つのトランジスタトレンチを画定するステップと、
前記絶縁トレンチの領域をエッチングして、少なくとも１つの窪み付き絶縁トレンチを、前記トランジスタトレンチに隣接して形成するステップと、
前記トランジスタトレンチにゲート酸化物層を形成するステップと、
前記ゲート酸化物層上および前記窪み付き絶縁トレンチ上に導電層を形成するステップと、
前記窪み付き絶縁トレンチに関する前記導電層を研磨して導電性ゲートを形成するステップと、
前記導電性ゲート上に保護層を形成するステップと
をさらに備えたことを特徴とする方法。
請求項１８において、前記絶縁トレンチは、約１０００Åから約１００００Åの深さまでエッチングされることを特徴とする方法。
請求項１８において、前記トランジスタトレンチは、約１０００Åから約１００００Åの深さまでエッチングされることを特徴とする方法。
請求項１８において、前記トランジスタトレンチは、前記シリコン基板を約５００Åから約５０００Åの深さまでエッチングして形成されることを特徴とする方法。
請求項１８において、前記絶縁トレンチの領域をエッチングする工程は、前記絶縁材料をプラズマエッチングするステップを備えたことを特徴とする方法。
請求項２２において、前記絶縁材料は、約５００Åから約３０００Åまでエッチングされることを特徴とする方法。
請求項１８において、前記導電層は、ポリシリコンで形成されることを特徴とする方法。
請求項１８において、前記導電層は、デポジションによって形成されることを特徴とする方法。
請求項１８において、前記導電性ゲートをエッチングして窪み付き導電性ゲートを形成するステップをさらに備えたことを特徴とする方法。
請求項２６において、前記導電性ゲートは、約１００Åから約３００Åまでエッチングされることを特徴とする方法。
請求項２６において、前記窪み付き導電性ゲート上に誘電体層を形成するステップをさらに備えたことを特徴とする方法。
請求項２６において、前記窪み付き導電性ゲート上にシリサイド層を形成するステップをさらに備えたことを特徴とする方法。
請求項１８において、前記絶縁層は、窒化シリコンおよび酸化シリコンからなるグループから選択された材料で形成されることを特徴とする方法。
請求項１８において、前記絶縁材料は、酸化物材料を含むことを特徴とする方法。
請求項１８において、絶縁スペーサを前記ゲート構造の側壁に形成するステップをさらに備えたことを特徴とする方法。
請求項１８において、前記メモリセルは、ＤＲＡＭメモリセルであることを特徴とする方法。
請求項１８において、前記メモリセルは、ＩＣ（integrated circuit）の一部であることを特徴とする方法。
請求項１８において、前記メモリセルは、プロセッサに結合されたメモリ回路の一部であり、前記プロセッサと前記メモリ回路の少なくとも一方は、前記ゲート構造を備えたことを特徴とする方法。
半導体デバイス用のトランジスタ構造を形成する方法において、
半導体基板上の絶縁層に、絶縁材料を有し第１方向に延在させた絶縁領域を形成する工程と、
１組のトレンチを、前記第１方向と直交する第２方向に、前記絶縁層から前記半導体基板内に延在するように形成した工程と、
前記絶縁領域の領域を窪ませ、前記１組のトレンチに隣接する窪みを有する絶縁領域を形成する工程と
を備えたことを特徴とする方法。
請求項３６において、前記１組のトレンチにゲート酸化物を形成する工程と、
前記ゲート酸化物および前記窪みを有する絶縁領域上に導電層を形成する工程と、
前記窪みを有する絶縁領域に関する前記導電層を研磨して導電性ゲートを形成する工程と
をさらに備えたことを特徴とする方法。
請求項３７において、前記導電性ゲートをエッチングして窪み付き導電性ゲートを形成する工程をさらに備えたことを特徴とする方法。
請求項３８において、前記導電性ゲートは、約１００Åから約３００Åまでエッチングされることを特徴とする方法。
請求項３８において、前記窪み付き導電性ゲートは、約１０００Åから約２０００Åの幅に形成されることを特徴とする方法。
請求項３８において、前記窪み付き導電性ゲート上にシリサイド層を形成する工程をさらに備えたことを特徴とする方法。
半導体デバイス用のゲート構造を形成する方法において、
半導体基板上の絶縁層内に、絶縁材料を有し第１方向に延在させた絶縁領域用の浅いトレンチを形成する工程と、
前記半導体基板内に、前記絶縁層から延在させた複数のトレンチを形成する工程であって、前記複数のトレンチが、前記第１方向と直交する第２方向に形成される工程と、
前記浅いトレンチの領域を窪ませ、前記複数のトレンチに隣接する絶縁領域用の窪みを有する浅いトレンチを形成する工程と、
前記複数のトレンチ内にゲート酸化物を形成する工程と、
前記ゲート酸化物および絶縁領域用の前記窪みを有する浅いトレンチ上に導電層を形成する工程と、
絶縁領域用の前記窪みを有する浅いトレンチに関する前記導電層を研磨して導電性ゲートを形成する工程と、
前記導電性ゲートをエッチングして窪み付き導電性ゲートを形成する工程と
を備えたことを特徴とする方法。
請求項４２において、前記窪み付き導電性ゲートは、約１０００Åから約２０００Åの幅に形成されることを特徴とする方法。
約１０００Åから約２０００Åの幅を有する窪みを有するゲート構造において、
厚さが約３０Åから約１００Åを有する酸化物層と、
前記酸化物層の上に重ねて設けたポリシリコン層と、
前記酸化物層の上に重ねて設けた誘電体層と
を有することを特徴とする窪みを有するゲート構造。
基板上に形成され、少なくとも１つの窪みを有するゲート構造であって、酸化物層と、前記酸化物層の上に重ねて設けたポリシリコン層と、前記酸化物層の上に重ねて設けた誘電体層とを有するゲート構造であり、少なくとも一部分を前記基板の表面全体に位置させたゲート構造であり、前記少なくとも一部分が該一部分の側壁にスペーサを有するゲート構造と、
前記基板の前記表面全体に位置させたコンテナコンデンサと
を有することを特徴とするＤＲＡＭセル。
請求項４５において、前記ゲート構造は、約１０００Åから約２０００Åの幅を有することを特徴とするＤＲＡＭセル。
請求項４５において、前記酸化物層は、厚さ約３０Åから約１００Åを有することを特徴とするＤＲＡＭセル。
請求項４５において、前記スペーサは、窒化物材料を備えたことを特徴とするＤＲＡＭセル。
請求項４８において、前記窪みを有するゲート構造のそれぞれの側に位置するソース領域およびドレイン領域であって、前記基板の前記表面全体に位置させた前記部分から、少なくとも前記スペーサの厚さだけ間隔を置いて配置されたソース領域およびドレイン領域をさらに備えたことを特徴とするＤＲＡＭセル。
請求項４５において、前記ゲート構造は、前記ポリシリコン層上に形成されたシリサイド層をさらに有することを特徴とするＤＲＡＭセル。
請求項４５において、前記窪みを有するゲート構造の上に延び、前記基板の前記表面全体に位置させたビット線をさらに備えたことを特徴とするＤＲＡＭセル。
基板上に形成した少なくとも１つの窪み付きゲート構造であって、約１０００Åから約２０００Åの幅を有するゲート構造であり、酸化物層と、該酸化物層の上に重ねて設けたポリシリコン層と、前記酸化物層の上に重ねて設けた誘電体層とを有するゲート構造であり、前記基板の表面全体に位置する少なくとも一部分と、前記基板の前記表面の下に位置する少なくとも一部分とを有し、前記基板の前記表面の上に全体的に位置する前記一部分は、その側壁にスペーサを有する、少なくとも１つの窪みを有するゲート構造と、
前記窪みを有するゲート構造のそれぞれの側に位置し、かつ前記基板の前記表面の下に位置するソース領域およびドレイン領域であって、前記窪みを有するゲート構造から、少なくとも前記スペーサの厚さだけ間隔を置いて配置されたソース領域およびドレイン領域と、
前記基板の前記表面全体に位置させたコンテナコンデンサと、
前記基板の前記表面全体に位置させたビット線であって、前記窪みを有するゲート構造に接続された少なくとも１つのビット線と
を備えたことを特徴とするＤＲＡＭセル。