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JP4999217B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、より特定的には、リーク電流の発生を抑制することが可能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、電界効果型トランジスタを備える半導体装置が知られている。図３０は、従来の半導体装置を示す断面模式図である。図３０を参照して、従来の半導体装置を説明する。
【０００３】
図３０を参照して、半導体装置は、半導体基板１０１上に形成された電界効果型トランジスタ１３８ａ、１３８ｂを備える。半導体基板１０１には、ｐ型ウェル１０２とｎ型ウェル１０３とが形成されている。半導体基板１０１の主表面には、素子形成領域を分離するように分離酸化膜１０４が形成されている。ｐ型ウェル１０２が形成された領域においては、半導体基板１０１の主表面にｎ-型不純物拡散領域１１０ａ、１１０ｂと、ｎ+型不純物拡散領域１１１ａ、１１１ｂとが形成されている。このｎ-型不純物拡散領域１１０ａ、１１０ｂ、ｎ+型不純物拡散領域１１１ａ、１１１ｂとから、ソース／ドレイン領域が構成されている。ｎ-型不純物拡散領域１１０ａ、１１０ｂの間に位置するチャネル領域においては、半導体基板１０１の主表面上にゲート絶縁膜１０５ａを介してゲート電極１０６ａが形成されている。ゲート電極１０６ａの側面上にはＴＥＯＳ酸化膜からなるサイドウォール１０７ａ、１０７ｂが形成されている。ゲート電極１０６ａとｎ+型不純物拡散領域１１１ａ、１１１ｂ上とには、高融点金属シリサイド層１０８ａ〜１０８ｃがそれぞれ形成されている。このゲート電極１０６ａとゲート絶縁膜１０５ａとソース／ドレイン領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂとから、電界効果トランジスタ１３８ａが構成されている。
【０００４】
ｎ型ウェル１０３が形成された領域においては、半導体基板１０１の主表面にｐ-型不純物拡散領域１１２ａ、１１２ｂとｐ+型不純物拡散領域１１３ａ、１１３ｂとが形成されている。このｐ-型不純物拡散領域１１２ａ、１１２ｂとｐ１１３ａ、１１３ｂとから、ソース／ドレイン領域が構成される。ｐ-型不純物拡散領域１１２ａ、１１２ｂの間に位置するチャネル領域上においては、半導体基板１０１の主表面上にゲート絶縁膜１０５ｂを介してゲート電極１０６ｂが形成されている。ゲート電極１０６ｂの側面上には、ＴＥＯＳ酸化膜からなるサイドウォール１０７ｃ、１０７ｄが形成されている。ｐ+型不純物拡散領域上には、高融点金属シリサイド層１０８ｄ、１０８ｅが形成されている。ここで、ゲート電極１０６ｂとゲート絶縁膜１０５ｂとソース／ドレイン領域１１２ａ、１１２ｂ、１１３ａ、１１３ｂとから、電界効果型トランジスタ１３８ｂが構成されている。ゲート電極１０ｂとソース／ドレイン領域１１２ａ、１１２ｂ、１１３ａ、１１３ｂとの上には、ＴＥＯＳ酸化膜からなるシリサイドプロテクション膜１０９が形成されている。
【０００５】
電界効果型トランジスタ１３８ａ、１３８ｂと分離酸化膜１０４との上には、開口部１２９を形成する際のエッチングストッパとして作用する層間窒化膜１１４が形成されている。層間窒化膜１１４上には、層間絶縁膜１１５が形成されている。ｎ+型不純物拡散領域１１１ａ上に位置する領域においては、層間絶縁膜１１５と層間窒化膜１１４との一部がエッチングにより除去されることにより、開口部１２９が形成されている。開口部１２９の内部と層間絶縁膜１１５上とには、金属電極１１６が形成されている。層間絶縁膜１１５上には、配線１３０が形成されている。
【０００６】
次に、図３１〜３５を参照して、図３０に示した半導体装置の製造工程を説明する。ここで、図３１〜３５は図３０に示した半導体装置の製造方法を説明するための断面模式図である。
【０００７】
まず、半導体基板１０１（図３１参照）の主表面に、素子形成領域を分離するように分離酸化膜１０４（図３１参照）を形成する。次に、イオン注入法を用いて半導体基板１０１の主表面にｐ型ウェル１０２とｎ型ウェル１０３とを形成する。そして、半導体基板１０１の主表面を熱酸化することにより、半導体基板１０１の主表面上にゲート絶縁膜となる酸化膜を形成する。この酸化膜の膜厚は数ｎｍ程度である。この酸化膜上にゲート電極となるポリシリコン膜を形成する。このポリシリコン膜の膜厚は数十ｎｍ程度である。このポリシリコン膜上にレジストパターンを形成する。このレジストパターンをマスクとして、エッチングによりポリシリコン膜と絶縁膜との一部を除去することにより、ゲート絶縁膜１０５ａ、１０５ｂとゲート電極１０６ａ、１０６ｂ（図３１参照）とを形成する。その後、レジストパターンを除去する。そして、イオン注入法を用いて、半導体基板１０１の主表面にｎ-型不純物拡散領域１１０ａ、１１０ｂと、ｐ-型不純物拡散領域１１２ａ、１１２ｂとを形成する。その後、ゲート電極１０６ａ、１０６ｂと半導体基板１０１の主表面と分離酸化膜１０４との上にＴＥＯＳ酸化膜１１７を堆積する。このＴＥＯＳ酸化膜１１７の膜厚は約６０ｎｍである。このようにして、図３１に示すような構造を得る。
【０００８】
次に、図３２に示すように、エッチバックを行なうことにより、ＴＥＯＳ酸化膜１１７を部分的に除去する。この結果、ゲート電極１０６ａ、１０６ｂの側面上にサイドウォール１０７ａ〜１０７ｄが形成される。ここで、ＴＥＯＳ酸化膜１１７を除去する際のエッチングにおいては、約４０％のオーバーエッチングが加えられる。このため、分離酸化膜１０４の上部表面は膜厚Ａだけ除去されることになる。具体的には、ＴＥＯＳ酸化膜１１７の膜厚が約６０ｎｍであることから、分離酸膜１０４の除去される膜厚Ａ（除去膜厚Ａ、あるいは落ち込み量ともいう）は約２５ｎｍである。
【０００９】
次に、図３３に示すように、半導体基板１０１の主表面にイオン注入法を用いて、ｎ型不純物およびｐ型不純物を注入する。この結果、ｎ+型不純物拡散領域１１１ａ、１１１ｂとｐ+型不純物拡散領域１１３ａ、１１３ｂとが形成される。
【００１０】
次に、図３３に示すように、ＴＥＯＳ酸化膜１１８をゲート電極１０６ａ、１０６ｂと半導体基板１０１の主表面と分離酸化膜１０４との上に堆積する。このＴＥＯＳ酸化膜１１８の膜厚は約１００ｎｍである。そして、ＴＥＯＳ酸化膜１１８上にレジストパターン１１９を形成する。
【００１１】
次に、図３４に示すように、レジストパターン１１９をマスクとして、エッチングによりＴＥＯＳ酸化膜１１８を部分的に除去することにより、ＴＥＯＳ酸化膜からなるシリサイドプロテクション膜１０９を形成する。その後、レジストパターン１１９を除去する。
【００１２】
このＴＥＯＳ酸化膜１１８を部分的に除去するためのエッチングにおいても、約４０％のオーバーエッチングが加えられる。このため、このオーバーエッチングにより分離酸化膜１０４の上部表面は、図３４に示すように、膜厚Ｂだけ除去される。この場合、ＴＥＯＳ酸化膜１１８の膜厚が１００ｎｍであることから、分離酸化膜１０４が除去される膜厚Ｂ（除去膜厚Ｂ、あるいは落ち込み量ともいう）は約４０ｎｍである。
【００１３】
次に、ゲート電極１０６ａと半導体基板１０１の主表面と分離酸化膜１０４とシリサイドプロテクション膜１０９との上に高融点金属膜をスパッタ法で形成する。そして、熱処理としてランプアニール処理を行なう。この結果、半導体基板１０１の主表面やゲート電極１０６ａの上部表面において、シリコンおよびポリシリコンと高融点金属膜との接した部分にてシリサイド反応が起きる。この結果、高融点金属シリサイド層１０８ａ〜１０８ｅ（図３５参照）が形成される。その後、反応しなかった高融点金属層を除去することにより、図３５に示すような構造を得る。
【００１４】
このような工程の後、層間窒化膜１１４を半導体基板１０１の全面に堆積する。さらに、層間窒化膜１１４上に層間絶縁膜１１５を堆積する。そして、層間絶縁膜１１５の上部表面をＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。そして、層間絶縁膜１１５上にレジストパターンを形成する。このレジストパターンをマスクとして、層間絶縁膜１１５と層間窒化膜１１４との一部を除去することにより、開口部１２９（図３０）を形成する。この開口部１２９を形成するエッチングにおいては、まず、窒化膜との選択比の高いエッチング条件を用い、層間絶縁膜１１５を除去するとともに、層間窒化膜１１４においてエッチングの進行を停止させる。その後、異なるエッチング条件を用いて、層間窒化膜１１４のエッチングを行なう。そして、金属電極１１６と配線１３０とを形成する。このようにして、図３０に示すような半導体装置を得ることができる。
【００１５】
【発明が解決しようとする課題】
ここで、上記従来の半導体装置においては、以下に示すような問題があった。その問題点を図３６および３７を参照して説明する。
【００１６】
図３６は、理想的な半導体装置の部分拡大断面模式図である。また、図３７は、本発明が解決しようとする課題を説明するための半導体装置の部分拡大断面模式図である。
【００１７】
図３６を参照して、半導体基板１０１の主表面には電界効果型トランジスタ１８３ａが形成されている。そして、この電界効果型トランジスタ１３８ａのｎ+型不純物拡散領域１１１ａ、１１１ｂに隣接する分離酸化膜１０４の上部表面のレベルは、半導体基板１０１の主表面のレベルとほぼ同じ高さになることが好ましい。そして、このような場合には、ｐ型ウェル１０２とｎ+型不純物拡散領域１１１ａ、１１１ｂとを異なる電位に保つことができる。たとえばｎ+型不純物拡散領域１１１ａ、１１１ｂに＋２Ｖ、ｐ型ウェル１０２に±０Ｖが印加された場合には、逆バイアスとなるので、数十ｆＡ／μｍ2程度のわずかなリーク電流が発生するのみである。
【００１８】
しかし、図３０において示した従来の半導体装置においては、図３７に示すように、分離酸化膜１０４の上部表面のレベルが半導体基板１０１の主表面のレベルより下になっている。これは、分離酸化膜１０４の上部表面が、サイドウォール１０７ａ〜１０７ｄおよびシリサイドプロテクション膜１０９を形成する際のエッチングにおいてオーバーエッチングされるためである。そして、分離酸化膜１０４の上部表面の落ち込み量（サイドウォール１０７ａ〜１０７ｄを形成する際のエッチングにおいてオーバーエッチングにより除去された膜厚Ａと、シリサイドプロテクション膜１０９を形成する際のエッチングにおいてオーバーエッチングにより除去された膜厚Ｂとの合計）が、ｎ+型不純物拡散領域１１１ａ、１１１ｂの深さＸｊよりも大きくなっている。この場合、領域１００に示すように、高融点金属シリサイド層１０８ａ、１０８ｃが、ｎ+型不純物拡散領域１１１ａ、１１１ｂとｐ型ウェル１０２との両領域の表面にまたがるように形成される。このため、高融点金属シリサイド層１０８ａ、１０８ｃを介して、ｎ+型不純物拡散領域１１１ａ、１１１ｂとｐ型ウェル１０２とが短絡する。この結果、ｎ+型不純物拡散領域１１１ａ、１１１ｂとｐ型ウェル１０２とが同電位となってしまう、あるいは、ｎ+型不純物拡散領域１１１ａ、１１１ｂとｐ型ウェル１０２とを異電位にしたとしても大きなリーク電流が流れる、といった問題が発生する。たとえば、ｎ+型不純物拡散領域１１１ａ、１１１ｂに＋２Ｖ、ｐ型ウェル１０２に±０Ｖを印加すると、この両領域の接合界面では逆バイアスとなるが、高融点金属シリサイド層１０８ａ、１０８ｃを介して大きなリーク電流（数百ｆＡ以上）が発生することになる。そして、このような問題は、電界効果型トランジスタ１３８ｂにおけるｐ+型不純物拡散領域１１３ａ、１１３ｂとｎ型ウェル１０３との間においても同様に発生する。
【００１９】
このように大きなリーク電流が発生すると、半導体装置が正常に動作しなくなり、半導体装置の信頼性が著しく低下することになる。
【００２０】
本発明は、このような課題を解決する為になされたものであり、この発明の目的は、リーク電流の発生を抑制することが可能な半導体装置の製造方法を提供する事である。
【００４１】
【課題を解決するための手段】
この発明の一の局面における半導体装置の製造方法では、第１導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する。半導体基板上に第１および第２のゲート電極を形成する。第１および第２のゲート電極と分離絶縁膜との上に、分離絶縁膜と同じ材料を含む第１の被覆膜を形成する。第１の被覆膜上に、第１の被覆膜とは異なる材料を含む第２の被覆膜を形成する。異方性エッチングにより分離絶縁膜上の第２の被覆膜を除去するとともに、第１および第２のゲート電極の側面上に第２の被覆膜からなる上層サイドウォール膜を形成する。エッチングにより分離絶縁膜上の第１の被覆膜を除去するとともに、分離絶縁膜の上面から第１の被覆膜の膜厚に所定の値を乗じた膜厚を除去し、第１および第２のゲート電極の側面上に第１の被覆膜からなる下層サイドウォール膜を形成する。素子形成領域において、第１および第２のゲート電極と上層サイドウォールと下層サイドウォールに対して自己整合的に、分離絶縁膜に隣接するように、半導体基板の主表面に第２導電型領域を形成する。第２導電型領域を形成した後、第１および第２のゲート電極と分離絶縁膜との上に第１の被覆膜と同じ材料を含む第３の被覆膜を形成する。分離絶縁膜の上部表面が、半導体基板の主表面のレベルより下に位置し、かつ、第１導電型領域と第２導電型領域との接合界面よりも上に位置するように、第１のゲート電極上および分離絶縁膜上の第３の被覆膜を除去するとともに、前記分離絶縁膜の上面から前記第３の被覆膜の膜厚に所定の値を乗じた膜厚を除去することにより、第２のゲート電極上に第３の被覆膜からなる第４の被覆膜を形成する。第１のゲート電極上および第２導電型領域上に高融点金属シリサイド層を形成する。第４の被覆膜は、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いられる。
【００４２】
このため、分離絶縁膜の上部表面が第１導電型領域と第２導電型領域との接合界面よりも上に位置しているので、高融点金属シリサイド層を形成する際にも、第１導電型領域が露出することはない。そのため、高融点金属シリサイド層が第２導電型領域から第１導電型領域上へと延在するように形成されることを防止できる。この結果、第１導電型領域と第２導電型領域とが高融点金属シリサイド層を介して電気的に接続されることを防止できる。これにより、第２導電型領域と第１導電型領域との間におけるリーク電流の増大を防止できる。
【００４６】
この発明の別の局面における半導体装置の製造方法では、第１導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する。半導体基板上に第１および第２のゲート電極を形成する。素子形成領域において、分離絶縁膜に隣接するように、半導体基板の主表面に第２導電型領域を形成する。第１および第２のゲート電極と分離絶縁膜との上に、第１の被覆膜を形成する。第１の被覆膜上に、第１の被覆膜とは異なる材料を含む第２の被覆膜を形成する。異方性エッチングにより分離絶縁膜上の第２の被覆膜を除去するとともに、第１および第２のゲート電極の側面上に第２の被覆膜からなる上層サイドウォール膜を形成する。分離絶縁膜の上部表面が、半導体基板の主表面のレベルより下に位置し、かつ、第１導電型領域と第２導電型領域との接合界面よりも上に位置するように、エッチングにより分離絶縁膜上の第１の被覆膜を除去するとともに、ゲート電極の側面上に第１の被覆膜からなる下層サイドウォール膜を形成する。第２導電型領域上に高融点金属シリサイド層を形成する。下層サイドウォール膜を形成する工程が、第２のゲート電極の上部表面上から、半導体基板の主表面上において上層サイドウォール膜より外方に向かって延在するように下層サイドウォール膜を形成することを含む。下層サイドウォール膜を、高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いる。
【００４７】
この場合、シリサイドプロテクション膜を新たに形成する場合よりも、半導体装置の製造工程数を削減することができる。この結果、半導体装置の製造コストを低減することができる。
【００４８】
また、シリサイドプロテクション膜を形成するために、下層サイドウォール膜を形成するためのエッチングとは別にエッチング工程を実施する必要が無い。つまり、１回のエッチング工程でシリサイドプロテクション膜と下層サイドウォール膜とを形成することができる。このため、分離酸化膜の上部表面のレベルを、確実に第１導電型領域と第２導電型領域との接合界面よりも上に位置させることができる。
【００５９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、同一の部材には同一の参照番号を付し、説明は繰返さない。
【００６０】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、半導体装置を説明する。
【００６１】
図１を参照して、半導体装置は、半導体基板１の主表面に形成された電界効果型トランジスタ３８ａ、３８ｂを備える。半導体基板１の主表面には分離酸化膜４が形成されている。また、半導体基板１の主表面には、ｐ型ウェル２とｎ型ウェル３とが形成されている。電界効果型トランジスタ３８ａは、ゲート電極６ａとゲート絶縁膜５ａとソース／ドレイン領域１１ａ、１１ｂ、１０ａ、１０ｂとを備える。電界効果型トランジスタ３８ｂは、ゲート電極６ａとゲート絶縁膜５ｂとソース／ドレイン領域１３ａ、１３ｂ、１２ａ、１２ｂとを備える。
【００６２】
半導体装置１の主表面には、ソース／ドレイン領域としてのｎ-型不純物拡散領域１０ａ、１０ｂとｎ+型不純物拡散領域１１ａ、１１ｂとｐ-型不純物拡散領域１２ａ、１２ｂとｐ+型不純物拡散領域１３ａ、１３ｂとが形成されている。また、半導体基板１の主表面上には、ゲート絶縁膜５ａ、５ｂを介して、ゲート電極６ａ、６ｂが形成されている。ゲート電極６ａ、６ｂの側面上には、サイドウォール３２ａ〜３２ｄが形成されている。サイドウォール３２ａ〜３２ｄは、それぞれ、下層サイドウォール膜としての酸化膜からなるサイドウォール部分３１ａ〜３１ｄと、上層サイドウォール膜としての窒化膜からなるサイドウォール部分２０ａ〜２０ｄとから構成されている。ｎ+型不純物拡散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、１３ｂとゲート電極６ａとの上には、高融点金属シリサイド層８ａ〜８ｅが形成されている。ゲート電極６ｂとｐ+型不純物拡散領域１３ａ、１３ｂとの上にはＴＥＯＳ酸化膜からなるシリサイドプロテクション膜９が形成されている。シリサイドプロテクション膜９と分離酸化膜４と電界効果型トランジスタトランジスタ３８ａとの上には層間窒化膜１４が形成されている。層間窒化膜１４上には層間絶縁膜１５が形成されている。ｎ+型不純物拡散領域１１ａ上に位置する領域においては、層間窒化膜１４と層間絶縁膜１５との一部がエッチングにより除去されることにより、開口部２９が形成されている。開口部２９の内部と層間絶縁膜１５との上には、金属電極１６が形成されている。層間絶縁膜１５上には配線３０が形成されている。
【００６３】
また、ここで、分離酸化膜４の上部表面は、後述する製造工程において示すように、半導体装置の製造工程においてオーバーエッチングを受けることにより、膜厚Ｄ(トータル落ち込み量)だけ除去されている。しかし、この膜厚Ｄは、ｎ+型不純物拡散領域１１ａ、１１ｂの形成された領域の深さＣ（約６０ｎｍ）より小さい。つまり、この分離酸化膜４の上部表面のレベルは、第１導電型領域であるｐ型ウェル２と第２導電型領域であるｎ+型不純物拡散領域１１ｂとの接合界面よりも上に位置している。このため、高融点金属シリサイド層８ａ、８ｃは、ｎ+型不純物拡散領域１１ａ、１１ｂ上においてのみ形成され、ｐ型ウェル２にまで延在するようには形成されていない。これにより、ｎ+型不純物拡散領域１１ａ、１１ｂとｐ型ウェル２とが、この高融点金属シリサイド層８ａ、８ｃにより電気的に接続されるといった問題は発生しない。この結果、ｎ+型不純物拡散領域１１ａ、１１ｂとｐ型ウェル２との間におけるリーク電流の増大という問題の発生を防止することができる。
【００６４】
図２〜８は、図１に示した半導体装置の製造方法を説明するための断面模式図である。図２〜８を参照して、半導体装置の製造方法を説明する。
【００６５】
図２を参照して、まず半導体基板１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして半導体基板１に溝を形成する。この溝の内部に酸化膜を埋込むことにより、分離酸化膜４を形成する。次にイオン注入法を用いて、ｐ型不純物およびｎ型不純物を半導体基板１に注入することにより、ｐ型ウェル２とｎ型ウェル３とを形成する。このようにして図２に示すような構造を得る。
【００６６】
次に、半導体基板１の表面を熱酸化することにより、ゲート酸化膜５ａ、５ｂ（図３参照）となる酸化膜を形成する。この酸化膜の膜厚は数ｎｍ程度である。この酸化膜上にポリシリコン膜（図示せず）を形成する。次に、このポリシリコン膜上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、ポリシリコン膜と酸化膜とを部分的に除去することにより、ゲート電極６ａ、６ｂとゲート絶縁膜５ａ、５ｂ（図３参照）とを形成する。さらに、半導体基板１の主表面にイオン注入法により、ｎ-型不純物拡散領域１０ａ、１０ｂ（図３参照）と、ｐ-型不純物拡散領域１２ａ、１２ｂ（図３参照）とを形成する。この結果、図３に示すような構造を得る。
【００６７】
次に、図４に示すように、ゲート電極６ａ、６ｂと半導体基板１と分離酸化膜４との上にＴＥＯＳ酸化膜２１を形成する。このＴＥＯＳ酸化膜２１の膜厚は約１０ｎｍである。次に、ＴＥＯＳ酸化膜２１上に窒化膜２２を形成する。この窒化膜２２の膜厚は、約５０ｎｍである。
【００６８】
次に、酸化膜とのエッチング選択比の高い条件で、窒化膜２２を全面エッチバックすることにより、ゲート電極６ａ、６ｂの側面に窒化膜からなるサイドウォール部分２０ａ〜２０ｄ（図５参照）を形成する。この際、約４０％のオーバーエッチングが加えられるが、酸化膜とのエッチング選択比の高い条件を用いているため、酸化膜２１はわずかにエッチングにより除去されるのみでエッチングが停止する。次に、ＴＥＯＳ酸化膜２１を全面エッチバックする。この場合においても、約４０％のオーバーエッチングが加えられるため、分離酸化膜４の表面は膜厚Ａ（除去膜厚Ａ、あるいは落ち込み量ともいう）だけ除去される。この場合の除去膜厚Ａは、ＴＥＯＳ酸化膜２１の膜厚が１０ｎｍ程度であることから、４ｎｍ程度であり、多くとも５ｎｍ未満である。
【００６９】
このように、サイドウォール３２ａ〜３２ｄを２層にすることにより、オーバーエッチングにより除去される分離酸化膜４の除去膜厚Ａを、従来よりも小さくすることができる。
【００７０】
次に、ｎ型不純物およびｐ型不純物を、イオン注入法を用いて半導体基板１の主表面に打ち込む。このようにして、ｎ+型不純物拡散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、１３ｂを形成する。この結果、図５に示すような構造を得る。
【００７１】
次に、図６に示すように、半導体基板１の全面にＴＥＯＳ酸化膜１８を堆積する。このＴＥＯＳ酸化膜１８の膜厚は約１００ｎｍである。そして、このＴＥＯＳ酸化膜１８上にレジストパターン１９を形成する。
【００７２】
次に、このレジストパターン１９をマスクとして、ＴＥＯＳ酸化膜１８をエッチングにより除去することにより、図７に示すようにシリサイドプロテクション膜９を形成する。このシリサイドプロテクション膜９を形成するエッチングにおいても、約４０％のオーバーエッチングを加える。この結果、分離酸化膜４の上部表面は膜厚Ｂ（除去膜厚Ｂ、あるいは落ち込み量ともいう）だけ除去される。この除去膜厚Ｂは約４０ｎｍである。そして、レジストパターン１９を除去する。このようにして、図７に示すような構造を得る。
【００７３】
次に、スパッタ法を用いて半導体基板１０の全面に高融点金属膜を形成する。そして、ランプアニール法を用いた熱処理を行なうことにより、シリコンと高融点金属の接した部分（ｎ+型不純物拡散領域１１ａ、１１ｂの表面とゲート電極６ａの上部表面とｐ+型不純物拡散領域１３ａ、１３ｂの表面）においてシリサイド化反応を起こさせる。このようにして、高融点金属シリサイド層８ａ〜８ｅ（図８参照）を形成する。その後、反応しなかった高融点金属を除去することにより、図８に示すような構造を得る。
【００７４】
この後、開口部２９（図１参照）を形成するためのエッチング工程において、分離酸化膜４を保護するための層間窒化膜１４（図１参照）を半導体基板１の全面に堆積する。そして、層間窒化膜１４上に層間酸化膜１５（図１参照）を形成する。層間酸化膜１５の上部表面をＣＭＰ法を用いて平坦化する。そして、層間酸化膜１５上にレジストパターンを形成した後、このレジストパターンをマスクとして用いて、エッチングにより層間酸化膜１５の一部を除去する。このエッチングにより開口部２９（図１参照）を形成する。このエッチングでは窒化膜との選択比の高いエッチングを用いる。このため、層間窒化膜１４でエッチングの進行が一度停止する。その後、エッチング条件を変更し、開口部２９の底面に位置する層間窒化膜１４のエッチングを行なう。このようにして、開口部２９が形成される。その後、金属電極１６および配線３０を形成することにより、図１に示すような半導体装置を得ることができる。
【００７５】
ここで、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂが形成された領域の底面と半導体基板１の主表面との距離Ｃ（図１参照）は、約６０ｎｍである。このため、分離酸化膜４の上部表面がオーバーエッチングにより除去されることが許容される膜厚は６０ｎｍとなる。しかし、本発明による半導体装置では、図５および図７において示したように、サイドウォール３２ａ〜３２ｄを形成する際の除去膜厚Ａは４ｎｍ程度である。また、シリサイドプロテクション膜９を形成する際の分離酸化膜４の除去膜厚Ｂは４０ｎｍ程度である。この結果、本発明による半導体装置における分離酸化膜４のトータル落ち込み量は、表１に示すように約４４ｎｍとなる。この結果、高融点金属シリサイド層８ａ、８ｃ〜８ｄが、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂからｐ型ウェル２およびｎ型ウェル３にまで延在するように形成されることを有効に防止できる。この結果、リーク電流が増大することを防止できる。なお、表１は、本発明による半導体装置の実施の形態１〜６における分離酸化膜の落ち込み量のデータや、サイドウォールなどを形成する膜質や膜厚などを、比較のための従来例のデータとともにまとめたものである。
【００７６】
【表１】
Figure 0004999217
【００７７】
（実施の形態２）
図９は、本発明による半導体装置の実施の形態２を示す断面模式図である。図９を参照して、半導体装置を説明する。
【００７８】
図９を参照して、半導体装置は、図１に示した本発明による半導体装置の実施の形態１と基本的には同様の構造を備える。ただし、図９に示した半導体装置においては、電界効果型トランジスタ３８ｂの下層サイドウォール膜としての酸化膜からなるサイドウォール部分３１ｃ、３１ｄ（図１参照）が、ゲート電極６ｂの上部表面上とｐ+型不純物拡散領域１３ａ、１３ｂ上とにまで延在するように形成されたシリサイドプロテクション膜３３となっている。つまり、シリサイドプロテクション膜３３がサイドウォール部分３１ｃ、３１ｄとしての機能も有している。このため、後述する製造方法において示すように、半導体装置の製造工程数を削減することができる。
【００７９】
図１０〜１２は、図９に示した半導体装置の製造方法を説明するための断面模式図である。図１０〜１２を参照して、半導体装置の製造方法を説明する。
【００８０】
まず、本発明の実施の形態１における半導体装置の製造方法の図２〜４に示した製造工程を実施する。ただし、表１に示すように、ＴＥＯＳ酸化膜２１（図１０参照）の膜厚は約３０ｎｍとし、ＴＥＯＳ酸化膜２１上に形成される窒化膜２２（図４参照）の膜厚は約３０ｎｍとする。そして、酸化膜とのエッチング選択比の高いエッチング条件を用いて、窒化膜２２を全面エッチバックする。この結果、ゲート電極６ａ、６ｂの側面上に窒化膜からなるサイドウォール部分２０ａ〜２０ｄ（図１０参照）を形成する。次に、イオン注入法を用いてｎ型不純物およびｐ型不純物を半導体基板１の主表面における所定の場所に注入する。この結果、図１０に示すように、ｎ+型不純物拡散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、１３ｂとを形成する。このようにして、図１０に示すような構造を得ることができる。
【００８１】
次に、ゲート電極６ｂ上に位置する領域にレジストパターン２３（図１１参照）を形成する。そして、このレジストパターン２３をマスクとして、ＴＥＯＳ酸化膜２１を部分的に除去する。この結果、図１１に示すような構造を得る。
【００８２】
ここで、このＴＥＯＳ酸化膜２１を除去するエッチングにおいては、約４０％のオーバーエッチングを加えるので、分離酸化膜４の上部表面は膜厚Ｂだけ除去される。表１に示すように、この除去される膜厚Ｂは約１２ｎｍである。
【００８３】
また、このエッチング後には、シリサイドプロテクション膜３３がゲート電極６ｂの上部表面上とｐ+型不純物拡散領域１３ａ、１３ｂ上とに残存する。
【００８４】
次に、レジストパターン２３を除去する。そして、本発明の実施の形態１において説明した方法と同様の方法を用いて、ゲート電極６ａとｎ+型不純物拡散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、１３ｂとの上に高融点金属シリサイド層８ａ〜８ｅを形成する。このようにして、図１２に示すような構造を得る。
【００８５】
ここで、酸化膜からなるサイドウォール部分としての機能も兼ね備えたシリサイドプロテクション膜３３を形成しているので、表１に示すように、分離酸化膜４は１回だけその表面においてエッチングされる。そして、分離酸化膜４の表面における除去膜厚Ｂは１２ｎｍと大変小さくできる。このため、高融点金属シリサイド層８ａ、８ｃ〜８ｅが、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂからｐ型ウェル２およびｎ型ウェル３にまで延在するように形成されることを確実に防止できる。この結果、半導体装置におけるリーク電流の増大を確実に防止できる。
【００８６】
また、シリサイドプロテクション膜を酸化膜からなるサイドウォール部分とは別に形成する場合よりも、半導体装置の製造工程を簡略化することができる。この結果、半導体装置の製造工程数を削減することができるので、半導体装置の製造コストを低減することが可能となる。
【００８７】
（実施の形態３）
図１３は、本発明による半導体装置の実施の形態３を示す断面模式図である。図１３を参照して、半導体装置を説明する。
【００８８】
図１３を参照して、半導体装置は基本的には図１に示した半導体装置と同様の構造を備える。ただし、図１３に示した半導体装置においては、電界効果型トランジスタ３８ｂにおいて、実施の形態１においてはサイドウォール３２ｃ、３２ｄ（図１参照）を形成するために堆積されたＴＥＯＳ酸化膜２１（図４参照）および窒化膜２２（図４参照）を、それぞれシリサイドプロテクション膜３３、３４として利用している。このため、後述する製造方法において示すように、分離酸化膜４上に形成されるＴＥＯＳ酸化膜２１（図１４参照）の膜厚を、本発明の実施の形態２よりも小さくすることができる。この結果、分離酸化膜４がこのＴＥＯＳ酸化膜２１を除去する際のオーバーエッチングにより除去される膜厚をより小さくすることができる。その結果、分離酸化膜４の上部表面のレベルを、確実にｎ+型不純物拡散領域１１ａ、１１ｂとｐ型ウェル２との接合界面よりも上に位置させることができる。このため、高融点金属シリサイド層８ａ、８ｃ〜８ｅが、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂからｐ型ウェル２およびｎ型ウェル３にまで延在するように形成されることを確実に防止できる。この結果、半導体装置におけるリーク電流の増大を確実に防止できる。
【００８９】
図１４〜１６は、図１３に示した半導体装置の製造方法を説明するための断面模式図である。図１４〜１６を参照して、半導体装置の製造方法を説明する。
【００９０】
まず、図２〜４に示した本発明の実施の形態１における半導体装置の製造工程を実施する。ここで、表１に示すように、ＴＥＯＳ酸化膜２１の膜厚は約１０ｎｍ、窒化膜２２の膜厚は約５０ｎｍである。そして、図１４に示すように、ｎ型不純物およびｐ型不純物を半導体基板１の所定の領域にイオン注入することにより、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂを形成する。
【００９１】
次に、電界効果型トランジスタ３８ｂ（図１３参照）上にシリサイドプロテクション膜３３、３４を形成するため、窒化膜２２上にレジストパターン２３（図１５参照）を形成する。次に、酸化膜とのエッチング選択比の高い条件を用いて、レジストパターン２３をマスクとして用いて窒化膜２２をエッチングにより部分的に除去する。このとき、ゲート電極６ａの側面においては、窒化膜からなるサイドウォール部分２０ａ、２０ｂが形成される。次に、エッチング条件を変更し、レジストパターン２３をマスクとして用いてＴＥＯＳ酸化膜２１を部分的に除去する。このようにして、図１５に示すような構造を得る。
【００９２】
このＴＥＯＳ酸化膜２１を除去するエッチングにおいて、本発明の実施の形態１および２と同様に約４０％のオーバーエッチングを行なう。このため、分離酸化膜４の上部表面は、膜厚Ｂだけこのオーバーエッチングにより除去される。表１に示すように、この除去される膜厚Ｂは約４ｎｍである。
【００９３】
次に、レジストパターン２３を除去する。そして、本発明の実施の形態１における半導体装置の製造方法と同様の方法により、図１６に示すように、高融点金属シリサイド層８ａ〜８ｅを形成することができる。
【００９４】
その後、本発明の実施の形態１における半導体装置の製造工程を実施することにより、図１３に示すような半導体装置を得ることができる。
【００９５】
このように、シリサイドプロテクション膜として、ＴＥＯＳ酸化膜２１が部分的に残存したシリサイドプロテクション膜３３と、窒化膜２２が部分的に残存したシリサイドプロテクション膜３４とを用いるので、ＴＥＯＳ酸化膜２１の膜厚を、本発明の実施の形態２におけるＴＥＯＳ酸化膜２１よりも薄くすることができる。このため、このＴＥＯＳ酸化膜を除去するためのエッチング工程において、オーバーエッチングにより除去される分離酸化膜４の膜厚Ｂを、本発明の実施の形態２における分離酸化膜４の除去される膜厚よりもより小さくすることができる。この結果、より確実にｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂからｐ型ウェル２およびｎ型ウェル３にまで高融点金属シリサイド層８ａ、８ｃ〜８ｅが延在するように形成されることを防止できる。この結果、半導体装置においてリーク電流が増大することを確実に防止できる。
【００９６】
また、サイドウォール３２ａ、３２ｂを形成する工程とシリサイドプロテクション膜３３、３４を形成する工程とを同時に行なうことができるので、半導体装置の製造工程を簡略化することが可能となる。
【００９７】
（実施の形態４）
図１７は、本発明による半導体装置の実施の形態４を示す断面模式図である。
【００９８】
図１７を参照して、半導体装置は、基本的には図１３に示した半導体装置と同様の構造を備える。ただし、図１７に示した半導体装置においては、分離酸化膜４上にもＴＥＯＳ酸化膜２１（図１４参照）および窒化膜２２（図１４参照）が残存することにより分離酸化膜保護膜３５ａ〜３５ｃ、３６ａ〜３６ｃが形成されている。このように、分離酸化膜４上に分離酸化膜保護膜３５ａ〜３５ｃ、３６ａ〜３６ｃが形成されているので、後述する製造方法において、分離酸化膜４の上部表面がエッチングにより除去されることを防止できる。このため、分離酸化膜４の上部表面のレベルが、半導体基板１の主表面のレベルより下に位置するようになることを確実に防止できる。この結果、本発明の実施の形態１と同様の効果を得ることができる。
【００９９】
また、分離酸化膜４上に、窒化膜からなるシリサイドプロテクション膜３６ａ〜３６ｃが形成されているので、本発明の実施の形態１〜３とは異なり、層間窒化膜１４（図１３参照）を形成する必要がない。この結果、半導体装置の製造工程数を削減することができる。また、開口部２９を形成する際のエッチング条件についても、本発明の実施の形態１〜３とは異なり、エッチング条件を途中で変更する必要はなく、従来のエッチング条件をそのまま用いることができる。
【０１００】
図１８および１９は、図１７に示した半導体装置の製造方法を説明するための断面模式図である。図１８および１９を参照して、半導体装置の製造方法を説明する。
【０１０１】
まず、図２〜４および図１４に示した半導体装置の製造工程を実施する。ここで、表１に示すように、ＴＥＯＳ酸化膜２１（図１４参照）の膜厚は約１０ｎｍ、窒化膜２２（図１４参照）の膜厚は約５０ｎｍである。そして、窒化膜２２上にレジストパターン２３ａ〜２３ｄ（図１８参照）を形成する。このレジストパターン２３ａ〜２３ｄをマスクとして、酸化膜とのエッチング選択比の高いエッチング条件を用いたエッチングにより窒化膜２２を除去する。この際、ゲート電極６ａの側面上にはサイドウォール部分２０ａ、２０ｂが形成される。次に、エッチング条件を変更し、エッチングを行なうことによりＴＥＯＳ酸化膜２１を部分的に除去する。この結果、図１８に示すような構造を得る。
【０１０２】
ここで、分離酸化膜４上には分離酸化膜保護膜３５ａ〜３５ｃ、３６ａ〜３６ｃが形成された状態となっている。このため、分離酸化膜４の上部表面がこのサイドウォール３２ａ、３２ｂおよびシリサイドプロテクション膜３３、３４を形成するためのエッチング工程において部分的に除去されることを防止できる。つまり、本発明の実施の形態４においては、表１に示すように分離酸化膜４の上部表面はオーバーエッチングにより除去されることはない。
【０１０３】
また、このように、シリサイドプロテクション膜３３、３４とサイドウォール３２ａ、３２ｂを同時に形成することができるので、半導体装置の製造工程数を削減することができる。
【０１０４】
なお、レジストパターン２３ａ〜２３ｄを形成する場合には、図２０および２１に示すように、分離酸化膜４が形成されている領域において、ゲートコンタクト部３９が形成された領域以外の領域には必ずレジストパターン２３を形成する。なお、図２０は、図１８に示した半導体装置におけるゲートコンタクト部を示す平面模式図であり、図２１は、図２０の線分２００−２００における断面模式図である。そして、図２０および２１は、図１８に示した半導体装置の製造工程における、ゲートコンタクト部が形成された領域の状態を示している。
【０１０５】
次に、レジストパターン２３ａ〜２３ｄを除去する。そして、本発明の実施の形態１〜３と同様の方法を用いることにより、高融点金属シリサイド層８ａ〜８ｅを形成する。次に、半導体基板１の全面を覆うように層間酸化膜１５（図１７参照）を形成する。そして、層間酸化膜１５の上部表面をＣＭＰ法を用いて平坦化する。その後、層間酸化膜１５上にレジストパターンを形成する。このレジストパターンをマスクとして用いて、層間酸化膜１５をエッチングすることにより開口部２９を形成する。このとき、分離酸化膜４上には窒化膜からなる分離酸化膜保護膜３６ａ〜３６ｃが形成されているので、この開口部２９を形成する際のエッチングにより分離酸化膜４の一部が除去されるといった問題の発生を確実に防止できる。このため、本発明の実施の形態１〜３のように層間窒化膜１４（図１３参照）を形成する必要がない。この結果、半導体装置の製造工程数をさらに削減することができる。
【０１０６】
そして、開口部２９と層間酸化膜１５との上に金属電極１６を形成する。そして、層間酸化膜１５上に配線３０を形成する。このようにして、図１７に示すような半導体装置を得ることができる。また、このように１回のエッチング工程により開口部２９を形成することができるので、開口部２９を形成するエッチング工程における条件は、従来のエッチング工程における条件をそのまま用いることができる。
【０１０７】
（実施の形態５）
図２２は、本発明による半導体装置の実施の形態５を示す断面模式図である。図２２を参照して、半導体装置を説明する。
【０１０８】
図２２を参照して、半導体装置は基本的には図１７に示した半導体装置と同様の構造を備える。ただし、図２２に示した半導体装置においては、電界効果型トランジスタ３８ｂのゲート電極６ｂの側面上に窒化膜からなるサイドウォール部分２０ｃ、２０ｄが形成されている。
【０１０９】
このため、後述する製造工程において示すように、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂを形成する際、そのプロファイルをより精度よく制御することができる。そのため、ゲート電極６ａ、６ｂの両端部近傍において、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂのプロファイルを急峻にすることができる。この結果、電界効果型トランジスタ３８ａ、３８ｂのパンチスルー耐性を向上させることができる。
【０１１０】
図２３および２４は、図２２に示した半導体装置の製造方法を説明するための断面模式図である。
【０１１１】
図２３および２４を参照して、半導体装置の製造方法を説明する。
まず、図２〜４に示した半導体装置の製造工程および図１０に示した半導体装置の製造工程を実施する。ここで、表１に示すように、ＴＥＯＳ酸化膜２１（図１０参照）の膜厚は約１０ｎｍとし、窒化膜からなるサイドウォール部分２０ａ〜２０ｄ（図２３参照）となる窒化膜２２（図４参照）の膜厚は約５０ｎｍとする。そして、このようにサイドウォール部分２０ａ〜２０ｄが形成された状態で、イオン注入法を用いてｎ型不純物およびｐ型不純物を半導体基板１の主表面に注入する。このようにして、ｎ+型不純物拡散領域１１ａ、１１ｂ（図２３参照）およびｐ+型不純物拡散領域１３ａ、１３ｂ（図２３参照）を形成する。
【０１１２】
ここで、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂを形成するためのイオン注入を行なう際に、半導体基板１の主表面およびゲート電極６ａ、６ｂ上にはＴＥＯＳ酸化膜２１（図１０参照）のみが形成された状態となっている。そのため、本発明の実施の形態３および４と比較して、不純物を注入することにより形成されるｎ+型不純物拡散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、１３ｂのプロファイルを正確に制御することができる。この結果、ゲート電極６ａ、６ｂの端部における不純物拡散領域のプロファイルを調整することにより、電界効果型トランジスタ３８ａ、３８ｂのパンチスルー耐性を向上させることができる。
【０１１３】
また、この不純物注入を行なう際に、ゲート電極６ａ、６ｂ上にはＴＥＯＳ酸化膜２１のみが形成されているので、本発明の実施の形態３および４における半導体装置の製造方法と比較して、ゲート電極６ａ、６ｂへと不純物を注入する際の注入エネルギを低くすることができる。つまり、本発明の実施の形態３および４のように、窒化膜２２およびＴＥＯＳ酸化膜２１を介してゲート電極６ａ、６ｂにイオン注入するような場合には、比較的高いエネルギでイオン注入を行なう必要があった。そして、この場合、ゲート電極６ａ、６ｂにおける注入された不純物の分布は比較的広い範囲に広がった状態となる。そして、このように注入された不純物がゲート絶縁膜５ａ、５ｂを超えてその下の半導体基板１におけるチャネル領域にまで到達する場合には、電界効果型トランジスタ３８ａ、３８ｂの電気的特性が劣化することになる。そのため、このような電気的特性の劣化を防止する目的で、半導体基板１にまで不純物が到達しないように、ゲート電極６ａ、６ｂの膜厚をある程度厚くする必要があった。
【０１１４】
しかし、図２２に示したような本発明の実施の形態５における半導体装置においては、上述したようにＴＥＯＳ酸化膜２１のみを通過してゲート電極６ａ、６ｂへと不純物を注入すればよいので、比較的低エネルギで不純物注入を行なうことができる。このため、不純物の深さ方向における分布の広がりは、本発明の実施の形態３および４における分布の広がりよりも小さくなる。この結果、ゲート電極６ａ、６ｂの膜厚を小さくすることが可能となる。これにより、分離絶縁膜１５（図２２参照）の上部表面における平坦性をより向上させることができる。
【０１１５】
また、サイドウォール部分２０ａ〜２０ｄが形成された状態で、不純物の注入を行なうので、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂのプロファイルをより精度よく制御することができる。
【０１１６】
そして、上記のようにｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂを形成した後、半導体基板１の全面に窒化膜（図示せず）を堆積する。この窒化膜上にレジストパターン２３ａ〜２３ｄ（図２３参照）を形成する。このレジストパターン２３ａ〜２３ｄは、本発明の実施の形態４と同様に、ゲートコンタクト部以外の、分離酸化膜４が形成されている領域上には必ず形成する。次に、このレジストパターン２３ａ〜２３ｄをマスクとして用いて、酸化膜とのエッチング選択比の高いエッチング条件を用いて、エッチングによりこの窒化膜を部分的に除去する。次に、エッチング条件を変更し、酸化膜２１を除去する。この結果、図２３に示すように、分離酸化膜保護膜２６ａ、２６ｂ、２６ｄ、３５ａ〜３５ｃおよびシリサイドプロテクション膜３３、２６ｃが形成される。このように、分離酸化膜４上に分離酸化膜保護膜２６ａ、２６ｂ、２６ｄ、３５ａ〜３５ｃが形成されるので、本発明の実施の形態４と同様の効果を得ることができる。
【０１１７】
次に、レジストパターン２３ａ〜２３ｄを除去する。次に、本発明の実施の形態１と同様の工程を実施することにより、図２４に示すように高融点金属シリサイド層８ａ〜８ｅを形成する。その後、本発明の実施の形態４と同様の工程を実施することにより、図２２に示すような半導体装置を得ることができる。
【０１１８】
なお、本発明の実施の形態５における窒化膜やＴＥＯＳ酸化膜などの膜厚や分離酸化膜４の除去膜厚（落ち込み量）などのデータは表１に示されている。
【０１１９】
（実施の形態６）
図２５は、本発明による半導体装置の実施の形態６を示す断面模式図である。
【０１２０】
図２５を参照して、半導体装置を説明する。
図２５を参照して、半導体装置は基本的には図１に示した半導体装置と同様の構造を備える。ただし、図２５に示した半導体装置においては、ゲート電極６ｂの上部表面上にのみシリサイドプロテクション膜として作用するＴＥＯＳ酸化膜２７ｂが形成されている。そして、表１に示すように、分離酸化膜４の上部表面における除去される膜厚Ｄ（トータル落ち込み量）は４ｎｍとなっている。この結果、本発明の実施の形態１と同様の効果を得ることができる。
【０１２１】
図２６〜２９は、図２５に示した半導体装置の製造方法を説明するための断面模式図である。図２６〜２９を参照して、半導体装置の製造方法を説明する。
【０１２２】
まず、図２に示した本発明の実施の形態１における半導体装置の製造工程を実施した後、半導体基板１の主表面にゲート絶縁膜となる酸化膜とゲート電極となるポリシリコン膜とを形成する。そのポリシリコン膜上にＴＥＯＳ酸化膜を堆積する。このＴＥＯＳ酸化膜の膜厚は約１００ｎｍである。次に、このＴＥＯＳ酸化膜上にレジストパターンを形成する。このレジストパターンをマスクとして用いて、エッチングによりＴＥＯＳ酸化膜を部分的に除去する。次に、このレジストパターンを除去する。そして、残存するＴＥＯＳ酸化膜２７ａ、２７ｂ（図２６参照）をマスクとして、エッチングによりポリシリコン膜を部分的に除去する。その後、ゲート絶縁膜５ａ、５ｂとなる領域以外の絶縁膜も除去することにより、図２６に示すような構造を得る。
【０１２３】
次に、分離酸化膜４と半導体基板１とＴＥＯＳ酸化膜２７ａ、２７ｂとの上にＴＥＯＳ酸化膜２１（図２７参照）を堆積する。このＴＥＯＳ酸化膜２１の膜厚は表１に示すように約１０ｎｍである。次に、このＴＥＯＳ酸化膜２１上に窒化膜（図示せず）を堆積する。この窒化膜の膜厚は表１に示すように約５０ｎｍである。そして、窒化膜をエッチバックすることにより、図２７に示すように、サイドウォール部分２０ａ〜２０ｄを形成する。次に、ＴＥＯＳ酸化膜２１をエッチングにより部分的に除去する。このとき、分離酸化膜４の上部表面は、膜厚Ａ（図２８参照）だけオーバーエッチングにより除去される。この除去される膜厚Ａは、表１に示すように約４ｎｍである。
【０１２４】
そして、ｎ型不純物およびｐ型不純物を半導体基板１の所定領域にイオン注入法を用いて注入することによって、ｎ+型不純物拡散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、１３ｂとを形成する。
【０１２５】
次に、図２８に示すように、レジストパターン２８を半導体基板１の主表面上に形成する。このレジストパターン２８は、電界効果型トランジスタ３８ａ（図２５参照）が存在する領域が露出するように形成されている。そして、このレジストパターン２８をマスクとして、ＴＥＯＳ酸化膜２７ａをエッチングにより除去する。その後、レジストパターン２８を除去する。そして、本発明の実施の形態１と同様の方法を用いることにより、図２９に示すように、高融点金属シリサイド層８ａ〜８ｅを形成する。この後、本発明の実施の形態１と同様の工程を実施することにより、図２５に示す半導体装置を得ることができる。
【０１２６】
ここで、分離酸化膜４は、ＴＥＯＳ酸化膜２１を除去する際のオーバーエッチングのみを受けることになる。そして、このときの、表１に示すように、分離酸化膜４が除去される膜厚Ａ（図２８参照）は約４ｎｍである。このため、本発明の実施の形態１における半導体装置と同様の効果を得ることができる。
【０１２７】
また、シリサイドプロテクション膜として作用するＴＥＯＳ酸化膜２７ｂを、ゲート電極６ａ、６ｂを形成する際に同時に形成しているので、ゲート電極６ｂがシリサイド化されることを確実に防止できる。この結果、ゲート電極６ｂを形成するポリシリコンは高融点金属シリサイド層よりも大きな電気抵抗を示すことから、ゲート電極６ｂを高抵抗層として利用することが可能となる。
【０１２８】
【発明の効果】
以上のように、本発明によれば、半導体装置の製造工程においてオーバーエッチングにより除去される分離酸化膜の膜厚を低減することができる。このため、高融点金属シリサイド層を形成するような場合にも、この高融点金属シリサイド層が電界効果型トランジスタのソース／ドレイン領域と半導体基板の他の導電型領域との間に延在するように形成されることを有効に防止できる。この結果、半導体装置においてリーク電流が増大することを確実に防止できる。
【図面の簡単な説明】
【図１】 本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】 図１に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３】 図１に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図４】 図１に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図５】 図１に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６】 図１に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図７】 図１に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図８】 図１に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図９】 本発明による半導体装置の実施の形態２を示す断面模式図である。
【図１０】 図９に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１１】 図９に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１２】 図９に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図１３】 本発明による半導体装置の実施の形態３を示す断面模式図である。
【図１４】 図１３に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１５】 図１３に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１６】 図１３に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図１７】 本発明による半導体装置の実施の形態４を示す断面模式図である。
【図１８】 図１７に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１９】 図１７に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２０】 図１８に示した半導体装置におけるゲートコンタクト部を示す平面模式図である。
【図２１】 図２０の線分２００−２００における断面模式図である。
【図２２】 本発明による半導体装置の実施の形態５を示す断面模式図である。
【図２３】 図２２に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２４】 図２２に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２５】 本発明による半導体装置の実施の形態６を示す断面模式図である。
【図２６】 図２５に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２７】 図２５に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２８】 図２５に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図２９】 図２５に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図３０】 従来の半導体装置を示す断面模式図である。
【図３１】 図３０に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３２】 図３０に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３３】 図３０に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図３４】 図３０に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図３５】 図３０に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図３６】 従来の理想的な半導体装置の部分拡大断面模式図である。
【図３７】 従来の半導体装置において問題が発生した場合を示す部分拡大断面模式図である。
【符号の説明】
１ 基板、２ ｐ型ウェル、３ ｎ型ウェル、４ 分離酸化膜、５，５ａ，５ｂ ゲート絶縁膜、６，６ａ，６ｂ ゲート電極、７ａ〜７ｄ サイドウォール、８ａ〜８ｅ 高融点金属シリサイド層、９，３３，３４ シリサイドプロテクション膜、１０ａ，１０ｂ ｎ-型不純物拡散領域、１１ａ，１１ｂ ｎ+型不純物拡散領域、１２ａ，１２ｂ ｐ-型不純物拡散領域、１３ａ，１３ｂ ｐ+型不純物拡散領域、１４ 層間窒化膜、１５ 層間絶縁膜、１６ 金属電極、２９，３７ 開口部、３０ 配線、１７，１８，２１，２７ａ，２７ｂ ＴＥＯＳ酸化膜、１９，２３，２８，２３ａ〜２３ｄ レジストパターン、２２，２６ 窒化膜、２０ａ〜２０ｄ 窒化膜からなるサイドウォール部分、３１ａ〜３１ｄ 酸化膜からなるサイドウォール部分、３２ａ〜３２ｄ サイドウォール、３５ａ〜３５ｃ，３６ａ〜３６ｃ 分離酸化膜保護膜、３８ａ，３８ｂ 電界効果型トランジスタ、３９ ゲートコンタクト部。

Claims (2)

  1. 第１導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、
    前記半導体基板上に第１および第２のゲート電極を形成する工程と、
    前記第１および第２のゲート電極と前記分離絶縁膜との上に、前記分離絶縁膜と同じ材料を含む第１の被覆膜を形成する工程と、
    前記第１の被覆膜上に、前記第１の被覆膜とは異なる材料を含む第２の被覆膜を形成する工程と、
    異方性エッチングにより前記分離絶縁膜上の前記第２の被覆膜を除去するとともに、前記第１および第２のゲート電極の側面上に第２の被覆膜からなる上層サイドウォール膜を形成する工程と、
    エッチングにより前記分離絶縁膜上の前記第１の被覆膜を除去するとともに、前記分離絶縁膜の上面から前記第１の被覆膜の膜厚に所定の値を乗じた膜厚を除去し、前記第１および第２のゲート電極の側面上に第１の被覆膜からなる下層サイドウォール膜を形成する工程と、
    前記素子形成領域において、前記第１および第２のゲート電極と前記上層サイドウォールと前記下層サイドウォールに対して自己整合的に、前記分離絶縁膜に隣接するように、前記半導体基板の主表面に第２導電型領域を形成する工程と、
    前記第２導電型領域を形成した後、前記第１および第２のゲート電極と前記分離絶縁膜との上に前記第１の被覆膜と同じ材料を含む第３の被覆膜を形成する工程と、
    前記分離絶縁膜の上部表面が、前記半導体基板の主表面のレベルより下に位置し、かつ、前記第１導電型領域と前記第２導電型領域との接合界面よりも上に位置するように、前記第１のゲート電極上および前記分離絶縁膜上の前記第３の被覆膜を除去するとともに、前記分離絶縁膜の上面から前記第３の被覆膜の膜厚に所定の値を乗じた膜厚を除去することにより、前記第２のゲート電極上に前記第３の被覆膜からなる第４の被覆膜を形成する工程と、
    前記第１のゲート電極上および前記第２導電型領域上に高融点金属シリサイド層を形成する工程とを備え、
    前記第４の被覆膜は、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いられる、半導体装置の製造方法。
  2. 第１導電型領域を含む半導体基板の主表面に、素子形成領域を分離するように分離絶縁膜を形成する工程と、
    前記半導体基板上に第１および第２のゲート電極を形成する工程と、
    前記素子形成領域において、前記分離絶縁膜に隣接するように、前記半導体基板の主表面に第２導電型領域を形成する工程と、
    前記第１および第２のゲート電極と前記分離絶縁膜との上に、第１の被覆膜を形成する工程と、
    前記第１の被覆膜上に、前記第１の被覆膜とは異なる材料を含む第２の被覆膜を形成する工程と、
    異方性エッチングにより前記分離絶縁膜上の前記第２の被覆膜を除去するとともに、前記第１および第２のゲート電極の側面上に第２の被覆膜からなる上層サイドウォール膜を形成する工程と、
    前記分離絶縁膜の上部表面が、前記半導体基板の主表面のレベルより下に位置し、かつ、前記第１導電型領域と前記第２導電型領域との接合界面よりも上に位置するように、エッチングにより前記分離絶縁膜上の前記第１の被覆膜を除去するとともに、前記ゲート電極の側面上に第１の被覆膜からなる下層サイドウォール膜を形成する工程と、
    前記第２導電型領域上に高融点金属シリサイド層を形成する工程とを備え、
    前記下層サイドウォール膜を形成する工程は、前記第２のゲート電極の上部表面上から、前記半導体基板の主表面上において前記上層サイドウォール膜より外方に向かって延在するように前記下層サイドウォール膜を形成することを含み、
    前記下層サイドウォール膜を、前記高融点金属シリサイド層を形成する工程においてシリサイドプロテクション膜として用いる、半導体装置の製造方法。
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