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KR100503379B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

게이트 전극의 저항을 줄일 수 있고 소오스/드레인에 형성될 콘택 마진을 확보할 수 있는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 소자 분리막이 형성된 반도체 기판 상에 LDD 영역 정의를 위한 제 1포토레지스터 패턴을 형성하는 단계와 제 1포토레지스터 패턴 양측의 반도체 기판에 LDD 영역을 형성한 후에 제 1포토레지스터 패턴을 제거하는 단계와, 반도체 기판 상에 게이트 산화막 및 제 1도전층 순차적으로 증착하고, 제 1도전층을 식각하여 스페이서를 형성하는 단계 및 스페이서가 형성된 반도체 기판 상부에 제 2도전층을 증착하고, 상기 제 2도전층 및 게이트 산화막을 식각하여 스페이서가 게이트 영역에 양측벽 바닥면에 포함되도록 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 게이트 전극 형성 방법{METHOD FOR FABRICATING GATE ELECTRODE OF SEMICONDUCTOR}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 게이트 전극 영역에 스페이서를 형성하여 게이트 전극의 저항을 줄일 수 있는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정 중에 게이트 스페이서 형성 공정은 LDD(Lightly Doped Drain)영역을 형성하기 위한 것이며, 이러한 LDD 영역은 반도체 소자의 고집적화에 따라 게이트 전극의 크기가 작아지면서 발생되는 핫 캐리어 효과(hot carrier effect)를 감소시키게 된다.
또한 게이트 스페이서는 살리사이드(salicide) 공정에서 액티브 실리콘과 게이트의 상부에서만 선택적으로 살리사이드층이 형성되도록 하여 액티브의 단락을 방지하는데 이용된다.
이하 첨부된 도면을 이용하여 종래 반도체 소자의 게이트 전극 형성 방법을 설명한다. 도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 게이트 스페이서 형성을 위한 공정 단면도들이다.
도 1a에 도시한 바와 같이, 반도체 기판(10)의 소정영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 분리막(11)을 형성하며, 소자 분리막(12)을 포함한 반도체 기판(10)의 전면에 게이트 산화막(12)과 폴리 실리콘층(도시되지 않음)을 순차적으로 형성한다. 이후 폴리 실리콘층 및 게이트 산화막에 사진 및 식각공정을 실시하여 선택적으로 패터닝함으로써 소자격리막(11)사이의 반도체 기판(10)상에 게이트 전극(13)을 형성한 후에 게이트 전극(13)을 마스크로 이용하여 반도체 기판(10)의 전면에 저농도 불순물 이온을 주입하여 게이트 전극(13)의 양측면에 반도체 기판(10) 표면내에 LDD 영역(14)을 형성한다.
도 1b 내지 도 1c에 도시된 바와 같이 게이트 전극(13)을 포함한 반도체 기판(10)의 전면에 절연막(15)을증착한 후에 절연막(15)의 전면에 에치백(etch back) 공정을 실시하여 게이트 스페이서(16)를 형성한다. 이후, 게이트 스페이서(16) 및 게이트 전극(13)을 마스크로 이용하여 반도체 기판(10)의 전면에 소오스/드레인용 불순물 이온을 주입하여 게이트 전극(13) 양측의 반도체 기판(10)의 표면내에 LDD 영역(14)과 연결되는 소오스/드레인 불순물 확산 영역(17)을 형성한다.
최근에 반도체의 고집적화에 따라 게이트간의 간격이 좁아짐에 따라 두께가 얇은 게이트 스페이서가 요구되지만, 상기와 같은 종래 방법에 의해서 형성된 게이트 스페이서는 게이트간의 간격에 관계없이 일정한 두께를 갖기 때문에 소오스/드레인에 형성될 콘택 마진이 작아지고, 게이트 전극의 저항이 커지는 문제가 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 전극의 저항을 줄일 수 있고 소오스/드레인에 형성될 콘택 마진을 확보할 수 있는 반도체 소자의 게이트 전극 형성 방법이 제공된다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 소자 분리막이 형성된 반도체 기판 상에 LDD 영역 정의를 위한 제 1포토레지스터 패턴을 형성하는 단계 상기 제 1포토레지스터 패턴 양측의 반도체 기판에 LDD 영역을 형성한 후에 제 1포토레지스터 패턴을 제거하는 단계 상기 반도체 기판 상에 게이트 산화막 및 제 1도전층 순차적으로 증착하고, 상기 제 1도전층을 식각하여 스페이서를 형성하는 단계 및 상기 스페이서가 형성된 반도체 기판 상부에 제 2도전층을 증착하고, 상기 제 2도전층 및 게이트 산화막을 식각하여 상기 스페이서가 게이트 영역에 양측벽 바닥면에 포함되도록 게이트 전극을 형성하는 단계를 포함한다.
이하에서 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 게이트 전극 형성 과정을 도시한 공정 단면도들이다.
도 2a에 도시된 바와 같이, 반도체 기판(100)의 소정영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 분리막(101)을 형성하며, 소자 분리막(101)을 포함한 반도체 기판(100)의 전면에LDD 영역 형성을 위한 포토레지스터를 도포한다. 이후 포토레지스터에 노광 및 현상공정을 실시하여 선택적으로 패터닝하여 제 1포토레지스터 패턴(102)을 형성하고, 제 1포토레지스터 패턴(102)을 마스크로 이용하여 반도체 기판(100)의 전면에 저농도 불순물 이온을 주입하여 제 1포토레지스터 패턴(102)의 양측면에 반도체 기판(100) 표면내에 LDD 영역(103)을 형성한 후에 제 1포토레지스터 패턴(102)을 제거한다.
여기서, 반도체 기판(100)의 전면에 도포되는 포토레지스터의 두께는 1000Å ∼2000Å이다.
도 2b에 도시된 바와 같이, LDD 영역(103)이 형성된 반도체 기판(100)의 전면에 게이트 산화막(104)과 게이트 스페이서 형성을 위한 제 1도전층(105)을 증착하고, 제 1도전층(105)의 전면에 포토레지스터를 도포한 후에 노광 및 현상 공정을 진행하여 제 2포토레지스터 패턴(106)을 형성한다. 이때, 게이트 산화막(104)의 전면에 증착되는 제 1도전층(105)은 폴리실리콘, 실리콘 산화막, 실리콘 질화막 또는 BPSG막으로 이루어져 있으며, 그 두께는 반도체 소자에서 요구되는 게이트 스페이서의 두께이며, 그 예로서 1000Å을 들 수 있다.
도 2c에 도시된 바와 같이, 제 2포토레지스터 패턴(106)에 맞추어서 제 1도전층(105)을 식각하여 게이트 스페이서(105a)를 형성한다.
이후 도 2d에 도시된 바와 같이, 게이트 스페이서(105a)가 형성된 반도체 기판(100) 전면에 게이트 전극 형성을 위한 제 2도전층(107)을 형성하고, 결과물의 상부에 포토레지스터를 도포한 후에 노광 및 현상 공정을 통해 제 3포토레지스터 패턴(107)을 형성한다. 이때 제 2도전층(107)으로는 폴리실리콘 또는 금속을 사용한다.
도 2e에 도시된 바와 같이, 제 3포토레지스터 패턴(107)에 맞추어서 제 2도전층(107) 및 게이트 산화막(103)을 식각하여 게이트 전극(107a)을 형성한 후에 제 3포토레지스터 패턴(108)을 제거한다. 이때 게이트 전극(107a)에는 바닥면 일부분에 형성된 게이트 스페이서(105a)를 포함한다.
상기와 같은 방법으로 게이트 전극을 형성함으로서 게이트 전극의 영역에 게이트 스페이서를 형성할 수 있어 게이트 전극의 측면에 실리사이드가 형성될 경우에 게이트 전극의 면적이 넓어져 저항을 낮출 수 있고, 소오스/드레인 불순물 확산 영역간의 콘택 마진을 확보할 수 있다.
도 2f에 도시된 바와 같이, 게이트 스페이서(105a)를 포함한 게이트 전극(107a)을 마스크로 이용하여 반도체 기판(100)의 전면에 소오스/드레인용 불순물 이온을 주입하여 게이트 전극(107a) 양측의 반도체 기판(100) 표면내에 LDD 영역(103)과 연결되는 소오스/드레인 불순물 확산 영역(108)을 형성한다.
도 2g에 도시된 바와 같이, 게이트 전극(105a)을 포함한 반도체 기판(100)의 전면에 절연막을 형성하고, 사진 및 식각 공정을 실시하여 이후 실리사이드가 형성되지 않을 영역을 덮도록 패터닝한다. 이어서, 절연막을 포함한 반도체 기판(100) 전면에 고융점 금속을 형성한 후 전면에 열처리 공정을 실시하여 절연막이 덮혀있지 않은 반도체 기판(100) 및 게이트 전극(107a)의 표면에 고융점 실리사이드 막(109)을 형성한다.
이후, 반도체 기판(100) 및 게이트 전극(107a)과 반응하지 않은 고융점 금속을 습식 식각으로 제거한다.
이상 설명한 바와 같이, 본 발명은 포토레지스터 패턴을 이용하여 LDD 영역을 형성한 후에 LDD 영역에 맞추어서 폴리실리콘으로 이루어진 게이트 스페이서를 형성하고, 내부에 게이트 스페이서가 포함되도록 게이트 전극을 형성함으로써, 소오스/드레인 불순물 확산영역간의 콘택 마진을 확보할 수 있다.
또한, 본 발명은 실리사이드 공정에서 게이트 전극의 상부뿐만 아니라 측면에도 실리사이드를 형성함으로써, 실리사이드 면적이 넓어져 게이트 전극의 저항을 낮출 수 있다.
본 발명은 게이트 스페이서를 포토레지스터 패턴을 이용함으로써, 게이트스페이서의 폭을 항상 일정하게 유지할 수 있다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 게이트 전극 형성 과정을 도시한 공정 단면도,
도 2a 내지 2g는 본 발명에 따른 반도체 소자의 게이트 전극 형성 과정을 h시한 공정 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 101 : 소자 분리막
102 : 제 1포토레지스터 패턴 103 : LDD 영역
104 : 게이트 산화막 105 : 제 1도전층
106 : 제 2포토레지스터 패턴 105a : 게이트 스페이서
107 : 제 2도전층 108 : 제 3포토레지스터 패턴
107a : 게이트 전극

Claims (4)

  1. 소자 분리막이 형성된 반도체 기판 상에 LDD 영역 정의를 위한 제 1포토레지스터 패턴을 형성하는 단계
    상기 제 1포토레지스터 패턴 양측의 반도체 기판에 LDD 영역을 형성한 후에 제 1포토레지스터 패턴을 제거하는 단계
    상기 반도체 기판 상에 게이트 산화막 및 제 1도전층 순차적으로 증착하고, 상기 제 1도전층을 식각하여 스페이서를 형성하는 단계
    상기 스페이서가 형성된 반도체 기판 상부에 제 2도전층을 증착하고, 상기 제 2도전층 및 게이트 산화막을 식각하여 상기 스페이서가 게이트 영역에 양측벽 바닥면에 포함되도록 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1항에 있어서,
    상기 제 1도전층은,
    폴리실리콘, 실리콘 산화막, 실리콘 질화막 또는 BPSG막인 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1항에 있어서,
    상기 제 2도전층은,
    폴리실리콘 또는 금속인 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1항에 있어서,
    상기 포토레지스터 패턴의 두께는,
    1000∼2000Å 인 반도체 소자의 게이트 전극 형성 방법.
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