JP2000315735A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 リーク電流を低減することが可能な半導体装
置およびその製造方法を提供する。 【解決手段】 半導体装置は、第１導電型領域２を含む
半導体基板１の主表面に形成された分離絶縁膜４と、電
界効果型トランジスタ３８ａとを備える。電界効果型ト
ランジスタは、分離絶縁膜４に隣接するように形成され
た第２導電型領域１１ｂと、ゲート電極６ａと、ゲート
電極の側面に形成された下層サイドウォール膜３１ａ
と、この下層サイドウォール膜上に形成され、下層サイ
ドウォール膜とは異なる材料を含む上層サイドウォール
膜２０ａと、第２導電型領域上に形成された高融点金属
シリサイド層８ｃとを含む。分離絶縁膜４の上部表面
は、半導体基板の主表面のレベルとほぼ同じか、主表面
のレベルより下に位置し、かつ、第１導電型領域２と第
２導電型領域１１ｂとの接合界面よりも上に位置する。
置およびその製造方法を提供する。 【解決手段】 半導体装置は、第１導電型領域２を含む
半導体基板１の主表面に形成された分離絶縁膜４と、電
界効果型トランジスタ３８ａとを備える。電界効果型ト
ランジスタは、分離絶縁膜４に隣接するように形成され
た第２導電型領域１１ｂと、ゲート電極６ａと、ゲート
電極の側面に形成された下層サイドウォール膜３１ａ
と、この下層サイドウォール膜上に形成され、下層サイ
ドウォール膜とは異なる材料を含む上層サイドウォール
膜２０ａと、第２導電型領域上に形成された高融点金属
シリサイド層８ｃとを含む。分離絶縁膜４の上部表面
は、半導体基板の主表面のレベルとほぼ同じか、主表面
のレベルより下に位置し、かつ、第１導電型領域２と第
２導電型領域１１ｂとの接合界面よりも上に位置する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、リーク電流の
発生を抑制することが可能な半導体装置およびその製造
方法に関する。
びその製造方法に関し、より特定的には、リーク電流の
発生を抑制することが可能な半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】従来、電界効果型トランジスタを備える
半導体装置が知られている。図３０は、従来の半導体装
置を示す断面模式図である。図３０を参照して、従来の
半導体装置を説明する。
半導体装置が知られている。図３０は、従来の半導体装
置を示す断面模式図である。図３０を参照して、従来の
半導体装置を説明する。
【０００３】図３０を参照して、半導体装置は、半導体
基板１０１上に形成された電界効果型トランジスタ１３
８ａ、１３８ｂを備える。半導体基板１０１には、ｐ型
ウェル１０２とｎ型ウェル１０３とが形成されている。
半導体基板１０１の主表面には、素子形成領域を分離す
るように分離酸化膜１０４が形成されている。ｐ型ウェ
ル１０２が形成された領域においては、半導体基板１０
１の主表面にｎ-型不純物拡散領域１１０ａ、１１０ｂ
と、ｎ+型不純物拡散領域１１１ａ、１１１ｂとが形成
されている。このｎ-型不純物拡散領域１１０ａ、１１
０ｂ、ｎ+型不純物拡散領域１１１ａ、１１１ｂとか
ら、ソース／ドレイン領域が構成されている。ｎ-型不
純物拡散領域１１０ａ、１１０ｂの間に位置するチャネ
ル領域においては、半導体基板１０１の主表面上にゲー
ト絶縁膜１０５ａを介してゲート電極１０６ａが形成さ
れている。ゲート電極１０６ａの側面上にはＴＥＯＳ酸
化膜からなるサイドウォール１０７ａ、１０７ｂが形成
されている。ゲート電極１０６ａとｎ+型不純物拡散領
域１１１ａ、１１１ｂ上とには、高融点金属シリサイド
層１０８ａ〜１０８ｃがそれぞれ形成されている。この
ゲート電極１０６ａとゲート絶縁膜１０５ａとソース／
ドレイン領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂ
とから、電界効果トランジスタ１３８ａが構成されてい
る。
基板１０１上に形成された電界効果型トランジスタ１３
８ａ、１３８ｂを備える。半導体基板１０１には、ｐ型
ウェル１０２とｎ型ウェル１０３とが形成されている。
半導体基板１０１の主表面には、素子形成領域を分離す
るように分離酸化膜１０４が形成されている。ｐ型ウェ
ル１０２が形成された領域においては、半導体基板１０
１の主表面にｎ-型不純物拡散領域１１０ａ、１１０ｂ
と、ｎ+型不純物拡散領域１１１ａ、１１１ｂとが形成
されている。このｎ-型不純物拡散領域１１０ａ、１１
０ｂ、ｎ+型不純物拡散領域１１１ａ、１１１ｂとか
ら、ソース／ドレイン領域が構成されている。ｎ-型不
純物拡散領域１１０ａ、１１０ｂの間に位置するチャネ
ル領域においては、半導体基板１０１の主表面上にゲー
ト絶縁膜１０５ａを介してゲート電極１０６ａが形成さ
れている。ゲート電極１０６ａの側面上にはＴＥＯＳ酸
化膜からなるサイドウォール１０７ａ、１０７ｂが形成
されている。ゲート電極１０６ａとｎ+型不純物拡散領
域１１１ａ、１１１ｂ上とには、高融点金属シリサイド
層１０８ａ〜１０８ｃがそれぞれ形成されている。この
ゲート電極１０６ａとゲート絶縁膜１０５ａとソース／
ドレイン領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂ
とから、電界効果トランジスタ１３８ａが構成されてい
る。
【０００４】ｎ型ウェル１０３が形成された領域におい
ては、半導体基板１０１の主表面にｐ-型不純物拡散領
域１１２ａ、１１２ｂとｐ+型不純物拡散領域１１３
ａ、１１３ｂとが形成されている。このｐ-型不純物拡
散領域１１２ａ、１１２ｂとｐ１１３ａ、１１３ｂとか
ら、ソース／ドレイン領域が構成される。ｐ-型不純物拡
散領域１１２ａ、１１２ｂの間に位置するチャネル領域
上においては、半導体基板１０１の主表面上にゲート絶
縁膜１０５ｂを介してゲート電極１０６ｂが形成されて
いる。ゲート電極１０６ｂの側面上には、ＴＥＯＳ酸化
膜からなるサイドウォール１０７ｃ、１０７ｄが形成さ
れている。ｐ+型不純物拡散領域上には、高融点金属シ
リサイド層１０８ｄ、１０８ｅが形成されている。ここ
で、ゲート電極１０６ｂとゲート絶縁膜１０５ｂとソー
ス／ドレイン領域１１２ａ、１１２ｂ、１１３ａ、１１
３ｂとから、電界効果型トランジスタ１３８ｂが構成さ
れている。ゲート電極１０ｂとソース／ドレイン領域１
１２ａ、１１２ｂ、１１３ａ、１１３ｂとの上には、Ｔ
ＥＯＳ酸化膜からなるシリサイドプロテクション膜１０
９が形成されている。
ては、半導体基板１０１の主表面にｐ-型不純物拡散領
域１１２ａ、１１２ｂとｐ+型不純物拡散領域１１３
ａ、１１３ｂとが形成されている。このｐ-型不純物拡
散領域１１２ａ、１１２ｂとｐ１１３ａ、１１３ｂとか
ら、ソース／ドレイン領域が構成される。ｐ-型不純物拡
散領域１１２ａ、１１２ｂの間に位置するチャネル領域
上においては、半導体基板１０１の主表面上にゲート絶
縁膜１０５ｂを介してゲート電極１０６ｂが形成されて
いる。ゲート電極１０６ｂの側面上には、ＴＥＯＳ酸化
膜からなるサイドウォール１０７ｃ、１０７ｄが形成さ
れている。ｐ+型不純物拡散領域上には、高融点金属シ
リサイド層１０８ｄ、１０８ｅが形成されている。ここ
で、ゲート電極１０６ｂとゲート絶縁膜１０５ｂとソー
ス／ドレイン領域１１２ａ、１１２ｂ、１１３ａ、１１
３ｂとから、電界効果型トランジスタ１３８ｂが構成さ
れている。ゲート電極１０ｂとソース／ドレイン領域１
１２ａ、１１２ｂ、１１３ａ、１１３ｂとの上には、Ｔ
ＥＯＳ酸化膜からなるシリサイドプロテクション膜１０
９が形成されている。
【０００５】電界効果型トランジスタ１３８ａ、１３８
ｂと分離酸化膜１０４との上には、開口部１２９を形成
する際のエッチングストッパとして作用する層間窒化膜
１１４が形成されている。層間窒化膜１１４上には、層
間絶縁膜１１５が形成されている。ｎ+型不純物拡散領
域１１１ａ上に位置する領域においては、層間絶縁膜１
１５と層間窒化膜１１４との一部がエッチングにより除
去されることにより、開口部１２９が形成されている。
開口部１２９の内部と層間絶縁膜１１５上とには、金属
電極１１６が形成されている。層間絶縁膜１１５上に
は、配線１３０が形成されている。
ｂと分離酸化膜１０４との上には、開口部１２９を形成
する際のエッチングストッパとして作用する層間窒化膜
１１４が形成されている。層間窒化膜１１４上には、層
間絶縁膜１１５が形成されている。ｎ+型不純物拡散領
域１１１ａ上に位置する領域においては、層間絶縁膜１
１５と層間窒化膜１１４との一部がエッチングにより除
去されることにより、開口部１２９が形成されている。
開口部１２９の内部と層間絶縁膜１１５上とには、金属
電極１１６が形成されている。層間絶縁膜１１５上に
は、配線１３０が形成されている。
【０００６】次に、図３１〜３５を参照して、図３０に
示した半導体装置の製造工程を説明する。ここで、図３
１〜３５は図３０に示した半導体装置の製造方法を説明
するための断面模式図である。
示した半導体装置の製造工程を説明する。ここで、図３
１〜３５は図３０に示した半導体装置の製造方法を説明
するための断面模式図である。
【０００７】まず、半導体基板１０１（図３１参照）の
主表面に、素子形成領域を分離するように分離酸化膜１
０４（図３１参照）を形成する。次に、イオン注入法を
用いて半導体基板１０１の主表面にｐ型ウェル１０２と
ｎ型ウェル１０３とを形成する。そして、半導体基板１
０１の主表面を熱酸化することにより、半導体基板１０
１の主表面上にゲート絶縁膜となる酸化膜を形成する。
この酸化膜の膜厚は数ｎｍ程度である。この酸化膜上に
ゲート電極となるポリシリコン膜を形成する。このポリ
シリコン膜の膜厚は数十ｎｍ程度である。このポリシリ
コン膜上にレジストパターンを形成する。このレジスト
パターンをマスクとして、エッチングによりポリシリコ
ン膜と絶縁膜との一部を除去することにより、ゲート絶
縁膜１０５ａ、１０５ｂとゲート電極１０６ａ、１０６
ｂ（図３１参照）とを形成する。その後、レジストパタ
ーンを除去する。そして、イオン注入法を用いて、半導
体基板１０１の主表面にｎ-型不純物拡散領域１１０
ａ、１１０ｂと、ｐ-型不純物拡散領域１１２ａ、１１
２ｂとを形成する。その後、ゲート電極１０６ａ、１０
６ｂと半導体基板１０１の主表面と分離酸化膜１０４と
の上にＴＥＯＳ酸化膜１１７を堆積する。このＴＥＯＳ
酸化膜１１７の膜厚は約６０ｎｍである。このようにし
て、図３１に示すような構造を得る。
主表面に、素子形成領域を分離するように分離酸化膜１
０４（図３１参照）を形成する。次に、イオン注入法を
用いて半導体基板１０１の主表面にｐ型ウェル１０２と
ｎ型ウェル１０３とを形成する。そして、半導体基板１
０１の主表面を熱酸化することにより、半導体基板１０
１の主表面上にゲート絶縁膜となる酸化膜を形成する。
この酸化膜の膜厚は数ｎｍ程度である。この酸化膜上に
ゲート電極となるポリシリコン膜を形成する。このポリ
シリコン膜の膜厚は数十ｎｍ程度である。このポリシリ
コン膜上にレジストパターンを形成する。このレジスト
パターンをマスクとして、エッチングによりポリシリコ
ン膜と絶縁膜との一部を除去することにより、ゲート絶
縁膜１０５ａ、１０５ｂとゲート電極１０６ａ、１０６
ｂ（図３１参照）とを形成する。その後、レジストパタ
ーンを除去する。そして、イオン注入法を用いて、半導
体基板１０１の主表面にｎ-型不純物拡散領域１１０
ａ、１１０ｂと、ｐ-型不純物拡散領域１１２ａ、１１
２ｂとを形成する。その後、ゲート電極１０６ａ、１０
６ｂと半導体基板１０１の主表面と分離酸化膜１０４と
の上にＴＥＯＳ酸化膜１１７を堆積する。このＴＥＯＳ
酸化膜１１７の膜厚は約６０ｎｍである。このようにし
て、図３１に示すような構造を得る。
【０００８】次に、図３２に示すように、エッチバック
を行なうことにより、ＴＥＯＳ酸化膜１１７を部分的に
除去する。この結果、ゲート電極１０６ａ、１０６ｂの
側面上にサイドウォール１０７ａ〜１０７ｄが形成され
る。ここで、ＴＥＯＳ酸化膜１１７を除去する際のエッ
チングにおいては、約４０％のオーバーエッチングが加
えられる。このため、分離酸化膜１０４の上部表面は膜
厚Ａだけ除去されることになる。具体的には、ＴＥＯＳ
酸化膜１１７の膜厚が約６０ｎｍであることから、分離
酸膜１０４の除去される膜厚Ａ（除去膜厚Ａ、あるいは
落ち込み量ともいう）は約２５ｎｍである。
を行なうことにより、ＴＥＯＳ酸化膜１１７を部分的に
除去する。この結果、ゲート電極１０６ａ、１０６ｂの
側面上にサイドウォール１０７ａ〜１０７ｄが形成され
る。ここで、ＴＥＯＳ酸化膜１１７を除去する際のエッ
チングにおいては、約４０％のオーバーエッチングが加
えられる。このため、分離酸化膜１０４の上部表面は膜
厚Ａだけ除去されることになる。具体的には、ＴＥＯＳ
酸化膜１１７の膜厚が約６０ｎｍであることから、分離
酸膜１０４の除去される膜厚Ａ（除去膜厚Ａ、あるいは
落ち込み量ともいう）は約２５ｎｍである。
【０００９】次に、図３３に示すように、半導体基板１
０１の主表面にイオン注入法を用いて、ｎ型不純物およ
びｐ型不純物を注入する。この結果、ｎ+型不純物拡散
領域１１１ａ、１１１ｂとｐ+型不純物拡散領域１１３
ａ、１１３ｂとが形成される。
０１の主表面にイオン注入法を用いて、ｎ型不純物およ
びｐ型不純物を注入する。この結果、ｎ+型不純物拡散
領域１１１ａ、１１１ｂとｐ+型不純物拡散領域１１３
ａ、１１３ｂとが形成される。
【００１０】次に、図３３に示すように、ＴＥＯＳ酸化
膜１１８をゲート電極１０６ａ、１０６ｂと半導体基板
１０１の主表面と分離酸化膜１０４との上に堆積する。
このＴＥＯＳ酸化膜１１８の膜厚は約１００ｎｍであ
る。そして、ＴＥＯＳ酸化膜１１８上にレジストパター
ン１１９を形成する。
膜１１８をゲート電極１０６ａ、１０６ｂと半導体基板
１０１の主表面と分離酸化膜１０４との上に堆積する。
このＴＥＯＳ酸化膜１１８の膜厚は約１００ｎｍであ
る。そして、ＴＥＯＳ酸化膜１１８上にレジストパター
ン１１９を形成する。
【００１１】次に、図３４に示すように、レジストパタ
ーン１１９をマスクとして、エッチングによりＴＥＯＳ
酸化膜１１８を部分的に除去することにより、ＴＥＯＳ
酸化膜からなるシリサイドプロテクション膜１０９を形
成する。その後、レジストパターン１１９を除去する。
ーン１１９をマスクとして、エッチングによりＴＥＯＳ
酸化膜１１８を部分的に除去することにより、ＴＥＯＳ
酸化膜からなるシリサイドプロテクション膜１０９を形
成する。その後、レジストパターン１１９を除去する。
【００１２】このＴＥＯＳ酸化膜１１８を部分的に除去
するためのエッチングにおいても、約４０％のオーバー
エッチングが加えられる。このため、このオーバーエッ
チングにより分離酸化膜１０４の上部表面は、図３４に
示すように、膜厚Ｂだけ除去される。この場合、ＴＥＯ
Ｓ酸化膜１１８の膜厚が１００ｎｍであることから、分
離酸化膜１０４が除去される膜厚Ｂ（除去膜厚Ｂ、ある
いは落ち込み量ともいう）は約４０ｎｍである。
するためのエッチングにおいても、約４０％のオーバー
エッチングが加えられる。このため、このオーバーエッ
チングにより分離酸化膜１０４の上部表面は、図３４に
示すように、膜厚Ｂだけ除去される。この場合、ＴＥＯ
Ｓ酸化膜１１８の膜厚が１００ｎｍであることから、分
離酸化膜１０４が除去される膜厚Ｂ（除去膜厚Ｂ、ある
いは落ち込み量ともいう）は約４０ｎｍである。
【００１３】次に、ゲート電極１０６ａと半導体基板１
０１の主表面と分離酸化膜１０４とシリサイドプロテク
ション膜１０９との上に高融点金属膜をスパッタ法で形
成する。そして、熱処理としてランプアニール処理を行
なう。この結果、半導体基板１０１の主表面やゲート電
極１０６ａの上部表面において、シリコンおよびポリシ
リコンと高融点金属膜との接した部分にてシリサイド反
応が起きる。この結果、高融点金属シリサイド層１０８
ａ〜１０８ｅ（図３５参照）が形成される。その後、反
応しなかった高融点金属層を除去することにより、図３
５に示すような構造を得る。
０１の主表面と分離酸化膜１０４とシリサイドプロテク
ション膜１０９との上に高融点金属膜をスパッタ法で形
成する。そして、熱処理としてランプアニール処理を行
なう。この結果、半導体基板１０１の主表面やゲート電
極１０６ａの上部表面において、シリコンおよびポリシ
リコンと高融点金属膜との接した部分にてシリサイド反
応が起きる。この結果、高融点金属シリサイド層１０８
ａ〜１０８ｅ（図３５参照）が形成される。その後、反
応しなかった高融点金属層を除去することにより、図３
５に示すような構造を得る。
【００１４】このような工程の後、層間窒化膜１１４を
半導体基板１０１の全面に堆積する。さらに、層間窒化
膜１１４上に層間絶縁膜１１５を堆積する。そして、層
間絶縁膜１１５の上部表面をＣＭＰ（Chemical Mechani
cal Polishing）法を用いて平坦化する。そして、層間
絶縁膜１１５上にレジストパターンを形成する。このレ
ジストパターンをマスクとして、層間絶縁膜１１５と層
間窒化膜１１４との一部を除去することにより、開口部
１２９（図３０）を形成する。この開口部１２９を形成
するエッチングにおいては、まず、窒化膜との選択比の
高いエッチング条件を用い、層間絶縁膜１１５を除去す
るとともに、層間窒化膜１１４においてエッチングの進
行を停止させる。その後、異なるエッチング条件を用い
て、層間窒化膜１１４のエッチングを行なう。そして、
金属電極１１６と配線１３０とを形成する。このように
して、図３０に示すような半導体装置を得ることができ
る。
半導体基板１０１の全面に堆積する。さらに、層間窒化
膜１１４上に層間絶縁膜１１５を堆積する。そして、層
間絶縁膜１１５の上部表面をＣＭＰ（Chemical Mechani
cal Polishing）法を用いて平坦化する。そして、層間
絶縁膜１１５上にレジストパターンを形成する。このレ
ジストパターンをマスクとして、層間絶縁膜１１５と層
間窒化膜１１４との一部を除去することにより、開口部
１２９（図３０）を形成する。この開口部１２９を形成
するエッチングにおいては、まず、窒化膜との選択比の
高いエッチング条件を用い、層間絶縁膜１１５を除去す
るとともに、層間窒化膜１１４においてエッチングの進
行を停止させる。その後、異なるエッチング条件を用い
て、層間窒化膜１１４のエッチングを行なう。そして、
金属電極１１６と配線１３０とを形成する。このように
して、図３０に示すような半導体装置を得ることができ
る。
【００１５】
【発明が解決しようとする課題】ここで、上記従来の半
導体装置においては、以下に示すような問題があった。
その問題点を図３６および３７を参照して説明する。
導体装置においては、以下に示すような問題があった。
その問題点を図３６および３７を参照して説明する。
【００１６】図３６は、理想的な半導体装置の部分拡大
断面模式図である。また、図３７は、本発明が解決しよ
うとする課題を説明するための半導体装置の部分拡大断
面模式図である。
断面模式図である。また、図３７は、本発明が解決しよ
うとする課題を説明するための半導体装置の部分拡大断
面模式図である。
【００１７】図３６を参照して、半導体基板１０１の主
表面には電界効果型トランジスタ１８３ａが形成されて
いる。そして、この電界効果型トランジスタ１３８ａの
ｎ+型不純物拡散領域１１１ａ、１１１ｂに隣接する分
離酸化膜１０４の上部表面のレベルは、半導体基板１０
１の主表面のレベルとほぼ同じ高さになることが好まし
い。そして、このような場合には、ｐ型ウェル１０２と
ｎ+型不純物拡散領域１１１ａ、１１１ｂとを異なる電
位に保つことができる。たとえばｎ+型不純物拡散領域
１１１ａ、１１１ｂに＋２Ｖ、ｐ型ウェル１０２に±０
Ｖが印加された場合には、逆バイアスとなるので、数十
ｆＡ／μｍ2程度のわずかなリーク電流が発生するのみ
である。
表面には電界効果型トランジスタ１８３ａが形成されて
いる。そして、この電界効果型トランジスタ１３８ａの
ｎ+型不純物拡散領域１１１ａ、１１１ｂに隣接する分
離酸化膜１０４の上部表面のレベルは、半導体基板１０
１の主表面のレベルとほぼ同じ高さになることが好まし
い。そして、このような場合には、ｐ型ウェル１０２と
ｎ+型不純物拡散領域１１１ａ、１１１ｂとを異なる電
位に保つことができる。たとえばｎ+型不純物拡散領域
１１１ａ、１１１ｂに＋２Ｖ、ｐ型ウェル１０２に±０
Ｖが印加された場合には、逆バイアスとなるので、数十
ｆＡ／μｍ2程度のわずかなリーク電流が発生するのみ
である。
【００１８】しかし、図３０において示した従来の半導
体装置においては、図３７に示すように、分離酸化膜１
０４の上部表面のレベルが半導体基板１０１の主表面の
レベルより下になっている。これは、分離酸化膜１０４
の上部表面が、サイドウォール１０７ａ〜１０７ｄおよ
びシリサイドプロテクション膜１０９を形成する際のエ
ッチングにおいてオーバーエッチングされるためであ
る。そして、分離酸化膜１０４の上部表面の落ち込み量
（サイドウォール１０７ａ〜１０７ｄを形成する際のエ
ッチングにおいてオーバーエッチングにより除去された
膜厚Ａと、シリサイドプロテクション膜１０９を形成す
る際のエッチングにおいてオーバーエッチングにより除
去された膜厚Ｂとの合計）が、ｎ+型不純物拡散領域１
１１ａ、１１１ｂの深さＸｊよりも大きくなっている。
この場合、領域１００に示すように、高融点金属シリサ
イド層１０８ａ、１０８ｃが、ｎ+型不純物拡散領域１
１１ａ、１１１ｂとｐ型ウェル１０２との両領域の表面
にまたがるように形成される。このため、高融点金属シ
リサイド層１０８ａ、１０８ｃを介して、ｎ+型不純物
拡散領域１１１ａ、１１１ｂとｐ型ウェル１０２とが短
絡する。この結果、ｎ +型不純物拡散領域１１１ａ、１
１１ｂとｐ型ウェル１０２とが同電位となってしまう、
あるいは、ｎ+型不純物拡散領域１１１ａ、１１１ｂと
ｐ型ウェル１０２とを異電位にしたとしても大きなリー
ク電流が流れる、といった問題が発生する。たとえば、
ｎ+型不純物拡散領域１１１ａ、１１１ｂに＋２Ｖ、ｐ
型ウェル１０２に±０Ｖを印加すると、この両領域の接
合界面では逆バイアスとなるが、高融点金属シリサイド
層１０８ａ、１０８ｃを介して大きなリーク電流（数百
ｆＡ以上）が発生することになる。そして、このような
問題は、電界効果型トランジスタ１３８ｂにおけるｐ+
型不純物拡散領域１１３ａ、１１３ｂとｎ型ウェル１０
３との間においても同様に発生する。
体装置においては、図３７に示すように、分離酸化膜１
０４の上部表面のレベルが半導体基板１０１の主表面の
レベルより下になっている。これは、分離酸化膜１０４
の上部表面が、サイドウォール１０７ａ〜１０７ｄおよ
びシリサイドプロテクション膜１０９を形成する際のエ
ッチングにおいてオーバーエッチングされるためであ
る。そして、分離酸化膜１０４の上部表面の落ち込み量
（サイドウォール１０７ａ〜１０７ｄを形成する際のエ
ッチングにおいてオーバーエッチングにより除去された
膜厚Ａと、シリサイドプロテクション膜１０９を形成す
る際のエッチングにおいてオーバーエッチングにより除
去された膜厚Ｂとの合計）が、ｎ+型不純物拡散領域１
１１ａ、１１１ｂの深さＸｊよりも大きくなっている。
この場合、領域１００に示すように、高融点金属シリサ
イド層１０８ａ、１０８ｃが、ｎ+型不純物拡散領域１
１１ａ、１１１ｂとｐ型ウェル１０２との両領域の表面
にまたがるように形成される。このため、高融点金属シ
リサイド層１０８ａ、１０８ｃを介して、ｎ+型不純物
拡散領域１１１ａ、１１１ｂとｐ型ウェル１０２とが短
絡する。この結果、ｎ +型不純物拡散領域１１１ａ、１
１１ｂとｐ型ウェル１０２とが同電位となってしまう、
あるいは、ｎ+型不純物拡散領域１１１ａ、１１１ｂと
ｐ型ウェル１０２とを異電位にしたとしても大きなリー
ク電流が流れる、といった問題が発生する。たとえば、
ｎ+型不純物拡散領域１１１ａ、１１１ｂに＋２Ｖ、ｐ
型ウェル１０２に±０Ｖを印加すると、この両領域の接
合界面では逆バイアスとなるが、高融点金属シリサイド
層１０８ａ、１０８ｃを介して大きなリーク電流（数百
ｆＡ以上）が発生することになる。そして、このような
問題は、電界効果型トランジスタ１３８ｂにおけるｐ+
型不純物拡散領域１１３ａ、１１３ｂとｎ型ウェル１０
３との間においても同様に発生する。
【００１９】このように大きなリーク電流が発生する
と、半導体装置が正常に動作しなくなり、半導体装置の
信頼性が著しく低下することになる。
と、半導体装置が正常に動作しなくなり、半導体装置の
信頼性が著しく低下することになる。
【００２０】本発明は、このような課題を解決する為に
なされたものであり、この発明の１つの目的は、リーク
電流の発生を抑制することが可能な半導体装置を提供す
る事である。
なされたものであり、この発明の１つの目的は、リーク
電流の発生を抑制することが可能な半導体装置を提供す
る事である。
【００２１】この発明のもう１つの目的は、リーク電流
の発生を抑制することが可能な半導体装置の製造方法を
提供することである。
の発生を抑制することが可能な半導体装置の製造方法を
提供することである。
【００２２】
【課題を解決するための手段】この発明の一の局面にお
ける半導体装置は、分離絶縁膜と電界効果型トランジス
タとを備える。第１導電型領域を含む半導体基板の主表
面に、素子形成領域を分離するように分離絶縁膜が形成
されている。電界効果型トランジスタは素子形成領域に
おいて形成されている。電界効果型トランジスタは、第
２導電型領域と、ゲート電極と、下層サイドウォール膜
と上層サイドウォール膜と高融点金属シリサイド層とを
含む。第２導電型領域は、分離絶縁膜に隣接するよう
に、半導体基板の主表面に形成されている。ゲート電極
は、半導体基板の主表面上に形成されている。下層サイ
ドウォール膜はゲート電極の側面上に形成されている。
上層サイドウォール膜は、下層サイドウォール膜上に形
成され、下層サイドウォール膜とは異なる材料を含む。
高融点金属シリサイド層は、第２導電型領域上に形成さ
れている。分離絶縁膜の上部表面は、半導体基板の主表
面のレベルとほぼ同じか、この主表面のレベルより下に
位置し、かつ、第１導電型領域と第２導電型領域との接
合界面よりも上に位置する（請求項１）。
ける半導体装置は、分離絶縁膜と電界効果型トランジス
タとを備える。第１導電型領域を含む半導体基板の主表
面に、素子形成領域を分離するように分離絶縁膜が形成
されている。電界効果型トランジスタは素子形成領域に
おいて形成されている。電界効果型トランジスタは、第
２導電型領域と、ゲート電極と、下層サイドウォール膜
と上層サイドウォール膜と高融点金属シリサイド層とを
含む。第２導電型領域は、分離絶縁膜に隣接するよう
に、半導体基板の主表面に形成されている。ゲート電極
は、半導体基板の主表面上に形成されている。下層サイ
ドウォール膜はゲート電極の側面上に形成されている。
上層サイドウォール膜は、下層サイドウォール膜上に形
成され、下層サイドウォール膜とは異なる材料を含む。
高融点金属シリサイド層は、第２導電型領域上に形成さ
れている。分離絶縁膜の上部表面は、半導体基板の主表
面のレベルとほぼ同じか、この主表面のレベルより下に
位置し、かつ、第１導電型領域と第２導電型領域との接
合界面よりも上に位置する（請求項１）。
【００２３】このように、下層サイドウォール膜と上層
サイドウォール膜とを備えるので、サイドウォールを形
成する際のエッチング工程を２回に分けて行なう事がで
きる。この結果、従来のようにサイドウォールを１回の
エッチング工程により形成する場合に比べて、このエッ
チング工程においてオーバーエッチングにより除去され
る分離酸化膜の除去膜厚（落ち込み量）を小さくするこ
とができる。このように、上部表面が半導体基板の主表
面のレベルとほぼ同じか主表面のレベルよりも下に位置
する分離絶縁膜と、ゲート電極の側面にサイドウォール
膜とを兼ね備えた半導体装置において、分離絶縁膜の上
部表面を、第１導電型領域と第２導電型領域との接合界
面よりも上に位置づけた構造を与えることができる。そ
のため、高融点金属シリサイド層が第２導電型領域と第
１導電型領域との両領域に接するように形成されること
を有効に防止できる。この結果、第１導電型領域と第２
導電型領域とが高融点金属シリサイド層により電気的に
接続されることを防止できる。これにより、第２導電型
領域と第１導電型領域との間においてリーク電流が増大
することを防止できる。
サイドウォール膜とを備えるので、サイドウォールを形
成する際のエッチング工程を２回に分けて行なう事がで
きる。この結果、従来のようにサイドウォールを１回の
エッチング工程により形成する場合に比べて、このエッ
チング工程においてオーバーエッチングにより除去され
る分離酸化膜の除去膜厚（落ち込み量）を小さくするこ
とができる。このように、上部表面が半導体基板の主表
面のレベルとほぼ同じか主表面のレベルよりも下に位置
する分離絶縁膜と、ゲート電極の側面にサイドウォール
膜とを兼ね備えた半導体装置において、分離絶縁膜の上
部表面を、第１導電型領域と第２導電型領域との接合界
面よりも上に位置づけた構造を与えることができる。そ
のため、高融点金属シリサイド層が第２導電型領域と第
１導電型領域との両領域に接するように形成されること
を有効に防止できる。この結果、第１導電型領域と第２
導電型領域とが高融点金属シリサイド層により電気的に
接続されることを防止できる。これにより、第２導電型
領域と第１導電型領域との間においてリーク電流が増大
することを防止できる。
【００２４】上記一の局面における半導体装置では、電
界効果型トランジスタは、ゲート電極上に形成された高
融点金属シリサイド層を含んでいてもよい（請求項
２）。
界効果型トランジスタは、ゲート電極上に形成された高
融点金属シリサイド層を含んでいてもよい（請求項
２）。
【００２５】この場合、ゲート電極の電気抵抗を有効に
低減することができる。この結果、半導体装置の動作速
度を向上させる事ができる。
低減することができる。この結果、半導体装置の動作速
度を向上させる事ができる。
【００２６】上記一の局面における半導体装置では、電
界効果型トランジスタが、ゲート電極上に形成された高
融点金属シリサイド層を含む第１の電界効果型トランジ
スタと、ゲート電極上に形成された高融点金属シリサイ
ド層を含まない第２の電界効果型トランジスタとを含ん
でいてもよい（請求項３）。
界効果型トランジスタが、ゲート電極上に形成された高
融点金属シリサイド層を含む第１の電界効果型トランジ
スタと、ゲート電極上に形成された高融点金属シリサイ
ド層を含まない第２の電界効果型トランジスタとを含ん
でいてもよい（請求項３）。
【００２７】上記一の局面における半導体装置では、下
層サイドウォール膜が、第２の電界効果型トランジスタ
のゲート電極の上部表面上から、第２導電型領域上にお
ける高融点金属シリサイド層が形成された領域に隣接す
る領域にまで延在するように形成されていてもよい（請
求項４）。
層サイドウォール膜が、第２の電界効果型トランジスタ
のゲート電極の上部表面上から、第２導電型領域上にお
ける高融点金属シリサイド層が形成された領域に隣接す
る領域にまで延在するように形成されていてもよい（請
求項４）。
【００２８】この場合、下層サイドウォール膜を、高融
点金属シリサイド層を形成する際に、ゲート電極がシリ
サイド化されることを防止するためのシリサイドプロテ
クション膜として利用することができる。このため、下
層サイドウォール膜とこのシリサイドプロテクション膜
とを異なる工程において形成する場合に比べて、半導体
装置の製造工程数を削減することができる。この結果、
半導体装置の製造コストを低減することができる。
点金属シリサイド層を形成する際に、ゲート電極がシリ
サイド化されることを防止するためのシリサイドプロテ
クション膜として利用することができる。このため、下
層サイドウォール膜とこのシリサイドプロテクション膜
とを異なる工程において形成する場合に比べて、半導体
装置の製造工程数を削減することができる。この結果、
半導体装置の製造コストを低減することができる。
【００２９】また、下層サイドウォール膜とシリサイド
プロテクション膜とを形成するために、１回のエッチン
グ工程を行えばよい。このため、分離絶縁膜がオーバー
エッチングされる回数もこの１回のみとなる。そのた
め、分離絶縁膜がオーバーエッチングにより除去される
膜厚をより確実に低減することができる。これにより、
分離絶縁膜の上部表面がオーバーエッチングにより除去
される事により第１導電型領域と第２導電型領域との表
面がともに露出するというようなことを防止できる。こ
の結果、第２導電型領域上から第１導電型領域上にまで
延在するように高融点金属シリサイド層が形成されるこ
とを防止できる。その結果、この高融点金属シリサイド
層の存在に起因するリーク電流の増大を確実に防止でき
る。
プロテクション膜とを形成するために、１回のエッチン
グ工程を行えばよい。このため、分離絶縁膜がオーバー
エッチングされる回数もこの１回のみとなる。そのた
め、分離絶縁膜がオーバーエッチングにより除去される
膜厚をより確実に低減することができる。これにより、
分離絶縁膜の上部表面がオーバーエッチングにより除去
される事により第１導電型領域と第２導電型領域との表
面がともに露出するというようなことを防止できる。こ
の結果、第２導電型領域上から第１導電型領域上にまで
延在するように高融点金属シリサイド層が形成されるこ
とを防止できる。その結果、この高融点金属シリサイド
層の存在に起因するリーク電流の増大を確実に防止でき
る。
【００３０】上記一の局面における半導体装置では、上
層サイドウォール膜と下層サイドウォール膜とが、第２
の電界効果型トランジスタのゲート電極の上部表面上か
ら、第２導電型領域上における高融点金属シリサイド層
が形成された領域に隣接する領域にまで延在するように
形成されていてもよい（請求項５）。
層サイドウォール膜と下層サイドウォール膜とが、第２
の電界効果型トランジスタのゲート電極の上部表面上か
ら、第２導電型領域上における高融点金属シリサイド層
が形成された領域に隣接する領域にまで延在するように
形成されていてもよい（請求項５）。
【００３１】この場合、シリサイドプロテクション膜と
して上層サイドウォール膜と下層サイドウォール膜との
両方を用いることができる。このため、下層サイドウォ
ール膜のみをシリサイドプロテクション膜として用いる
場合よりも、下層サイドウォール膜の膜厚を薄くするこ
とができる。この結果、オーバーエッチングの割合を同
一とした場合にも、下層サイドウォール膜を形成する際
のエッチングにおいて、オーバーエッチングにより除去
される分離絶縁膜の除去膜厚をより小さくすることがで
きる。そのため、より確実に第２導電型領域から第１導
電型領域へと延在するように高融点金属シリサイド層が
形成されることを防止できる。これにより、リーク電流
の増大を確実に防止できる。
して上層サイドウォール膜と下層サイドウォール膜との
両方を用いることができる。このため、下層サイドウォ
ール膜のみをシリサイドプロテクション膜として用いる
場合よりも、下層サイドウォール膜の膜厚を薄くするこ
とができる。この結果、オーバーエッチングの割合を同
一とした場合にも、下層サイドウォール膜を形成する際
のエッチングにおいて、オーバーエッチングにより除去
される分離絶縁膜の除去膜厚をより小さくすることがで
きる。そのため、より確実に第２導電型領域から第１導
電型領域へと延在するように高融点金属シリサイド層が
形成されることを防止できる。これにより、リーク電流
の増大を確実に防止できる。
【００３２】上記一の局面における半導体装置では、分
離絶縁膜を覆うように、第２の電界効果型トランジスタ
の下層サイドウォール膜と同一層レベルに形成された被
覆膜をさらに備えていてもよい（請求項６）。
離絶縁膜を覆うように、第２の電界効果型トランジスタ
の下層サイドウォール膜と同一層レベルに形成された被
覆膜をさらに備えていてもよい（請求項６）。
【００３３】この場合、分離絶縁膜を覆うように形成さ
れた被覆膜が存在することにより、この被覆膜を分離酸
化膜の保護膜として利用できる。このため、分離絶縁膜
がエッチングされることを防止できる。そのため、分離
絶縁膜がオーバーエッチングにより除去される除去膜厚
を０とすることができる。これにより、第２導電型領域
から第１導電型領域へと高融点金属シリサイド層が延在
するように形成されることを確実に防止できる。この結
果、リーク電流が増大するといった問題の発生を確実に
防止できる。
れた被覆膜が存在することにより、この被覆膜を分離酸
化膜の保護膜として利用できる。このため、分離絶縁膜
がエッチングされることを防止できる。そのため、分離
絶縁膜がオーバーエッチングにより除去される除去膜厚
を０とすることができる。これにより、第２導電型領域
から第１導電型領域へと高融点金属シリサイド層が延在
するように形成されることを確実に防止できる。この結
果、リーク電流が増大するといった問題の発生を確実に
防止できる。
【００３４】また、２の電界効果型トランジスタのゲー
ト電極の側面上と分離酸化膜上とに一つの膜を堆積し、
この膜をエッチングすることにより、被覆膜と下層サイ
ドウォール膜とを同一工程で形成することが可能とな
る。この結果、被覆膜と下層サイドウォール膜とを別々
に形成する場合よりも、半導体装置の製造工程数を削減
することができる。この結果、半導体装置の製造コスト
をより低減することができる。
ト電極の側面上と分離酸化膜上とに一つの膜を堆積し、
この膜をエッチングすることにより、被覆膜と下層サイ
ドウォール膜とを同一工程で形成することが可能とな
る。この結果、被覆膜と下層サイドウォール膜とを別々
に形成する場合よりも、半導体装置の製造工程数を削減
することができる。この結果、半導体装置の製造コスト
をより低減することができる。
【００３５】上記一の局面における半導体装置では、被
覆膜が、第２の電界効果型トランジスタの上層サイドウ
ォール膜と同一層レベルに形成された被覆膜部分を含ん
でいてもよい。
覆膜が、第２の電界効果型トランジスタの上層サイドウ
ォール膜と同一層レベルに形成された被覆膜部分を含ん
でいてもよい。
【００３６】この場合、上層サイドウォール膜上に上層
サイドウォール膜とは異なる材質からなる層間絶縁膜を
形成し、この層間絶縁膜の一部を除去することによりコ
ンタクトホールを形成するような場合にも、この被覆膜
を、コンタクトホールを形成する際のエッチングストッ
パとして利用することができる。この結果、従来のよう
にコンタクトホールを形成する際に用いるエッチングス
トッパを別の工程により形成する場合に比べて、より半
導体装置の製造工程数を削減することができる。
サイドウォール膜とは異なる材質からなる層間絶縁膜を
形成し、この層間絶縁膜の一部を除去することによりコ
ンタクトホールを形成するような場合にも、この被覆膜
を、コンタクトホールを形成する際のエッチングストッ
パとして利用することができる。この結果、従来のよう
にコンタクトホールを形成する際に用いるエッチングス
トッパを別の工程により形成する場合に比べて、より半
導体装置の製造工程数を削減することができる。
【００３７】上記一の局面における半導体装置では、第
２の電界効果型トランジスタのゲート電極の上部表面上
にのみ形成されたゲート電極被覆膜を備えていてもよい
（請求項７）。
２の電界効果型トランジスタのゲート電極の上部表面上
にのみ形成されたゲート電極被覆膜を備えていてもよい
（請求項７）。
【００３８】この場合、後述する製造工程において示す
ように、ゲート電極を形成する際に、ゲート電極となる
導電体膜上に、あらかじめゲート電極被覆膜となる膜を
形成しておけば、ゲート電極を形成する工程において、
１回のエッチングによりゲート電極と同時にゲート電極
被覆膜を形成することができる。そして、このゲート電
極被覆膜を、シリサイドプロテクション膜として利用で
きる。この結果、ゲート電極上にシリサイドプロテクシ
ョン膜を別の工程において形成する場合よりも、半導体
装置の製造工程数を削減する事ができる。
ように、ゲート電極を形成する際に、ゲート電極となる
導電体膜上に、あらかじめゲート電極被覆膜となる膜を
形成しておけば、ゲート電極を形成する工程において、
１回のエッチングによりゲート電極と同時にゲート電極
被覆膜を形成することができる。そして、このゲート電
極被覆膜を、シリサイドプロテクション膜として利用で
きる。この結果、ゲート電極上にシリサイドプロテクシ
ョン膜を別の工程において形成する場合よりも、半導体
装置の製造工程数を削減する事ができる。
【００３９】上記一の局面における半導体装置では、分
離絶縁膜がトレンチ型の分離絶縁膜であってもよい（請
求項８）。
離絶縁膜がトレンチ型の分離絶縁膜であってもよい（請
求項８）。
【００４０】上記一の局面における半導体装置では、上
層サイドウォール膜がシリコン窒化膜を含んでいてもよ
く、下層サイドウォール膜がシリコン酸化膜を含んでい
てもよい（請求項９）。
層サイドウォール膜がシリコン窒化膜を含んでいてもよ
く、下層サイドウォール膜がシリコン酸化膜を含んでい
てもよい（請求項９）。
【００４１】この発明の他の局面における半導体装置の
製造方法では、第１導電型領域を含む半導体基板の主表
面に、素子形成領域を分離するように分離絶縁膜を形成
する。素子形成領域において、分離絶縁膜に隣接するよ
うに、半導体基板の主表面に第２導電型領域を形成す
る。半導体基板上にゲート電極を形成する。ゲート電極
と分離絶縁膜との上に、第１の被覆膜を形成する。第１
の被覆膜上に、第１の被覆膜とは異なる材料を含む第２
の被覆膜を形成する。異方性エッチングにより分離絶縁
膜上の第２の被覆膜を除去するとともに、ゲート電極の
側面上に第２の被覆膜からなる上層サイドウォール膜を
形成する。分離絶縁膜の上部表面が、半導体基板の主表
面のレベルより下に位置し、かつ、第１導電型領域と第
２導電型領域との接合界面よりも上に位置するように、
エッチングにより分離絶縁膜上の第１の被覆膜を除去す
るとともに、ゲート電極の側面上に第１の被覆膜からな
る下層サイドウォール膜を形成する。第２導電型領域上
に高融点金属シリサイド層を形成する（請求項１０）。
製造方法では、第１導電型領域を含む半導体基板の主表
面に、素子形成領域を分離するように分離絶縁膜を形成
する。素子形成領域において、分離絶縁膜に隣接するよ
うに、半導体基板の主表面に第２導電型領域を形成す
る。半導体基板上にゲート電極を形成する。ゲート電極
と分離絶縁膜との上に、第１の被覆膜を形成する。第１
の被覆膜上に、第１の被覆膜とは異なる材料を含む第２
の被覆膜を形成する。異方性エッチングにより分離絶縁
膜上の第２の被覆膜を除去するとともに、ゲート電極の
側面上に第２の被覆膜からなる上層サイドウォール膜を
形成する。分離絶縁膜の上部表面が、半導体基板の主表
面のレベルより下に位置し、かつ、第１導電型領域と第
２導電型領域との接合界面よりも上に位置するように、
エッチングにより分離絶縁膜上の第１の被覆膜を除去す
るとともに、ゲート電極の側面上に第１の被覆膜からな
る下層サイドウォール膜を形成する。第２導電型領域上
に高融点金属シリサイド層を形成する（請求項１０）。
【００４２】このため、分離絶縁膜の上部表面が第１導
電型領域と第２導電型領域との接合界面よりも上に位置
しているので、高融点金属シリサイド層を形成する際に
も、第１導電型領域が露出することはない。そのため、
高融点金属シリサイド層が第２導電型領域から第１導電
型領域上へと延在するように形成されることを防止でき
る。この結果、第１導電型領域と第２導電型領域とが高
融点金属シリサイド層を介して電気的に接続されること
を防止できる。これにより、第２導電型領域と第１導電
型領域との間におけるリーク電流の増大を防止できる。
電型領域と第２導電型領域との接合界面よりも上に位置
しているので、高融点金属シリサイド層を形成する際に
も、第１導電型領域が露出することはない。そのため、
高融点金属シリサイド層が第２導電型領域から第１導電
型領域上へと延在するように形成されることを防止でき
る。この結果、第１導電型領域と第２導電型領域とが高
融点金属シリサイド層を介して電気的に接続されること
を防止できる。これにより、第２導電型領域と第１導電
型領域との間におけるリーク電流の増大を防止できる。
【００４３】上記他の局面における半導体装置の製造方
法では、ゲート電極上に高融点金属シリサイド層を形成
する工程をさらに備えていてもよい（請求項１１）。
法では、ゲート電極上に高融点金属シリサイド層を形成
する工程をさらに備えていてもよい（請求項１１）。
【００４４】上記他の局面における半導体装置の製造方
法では、下層サイドウォール膜を形成した後、ゲート電
極と分離絶縁膜との上に第３の被覆膜を形成してもよ
い。分離絶縁膜の上部表面が、半導体基板の主表面のレ
ベルより下に位置し、かつ、第１導電型領域と第２導電
型領域との接合界面よりも上に位置するように、分離絶
縁膜上の第３の被覆膜を除去することにより、ゲート電
極上に第３の被覆膜からなる第４の被覆膜を形成しても
よい。第４の被覆膜は、高融点金属シリサイド層を形成
する工程においてシリサイドプロテクション膜として用
いてもよい（請求項１２）。
法では、下層サイドウォール膜を形成した後、ゲート電
極と分離絶縁膜との上に第３の被覆膜を形成してもよ
い。分離絶縁膜の上部表面が、半導体基板の主表面のレ
ベルより下に位置し、かつ、第１導電型領域と第２導電
型領域との接合界面よりも上に位置するように、分離絶
縁膜上の第３の被覆膜を除去することにより、ゲート電
極上に第３の被覆膜からなる第４の被覆膜を形成しても
よい。第４の被覆膜は、高融点金属シリサイド層を形成
する工程においてシリサイドプロテクション膜として用
いてもよい（請求項１２）。
【００４５】この場合、シリサイドプロテクション膜を
形成する工程を行なった後においても、分離絶縁膜の上
部表面が第１導電型領域と第２導電型領域との接合界面
よりも上に位置している。このため、高融点金属シリサ
イド層が第２導電型領域から第１導電型領域上にまで延
在するように形成されることを防止できる。この結果、
第１導電型領域と第２導電型領域との間におけるリーク
電流の増大を確実に防止できる。
形成する工程を行なった後においても、分離絶縁膜の上
部表面が第１導電型領域と第２導電型領域との接合界面
よりも上に位置している。このため、高融点金属シリサ
イド層が第２導電型領域から第１導電型領域上にまで延
在するように形成されることを防止できる。この結果、
第１導電型領域と第２導電型領域との間におけるリーク
電流の増大を確実に防止できる。
【００４６】上記他の局面における半導体装置の製造方
法では、下層サイドウォール膜を形成する工程が、ゲー
ト電極の上部表面上にまで延在するように下層サイドウ
ォール膜を形成することを含んでいてもよい。下層サイ
ドウォール膜を、高融点金属シリサイド層を形成する工
程においてシリサイドプロテクション膜として用いても
よい（請求項１３）。
法では、下層サイドウォール膜を形成する工程が、ゲー
ト電極の上部表面上にまで延在するように下層サイドウ
ォール膜を形成することを含んでいてもよい。下層サイ
ドウォール膜を、高融点金属シリサイド層を形成する工
程においてシリサイドプロテクション膜として用いても
よい（請求項１３）。
【００４７】この場合、シリサイドプロテクション膜を
新たに形成する場合よりも、半導体装置の製造工程数を
削減することができる。この結果、半導体装置の製造コ
ストを低減することができる。
新たに形成する場合よりも、半導体装置の製造工程数を
削減することができる。この結果、半導体装置の製造コ
ストを低減することができる。
【００４８】また、シリサイドプロテクション膜を形成
するために、下層サイドウォール膜を形成するためのエ
ッチングとは別にエッチング工程を実施する必要が無
い。つまり、１回のエッチング工程でシリサイドプロテ
クション膜と下層サイドウォール膜とを形成することが
できる。このため、分離酸化膜の上部表面のレベルを、
確実に第１導電型領域と第２導電型領域との接合界面よ
りも上に位置させることができる。
するために、下層サイドウォール膜を形成するためのエ
ッチングとは別にエッチング工程を実施する必要が無
い。つまり、１回のエッチング工程でシリサイドプロテ
クション膜と下層サイドウォール膜とを形成することが
できる。このため、分離酸化膜の上部表面のレベルを、
確実に第１導電型領域と第２導電型領域との接合界面よ
りも上に位置させることができる。
【００４９】上記他の局面における半導体装置の製造方
法では、上層サイドウォール膜を形成する工程が、ゲー
ト電極の上部表面上にまで延在するように上層サイドウ
ォール膜を形成することを含んでいてもよい。上層サイ
ドウォール膜と下層サイドウォール膜とを、高融点金属
シリサイド層を形成する工程においてシリサイドプロテ
クション膜として用いてもよい（請求項１４）。
法では、上層サイドウォール膜を形成する工程が、ゲー
ト電極の上部表面上にまで延在するように上層サイドウ
ォール膜を形成することを含んでいてもよい。上層サイ
ドウォール膜と下層サイドウォール膜とを、高融点金属
シリサイド層を形成する工程においてシリサイドプロテ
クション膜として用いてもよい（請求項１４）。
【００５０】この場合、下層サイドウォール膜のみをシ
リサイドプロテクション膜として用いる場合よりも、下
層サイドウォール膜の膜厚を小さくすることができる。
この結果、下層サイドウォール膜を形成する際のエッチ
ング工程において、オーバーエッチングにより除去され
る分離絶縁膜の除去膜厚をより小さくすることができ
る。そのため、確実に分離絶縁膜の上部表面のレベルを
第１導電型領域と第２導電型領域との接合界面よりも上
に位置させることが可能となる。このため、第１導電型
領域と第２導電型領域とに延在するように高融点金属シ
リサイド層が形成されることを確実に防止できる。この
結果、第１導電型領域と第２導電型領域との間における
リーク電流の増大を確実に防止できる。
リサイドプロテクション膜として用いる場合よりも、下
層サイドウォール膜の膜厚を小さくすることができる。
この結果、下層サイドウォール膜を形成する際のエッチ
ング工程において、オーバーエッチングにより除去され
る分離絶縁膜の除去膜厚をより小さくすることができ
る。そのため、確実に分離絶縁膜の上部表面のレベルを
第１導電型領域と第２導電型領域との接合界面よりも上
に位置させることが可能となる。このため、第１導電型
領域と第２導電型領域とに延在するように高融点金属シ
リサイド層が形成されることを確実に防止できる。この
結果、第１導電型領域と第２導電型領域との間における
リーク電流の増大を確実に防止できる。
【００５１】上記他の局面における半導体装置の製造方
法では、ゲート電極を形成する工程が、半導体基板上に
導電体膜を形成する工程と、導電体膜上に、高融点金属
シリサイド層を形成する工程においてシリサイドプロテ
クション膜として用いるゲート被覆膜を形成する工程
と、導電体膜とゲート被覆膜とをエッチングにより部分
的に除去することにより、ゲート電極とシリサイドプロ
テクション膜とを形成する工程とを含んでいてもよい
（請求項１５）。
法では、ゲート電極を形成する工程が、半導体基板上に
導電体膜を形成する工程と、導電体膜上に、高融点金属
シリサイド層を形成する工程においてシリサイドプロテ
クション膜として用いるゲート被覆膜を形成する工程
と、導電体膜とゲート被覆膜とをエッチングにより部分
的に除去することにより、ゲート電極とシリサイドプロ
テクション膜とを形成する工程とを含んでいてもよい
（請求項１５）。
【００５２】この場合、ゲート電極とシリサイドプロテ
クション膜とを同一の工程により形成することができ
る。この結果、半導体装置の製造工程数を低減すること
ができる。
クション膜とを同一の工程により形成することができ
る。この結果、半導体装置の製造工程数を低減すること
ができる。
【００５３】また、ゲート電極上にシリサイドプロテク
ション膜となるゲート被覆膜を確実に形成することがで
きるので、ゲート電極がシリサイド化されることを確実
に防止できる。
ション膜となるゲート被覆膜を確実に形成することがで
きるので、ゲート電極がシリサイド化されることを確実
に防止できる。
【００５４】この発明の別の局面における半導体装置の
製造方法では、第１導電型領域を含む半導体基板の主表
面に、素子形成領域を分離するように分離絶縁膜を形成
する。素子形成領域において、分離絶縁膜に隣接するよ
うに半導体基板の主表面に第２導電型領域を形成する。
半導体基板上にゲート電極を形成する。ゲート電極と分
離絶縁膜との上に、第１の被覆膜を形成する。第１の被
覆膜上に第２の被覆膜を形成する。異方性エッチングに
より第１および第２の被覆膜の一部を除去することによ
り、第２導電型領域の表面を露出させ、かつ、ゲート電
極上と分離絶縁膜上とに第１および第２の被覆膜を残存
させる。ゲート電極上と分離絶縁膜上とに第１および第
２の被覆膜が残存した状態で、第２導電型領域の露出し
た表面上に高融点金属シリサイド層を形成する（請求項
１６）。
製造方法では、第１導電型領域を含む半導体基板の主表
面に、素子形成領域を分離するように分離絶縁膜を形成
する。素子形成領域において、分離絶縁膜に隣接するよ
うに半導体基板の主表面に第２導電型領域を形成する。
半導体基板上にゲート電極を形成する。ゲート電極と分
離絶縁膜との上に、第１の被覆膜を形成する。第１の被
覆膜上に第２の被覆膜を形成する。異方性エッチングに
より第１および第２の被覆膜の一部を除去することによ
り、第２導電型領域の表面を露出させ、かつ、ゲート電
極上と分離絶縁膜上とに第１および第２の被覆膜を残存
させる。ゲート電極上と分離絶縁膜上とに第１および第
２の被覆膜が残存した状態で、第２導電型領域の露出し
た表面上に高融点金属シリサイド層を形成する（請求項
１６）。
【００５５】このため、分離絶縁膜上に第１および第２
の被覆膜が残存するので、分離絶縁膜の上部表面が第１
および第２の被覆膜を除去する際のエッチングによりオ
ーバーエッチングを受けることを防止できる。これによ
り、分離絶縁膜の上部表面が部分的にエッチングにより
除去されることを防止できる。その結果、分離絶縁膜の
上部表面を、第１導電型領域と第２導電型領域との接合
界面よりも確実に上に位置づけることができる。この結
果、第１導電型領域と第２導電型領域とに延在するよう
に高融点金属シリサイド層が形成されることを確実に防
止できる。この結果、第１導電型領域と第２導電型領域
との間におけるリーク電流の増大を防止できる。
の被覆膜が残存するので、分離絶縁膜の上部表面が第１
および第２の被覆膜を除去する際のエッチングによりオ
ーバーエッチングを受けることを防止できる。これによ
り、分離絶縁膜の上部表面が部分的にエッチングにより
除去されることを防止できる。その結果、分離絶縁膜の
上部表面を、第１導電型領域と第２導電型領域との接合
界面よりも確実に上に位置づけることができる。この結
果、第１導電型領域と第２導電型領域とに延在するよう
に高融点金属シリサイド層が形成されることを確実に防
止できる。この結果、第１導電型領域と第２導電型領域
との間におけるリーク電流の増大を防止できる。
【００５６】また、第２の被覆膜上にこの第２の被覆膜
と異なる材料により層間絶縁膜を形成し、この層間絶縁
膜の一部分をエッチングにより除去することによりコン
タクトホールを形成するような場合にも、第２の被覆膜
をエッチングストッパとして利用できる。このため、こ
のようなエッチングストッパとして用いる膜を別に形成
する場合に比べて、半導体装置の製造工程数を削減する
ことができる。
と異なる材料により層間絶縁膜を形成し、この層間絶縁
膜の一部分をエッチングにより除去することによりコン
タクトホールを形成するような場合にも、第２の被覆膜
をエッチングストッパとして利用できる。このため、こ
のようなエッチングストッパとして用いる膜を別に形成
する場合に比べて、半導体装置の製造工程数を削減する
ことができる。
【００５７】上記別の局面における半導体装置の製造方
法では、ゲート電極の側面上に、サイドウォール膜を形
成する工程を備えていてもよい（請求項１７）。
法では、ゲート電極の側面上に、サイドウォール膜を形
成する工程を備えていてもよい（請求項１７）。
【００５８】この場合、第２導電型領域を形成する工程
に先立ちサイドウォール膜を形成しておけば、ゲート電
極の端部下に位置する領域に第２導電型領域が広がるこ
とを防止できるので、第２導電型領域が形成される領域
の位置をより正確に制御することが可能となる。
に先立ちサイドウォール膜を形成しておけば、ゲート電
極の端部下に位置する領域に第２導電型領域が広がるこ
とを防止できるので、第２導電型領域が形成される領域
の位置をより正確に制御することが可能となる。
【００５９】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、同一の部材には同一の参照
番号を付し、説明は繰返さない。
施の形態を説明する。なお、同一の部材には同一の参照
番号を付し、説明は繰返さない。
【００６０】（実施の形態１）図１は、本発明による半
導体装置の実施の形態１を示す断面模式図である。図１
を参照して、半導体装置を説明する。
導体装置の実施の形態１を示す断面模式図である。図１
を参照して、半導体装置を説明する。
【００６１】図１を参照して、半導体装置は、半導体基
板１の主表面に形成された電界効果型トランジスタ３８
ａ、３８ｂを備える。半導体基板１の主表面には分離酸
化膜４が形成されている。また、半導体基板１の主表面
には、ｐ型ウェル２とｎ型ウェル３とが形成されてい
る。電界効果型トランジスタ３８ａは、ゲート電極６ａ
とゲート絶縁膜５ａとソース／ドレイン領域１１ａ、１
１ｂ、１０ａ、１０ｂとを備える。電界効果型トランジ
スタ３８ｂは、ゲート電極６ａとゲート絶縁膜５ｂとソ
ース／ドレイン領域１３ａ、１３ｂ、１２ａ、１２ｂと
を備える。
板１の主表面に形成された電界効果型トランジスタ３８
ａ、３８ｂを備える。半導体基板１の主表面には分離酸
化膜４が形成されている。また、半導体基板１の主表面
には、ｐ型ウェル２とｎ型ウェル３とが形成されてい
る。電界効果型トランジスタ３８ａは、ゲート電極６ａ
とゲート絶縁膜５ａとソース／ドレイン領域１１ａ、１
１ｂ、１０ａ、１０ｂとを備える。電界効果型トランジ
スタ３８ｂは、ゲート電極６ａとゲート絶縁膜５ｂとソ
ース／ドレイン領域１３ａ、１３ｂ、１２ａ、１２ｂと
を備える。
【００６２】半導体装置１の主表面には、ソース／ドレ
イン領域としてのｎ-型不純物拡散領域１０ａ、１０ｂ
とｎ+型不純物拡散領域１１ａ、１１ｂとｐ-型不純物拡
散領域１２ａ、１２ｂとｐ+型不純物拡散領域１３ａ、
１３ｂとが形成されている。また、半導体基板１の主表
面上には、ゲート絶縁膜５ａ、５ｂを介して、ゲート電
極６ａ、６ｂが形成されている。ゲート電極６ａ、６ｂ
の側面上には、サイドウォール３２ａ〜３２ｄが形成さ
れている。サイドウォール３２ａ〜３２ｄは、それぞ
れ、下層サイドウォール膜としての酸化膜からなるサイ
ドウォール部分３１ａ〜３１ｄと、上層サイドウォール
膜としての窒化膜からなるサイドウォール部分２０ａ〜
２０ｄとから構成されている。ｎ+型不純物拡散領域１
１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、１３ｂと
ゲート電極６ａとの上には、高融点金属シリサイド層８
ａ〜８ｅが形成されている。ゲート電極６ｂとｐ+型不
純物拡散領域１３ａ、１３ｂとの上にはＴＥＯＳ酸化膜
からなるシリサイドプロテクション膜９が形成されてい
る。シリサイドプロテクション膜９と分離酸化膜４と電
界効果型トランジスタトランジスタ３８ａとの上には層
間窒化膜１４が形成されている。層間窒化膜１４上には
層間絶縁膜１５が形成されている。ｎ+型不純物拡散領
域１１ａ上に位置する領域においては、層間窒化膜１４
と層間絶縁膜１５との一部がエッチングにより除去され
ることにより、開口部２９が形成されている。開口部２
９の内部と層間絶縁膜１５との上には、金属電極１６が
形成されている。層間絶縁膜１５上には配線３０が形成
されている。
イン領域としてのｎ-型不純物拡散領域１０ａ、１０ｂ
とｎ+型不純物拡散領域１１ａ、１１ｂとｐ-型不純物拡
散領域１２ａ、１２ｂとｐ+型不純物拡散領域１３ａ、
１３ｂとが形成されている。また、半導体基板１の主表
面上には、ゲート絶縁膜５ａ、５ｂを介して、ゲート電
極６ａ、６ｂが形成されている。ゲート電極６ａ、６ｂ
の側面上には、サイドウォール３２ａ〜３２ｄが形成さ
れている。サイドウォール３２ａ〜３２ｄは、それぞ
れ、下層サイドウォール膜としての酸化膜からなるサイ
ドウォール部分３１ａ〜３１ｄと、上層サイドウォール
膜としての窒化膜からなるサイドウォール部分２０ａ〜
２０ｄとから構成されている。ｎ+型不純物拡散領域１
１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、１３ｂと
ゲート電極６ａとの上には、高融点金属シリサイド層８
ａ〜８ｅが形成されている。ゲート電極６ｂとｐ+型不
純物拡散領域１３ａ、１３ｂとの上にはＴＥＯＳ酸化膜
からなるシリサイドプロテクション膜９が形成されてい
る。シリサイドプロテクション膜９と分離酸化膜４と電
界効果型トランジスタトランジスタ３８ａとの上には層
間窒化膜１４が形成されている。層間窒化膜１４上には
層間絶縁膜１５が形成されている。ｎ+型不純物拡散領
域１１ａ上に位置する領域においては、層間窒化膜１４
と層間絶縁膜１５との一部がエッチングにより除去され
ることにより、開口部２９が形成されている。開口部２
９の内部と層間絶縁膜１５との上には、金属電極１６が
形成されている。層間絶縁膜１５上には配線３０が形成
されている。
【００６３】また、ここで、分離酸化膜４の上部表面
は、後述する製造工程において示すように、半導体装置
の製造工程においてオーバーエッチングを受けることに
より、膜厚Ｄ(トータル落ち込み量)だけ除去されてい
る。しかし、この膜厚Ｄは、ｎ+型不純物拡散領域１１
ａ、１１ｂの形成された領域の深さＣ（約６０ｎｍ）よ
り小さい。つまり、この分離酸化膜４の上部表面のレベ
ルは、第１導電型領域であるｐ型ウェル２と第２導電型
領域であるｎ+型不純物拡散領域１１ｂとの接合界面よ
りも上に位置している。このため、高融点金属シリサイ
ド層８ａ、８ｃは、ｎ+型不純物拡散領域１１ａ、１１
ｂ上においてのみ形成され、ｐ型ウェル２にまで延在す
るようには形成されていない。これにより、ｎ+型不純
物拡散領域１１ａ、１１ｂとｐ型ウェル２とが、この高
融点金属シリサイド層８ａ、８ｃにより電気的に接続さ
れるといった問題は発生しない。この結果、ｎ+型不純
物拡散領域１１ａ、１１ｂとｐ型ウェル２との間におけ
るリーク電流の増大という問題の発生を防止することが
できる。
は、後述する製造工程において示すように、半導体装置
の製造工程においてオーバーエッチングを受けることに
より、膜厚Ｄ(トータル落ち込み量)だけ除去されてい
る。しかし、この膜厚Ｄは、ｎ+型不純物拡散領域１１
ａ、１１ｂの形成された領域の深さＣ（約６０ｎｍ）よ
り小さい。つまり、この分離酸化膜４の上部表面のレベ
ルは、第１導電型領域であるｐ型ウェル２と第２導電型
領域であるｎ+型不純物拡散領域１１ｂとの接合界面よ
りも上に位置している。このため、高融点金属シリサイ
ド層８ａ、８ｃは、ｎ+型不純物拡散領域１１ａ、１１
ｂ上においてのみ形成され、ｐ型ウェル２にまで延在す
るようには形成されていない。これにより、ｎ+型不純
物拡散領域１１ａ、１１ｂとｐ型ウェル２とが、この高
融点金属シリサイド層８ａ、８ｃにより電気的に接続さ
れるといった問題は発生しない。この結果、ｎ+型不純
物拡散領域１１ａ、１１ｂとｐ型ウェル２との間におけ
るリーク電流の増大という問題の発生を防止することが
できる。
【００６４】図２〜８は、図１に示した半導体装置の製
造方法を説明するための断面模式図である。図２〜８を
参照して、半導体装置の製造方法を説明する。
造方法を説明するための断面模式図である。図２〜８を
参照して、半導体装置の製造方法を説明する。
【００６５】図２を参照して、まず半導体基板１上にレ
ジストパターン（図示せず）を形成し、このレジストパ
ターンをマスクとして半導体基板１に溝を形成する。こ
の溝の内部に酸化膜を埋込むことにより、分離酸化膜４
を形成する。次にイオン注入法を用いて、ｐ型不純物お
よびｎ型不純物を半導体基板１に注入することにより、
ｐ型ウェル２とｎ型ウェル３とを形成する。このように
して図２に示すような構造を得る。
ジストパターン（図示せず）を形成し、このレジストパ
ターンをマスクとして半導体基板１に溝を形成する。こ
の溝の内部に酸化膜を埋込むことにより、分離酸化膜４
を形成する。次にイオン注入法を用いて、ｐ型不純物お
よびｎ型不純物を半導体基板１に注入することにより、
ｐ型ウェル２とｎ型ウェル３とを形成する。このように
して図２に示すような構造を得る。
【００６６】次に、半導体基板１の表面を熱酸化するこ
とにより、ゲート酸化膜５ａ、５ｂ（図３参照）となる
酸化膜を形成する。この酸化膜の膜厚は数ｎｍ程度であ
る。この酸化膜上にポリシリコン膜（図示せず）を形成
する。次に、このポリシリコン膜上にレジストパターン
（図示せず）を形成する。このレジストパターンをマス
クとして、ポリシリコン膜と酸化膜とを部分的に除去す
ることにより、ゲート電極６ａ、６ｂとゲート絶縁膜５
ａ、５ｂ（図３参照）とを形成する。さらに、半導体基
板１の主表面にイオン注入法により、ｎ-型不純物拡散
領域１０ａ、１０ｂ（図３参照）と、ｐ-型不純物拡散
領域１２ａ、１２ｂ（図３参照）とを形成する。この結
果、図３に示すような構造を得る。
とにより、ゲート酸化膜５ａ、５ｂ（図３参照）となる
酸化膜を形成する。この酸化膜の膜厚は数ｎｍ程度であ
る。この酸化膜上にポリシリコン膜（図示せず）を形成
する。次に、このポリシリコン膜上にレジストパターン
（図示せず）を形成する。このレジストパターンをマス
クとして、ポリシリコン膜と酸化膜とを部分的に除去す
ることにより、ゲート電極６ａ、６ｂとゲート絶縁膜５
ａ、５ｂ（図３参照）とを形成する。さらに、半導体基
板１の主表面にイオン注入法により、ｎ-型不純物拡散
領域１０ａ、１０ｂ（図３参照）と、ｐ-型不純物拡散
領域１２ａ、１２ｂ（図３参照）とを形成する。この結
果、図３に示すような構造を得る。
【００６７】次に、図４に示すように、ゲート電極６
ａ、６ｂと半導体基板１と分離酸化膜４との上にＴＥＯ
Ｓ酸化膜２１を形成する。このＴＥＯＳ酸化膜２１の膜
厚は約１０ｎｍである。次に、ＴＥＯＳ酸化膜２１上に
窒化膜２２を形成する。この窒化膜２２の膜厚は、約５
０ｎｍである。
ａ、６ｂと半導体基板１と分離酸化膜４との上にＴＥＯ
Ｓ酸化膜２１を形成する。このＴＥＯＳ酸化膜２１の膜
厚は約１０ｎｍである。次に、ＴＥＯＳ酸化膜２１上に
窒化膜２２を形成する。この窒化膜２２の膜厚は、約５
０ｎｍである。
【００６８】次に、酸化膜とのエッチング選択比の高い
条件で、窒化膜２２を全面エッチバックすることによ
り、ゲート電極６ａ、６ｂの側面に窒化膜からなるサイ
ドウォール部分２０ａ〜２０ｄ（図５参照）を形成す
る。この際、約４０％のオーバーエッチングが加えられ
るが、酸化膜とのエッチング選択比の高い条件を用いて
いるため、酸化膜２１はわずかにエッチングにより除去
されるのみでエッチングが停止する。次に、ＴＥＯＳ酸
化膜２１を全面エッチバックする。この場合において
も、約４０％のオーバーエッチングが加えられるため、
分離酸化膜４の表面は膜厚Ａ（除去膜厚Ａ、あるいは落
ち込み量ともいう）だけ除去される。この場合の除去膜
厚Ａは、ＴＥＯＳ酸化膜２１の膜厚が１０ｎｍ程度であ
ることから、４ｎｍ程度であり、多くとも５ｎｍ未満で
ある。
条件で、窒化膜２２を全面エッチバックすることによ
り、ゲート電極６ａ、６ｂの側面に窒化膜からなるサイ
ドウォール部分２０ａ〜２０ｄ（図５参照）を形成す
る。この際、約４０％のオーバーエッチングが加えられ
るが、酸化膜とのエッチング選択比の高い条件を用いて
いるため、酸化膜２１はわずかにエッチングにより除去
されるのみでエッチングが停止する。次に、ＴＥＯＳ酸
化膜２１を全面エッチバックする。この場合において
も、約４０％のオーバーエッチングが加えられるため、
分離酸化膜４の表面は膜厚Ａ（除去膜厚Ａ、あるいは落
ち込み量ともいう）だけ除去される。この場合の除去膜
厚Ａは、ＴＥＯＳ酸化膜２１の膜厚が１０ｎｍ程度であ
ることから、４ｎｍ程度であり、多くとも５ｎｍ未満で
ある。
【００６９】このように、サイドウォール３２ａ〜３２
ｄを２層にすることにより、オーバーエッチングにより
除去される分離酸化膜４の除去膜厚Ａを、従来よりも小
さくすることができる。
ｄを２層にすることにより、オーバーエッチングにより
除去される分離酸化膜４の除去膜厚Ａを、従来よりも小
さくすることができる。
【００７０】次に、ｎ型不純物およびｐ型不純物を、イ
オン注入法を用いて半導体基板１の主表面に打ち込む。
このようにして、ｎ+型不純物拡散領域１１ａ、１１ｂ
とｐ+型不純物拡散領域１３ａ、１３ｂを形成する。こ
の結果、図５に示すような構造を得る。
オン注入法を用いて半導体基板１の主表面に打ち込む。
このようにして、ｎ+型不純物拡散領域１１ａ、１１ｂ
とｐ+型不純物拡散領域１３ａ、１３ｂを形成する。こ
の結果、図５に示すような構造を得る。
【００７１】次に、図６に示すように、半導体基板１の
全面にＴＥＯＳ酸化膜１８を堆積する。このＴＥＯＳ酸
化膜１８の膜厚は約１００ｎｍである。そして、このＴ
ＥＯＳ酸化膜１８上にレジストパターン１９を形成す
る。
全面にＴＥＯＳ酸化膜１８を堆積する。このＴＥＯＳ酸
化膜１８の膜厚は約１００ｎｍである。そして、このＴ
ＥＯＳ酸化膜１８上にレジストパターン１９を形成す
る。
【００７２】次に、このレジストパターン１９をマスク
として、ＴＥＯＳ酸化膜１８をエッチングにより除去す
ることにより、図７に示すようにシリサイドプロテクシ
ョン膜９を形成する。このシリサイドプロテクション膜
９を形成するエッチングにおいても、約４０％のオーバ
ーエッチングを加える。この結果、分離酸化膜４の上部
表面は膜厚Ｂ（除去膜厚Ｂ、あるいは落ち込み量ともい
う）だけ除去される。この除去膜厚Ｂは約４０ｎｍであ
る。そして、レジストパターン１９を除去する。このよ
うにして、図７に示すような構造を得る。
として、ＴＥＯＳ酸化膜１８をエッチングにより除去す
ることにより、図７に示すようにシリサイドプロテクシ
ョン膜９を形成する。このシリサイドプロテクション膜
９を形成するエッチングにおいても、約４０％のオーバ
ーエッチングを加える。この結果、分離酸化膜４の上部
表面は膜厚Ｂ（除去膜厚Ｂ、あるいは落ち込み量ともい
う）だけ除去される。この除去膜厚Ｂは約４０ｎｍであ
る。そして、レジストパターン１９を除去する。このよ
うにして、図７に示すような構造を得る。
【００７３】次に、スパッタ法を用いて半導体基板１０
の全面に高融点金属膜を形成する。そして、ランプアニ
ール法を用いた熱処理を行なうことにより、シリコンと
高融点金属の接した部分（ｎ+型不純物拡散領域１１
ａ、１１ｂの表面とゲート電極６ａの上部表面とｐ+型
不純物拡散領域１３ａ、１３ｂの表面）においてシリサ
イド化反応を起こさせる。このようにして、高融点金属
シリサイド層８ａ〜８ｅ（図８参照）を形成する。その
後、反応しなかった高融点金属を除去することにより、
図８に示すような構造を得る。
の全面に高融点金属膜を形成する。そして、ランプアニ
ール法を用いた熱処理を行なうことにより、シリコンと
高融点金属の接した部分（ｎ+型不純物拡散領域１１
ａ、１１ｂの表面とゲート電極６ａの上部表面とｐ+型
不純物拡散領域１３ａ、１３ｂの表面）においてシリサ
イド化反応を起こさせる。このようにして、高融点金属
シリサイド層８ａ〜８ｅ（図８参照）を形成する。その
後、反応しなかった高融点金属を除去することにより、
図８に示すような構造を得る。
【００７４】この後、開口部２９（図１参照）を形成す
るためのエッチング工程において、分離酸化膜４を保護
するための層間窒化膜１４（図１参照）を半導体基板１
の全面に堆積する。そして、層間窒化膜１４上に層間酸
化膜１５（図１参照）を形成する。層間酸化膜１５の上
部表面をＣＭＰ法を用いて平坦化する。そして、層間酸
化膜１５上にレジストパターンを形成した後、このレジ
ストパターンをマスクとして用いて、エッチングにより
層間酸化膜１５の一部を除去する。このエッチングによ
り開口部２９（図１参照）を形成する。このエッチング
では窒化膜との選択比の高いエッチングを用いる。この
ため、層間窒化膜１４でエッチングの進行が一度停止す
る。その後、エッチング条件を変更し、開口部２９の底
面に位置する層間窒化膜１４のエッチングを行なう。こ
のようにして、開口部２９が形成される。その後、金属
電極１６および配線３０を形成することにより、図１に
示すような半導体装置を得ることができる。
るためのエッチング工程において、分離酸化膜４を保護
するための層間窒化膜１４（図１参照）を半導体基板１
の全面に堆積する。そして、層間窒化膜１４上に層間酸
化膜１５（図１参照）を形成する。層間酸化膜１５の上
部表面をＣＭＰ法を用いて平坦化する。そして、層間酸
化膜１５上にレジストパターンを形成した後、このレジ
ストパターンをマスクとして用いて、エッチングにより
層間酸化膜１５の一部を除去する。このエッチングによ
り開口部２９（図１参照）を形成する。このエッチング
では窒化膜との選択比の高いエッチングを用いる。この
ため、層間窒化膜１４でエッチングの進行が一度停止す
る。その後、エッチング条件を変更し、開口部２９の底
面に位置する層間窒化膜１４のエッチングを行なう。こ
のようにして、開口部２９が形成される。その後、金属
電極１６および配線３０を形成することにより、図１に
示すような半導体装置を得ることができる。
【００７５】ここで、ｎ+型不純物拡散領域１１ａ、１
１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂが形成
された領域の底面と半導体基板１の主表面との距離Ｃ
（図１参照）は、約６０ｎｍである。このため、分離酸
化膜４の上部表面がオーバーエッチングにより除去され
ることが許容される膜厚は６０ｎｍとなる。しかし、本
発明による半導体装置では、図５および図７において示
したように、サイドウォール３２ａ〜３２ｄを形成する
際の除去膜厚Ａは４ｎｍ程度である。また、シリサイド
プロテクション膜９を形成する際の分離酸化膜４の除去
膜厚Ｂは４０ｎｍ程度である。この結果、本発明による
半導体装置における分離酸化膜４のトータル落ち込み量
は、表１に示すように約４４ｎｍとなる。この結果、高
融点金属シリサイド層８ａ、８ｃ〜８ｄが、ｎ+型不純
物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域
１３ａ、１３ｂからｐ型ウェル２およびｎ型ウェル３に
まで延在するように形成されることを有効に防止でき
る。この結果、リーク電流が増大することを防止でき
る。なお、表１は、本発明による半導体装置の実施の形
態１〜６における分離酸化膜の落ち込み量のデータや、
サイドウォールなどを形成する膜質や膜厚などを、比較
のための従来例のデータとともにまとめたものである。
１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂが形成
された領域の底面と半導体基板１の主表面との距離Ｃ
（図１参照）は、約６０ｎｍである。このため、分離酸
化膜４の上部表面がオーバーエッチングにより除去され
ることが許容される膜厚は６０ｎｍとなる。しかし、本
発明による半導体装置では、図５および図７において示
したように、サイドウォール３２ａ〜３２ｄを形成する
際の除去膜厚Ａは４ｎｍ程度である。また、シリサイド
プロテクション膜９を形成する際の分離酸化膜４の除去
膜厚Ｂは４０ｎｍ程度である。この結果、本発明による
半導体装置における分離酸化膜４のトータル落ち込み量
は、表１に示すように約４４ｎｍとなる。この結果、高
融点金属シリサイド層８ａ、８ｃ〜８ｄが、ｎ+型不純
物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領域
１３ａ、１３ｂからｐ型ウェル２およびｎ型ウェル３に
まで延在するように形成されることを有効に防止でき
る。この結果、リーク電流が増大することを防止でき
る。なお、表１は、本発明による半導体装置の実施の形
態１〜６における分離酸化膜の落ち込み量のデータや、
サイドウォールなどを形成する膜質や膜厚などを、比較
のための従来例のデータとともにまとめたものである。
【００７６】
【表１】
【００７７】（実施の形態２）図９は、本発明による半
導体装置の実施の形態２を示す断面模式図である。図９
を参照して、半導体装置を説明する。
導体装置の実施の形態２を示す断面模式図である。図９
を参照して、半導体装置を説明する。
【００７８】図９を参照して、半導体装置は、図１に示
した本発明による半導体装置の実施の形態１と基本的に
は同様の構造を備える。ただし、図９に示した半導体装
置においては、電界効果型トランジスタ３８ｂの下層サ
イドウォール膜としての酸化膜からなるサイドウォール
部分３１ｃ、３１ｄ（図１参照）が、ゲート電極６ｂの
上部表面上とｐ+型不純物拡散領域１３ａ、１３ｂ上と
にまで延在するように形成されたシリサイドプロテクシ
ョン膜３３となっている。つまり、シリサイドプロテク
ション膜３３がサイドウォール部分３１ｃ、３１ｄとし
ての機能も有している。このため、後述する製造方法に
おいて示すように、半導体装置の製造工程数を削減する
ことができる。
した本発明による半導体装置の実施の形態１と基本的に
は同様の構造を備える。ただし、図９に示した半導体装
置においては、電界効果型トランジスタ３８ｂの下層サ
イドウォール膜としての酸化膜からなるサイドウォール
部分３１ｃ、３１ｄ（図１参照）が、ゲート電極６ｂの
上部表面上とｐ+型不純物拡散領域１３ａ、１３ｂ上と
にまで延在するように形成されたシリサイドプロテクシ
ョン膜３３となっている。つまり、シリサイドプロテク
ション膜３３がサイドウォール部分３１ｃ、３１ｄとし
ての機能も有している。このため、後述する製造方法に
おいて示すように、半導体装置の製造工程数を削減する
ことができる。
【００７９】図１０〜１２は、図９に示した半導体装置
の製造方法を説明するための断面模式図である。図１０
〜１２を参照して、半導体装置の製造方法を説明する。
の製造方法を説明するための断面模式図である。図１０
〜１２を参照して、半導体装置の製造方法を説明する。
【００８０】まず、本発明の実施の形態１における半導
体装置の製造方法の図２〜４に示した製造工程を実施す
る。ただし、表１に示すように、ＴＥＯＳ酸化膜２１
（図１０参照）の膜厚は約３０ｎｍとし、ＴＥＯＳ酸化
膜２１上に形成される窒化膜２２（図４参照）の膜厚は
約３０ｎｍとする。そして、酸化膜とのエッチング選択
比の高いエッチング条件を用いて、窒化膜２２を全面エ
ッチバックする。この結果、ゲート電極６ａ、６ｂの側
面上に窒化膜からなるサイドウォール部分２０ａ〜２０
ｄ（図１０参照）を形成する。次に、イオン注入法を用
いてｎ型不純物およびｐ型不純物を半導体基板１の主表
面における所定の場所に注入する。この結果、図１０に
示すように、ｎ+型不純物拡散領域１１ａ、１１ｂとｐ+
型不純物拡散領域１３ａ、１３ｂとを形成する。このよ
うにして、図１０に示すような構造を得ることができ
る。
体装置の製造方法の図２〜４に示した製造工程を実施す
る。ただし、表１に示すように、ＴＥＯＳ酸化膜２１
（図１０参照）の膜厚は約３０ｎｍとし、ＴＥＯＳ酸化
膜２１上に形成される窒化膜２２（図４参照）の膜厚は
約３０ｎｍとする。そして、酸化膜とのエッチング選択
比の高いエッチング条件を用いて、窒化膜２２を全面エ
ッチバックする。この結果、ゲート電極６ａ、６ｂの側
面上に窒化膜からなるサイドウォール部分２０ａ〜２０
ｄ（図１０参照）を形成する。次に、イオン注入法を用
いてｎ型不純物およびｐ型不純物を半導体基板１の主表
面における所定の場所に注入する。この結果、図１０に
示すように、ｎ+型不純物拡散領域１１ａ、１１ｂとｐ+
型不純物拡散領域１３ａ、１３ｂとを形成する。このよ
うにして、図１０に示すような構造を得ることができ
る。
【００８１】次に、ゲート電極６ｂ上に位置する領域に
レジストパターン２３（図１１参照）を形成する。そし
て、このレジストパターン２３をマスクとして、ＴＥＯ
Ｓ酸化膜２１を部分的に除去する。この結果、図１１に
示すような構造を得る。
レジストパターン２３（図１１参照）を形成する。そし
て、このレジストパターン２３をマスクとして、ＴＥＯ
Ｓ酸化膜２１を部分的に除去する。この結果、図１１に
示すような構造を得る。
【００８２】ここで、このＴＥＯＳ酸化膜２１を除去す
るエッチングにおいては、約４０％のオーバーエッチン
グを加えるので、分離酸化膜４の上部表面は膜厚Ｂだけ
除去される。表１に示すように、この除去される膜厚Ｂ
は約１２ｎｍである。
るエッチングにおいては、約４０％のオーバーエッチン
グを加えるので、分離酸化膜４の上部表面は膜厚Ｂだけ
除去される。表１に示すように、この除去される膜厚Ｂ
は約１２ｎｍである。
【００８３】また、このエッチング後には、シリサイド
プロテクション膜３３がゲート電極６ｂの上部表面上と
ｐ+型不純物拡散領域１３ａ、１３ｂ上とに残存する。
プロテクション膜３３がゲート電極６ｂの上部表面上と
ｐ+型不純物拡散領域１３ａ、１３ｂ上とに残存する。
【００８４】次に、レジストパターン２３を除去する。
そして、本発明の実施の形態１において説明した方法と
同様の方法を用いて、ゲート電極６ａとｎ+型不純物拡
散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、
１３ｂとの上に高融点金属シリサイド層８ａ〜８ｅを形
成する。このようにして、図１２に示すような構造を得
る。
そして、本発明の実施の形態１において説明した方法と
同様の方法を用いて、ゲート電極６ａとｎ+型不純物拡
散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３ａ、
１３ｂとの上に高融点金属シリサイド層８ａ〜８ｅを形
成する。このようにして、図１２に示すような構造を得
る。
【００８５】ここで、酸化膜からなるサイドウォール部
分としての機能も兼ね備えたシリサイドプロテクション
膜３３を形成しているので、表１に示すように、分離酸
化膜４は１回だけその表面においてエッチングされる。
そして、分離酸化膜４の表面における除去膜厚Ｂは１２
ｎｍと大変小さくできる。このため、高融点金属シリサ
イド層８ａ、８ｃ〜８ｅが、ｎ+型不純物拡散領域１１
ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂ
からｐ型ウェル２およびｎ型ウェル３にまで延在するよ
うに形成されることを確実に防止できる。この結果、半
導体装置におけるリーク電流の増大を確実に防止でき
る。
分としての機能も兼ね備えたシリサイドプロテクション
膜３３を形成しているので、表１に示すように、分離酸
化膜４は１回だけその表面においてエッチングされる。
そして、分離酸化膜４の表面における除去膜厚Ｂは１２
ｎｍと大変小さくできる。このため、高融点金属シリサ
イド層８ａ、８ｃ〜８ｅが、ｎ+型不純物拡散領域１１
ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂ
からｐ型ウェル２およびｎ型ウェル３にまで延在するよ
うに形成されることを確実に防止できる。この結果、半
導体装置におけるリーク電流の増大を確実に防止でき
る。
【００８６】また、シリサイドプロテクション膜を酸化
膜からなるサイドウォール部分とは別に形成する場合よ
りも、半導体装置の製造工程を簡略化することができ
る。この結果、半導体装置の製造工程数を削減すること
ができるので、半導体装置の製造コストを低減すること
が可能となる。
膜からなるサイドウォール部分とは別に形成する場合よ
りも、半導体装置の製造工程を簡略化することができ
る。この結果、半導体装置の製造工程数を削減すること
ができるので、半導体装置の製造コストを低減すること
が可能となる。
【００８７】（実施の形態３）図１３は、本発明による
半導体装置の実施の形態３を示す断面模式図である。図
１３を参照して、半導体装置を説明する。
半導体装置の実施の形態３を示す断面模式図である。図
１３を参照して、半導体装置を説明する。
【００８８】図１３を参照して、半導体装置は基本的に
は図１に示した半導体装置と同様の構造を備える。ただ
し、図１３に示した半導体装置においては、電界効果型
トランジスタ３８ｂにおいて、実施の形態１においては
サイドウォール３２ｃ、３２ｄ（図１参照）を形成する
ために堆積されたＴＥＯＳ酸化膜２１（図４参照）およ
び窒化膜２２（図４参照）を、それぞれシリサイドプロ
テクション膜３３、３４として利用している。このた
め、後述する製造方法において示すように、分離酸化膜
４上に形成されるＴＥＯＳ酸化膜２１（図１４参照）の
膜厚を、本発明の実施の形態２よりも小さくすることが
できる。この結果、分離酸化膜４がこのＴＥＯＳ酸化膜
２１を除去する際のオーバーエッチングにより除去され
る膜厚をより小さくすることができる。その結果、分離
酸化膜４の上部表面のレベルを、確実にｎ+型不純物拡
散領域１１ａ、１１ｂとｐ型ウェル２との接合界面より
も上に位置させることができる。このため、高融点金属
シリサイド層８ａ、８ｃ〜８ｅが、ｎ+型不純物拡散領
域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、
１３ｂからｐ型ウェル２およびｎ型ウェル３にまで延在
するように形成されることを確実に防止できる。この結
果、半導体装置におけるリーク電流の増大を確実に防止
できる。
は図１に示した半導体装置と同様の構造を備える。ただ
し、図１３に示した半導体装置においては、電界効果型
トランジスタ３８ｂにおいて、実施の形態１においては
サイドウォール３２ｃ、３２ｄ（図１参照）を形成する
ために堆積されたＴＥＯＳ酸化膜２１（図４参照）およ
び窒化膜２２（図４参照）を、それぞれシリサイドプロ
テクション膜３３、３４として利用している。このた
め、後述する製造方法において示すように、分離酸化膜
４上に形成されるＴＥＯＳ酸化膜２１（図１４参照）の
膜厚を、本発明の実施の形態２よりも小さくすることが
できる。この結果、分離酸化膜４がこのＴＥＯＳ酸化膜
２１を除去する際のオーバーエッチングにより除去され
る膜厚をより小さくすることができる。その結果、分離
酸化膜４の上部表面のレベルを、確実にｎ+型不純物拡
散領域１１ａ、１１ｂとｐ型ウェル２との接合界面より
も上に位置させることができる。このため、高融点金属
シリサイド層８ａ、８ｃ〜８ｅが、ｎ+型不純物拡散領
域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、
１３ｂからｐ型ウェル２およびｎ型ウェル３にまで延在
するように形成されることを確実に防止できる。この結
果、半導体装置におけるリーク電流の増大を確実に防止
できる。
【００８９】図１４〜１６は、図１３に示した半導体装
置の製造方法を説明するための断面模式図である。図１
４〜１６を参照して、半導体装置の製造方法を説明す
る。
置の製造方法を説明するための断面模式図である。図１
４〜１６を参照して、半導体装置の製造方法を説明す
る。
【００９０】まず、図２〜４に示した本発明の実施の形
態１における半導体装置の製造工程を実施する。ここ
で、表１に示すように、ＴＥＯＳ酸化膜２１の膜厚は約
１０ｎｍ、窒化膜２２の膜厚は約５０ｎｍである。そし
て、図１４に示すように、ｎ型不純物およびｐ型不純物
を半導体基板１の所定の領域にイオン注入することによ
り、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不
純物拡散領域１３ａ、１３ｂを形成する。
態１における半導体装置の製造工程を実施する。ここ
で、表１に示すように、ＴＥＯＳ酸化膜２１の膜厚は約
１０ｎｍ、窒化膜２２の膜厚は約５０ｎｍである。そし
て、図１４に示すように、ｎ型不純物およびｐ型不純物
を半導体基板１の所定の領域にイオン注入することによ
り、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不
純物拡散領域１３ａ、１３ｂを形成する。
【００９１】次に、電界効果型トランジスタ３８ｂ（図
１３参照）上にシリサイドプロテクション膜３３、３４
を形成するため、窒化膜２２上にレジストパターン２３
（図１５参照）を形成する。次に、酸化膜とのエッチン
グ選択比の高い条件を用いて、レジストパターン２３を
マスクとして用いて窒化膜２２をエッチングにより部分
的に除去する。このとき、ゲート電極６ａの側面におい
ては、窒化膜からなるサイドウォール部分２０ａ、２０
ｂが形成される。次に、エッチング条件を変更し、レジ
ストパターン２３をマスクとして用いてＴＥＯＳ酸化膜
２１を部分的に除去する。このようにして、図１５に示
すような構造を得る。
１３参照）上にシリサイドプロテクション膜３３、３４
を形成するため、窒化膜２２上にレジストパターン２３
（図１５参照）を形成する。次に、酸化膜とのエッチン
グ選択比の高い条件を用いて、レジストパターン２３を
マスクとして用いて窒化膜２２をエッチングにより部分
的に除去する。このとき、ゲート電極６ａの側面におい
ては、窒化膜からなるサイドウォール部分２０ａ、２０
ｂが形成される。次に、エッチング条件を変更し、レジ
ストパターン２３をマスクとして用いてＴＥＯＳ酸化膜
２１を部分的に除去する。このようにして、図１５に示
すような構造を得る。
【００９２】このＴＥＯＳ酸化膜２１を除去するエッチ
ングにおいて、本発明の実施の形態１および２と同様に
約４０％のオーバーエッチングを行なう。このため、分
離酸化膜４の上部表面は、膜厚Ｂだけこのオーバーエッ
チングにより除去される。表１に示すように、この除去
される膜厚Ｂは約４ｎｍである。
ングにおいて、本発明の実施の形態１および２と同様に
約４０％のオーバーエッチングを行なう。このため、分
離酸化膜４の上部表面は、膜厚Ｂだけこのオーバーエッ
チングにより除去される。表１に示すように、この除去
される膜厚Ｂは約４ｎｍである。
【００９３】次に、レジストパターン２３を除去する。
そして、本発明の実施の形態１における半導体装置の製
造方法と同様の方法により、図１６に示すように、高融
点金属シリサイド層８ａ〜８ｅを形成することができ
る。
そして、本発明の実施の形態１における半導体装置の製
造方法と同様の方法により、図１６に示すように、高融
点金属シリサイド層８ａ〜８ｅを形成することができ
る。
【００９４】その後、本発明の実施の形態１における半
導体装置の製造工程を実施することにより、図１３に示
すような半導体装置を得ることができる。
導体装置の製造工程を実施することにより、図１３に示
すような半導体装置を得ることができる。
【００９５】このように、シリサイドプロテクション膜
として、ＴＥＯＳ酸化膜２１が部分的に残存したシリサ
イドプロテクション膜３３と、窒化膜２２が部分的に残
存したシリサイドプロテクション膜３４とを用いるの
で、ＴＥＯＳ酸化膜２１の膜厚を、本発明の実施の形態
２におけるＴＥＯＳ酸化膜２１よりも薄くすることがで
きる。このため、このＴＥＯＳ酸化膜を除去するための
エッチング工程において、オーバーエッチングにより除
去される分離酸化膜４の膜厚Ｂを、本発明の実施の形態
２における分離酸化膜４の除去される膜厚よりもより小
さくすることができる。この結果、より確実にｎ+型不
純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領
域１３ａ、１３ｂからｐ型ウェル２およびｎ型ウェル３
にまで高融点金属シリサイド層８ａ、８ｃ〜８ｅが延在
するように形成されることを防止できる。この結果、半
導体装置においてリーク電流が増大することを確実に防
止できる。
として、ＴＥＯＳ酸化膜２１が部分的に残存したシリサ
イドプロテクション膜３３と、窒化膜２２が部分的に残
存したシリサイドプロテクション膜３４とを用いるの
で、ＴＥＯＳ酸化膜２１の膜厚を、本発明の実施の形態
２におけるＴＥＯＳ酸化膜２１よりも薄くすることがで
きる。このため、このＴＥＯＳ酸化膜を除去するための
エッチング工程において、オーバーエッチングにより除
去される分離酸化膜４の膜厚Ｂを、本発明の実施の形態
２における分離酸化膜４の除去される膜厚よりもより小
さくすることができる。この結果、より確実にｎ+型不
純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡散領
域１３ａ、１３ｂからｐ型ウェル２およびｎ型ウェル３
にまで高融点金属シリサイド層８ａ、８ｃ〜８ｅが延在
するように形成されることを防止できる。この結果、半
導体装置においてリーク電流が増大することを確実に防
止できる。
【００９６】また、サイドウォール３２ａ、３２ｂを形
成する工程とシリサイドプロテクション膜３３、３４を
形成する工程とを同時に行なうことができるので、半導
体装置の製造工程を簡略化することが可能となる。
成する工程とシリサイドプロテクション膜３３、３４を
形成する工程とを同時に行なうことができるので、半導
体装置の製造工程を簡略化することが可能となる。
【００９７】（実施の形態４）図１７は、本発明による
半導体装置の実施の形態４を示す断面模式図である。
半導体装置の実施の形態４を示す断面模式図である。
【００９８】図１７を参照して、半導体装置は、基本的
には図１３に示した半導体装置と同様の構造を備える。
ただし、図１７に示した半導体装置においては、分離酸
化膜４上にもＴＥＯＳ酸化膜２１（図１４参照）および
窒化膜２２（図１４参照）が残存することにより分離酸
化膜保護膜３５ａ〜３５ｃ、３６ａ〜３６ｃが形成され
ている。このように、分離酸化膜４上に分離酸化膜保護
膜３５ａ〜３５ｃ、３６ａ〜３６ｃが形成されているの
で、後述する製造方法において、分離酸化膜４の上部表
面がエッチングにより除去されることを防止できる。こ
のため、分離酸化膜４の上部表面のレベルが、半導体基
板１の主表面のレベルより下に位置するようになること
を確実に防止できる。この結果、本発明の実施の形態１
と同様の効果を得ることができる。
には図１３に示した半導体装置と同様の構造を備える。
ただし、図１７に示した半導体装置においては、分離酸
化膜４上にもＴＥＯＳ酸化膜２１（図１４参照）および
窒化膜２２（図１４参照）が残存することにより分離酸
化膜保護膜３５ａ〜３５ｃ、３６ａ〜３６ｃが形成され
ている。このように、分離酸化膜４上に分離酸化膜保護
膜３５ａ〜３５ｃ、３６ａ〜３６ｃが形成されているの
で、後述する製造方法において、分離酸化膜４の上部表
面がエッチングにより除去されることを防止できる。こ
のため、分離酸化膜４の上部表面のレベルが、半導体基
板１の主表面のレベルより下に位置するようになること
を確実に防止できる。この結果、本発明の実施の形態１
と同様の効果を得ることができる。
【００９９】また、分離酸化膜４上に、窒化膜からなる
シリサイドプロテクション膜３６ａ〜３６ｃが形成され
ているので、本発明の実施の形態１〜３とは異なり、層
間窒化膜１４（図１３参照）を形成する必要がない。こ
の結果、半導体装置の製造工程数を削減することができ
る。また、開口部２９を形成する際のエッチング条件に
ついても、本発明の実施の形態１〜３とは異なり、エッ
チング条件を途中で変更する必要はなく、従来のエッチ
ング条件をそのまま用いることができる。
シリサイドプロテクション膜３６ａ〜３６ｃが形成され
ているので、本発明の実施の形態１〜３とは異なり、層
間窒化膜１４（図１３参照）を形成する必要がない。こ
の結果、半導体装置の製造工程数を削減することができ
る。また、開口部２９を形成する際のエッチング条件に
ついても、本発明の実施の形態１〜３とは異なり、エッ
チング条件を途中で変更する必要はなく、従来のエッチ
ング条件をそのまま用いることができる。
【０１００】図１８および１９は、図１７に示した半導
体装置の製造方法を説明するための断面模式図である。
図１８および１９を参照して、半導体装置の製造方法を
説明する。
体装置の製造方法を説明するための断面模式図である。
図１８および１９を参照して、半導体装置の製造方法を
説明する。
【０１０１】まず、図２〜４および図１４に示した半導
体装置の製造工程を実施する。ここで、表１に示すよう
に、ＴＥＯＳ酸化膜２１（図１４参照）の膜厚は約１０
ｎｍ、窒化膜２２（図１４参照）の膜厚は約５０ｎｍで
ある。そして、窒化膜２２上にレジストパターン２３ａ
〜２３ｄ（図１８参照）を形成する。このレジストパタ
ーン２３ａ〜２３ｄをマスクとして、酸化膜とのエッチ
ング選択比の高いエッチング条件を用いたエッチングに
より窒化膜２２を除去する。この際、ゲート電極６ａの
側面上にはサイドウォール部分２０ａ、２０ｂが形成さ
れる。次に、エッチング条件を変更し、エッチングを行
なうことによりＴＥＯＳ酸化膜２１を部分的に除去す
る。この結果、図１８に示すような構造を得る。
体装置の製造工程を実施する。ここで、表１に示すよう
に、ＴＥＯＳ酸化膜２１（図１４参照）の膜厚は約１０
ｎｍ、窒化膜２２（図１４参照）の膜厚は約５０ｎｍで
ある。そして、窒化膜２２上にレジストパターン２３ａ
〜２３ｄ（図１８参照）を形成する。このレジストパタ
ーン２３ａ〜２３ｄをマスクとして、酸化膜とのエッチ
ング選択比の高いエッチング条件を用いたエッチングに
より窒化膜２２を除去する。この際、ゲート電極６ａの
側面上にはサイドウォール部分２０ａ、２０ｂが形成さ
れる。次に、エッチング条件を変更し、エッチングを行
なうことによりＴＥＯＳ酸化膜２１を部分的に除去す
る。この結果、図１８に示すような構造を得る。
【０１０２】ここで、分離酸化膜４上には分離酸化膜保
護膜３５ａ〜３５ｃ、３６ａ〜３６ｃが形成された状態
となっている。このため、分離酸化膜４の上部表面がこ
のサイドウォール３２ａ、３２ｂおよびシリサイドプロ
テクション膜３３、３４を形成するためのエッチング工
程において部分的に除去されることを防止できる。つま
り、本発明の実施の形態４においては、表１に示すよう
に分離酸化膜４の上部表面はオーバーエッチングにより
除去されることはない。
護膜３５ａ〜３５ｃ、３６ａ〜３６ｃが形成された状態
となっている。このため、分離酸化膜４の上部表面がこ
のサイドウォール３２ａ、３２ｂおよびシリサイドプロ
テクション膜３３、３４を形成するためのエッチング工
程において部分的に除去されることを防止できる。つま
り、本発明の実施の形態４においては、表１に示すよう
に分離酸化膜４の上部表面はオーバーエッチングにより
除去されることはない。
【０１０３】また、このように、シリサイドプロテクシ
ョン膜３３、３４とサイドウォール３２ａ、３２ｂを同
時に形成することができるので、半導体装置の製造工程
数を削減することができる。
ョン膜３３、３４とサイドウォール３２ａ、３２ｂを同
時に形成することができるので、半導体装置の製造工程
数を削減することができる。
【０１０４】なお、レジストパターン２３ａ〜２３ｄを
形成する場合には、図２０および２１に示すように、分
離酸化膜４が形成されている領域において、ゲートコン
タクト部３９が形成された領域以外の領域には必ずレジ
ストパターン２３を形成する。なお、図２０は、図１８
に示した半導体装置におけるゲートコンタクト部を示す
平面模式図であり、図２１は、図２０の線分２００−２
００における断面模式図である。そして、図２０および
２１は、図１８に示した半導体装置の製造工程におけ
る、ゲートコンタクト部が形成された領域の状態を示し
ている。
形成する場合には、図２０および２１に示すように、分
離酸化膜４が形成されている領域において、ゲートコン
タクト部３９が形成された領域以外の領域には必ずレジ
ストパターン２３を形成する。なお、図２０は、図１８
に示した半導体装置におけるゲートコンタクト部を示す
平面模式図であり、図２１は、図２０の線分２００−２
００における断面模式図である。そして、図２０および
２１は、図１８に示した半導体装置の製造工程におけ
る、ゲートコンタクト部が形成された領域の状態を示し
ている。
【０１０５】次に、レジストパターン２３ａ〜２３ｄを
除去する。そして、本発明の実施の形態１〜３と同様の
方法を用いることにより、高融点金属シリサイド層８ａ
〜８ｅを形成する。次に、半導体基板１の全面を覆うよ
うに層間酸化膜１５（図１７参照）を形成する。そし
て、層間酸化膜１５の上部表面をＣＭＰ法を用いて平坦
化する。その後、層間酸化膜１５上にレジストパターン
を形成する。このレジストパターンをマスクとして用い
て、層間酸化膜１５をエッチングすることにより開口部
２９を形成する。このとき、分離酸化膜４上には窒化膜
からなる分離酸化膜保護膜３６ａ〜３６ｃが形成されて
いるので、この開口部２９を形成する際のエッチングに
より分離酸化膜４の一部が除去されるといった問題の発
生を確実に防止できる。このため、本発明の実施の形態
１〜３のように層間窒化膜１４（図１３参照）を形成す
る必要がない。この結果、半導体装置の製造工程数をさ
らに削減することができる。
除去する。そして、本発明の実施の形態１〜３と同様の
方法を用いることにより、高融点金属シリサイド層８ａ
〜８ｅを形成する。次に、半導体基板１の全面を覆うよ
うに層間酸化膜１５（図１７参照）を形成する。そし
て、層間酸化膜１５の上部表面をＣＭＰ法を用いて平坦
化する。その後、層間酸化膜１５上にレジストパターン
を形成する。このレジストパターンをマスクとして用い
て、層間酸化膜１５をエッチングすることにより開口部
２９を形成する。このとき、分離酸化膜４上には窒化膜
からなる分離酸化膜保護膜３６ａ〜３６ｃが形成されて
いるので、この開口部２９を形成する際のエッチングに
より分離酸化膜４の一部が除去されるといった問題の発
生を確実に防止できる。このため、本発明の実施の形態
１〜３のように層間窒化膜１４（図１３参照）を形成す
る必要がない。この結果、半導体装置の製造工程数をさ
らに削減することができる。
【０１０６】そして、開口部２９と層間酸化膜１５との
上に金属電極１６を形成する。そして、層間酸化膜１５
上に配線３０を形成する。このようにして、図１７に示
すような半導体装置を得ることができる。また、このよ
うに１回のエッチング工程により開口部２９を形成する
ことができるので、開口部２９を形成するエッチング工
程における条件は、従来のエッチング工程における条件
をそのまま用いることができる。
上に金属電極１６を形成する。そして、層間酸化膜１５
上に配線３０を形成する。このようにして、図１７に示
すような半導体装置を得ることができる。また、このよ
うに１回のエッチング工程により開口部２９を形成する
ことができるので、開口部２９を形成するエッチング工
程における条件は、従来のエッチング工程における条件
をそのまま用いることができる。
【０１０７】（実施の形態５）図２２は、本発明による
半導体装置の実施の形態５を示す断面模式図である。図
２２を参照して、半導体装置を説明する。
半導体装置の実施の形態５を示す断面模式図である。図
２２を参照して、半導体装置を説明する。
【０１０８】図２２を参照して、半導体装置は基本的に
は図１７に示した半導体装置と同様の構造を備える。た
だし、図２２に示した半導体装置においては、電界効果
型トランジスタ３８ｂのゲート電極６ｂの側面上に窒化
膜からなるサイドウォール部分２０ｃ、２０ｄが形成さ
れている。
は図１７に示した半導体装置と同様の構造を備える。た
だし、図２２に示した半導体装置においては、電界効果
型トランジスタ３８ｂのゲート電極６ｂの側面上に窒化
膜からなるサイドウォール部分２０ｃ、２０ｄが形成さ
れている。
【０１０９】このため、後述する製造工程において示す
ように、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+
型不純物拡散領域１３ａ、１３ｂを形成する際、そのプ
ロファイルをより精度よく制御することができる。その
ため、ゲート電極６ａ、６ｂの両端部近傍において、ｎ
+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡
散領域１３ａ、１３ｂのプロファイルを急峻にすること
ができる。この結果、電界効果型トランジスタ３８ａ、
３８ｂのパンチスルー耐性を向上させることができる。
ように、ｎ+型不純物拡散領域１１ａ、１１ｂおよびｐ+
型不純物拡散領域１３ａ、１３ｂを形成する際、そのプ
ロファイルをより精度よく制御することができる。その
ため、ゲート電極６ａ、６ｂの両端部近傍において、ｎ
+型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡
散領域１３ａ、１３ｂのプロファイルを急峻にすること
ができる。この結果、電界効果型トランジスタ３８ａ、
３８ｂのパンチスルー耐性を向上させることができる。
【０１１０】図２３および２４は、図２２に示した半導
体装置の製造方法を説明するための断面模式図である。
体装置の製造方法を説明するための断面模式図である。
【０１１１】図２３および２４を参照して、半導体装置
の製造方法を説明する。まず、図２〜４に示した半導体
装置の製造工程および図１０に示した半導体装置の製造
工程を実施する。ここで、表１に示すように、ＴＥＯＳ
酸化膜２１（図１０参照）の膜厚は約１０ｎｍとし、窒
化膜からなるサイドウォール部分２０ａ〜２０ｄ（図２
３参照）となる窒化膜２２（図４参照）の膜厚は約５０
ｎｍとする。そして、このようにサイドウォール部分２
０ａ〜２０ｄが形成された状態で、イオン注入法を用い
てｎ型不純物およびｐ型不純物を半導体基板１の主表面
に注入する。このようにして、ｎ+型不純物拡散領域１
１ａ、１１ｂ（図２３参照）およびｐ+型不純物拡散領
域１３ａ、１３ｂ（図２３参照）を形成する。
の製造方法を説明する。まず、図２〜４に示した半導体
装置の製造工程および図１０に示した半導体装置の製造
工程を実施する。ここで、表１に示すように、ＴＥＯＳ
酸化膜２１（図１０参照）の膜厚は約１０ｎｍとし、窒
化膜からなるサイドウォール部分２０ａ〜２０ｄ（図２
３参照）となる窒化膜２２（図４参照）の膜厚は約５０
ｎｍとする。そして、このようにサイドウォール部分２
０ａ〜２０ｄが形成された状態で、イオン注入法を用い
てｎ型不純物およびｐ型不純物を半導体基板１の主表面
に注入する。このようにして、ｎ+型不純物拡散領域１
１ａ、１１ｂ（図２３参照）およびｐ+型不純物拡散領
域１３ａ、１３ｂ（図２３参照）を形成する。
【０１１２】ここで、ｎ+型不純物拡散領域１１ａ、１
１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂを形成
するためのイオン注入を行なう際に、半導体基板１の主
表面およびゲート電極６ａ、６ｂ上にはＴＥＯＳ酸化膜
２１（図１０参照）のみが形成された状態となってい
る。そのため、本発明の実施の形態３および４と比較し
て、不純物を注入することにより形成されるｎ+型不純
物拡散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３
ａ、１３ｂのプロファイルを正確に制御することができ
る。この結果、ゲート電極６ａ、６ｂの端部における不
純物拡散領域のプロファイルを調整することにより、電
界効果型トランジスタ３８ａ、３８ｂのパンチスルー耐
性を向上させることができる。
１ｂおよびｐ+型不純物拡散領域１３ａ、１３ｂを形成
するためのイオン注入を行なう際に、半導体基板１の主
表面およびゲート電極６ａ、６ｂ上にはＴＥＯＳ酸化膜
２１（図１０参照）のみが形成された状態となってい
る。そのため、本発明の実施の形態３および４と比較し
て、不純物を注入することにより形成されるｎ+型不純
物拡散領域１１ａ、１１ｂとｐ+型不純物拡散領域１３
ａ、１３ｂのプロファイルを正確に制御することができ
る。この結果、ゲート電極６ａ、６ｂの端部における不
純物拡散領域のプロファイルを調整することにより、電
界効果型トランジスタ３８ａ、３８ｂのパンチスルー耐
性を向上させることができる。
【０１１３】また、この不純物注入を行なう際に、ゲー
ト電極６ａ、６ｂ上にはＴＥＯＳ酸化膜２１のみが形成
されているので、本発明の実施の形態３および４におけ
る半導体装置の製造方法と比較して、ゲート電極６ａ、
６ｂへと不純物を注入する際の注入エネルギを低くする
ことができる。つまり、本発明の実施の形態３および４
のように、窒化膜２２およびＴＥＯＳ酸化膜２１を介し
てゲート電極６ａ、６ｂにイオン注入するような場合に
は、比較的高いエネルギでイオン注入を行なう必要があ
った。そして、この場合、ゲート電極６ａ、６ｂにおけ
る注入された不純物の分布は比較的広い範囲に広がった
状態となる。そして、このように注入された不純物がゲ
ート絶縁膜５ａ、５ｂを超えてその下の半導体基板１に
おけるチャネル領域にまで到達する場合には、電界効果
型トランジスタ３８ａ、３８ｂの電気的特性が劣化する
ことになる。そのため、このような電気的特性の劣化を
防止する目的で、半導体基板１にまで不純物が到達しな
いように、ゲート電極６ａ、６ｂの膜厚をある程度厚く
する必要があった。
ト電極６ａ、６ｂ上にはＴＥＯＳ酸化膜２１のみが形成
されているので、本発明の実施の形態３および４におけ
る半導体装置の製造方法と比較して、ゲート電極６ａ、
６ｂへと不純物を注入する際の注入エネルギを低くする
ことができる。つまり、本発明の実施の形態３および４
のように、窒化膜２２およびＴＥＯＳ酸化膜２１を介し
てゲート電極６ａ、６ｂにイオン注入するような場合に
は、比較的高いエネルギでイオン注入を行なう必要があ
った。そして、この場合、ゲート電極６ａ、６ｂにおけ
る注入された不純物の分布は比較的広い範囲に広がった
状態となる。そして、このように注入された不純物がゲ
ート絶縁膜５ａ、５ｂを超えてその下の半導体基板１に
おけるチャネル領域にまで到達する場合には、電界効果
型トランジスタ３８ａ、３８ｂの電気的特性が劣化する
ことになる。そのため、このような電気的特性の劣化を
防止する目的で、半導体基板１にまで不純物が到達しな
いように、ゲート電極６ａ、６ｂの膜厚をある程度厚く
する必要があった。
【０１１４】しかし、図２２に示したような本発明の実
施の形態５における半導体装置においては、上述したよ
うにＴＥＯＳ酸化膜２１のみを通過してゲート電極６
ａ、６ｂへと不純物を注入すればよいので、比較的低エ
ネルギで不純物注入を行なうことができる。このため、
不純物の深さ方向における分布の広がりは、本発明の実
施の形態３および４における分布の広がりよりも小さく
なる。この結果、ゲート電極６ａ、６ｂの膜厚を小さく
することが可能となる。これにより、分離絶縁膜１５
（図２２参照）の上部表面における平坦性をより向上さ
せることができる。
施の形態５における半導体装置においては、上述したよ
うにＴＥＯＳ酸化膜２１のみを通過してゲート電極６
ａ、６ｂへと不純物を注入すればよいので、比較的低エ
ネルギで不純物注入を行なうことができる。このため、
不純物の深さ方向における分布の広がりは、本発明の実
施の形態３および４における分布の広がりよりも小さく
なる。この結果、ゲート電極６ａ、６ｂの膜厚を小さく
することが可能となる。これにより、分離絶縁膜１５
（図２２参照）の上部表面における平坦性をより向上さ
せることができる。
【０１１５】また、サイドウォール部分２０ａ〜２０ｄ
が形成された状態で、不純物の注入を行なうので、ｎ+
型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡
散領域１３ａ、１３ｂのプロファイルをより精度よく制
御することができる。
が形成された状態で、不純物の注入を行なうので、ｎ+
型不純物拡散領域１１ａ、１１ｂおよびｐ+型不純物拡
散領域１３ａ、１３ｂのプロファイルをより精度よく制
御することができる。
【０１１６】そして、上記のようにｎ+型不純物拡散領
域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、
１３ｂを形成した後、半導体基板１の全面に窒化膜（図
示せず）を堆積する。この窒化膜上にレジストパターン
２３ａ〜２３ｄ（図２３参照）を形成する。このレジス
トパターン２３ａ〜２３ｄは、本発明の実施の形態４と
同様に、ゲートコンタクト部以外の、分離酸化膜４が形
成されている領域上には必ず形成する。次に、このレジ
ストパターン２３ａ〜２３ｄをマスクとして用いて、酸
化膜とのエッチング選択比の高いエッチング条件を用い
て、エッチングによりこの窒化膜を部分的に除去する。
次に、エッチング条件を変更し、酸化膜２１を除去す
る。この結果、図２３に示すように、分離酸化膜保護膜
２６ａ、２６ｂ、２６ｄ、３５ａ〜３５ｃおよびシリサ
イドプロテクション膜３３、２６ｃが形成される。この
ように、分離酸化膜４上に分離酸化膜保護膜２６ａ、２
６ｂ、２６ｄ、３５ａ〜３５ｃが形成されるので、本発
明の実施の形態４と同様の効果を得ることができる。
域１１ａ、１１ｂおよびｐ+型不純物拡散領域１３ａ、
１３ｂを形成した後、半導体基板１の全面に窒化膜（図
示せず）を堆積する。この窒化膜上にレジストパターン
２３ａ〜２３ｄ（図２３参照）を形成する。このレジス
トパターン２３ａ〜２３ｄは、本発明の実施の形態４と
同様に、ゲートコンタクト部以外の、分離酸化膜４が形
成されている領域上には必ず形成する。次に、このレジ
ストパターン２３ａ〜２３ｄをマスクとして用いて、酸
化膜とのエッチング選択比の高いエッチング条件を用い
て、エッチングによりこの窒化膜を部分的に除去する。
次に、エッチング条件を変更し、酸化膜２１を除去す
る。この結果、図２３に示すように、分離酸化膜保護膜
２６ａ、２６ｂ、２６ｄ、３５ａ〜３５ｃおよびシリサ
イドプロテクション膜３３、２６ｃが形成される。この
ように、分離酸化膜４上に分離酸化膜保護膜２６ａ、２
６ｂ、２６ｄ、３５ａ〜３５ｃが形成されるので、本発
明の実施の形態４と同様の効果を得ることができる。
【０１１７】次に、レジストパターン２３ａ〜２３ｄを
除去する。次に、本発明の実施の形態１と同様の工程を
実施することにより、図２４に示すように高融点金属シ
リサイド層８ａ〜８ｅを形成する。その後、本発明の実
施の形態４と同様の工程を実施することにより、図２２
に示すような半導体装置を得ることができる。
除去する。次に、本発明の実施の形態１と同様の工程を
実施することにより、図２４に示すように高融点金属シ
リサイド層８ａ〜８ｅを形成する。その後、本発明の実
施の形態４と同様の工程を実施することにより、図２２
に示すような半導体装置を得ることができる。
【０１１８】なお、本発明の実施の形態５における窒化
膜やＴＥＯＳ酸化膜などの膜厚や分離酸化膜４の除去膜
厚（落ち込み量）などのデータは表１に示されている。
膜やＴＥＯＳ酸化膜などの膜厚や分離酸化膜４の除去膜
厚（落ち込み量）などのデータは表１に示されている。
【０１１９】（実施の形態６）図２５は、本発明による
半導体装置の実施の形態６を示す断面模式図である。
半導体装置の実施の形態６を示す断面模式図である。
【０１２０】図２５を参照して、半導体装置を説明す
る。図２５を参照して、半導体装置は基本的には図１に
示した半導体装置と同様の構造を備える。ただし、図２
５に示した半導体装置においては、ゲート電極６ｂの上
部表面上にのみシリサイドプロテクション膜として作用
するＴＥＯＳ酸化膜２７ｂが形成されている。そして、
表１に示すように、分離酸化膜４の上部表面における除
去される膜厚Ｄ（トータル落ち込み量）は４ｎｍとなっ
ている。この結果、本発明の実施の形態１と同様の効果
を得ることができる。
る。図２５を参照して、半導体装置は基本的には図１に
示した半導体装置と同様の構造を備える。ただし、図２
５に示した半導体装置においては、ゲート電極６ｂの上
部表面上にのみシリサイドプロテクション膜として作用
するＴＥＯＳ酸化膜２７ｂが形成されている。そして、
表１に示すように、分離酸化膜４の上部表面における除
去される膜厚Ｄ（トータル落ち込み量）は４ｎｍとなっ
ている。この結果、本発明の実施の形態１と同様の効果
を得ることができる。
【０１２１】図２６〜２９は、図２５に示した半導体装
置の製造方法を説明するための断面模式図である。図２
６〜２９を参照して、半導体装置の製造方法を説明す
る。
置の製造方法を説明するための断面模式図である。図２
６〜２９を参照して、半導体装置の製造方法を説明す
る。
【０１２２】まず、図２に示した本発明の実施の形態１
における半導体装置の製造工程を実施した後、半導体基
板１の主表面にゲート絶縁膜となる酸化膜とゲート電極
となるポリシリコン膜とを形成する。そのポリシリコン
膜上にＴＥＯＳ酸化膜を堆積する。このＴＥＯＳ酸化膜
の膜厚は約１００ｎｍである。次に、このＴＥＯＳ酸化
膜上にレジストパターンを形成する。このレジストパタ
ーンをマスクとして用いて、エッチングによりＴＥＯＳ
酸化膜を部分的に除去する。次に、このレジストパター
ンを除去する。そして、残存するＴＥＯＳ酸化膜２７
ａ、２７ｂ（図２６参照）をマスクとして、エッチング
によりポリシリコン膜を部分的に除去する。その後、ゲ
ート絶縁膜５ａ、５ｂとなる領域以外の絶縁膜も除去す
ることにより、図２６に示すような構造を得る。
における半導体装置の製造工程を実施した後、半導体基
板１の主表面にゲート絶縁膜となる酸化膜とゲート電極
となるポリシリコン膜とを形成する。そのポリシリコン
膜上にＴＥＯＳ酸化膜を堆積する。このＴＥＯＳ酸化膜
の膜厚は約１００ｎｍである。次に、このＴＥＯＳ酸化
膜上にレジストパターンを形成する。このレジストパタ
ーンをマスクとして用いて、エッチングによりＴＥＯＳ
酸化膜を部分的に除去する。次に、このレジストパター
ンを除去する。そして、残存するＴＥＯＳ酸化膜２７
ａ、２７ｂ（図２６参照）をマスクとして、エッチング
によりポリシリコン膜を部分的に除去する。その後、ゲ
ート絶縁膜５ａ、５ｂとなる領域以外の絶縁膜も除去す
ることにより、図２６に示すような構造を得る。
【０１２３】次に、分離酸化膜４と半導体基板１とＴＥ
ＯＳ酸化膜２７ａ、２７ｂとの上にＴＥＯＳ酸化膜２１
（図２７参照）を堆積する。このＴＥＯＳ酸化膜２１の
膜厚は表１に示すように約１０ｎｍである。次に、この
ＴＥＯＳ酸化膜２１上に窒化膜（図示せず）を堆積す
る。この窒化膜の膜厚は表１に示すように約５０ｎｍで
ある。そして、窒化膜をエッチバックすることにより、
図２７に示すように、サイドウォール部分２０ａ〜２０
ｄを形成する。次に、ＴＥＯＳ酸化膜２１をエッチング
により部分的に除去する。このとき、分離酸化膜４の上
部表面は、膜厚Ａ（図２８参照）だけオーバーエッチン
グにより除去される。この除去される膜厚Ａは、表１に
示すように約４ｎｍである。
ＯＳ酸化膜２７ａ、２７ｂとの上にＴＥＯＳ酸化膜２１
（図２７参照）を堆積する。このＴＥＯＳ酸化膜２１の
膜厚は表１に示すように約１０ｎｍである。次に、この
ＴＥＯＳ酸化膜２１上に窒化膜（図示せず）を堆積す
る。この窒化膜の膜厚は表１に示すように約５０ｎｍで
ある。そして、窒化膜をエッチバックすることにより、
図２７に示すように、サイドウォール部分２０ａ〜２０
ｄを形成する。次に、ＴＥＯＳ酸化膜２１をエッチング
により部分的に除去する。このとき、分離酸化膜４の上
部表面は、膜厚Ａ（図２８参照）だけオーバーエッチン
グにより除去される。この除去される膜厚Ａは、表１に
示すように約４ｎｍである。
【０１２４】そして、ｎ型不純物およびｐ型不純物を半
導体基板１の所定領域にイオン注入法を用いて注入する
ことによって、ｎ+型不純物拡散領域１１ａ、１１ｂと
ｐ+型不純物拡散領域１３ａ、１３ｂとを形成する。
導体基板１の所定領域にイオン注入法を用いて注入する
ことによって、ｎ+型不純物拡散領域１１ａ、１１ｂと
ｐ+型不純物拡散領域１３ａ、１３ｂとを形成する。
【０１２５】次に、図２８に示すように、レジストパタ
ーン２８を半導体基板１の主表面上に形成する。このレ
ジストパターン２８は、電界効果型トランジスタ３８ａ
（図２５参照）が存在する領域が露出するように形成さ
れている。そして、このレジストパターン２８をマスク
として、ＴＥＯＳ酸化膜２７ａをエッチングにより除去
する。その後、レジストパターン２８を除去する。そし
て、本発明の実施の形態１と同様の方法を用いることに
より、図２９に示すように、高融点金属シリサイド層８
ａ〜８ｅを形成する。この後、本発明の実施の形態１と
同様の工程を実施することにより、図２５に示す半導体
装置を得ることができる。
ーン２８を半導体基板１の主表面上に形成する。このレ
ジストパターン２８は、電界効果型トランジスタ３８ａ
（図２５参照）が存在する領域が露出するように形成さ
れている。そして、このレジストパターン２８をマスク
として、ＴＥＯＳ酸化膜２７ａをエッチングにより除去
する。その後、レジストパターン２８を除去する。そし
て、本発明の実施の形態１と同様の方法を用いることに
より、図２９に示すように、高融点金属シリサイド層８
ａ〜８ｅを形成する。この後、本発明の実施の形態１と
同様の工程を実施することにより、図２５に示す半導体
装置を得ることができる。
【０１２６】ここで、分離酸化膜４は、ＴＥＯＳ酸化膜
２１を除去する際のオーバーエッチングのみを受けるこ
とになる。そして、このときの、表１に示すように、分
離酸化膜４が除去される膜厚Ａ（図２８参照）は約４ｎ
ｍである。このため、本発明の実施の形態１における半
導体装置と同様の効果を得ることができる。
２１を除去する際のオーバーエッチングのみを受けるこ
とになる。そして、このときの、表１に示すように、分
離酸化膜４が除去される膜厚Ａ（図２８参照）は約４ｎ
ｍである。このため、本発明の実施の形態１における半
導体装置と同様の効果を得ることができる。
【０１２７】また、シリサイドプロテクション膜として
作用するＴＥＯＳ酸化膜２７ｂを、ゲート電極６ａ、６
ｂを形成する際に同時に形成しているので、ゲート電極
６ｂがシリサイド化されることを確実に防止できる。こ
の結果、ゲート電極６ｂを形成するポリシリコンは高融
点金属シリサイド層よりも大きな電気抵抗を示すことか
ら、ゲート電極６ｂを高抵抗層として利用することが可
能となる。
作用するＴＥＯＳ酸化膜２７ｂを、ゲート電極６ａ、６
ｂを形成する際に同時に形成しているので、ゲート電極
６ｂがシリサイド化されることを確実に防止できる。こ
の結果、ゲート電極６ｂを形成するポリシリコンは高融
点金属シリサイド層よりも大きな電気抵抗を示すことか
ら、ゲート電極６ｂを高抵抗層として利用することが可
能となる。
【０１２８】
【発明の効果】以上のように、請求項１〜１７に記載の
発明によれば、半導体装置の製造工程においてオーバー
エッチングにより除去される分離酸化膜の膜厚を低減す
ることができる。このため、高融点金属シリサイド層を
形成するような場合にも、この高融点金属シリサイド層
が電界効果型トランジスタのソース／ドレイン領域と半
導体基板の他の導電型領域との間に延在するように形成
されることを有効に防止できる。この結果、半導体装置
においてリーク電流が増大することを確実に防止でき
る。
発明によれば、半導体装置の製造工程においてオーバー
エッチングにより除去される分離酸化膜の膜厚を低減す
ることができる。このため、高融点金属シリサイド層を
形成するような場合にも、この高融点金属シリサイド層
が電界効果型トランジスタのソース／ドレイン領域と半
導体基板の他の導電型領域との間に延在するように形成
されることを有効に防止できる。この結果、半導体装置
においてリーク電流が増大することを確実に防止でき
る。
【図１】 本発明による半導体装置の実施の形態１を示
す断面模式図である。
す断面模式図である。
【図２】 図１に示した半導体装置の製造方法の第１工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
【図３】 図１に示した半導体装置の製造方法の第２工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
【図４】 図１に示した半導体装置の製造方法の第３工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
【図５】 図１に示した半導体装置の製造方法の第４工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
【図６】 図１に示した半導体装置の製造方法の第５工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
【図７】 図１に示した半導体装置の製造方法の第６工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
【図８】 図１に示した半導体装置の製造方法の第７工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
【図９】 本発明による半導体装置の実施の形態２を示
す断面模式図である。
す断面模式図である。
【図１０】 図９に示した半導体装置の製造方法の第１
工程を説明するための断面模式図である。
工程を説明するための断面模式図である。
【図１１】 図９に示した半導体装置の製造方法の第２
工程を説明するための断面模式図である。
工程を説明するための断面模式図である。
【図１２】 図９に示した半導体装置の製造方法の第３
工程を説明するための断面模式図である。
工程を説明するための断面模式図である。
【図１３】 本発明による半導体装置の実施の形態３を
示す断面模式図である。
示す断面模式図である。
【図１４】 図１３に示した半導体装置の製造方法の第
１工程を説明するための断面模式図である。
１工程を説明するための断面模式図である。
【図１５】 図１３に示した半導体装置の製造方法の第
２工程を説明するための断面模式図である。
２工程を説明するための断面模式図である。
【図１６】 図１３に示した半導体装置の製造方法の第
３工程を説明するための断面模式図である。
３工程を説明するための断面模式図である。
【図１７】 本発明による半導体装置の実施の形態４を
示す断面模式図である。
示す断面模式図である。
【図１８】 図１７に示した半導体装置の製造方法の第
１工程を説明するための断面模式図である。
１工程を説明するための断面模式図である。
【図１９】 図１７に示した半導体装置の製造方法の第
２工程を説明するための断面模式図である。
２工程を説明するための断面模式図である。
【図２０】 図１８に示した半導体装置におけるゲート
コンタクト部を示す平面模式図である。
コンタクト部を示す平面模式図である。
【図２１】 図２０の線分２００−２００における断面
模式図である。
模式図である。
【図２２】 本発明による半導体装置の実施の形態５を
示す断面模式図である。
示す断面模式図である。
【図２３】 図２２に示した半導体装置の製造方法の第
１工程を説明するための断面模式図である。
１工程を説明するための断面模式図である。
【図２４】 図２２に示した半導体装置の製造方法の第
２工程を説明するための断面模式図である。
２工程を説明するための断面模式図である。
【図２５】 本発明による半導体装置の実施の形態６を
示す断面模式図である。
示す断面模式図である。
【図２６】 図２５に示した半導体装置の製造方法の第
１工程を説明するための断面模式図である。
１工程を説明するための断面模式図である。
【図２７】 図２５に示した半導体装置の製造方法の第
２工程を説明するための断面模式図である。
２工程を説明するための断面模式図である。
【図２８】 図２５に示した半導体装置の製造方法の第
３工程を説明するための断面模式図である。
３工程を説明するための断面模式図である。
【図２９】 図２５に示した半導体装置の製造方法の第
４工程を説明するための断面模式図である。
４工程を説明するための断面模式図である。
【図３０】 従来の半導体装置を示す断面模式図であ
る。
る。
【図３１】 図３０に示した半導体装置の製造方法の第
１工程を説明するための断面模式図である。
１工程を説明するための断面模式図である。
【図３２】 図３０に示した半導体装置の製造方法の第
２工程を説明するための断面模式図である。
２工程を説明するための断面模式図である。
【図３３】 図３０に示した半導体装置の製造方法の第
３工程を説明するための断面模式図である。
３工程を説明するための断面模式図である。
【図３４】 図３０に示した半導体装置の製造方法の第
４工程を説明するための断面模式図である。
４工程を説明するための断面模式図である。
【図３５】 図３０に示した半導体装置の製造方法の第
５工程を説明するための断面模式図である。
５工程を説明するための断面模式図である。
【図３６】 従来の理想的な半導体装置の部分拡大断面
模式図である。
模式図である。
【図３７】 従来の半導体装置において問題が発生した
場合を示す部分拡大断面模式図である。
場合を示す部分拡大断面模式図である。
１ 基板、２ ｐ型ウェル、３ ｎ型ウェル、４ 分離
酸化膜、５，５ａ，５ｂ ゲート絶縁膜、６，６ａ，６
ｂ ゲート電極、７ａ〜７ｄ サイドウォール、８ａ〜
８ｅ 高融点金属シリサイド層、９，３３，３４ シリ
サイドプロテクション膜、１０ａ，１０ｂ ｎ-型不純
物拡散領域、１１ａ，１１ｂ ｎ+型不純物拡散領域、
１２ａ，１２ｂ ｐ-型不純物拡散領域、１３ａ，１３
ｂ ｐ+型不純物拡散領域、１４ 層間窒化膜、１５
層間絶縁膜、１６ 金属電極、２９，３７ 開口部、３
０ 配線、１７，１８，２１，２７ａ，２７ｂ ＴＥＯ
Ｓ酸化膜、１９，２３，２８，２３ａ〜２３ｄ レジス
トパターン、２２，２６ 窒化膜、２０ａ〜２０ｄ 窒
化膜からなるサイドウォール部分、３１ａ〜３１ｄ 酸
化膜からなるサイドウォール部分、３２ａ〜３２ｄ サ
イドウォール、３５ａ〜３５ｃ，３６ａ〜３６ｃ 分離
酸化膜保護膜、３８ａ，３８ｂ 電界効果型トランジス
タ、３９ ゲートコンタクト部。
酸化膜、５，５ａ，５ｂ ゲート絶縁膜、６，６ａ，６
ｂ ゲート電極、７ａ〜７ｄ サイドウォール、８ａ〜
８ｅ 高融点金属シリサイド層、９，３３，３４ シリ
サイドプロテクション膜、１０ａ，１０ｂ ｎ-型不純
物拡散領域、１１ａ，１１ｂ ｎ+型不純物拡散領域、
１２ａ，１２ｂ ｐ-型不純物拡散領域、１３ａ，１３
ｂ ｐ+型不純物拡散領域、１４ 層間窒化膜、１５
層間絶縁膜、１６ 金属電極、２９，３７ 開口部、３
０ 配線、１７，１８，２１，２７ａ，２７ｂ ＴＥＯ
Ｓ酸化膜、１９，２３，２８，２３ａ〜２３ｄ レジス
トパターン、２２，２６ 窒化膜、２０ａ〜２０ｄ 窒
化膜からなるサイドウォール部分、３１ａ〜３１ｄ 酸
化膜からなるサイドウォール部分、３２ａ〜３２ｄ サ
イドウォール、３５ａ〜３５ｃ，３６ａ〜３６ｃ 分離
酸化膜保護膜、３８ａ，３８ｂ 電界効果型トランジス
タ、３９ ゲートコンタクト部。
フロントページの続き Ｆターム(参考） 4M104 AA01 BB24 CC05 DD04 EE03 EE06 EE12 EE17 FF14 GG09 HH04 HH12 5F032 AA34 AA44 BA01 BA06 CA03 CA17 DA02 DA26 DA30 DA43 DA78 5F048 AA07 AA09 AC03 BA07 BB05 BB08 BB10 BB12 BC06 BD09 BE03 BF06 BG01 BG13 DA25 DA27 DA30
Claims (17)
- 【請求項１】 第１導電型領域を含む半導体基板の主表
面に、素子形成領域を分離するように形成された分離絶
縁膜と、 前記素子形成領域において形成された電界効果型トラン
ジスタとを備え、 前記電界効果型トランジスタは、 前記分離絶縁膜に隣接するように、前記半導体基板の主
表面に形成された第２導電型領域と、 前記半導体基板の主表面上に形成されたゲート電極と、 前記ゲート電極の側面上に形成された下層サイドウォー
ル膜と、 前記下層サイドウォール膜上に形成され、前記下層サイ
ドウォール膜とは異なる材料を含む上層サイドウォール
膜と、 前記第２導電型領域上に形成された高融点金属シリサイ
ド層とを含み、 前記分離絶縁膜の上部表面は、前記半導体基板の主表面
のレベルとほぼ同じか前記主表面のレベルより下に位置
し、かつ、前記第１導電型領域と前記第２導電型領域と
の接合界面よりも上に位置する、半導体装置。 - 【請求項２】 前記電界効果型トランジスタは、 前記ゲート電極上に形成された高融点金属シリサイド層
を含む、請求項１に記載の半導体装置。 - 【請求項３】 前記電界効果型トランジスタは、 前記ゲート電極上に形成された高融点金属シリサイド層
を含む第１の電界効果型トランジスタと、 前記ゲート電極上に形成された高融点金属シリサイド層
を含まない第２の電界効果型トランジスタとを含む、請
求項１に記載の半導体装置。 - 【請求項４】 前記下層サイドウォール膜は、前記第２
の電界効果型トランジスタのゲート電極の上部表面上か
ら、前記第２導電型領域上における前記高融点金属シリ
サイド層が形成された領域に隣接する領域にまで延在す
るように形成されている、請求項３に記載の半導体装
置。 - 【請求項５】 前記上層サイドウォール膜と前記下層サ
イドウォール膜とは、前記第２の電界効果型トランジス
タのゲート電極の上部表面上から、前記第２導電型領域
上における前記高融点金属シリサイド層が形成された領
域に隣接する領域にまで延在するように形成されてい
る、請求項３に記載の半導体装置。 - 【請求項６】 前記分離絶縁膜を覆うように、前記第２
の電界効果型トランジスタの下層サイドウォール膜と同
一層レベルに形成された被覆膜をさらに備える、請求項
４または５に記載の半導体装置。 - 【請求項７】 前記第２の電界効果型トランジスタのゲ
ート電極の上部表面上にのみ形成されたゲート電極被覆
膜を備える、請求項３に記載の半導体装置。 - 【請求項８】 前記分離絶縁膜は、トレンチ型の分離絶
縁膜である、請求項１〜７のいずれか１項に記載の半導
体装置。 - 【請求項９】 前記上層サイドウォール膜はシリコン窒
化膜を含み、前記下層サイドウォール膜はシリコン酸化
膜を含む、請求項１〜８のいずれか１項に記載の半導体
装置。 - 【請求項１０】 第１導電型領域を含む半導体基板の主
表面に、素子形成領域を分離するように分離絶縁膜を形
成する工程と、 前記素子形成領域において、前記分離絶縁膜に隣接する
ように、前記半導体基板の主表面に第２導電型領域を形
成する工程と、 前記半導体基板上にゲート電極を形成する工程と、 前記ゲート電極と前記分離絶縁膜との上に、第１の被覆
膜を形成する工程と、 前記第１の被覆膜上に、前記第１の被覆膜とは異なる材
料を含む第２の被覆膜を形成する工程と、 異方性エッチングにより前記分離絶縁膜上の前記第２の
被覆膜を除去するとともに、前記ゲート電極の側面上に
第２の被覆膜からなる上層サイドウォール膜を形成する
工程と、 前記分離絶縁膜の上部表面が、前記半導体基板の主表面
のレベルより下に位置し、かつ、前記第１導電型領域と
前記第２導電型領域との接合界面よりも上に位置するよ
うに、エッチングにより前記分離絶縁膜上の前記第１の
被覆膜を除去するとともに、前記ゲート電極の側面上に
第１の被覆膜からなる下層サイドウォール膜を形成する
工程と、 前記第２導電型領域上に高融点金属シリサイド層を形成
する工程とを備える、半導体装置の製造方法。 - 【請求項１１】 前記ゲート電極上に高融点金属シリサ
イド層を形成する工程をさらに備える、請求項１０に記
載の半導体装置の製造方法。 - 【請求項１２】 前記下層サイドウォール膜を形成した
後、前記ゲート電極と前記分離絶縁膜との上に第３の被
覆膜を形成する工程と、 前記分離絶縁膜の上部表面が、前記半導体基板の主表面
のレベルより下に位置し、かつ、前記第１導電型領域と
前記第２導電型領域との接合界面よりも上に位置するよ
うに、前記分離絶縁膜上の前記第３の被覆膜を除去する
ことにより、前記ゲート電極上に前記第３の被覆膜から
なる第４の被覆膜を形成する工程とを備え、 前記第４の被覆膜は、前記高融点金属シリサイド層を形
成する工程においてシリサイドプロテクション膜として
用いられる、請求項１０に記載の半導体装置の製造方
法。 - 【請求項１３】 前記下層サイドウォール膜を形成する
工程は、前記ゲート電極の上部表面上にまで延在するよ
うに前記下層サイドウォール膜を形成することを含み、 前記下層サイドウォール膜を、前記高融点金属シリサイ
ド層を形成する工程においてシリサイドプロテクション
膜として用いる、請求項１０に記載の半導体装置の製造
方法。 - 【請求項１４】 前記上層サイドウォール膜を形成する
工程は、前記ゲート電極の上部表面上にまで延在するよ
うに前記上層サイドウォール膜を形成することを含み、 前記上層サイドウォール膜と前記下層サイドウォール膜
とを、前記高融点金属シリサイド層を形成する工程にお
いてシリサイドプロテクション膜として用いる、請求項
１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記ゲート電極を形成する工程は、 前記半導体基板上に導電体膜を形成する工程と、 前記導電体膜上に、前記高融点金属シリサイド層を形成
する工程においてシリサイドプロテクション膜として用
いるゲート被覆膜を形成する工程と、 前記導電体膜と前記ゲート被覆膜とをエッチングにより
部分的に除去することにより、ゲート電極とシリサイド
プロテクション膜とを形成する工程とを含む、請求項１
０に記載の半導体装置の製造方法。 - 【請求項１６】 第１導電型領域を含む半導体基板の主
表面に、素子形成領域を分離するように分離絶縁膜を形
成する工程と、 前記素子形成領域において、前記分離絶縁膜に隣接する
ように、前記半導体基板の主表面に第２導電型領域を形
成する工程と、 前記半導体基板上にゲート電極を形成する工程と、 前記ゲート電極と前記分離絶縁膜との上に、第１の被覆
膜を形成する工程と、 前記第１の被覆膜上に第２の被覆膜を形成する工程と、 異方性エッチングにより前記第１および第２の被覆膜の
一部を除去する事により、前記第２導電型領域の表面を
露出させ、かつ、前記ゲート電極上と前記分離絶縁膜上
とに前記第１および第２の被覆膜を残存させる工程と、 前記ゲート電極と前記分離絶縁膜との上に前記第１およ
び第２の被覆膜が残存した状態で、前記第２導電型領域
の露出した表面上に高融点金属シリサイド層を形成する
工程とを備える、半導体装置の製造方法。 - 【請求項１７】 前記ゲート電極の側面上に、サイドウ
ォール膜を形成する工程を備える、請求項１６に記載の
半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12389999A JP4999217B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
| US09/413,513 US6232640B1 (en) | 1999-04-30 | 1999-10-06 | Semiconductor device provided with a field-effect transistor and method of manufacturing the same |
| TW089108106A TW445574B (en) | 1999-04-30 | 2000-04-28 | Semiconductor device and method of manufacturing the same |
| KR10-2000-0023169A KR100375119B1 (ko) | 1999-04-30 | 2000-04-29 | 전계 효과형 트랜지스터를 구비하는 반도체 장치 및 그제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12389999A JP4999217B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
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|---|---|---|---|
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|---|---|
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| JP4999217B2 JP4999217B2 (ja) | 2012-08-15 |
Family
ID=14872103
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12389999A Expired - Lifetime JP4999217B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP4999217B2 (ja) |
| KR (1) | KR100375119B1 (ja) |
| TW (1) | TW445574B (ja) |
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-
1999
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