JP4976086B2 - 昇降圧ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、同期整流型昇降圧ＤＣ−ＤＣコンバータに係り、特に、出力電圧が可変で、出力電圧の最定電圧が０Ｖ近くまで設定可能な昇降圧ＤＣ−ＤＣコンバータに関するものである。

携帯電話に代表されるように、近年小型の携帯機器が広く普及している。このような小型携帯機器の電源には小型の２次電池が使用されている。電池を小型にして、しかも使用時間をできるだけ長くするため、電池の高性能化と機器の省電力化が図られている。

さらに、電池の体積を少なくしてより長時間使用するには、できるだけ電池電圧の使用電圧範囲を広げることが望ましい。このため、入力電圧範囲の広い昇降圧ＤＣ−ＤＣコンバータが、電源回路に用いられるようになった。

さらに、昇降圧ＤＣ−ＤＣコンバータは、入力電圧範囲が広いため、電池やＡＣアダプタなど各種の入力電源に対応できるメリットも備えている。

そして、インダクタを用いた昇降圧ＤＣ−ＤＣコンバータは、例えば、特許文献１，２に記載のように、回路構成が簡単で、高効率のため電池を電源とした機器で広く使われている。以下、特許文献１，２に記載の昇降圧ＤＣ−ＤＣコンバータについて説明する。

図２は、従来の昇降圧ＤＣ−ＤＣコンバータの第１の構成例を示すブロック図であり、特許文献１においてその図１に記載されている昇降圧ＤＣ−ＤＣコンバータの出力回路部分だけを抜粋した回路図である。

Ｍ１は降圧用のスイッチングトランジスタ（ＰＭＯＳ）、Ｍ２は降圧用の同期整流用トランジスタ（ＮＭＯＳ）、Ｍ３は昇圧用のスイッチングトランジスタ（ＮＭＯＳ）、Ｍ４は昇圧用の同期整流用トランジスタ（ＮＭＯＳ）である。

各トランジスタのゲートはプリドライバ１１に接続され、図示しない制御回路によって、それぞれのゲートに制御信号が印加される。

降圧時は、昇圧用のスイッチングトランジスタＭ３（ＮＭＯＳ）は、ゲートにローレベル信号が印加され常時オフとなり、昇圧用の同期整流用トランジスタＭ４（ＮＭＯＳ）は、ゲートにハイレベル信号が印加され常時オンとなり、降圧用のスイッチングトランジスタＭ１と降圧用の同期整流用トランジスタＭ２は、出力電圧に応じてオン・オフするように（同時にオンしない）、それぞれのゲートにローレベル・ハイレベル信号（パルス信号）が印加される。

また、昇圧時は、降圧用のスイッチングトランジスタＭ１（ＰＭＯＳ）は、ゲートにローレベル信号が印加され常時オンとなり、降圧用の同期整流用トランジスタＭ２（ＮＭＯＳ）は、ゲートにローレベル信号が印加され常時オフとなり、昇圧用のスイッチングトランジスタＭ３と昇圧用の同期整流用トランジスタＭ４は、出力電圧に応じてオン・オフするように（同時にオンしない）、それぞれのゲートにローレベル・ハイレベル信号（パルス信号）が印加される。

この出力回路では、昇圧用の同期整流用トランジスタＭ４にＮＭＯＳトランジスタが用いられているので、このトランジスタＭ４をオンにするためには、出力電圧Ｖｏｕｔ＋ＮＭＯＳトランジスタＭ４の閾値電圧以上のゲート電圧が必要である。そのため、プリドライバ１１の電源にはそれ以上の電圧が必要である。

従って、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い場合、すなわち、降圧動作時は、プリドライバ１１の電源は入力電圧Ｖｉｎから供給すればよいが、入力電圧Ｖｉｎより出力電圧Ｖｏｕｔが高い場合、すなわち、昇圧動作時には、同期整流用トランジスタＭ４をオンできなくなってしまうので、出力電圧Ｖｏｕｔより高い別の電源から電力を供給しなくてはならない。

そのため、入力電圧Ｖｉｎをチャージポンプ回路などを用いて昇圧して出力電圧Ｖｏｕｔより高い電圧を生成し、プリドライバの電源に用いていた。

図３は、従来の昇降圧ＤＣ−ＤＣコンバータの第２の構成例を示すブロック図であり、特許文献２においてその図１に記載されている昇降圧ＤＣ−ＤＣコンバータの出力回路部分だけを抜粋した回路図である。図２と同じ機能部品には同じ符号を用いている。図２との大きな違いは、昇圧用の同期整流用トランジスタＭ４にＰＭＯＳトランジスタを用いた点である。

降圧用のスイッチングトランジスタＭ１（ＰＭＯＳ）と降圧用の同期整流用トランジスタＭ２（ＮＭＯＳ）のゲートは降圧回路用ドライバ２１に接続され、昇圧用のスイッチングトランジスタＭ３（ＮＭＯＳ）と昇圧用の同期整流用トランジスタＭ４（ＰＭＯＳ）のゲートは昇圧回路用ドライバ２２に接続され、図示しない制御回路によって図２での説明と同様に、それぞれのゲートに、昇圧動作時と降圧動作時に応じた制御信号が印加される。

この出力回路では、昇圧用の同期整流用トランジスタＭ４がＰＭＯＳトランジスタで構成されているので、このトランジスタをオンするためのゲート電圧には高電圧は不要である。

しかし、降圧動作時において、出力電圧Ｖｏｕｔが同期整流用トランジスタＭ４（ＰＭＯＳ）の閾値電圧以下になる場合は、この同期整流用トランジスタＭ４のゲート電圧を０Ｖまで下げてもオンしなくなる。このため、降圧動作時において、出力電圧Ｖｏｕｔが低い用途には向かない。

特開２００４−３２８９６４号公報 特開２００５−１９８４１１号公報

解決しようとする問題点は、従来の技術では、昇圧用の同期整流トランジスタに、ＮＭＯＳトランジスタを用いた場合は、昇圧動作時にそのゲート電圧は出力電圧Ｖｏｕｔ＋閾値電圧以上が必要であり、また、ＰＭＯＳトランジスタを用いた場合は、降圧動作時に出力電圧Ｖｏｕｔを同期整流用トランジスタＭ４の閾値電圧以下に下げることができないという点である。そのため、出力電圧Ｖｏｕｔを０Ｖ付近から入力電圧Ｖｉｎより高い電圧まで可変可能な昇降圧ＤＣ−ＤＣコンバータを実現する場合は、昇圧用の同期整流トランジスタにＮＭＯＳトランジスタを用い、そのゲート電圧を生成するためチャージポンプ回路などを用いて専用の電源を作る必要があった。

本発明の目的は、これら従来技術の課題を解決し、０Ｖ付近から入力電圧Ｖｉｎ以上の出力電圧Ｖｏｕｔの出力が可能な、専用電源が不要で簡単な構成の昇降圧ＤＣ−ＤＣコンバータを提供することである。

上記目的を達成するため、本発明の昇降圧ＤＣ−ＤＣコンバータは、インダクタを用いて入力電圧を昇降圧する同期整流型の昇降圧ＤＣ−ＤＣコンバータであって、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続して構成されて入力端が前記インダクタの出力端に接続された昇圧用整流回路と、
前記ＮＭＯＳトランジスタのゲートに接続して前記ＮＭＯＳトランジスタを駆動する第１の駆動手段と、
前記ＰＭＯＳトランジスタのゲートに接続して前記ＰＭＯＳトランジスタを駆動する第２の駆動手段とを有し、
昇圧動作時には、前記第１の駆動手段が、前記ＮＭＯＳトランジスタのゲート電圧を前記入力電圧以下にして前記ＮＭＯＳトランジスタをオフにし、前記第２の駆動手段が、前記ＰＭＯＳトランジスタのゲート電圧をローレベルにして前記ＰＭＯＳトランジスタをオン・オフ駆動し、
降圧動作時には、前記第１の駆動手段が、前記ＮＭＯＳトランジスタのゲート電圧をほぼ前記入力電圧にして、少なくとも前記ＮＭＯＳトランジスタをオン駆動することを特徴とする。

本発明によれば、昇圧用整流素子に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続したスイッチ回路を用い、昇圧動作時にはＮＭＯＳトランジスタをオフしてＰＭＯＳトランジスタを同期制御することで、昇圧動作時における昇圧用の同期整流用トランジスタを駆動するための別電源が不要となり、また、降圧動作時には少なくともＮＭＯＳトランジスタを常時オンとすることで、０Ｖ付近の出力が可能となり、出力電圧範囲の広い昇降圧ＤＣ−ＤＣコンバータを簡単な回路構成で実現することができる。

以下、図を用いて本発明を実施するための最良の形態例を説明する。図１は、本発明に係る昇降用ＤＣ−ＤＣコンバータの特に出力部の構成例を示すブロック図であって、本出力部の回路は、制御回路１、降圧用のスイッチングトランジスタＭ１、降圧用の同期整流用トランジスタＭ２、昇圧用のスイッチングトランジスタＭ３、昇圧用の同期整流用トランジスタＭ４，Ｍ５、インダクタＬ１、インバータ３〜６、レベルシフト回路２、コンデンサＣ１で構成されている。

制御回路１は、ＭＯＳトランジスタＭ１〜Ｍ５のそれぞれをオン／オフ制御するためのゲート信号を出力している。すなわち、降圧動作時には、昇圧用のスイッチングトランジスタＭ３を常時オフ、昇圧用の同期整流用トランジスタＭ４，Ｍ５を常時オンとし、降圧用のスイッチングトランジスタＭ１と降圧用の同期整流用トランジスタＭ２を出力電圧に応じてオン・オフ制御する（Ｍ１とＭ２の両方を同時にオンしない）ゲート信号（パルス信号）を出力し、また、昇圧動作時には、降圧用のスイッチングトランジスタＭ１を常時オン、降圧用の同期整流用トランジスタＭ２を常時オフとし、昇圧用のスイッチングトランジスタＭ３と昇圧用の同期整流用トランジスタＭ４，Ｍ５を出力電圧に応じてオン・オフ制御する（Ｍ３とＭ４もしくはＭ５の両方を同時にオンしない）ゲート信号（パルス信号）を出力する。

降圧用のスイッチングトランジスタＭ１はＰＭＯＳトランジスタで構成され、降圧用の同期整流用トランジスタＭ２はＮＭＯＳトランジスタで構成されており、それぞれのゲートは制御回路１に接続されている。

また、昇圧用のスイッチングトランジスタＭ３はＮＭＯＳトランジスタで構成され、そのゲートは制御回路１に接続されている。

そして、本例では、昇圧用の同期整流用トランジスタとして、トランジスタＭ４とトランジスタＭ５を有し、昇圧用の同期整流用トランジスタＭ４はＰＭＯＳトランジスタであるが、昇圧用の同期整流用トランジスタＭ５はＮＭＯＳトランジスタで構成され、両トランジスタＭ４，Ｍ５は並列に接続されている。

同期整流用ＰＭＯＳトランジスタＭ４のゲートには、制御回路１からインバータ６とレベルシフト回路２およびインバータ３からなる駆動回路（第２の駆動手段）を介して制御信号が印加される。

このインバータ３の電源は出力電圧Ｖｏｕｔから供給しているので、インバータ３のハイレベルはほぼ出力電圧Ｖｏｕｔとなり、ローレベルは０Ｖとなる。

また、インバータ６の電源は入力電圧Ｖｉｎから供給しているので、レベルシフト回路２は、電源電圧がそれぞれ異なるインバータ６の出力とインバータ３の入力を接続するためのインターフェイス回路として設けている。

昇圧用の同期整流用ＮＭＯＳトランジスタＭ５のゲートには、制御回路１からインバータ６，５，４からなる駆動回路（第1の駆動手段）を介して制御信号が印加されている。

このインバータ６，５，４の電源は入力電圧Ｖｉｎから供給しているので、昇圧用の同期整流用ＮＭＯＳトランジスタＭ５のゲートに接続されているインバータ４の出力のハイレベルはほぼ入力電圧Ｖｉｎとなり、ローレベルは０Ｖとなる。

制御回路１は、各トランジスタＭ１〜Ｍ５のゲートに出力する信号を制御することで、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔが可変となるように制御すると共に、最低出力電圧Ｖmｉｎを、昇圧用の同期整流用ＰＭＯＳトランジスタＭ４の閾値電圧付近もしくはこの閾値電圧より低い電圧に設定し、最高出力電圧Ｖmaxを、入力電圧Ｖｉｎより高く設定する。

出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高い場合、すなわち、昇圧動作の場合、制御回路１から、同期整流用ＰＭＯＳトランジスタＭ４と同期整流用ＮＭＯＳトランジスタＭ５を出力電圧値に応じてオン・オフ制御するための信号（パルス信号）が出力されるが、オン制御時（制御回路１からインバータ６にローレベル信号が出力される）において、インバータ４からのゲート電圧がハイレベルとなっても、同期整流用ＮＭＯＳトランジスタＭ５のゲート電圧（ハイレベル）は入力電圧Ｖｉｎまでしか上昇せず出力電圧Ｖｏｕｔより低いため、同期整流用ＮＭＯＳトランジスタＭ５はオンにならない。

しかし、同期整流用ＰＭＯＳトランジスタＭ４のゲート電圧は、オン制御時（制御回路１からインバータ６にローレベル信号が出力される）には、インバータ６，３を介して０Ｖまで下がり（ローレベル）、しかも、出力電圧Ｖｏｕｔは同期整流用ＰＭＯＳトランジスタＭ４の閾値電圧より十分大きい電圧なので、同期整流用ＰＭＯＳトランジスタＭ４は完全にオンすること（オン・オフ制御）ができる。これにより、昇圧動作時における同期整流が可能となる。

尚、オフ制御時（制御回路１からインバータ６にハイレベル信号が出力される）には、同期整流用ＰＭＯＳトランジスタＭ４のゲート電圧は、インバータ６，３を介して出力電圧Ｖｏｕｔまで上がりハイレベルとなって、当該同期整流用ＰＭＯＳトランジスタＭ４はオフ状態となり、また、同期整流用ＮＭＯＳトランジスタＭ５のゲート電圧は、インバータ６，５，４を介して０Ｖまで下がってローレベルとなり、当該同期整流用ＮＭＯＳトランジスタＭ５はオフ状態となる。

また、降圧動作時には、制御回路１から、同期整流用ＰＭＯＳトランジスタＭ４と同期整流用ＮＭＯＳトランジスタＭ５を常にオン状態とするための信号（ここではローレベル）がインバータ６に出力され、同期整流用ＰＭＯＳトランジスタＭ４のゲートにはインバータ６，３を介してローレベルの信号が印加され、また、同期整流用ＮＭＯＳトランジスタＭ５のゲートにはインバータ６，５，４を介してハイレベルの信号が印加され、以下の場合を除き、両方がオンとなる。

すなわち、出力電圧Ｖｏｕｔが、０Ｖ近くで同期整流用ＰＭＯＳトランジスタＭ４の閾値電圧付近またはそれ以下に設定された場合、インバータ３がローレベルを出力しても、同期整流用ＰＭＯＳトランジスタＭ４はオンにならない。もしオンになったとしてもオン抵抗が高い状態である。

しかし、この場合も、同期整流用ＮＭＯＳトランジスタＭ５のゲート電圧はハイレベルでほぼ入力電圧Ｖｉｎになっているので、同期整流用ＮＭＯＳトランジスタＭ５は完全にオンすることができる。これにより、降圧動作時におけるインダクタＬ１とコンデンサＣ１および出力端との間の常時接続が可能となる。

このように、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高い場合、すなわち、昇圧動作時は、同期整流用ＰＭＯＳトランジスタＭ４をオン・オフ制御（同期整流）可能となり、また、降圧動作時で特に出力電圧Ｖｏｕｔが０Ｖに近い場合は、同期整流用ＮＭＯＳトランジスタＭ５を常時オン制御可能となり、さらに、降圧動作時で、出力電圧Ｖｏｕｔがその他の電圧の場合は、同期整流用ＰＭＯＳトランジスタＭ４と同期整流用ＮＭＯＳトランジスタＭ５が共に常時オン制御可能となる。

このことにより、本例では、昇圧動作時においては、ゲート駆動用にチャージポンプなどを用いた専用の電源を設ける必要がなく、また、降圧動作時においては、簡単な回路構成で出力電圧Ｖｏｕｔを０Ｖ近くまで設定可能な広範囲な可変範囲を持つ昇降圧ＤＣ−ＤＣコンバータが実現可能である。

以上、図１を用いて説明したように、本例の昇降圧ＤＣ−ＤＣコンバータでは、昇圧用整流素子として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続した回路を用い、昇圧動作時にはＮＭＯＳトランジスタをオフしてＰＭＯＳトランジスタを出力電圧に応じてオン・オフ制御（同期整流）し、降圧動作時には少なくともＮＭＯＳトランジスタを常時オン制御することにより、昇圧用の同期整流用トランジスタを駆動するための別電源を不要とすることができ、出力電圧範囲の広い昇降圧ＤＣ−ＤＣコンバータを簡単な回路構成で実現することができる。

また、昇降圧ＤＣ−ＤＣコンバータの出力電圧を可変にし、出力電圧の最低設定電圧を、ＰＭＯＳトランジスタの閾値電圧付近かそれ以下まで設定可能である。さらに、ＰＭＯＳトランジスタのゲートをドライブする回路の電源を、出力電圧としており、また、ＮＭＯＳトランジスタのゲートをドライブする回路の電源を、入力電圧としており、わざわざ別電源を設ける必要がない。

尚、本発明は、図１を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例においては、降圧用のスイッチングトランジスタＭ１として、ＰＭＯＳトランジスタを用いているが、ＮＭＯＳトランジスタを用いた構成にも適用可能である。

また、昇圧用整流素子を構成するＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５のゲート信号を、制御回路１の出力に基づき駆動する回路としてのインバータ３〜６、レベルシフト回路２に関しても、このような組合せに限定されるものではない。

本発明に係る昇降用ＤＣ−ＤＣコンバータの特に出力部の構成例を示すブロック図である。 従来の昇降圧ＤＣ−ＤＣコンバータの第１の構成例を示すブロック図である。 従来の昇降圧ＤＣ−ＤＣコンバータの第２の構成例を示すブロック図である。

符号の説明

１：制御回路、２：レベルシフト回路（「ＬＳ」）、３〜６：インバータ、Ｍ１：降圧用スイッチングトランジスタ、Ｍ２：降圧用の同期整流用スイッチングトランジスタ、Ｍ３：昇圧用スイッチングトランジスタ、Ｍ４,５：昇圧用の同期整流用スイッチングトランジスタ、Ｌ１：インダクタ、Ｃ１：コンデンサ、１１：プリドライバ、２１：降圧回路用ドライバ、２２：昇圧回路用ドライバ。

Claims (3)

1. インダクタを用いて入力電圧を昇降圧する同期整流型の昇降圧ＤＣ−ＤＣコンバータであって、
   ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列接続して構成されて入力端が前記インダクタの出力端に接続された昇圧用整流回路と、
   前記ＮＭＯＳトランジスタのゲートに接続して前記ＮＭＯＳトランジスタを駆動する第１の駆動手段と、
   前記ＰＭＯＳトランジスタのゲートに接続して前記ＰＭＯＳトランジスタを駆動する第２の駆動手段とを有し、
   昇圧動作時には、前記第１の駆動手段が、前記ＮＭＯＳトランジスタのゲート電圧を前記入力電圧以下にして前記ＮＭＯＳトランジスタをオフにし、前記第２の駆動手段が、前記ＰＭＯＳトランジスタのゲート電圧をローレベルにして前記ＰＭＯＳトランジスタをオン・オフ駆動し、
   降圧動作時には、前記第１の駆動手段が、前記ＮＭＯＳトランジスタのゲート電圧をほぼ前記入力電圧にして、少なくとも前記ＮＭＯＳトランジスタをオン駆動することを特徴とする昇降圧ＤＣ−ＤＣコンバータ。
2. 請求項１に記載の昇降圧ＤＣ−ＤＣコンバータにおいて、
   前記第１の駆動手段は、前記ＮＭＯＳトランジスタのゲートに出力端が接続され電源が前記入力電圧から供給される第１のインバータと、該第１のインバータの入力端に出力端が接続され電源が前記入力電圧から供給される第２のインバータと、該第２のインバータの入力端に出力端が接続され電源が前記入力電圧から供給され、入力端に前記ＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタのオン・オフ制御信号が入力される第３のインバータとを有し、
   前記第２の駆動手段は、前記ＰＭＯＳトランジスタのゲートに出力端子が接続され電源が出力電圧から供給される第４のインバータと、該第４のインバータの入力端と前記第３のインバータの出力端に接続されたレベルシフト回路とを有することを特徴とする昇降圧ＤＣ−ＤＣコンバータ。
3. 請求項２に記載の昇降圧ＤＣ−ＤＣコンバータにおいて、
   前記出力電圧を可変とすると共に、該出力電圧の最低設定電圧を前記ＰＭＯＳトランジスタの閾値電圧付近もしくは該閾値電圧以下に設定する制御手段を有することを特徴とする昇降圧ＤＣ−ＤＣコンバータ。

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