JP4962267B2

JP4962267B2 - リセット信号監視回路

Info

Publication number: JP4962267B2
Application number: JP2007277107A
Authority: JP
Inventors: 市川　　隆
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2007-10-25
Filing date: 2007-10-25
Publication date: 2012-06-27
Anticipated expiration: 2027-10-25
Also published as: JP2009104495A

Description

本発明は、保護継電装置に多数使用されている制御プリント基板の中で、ＣＰＵが搭載されたプリント基板に設けられるリセット信号監視回路に関するものである。

図４、図５は、従来のリセット信号監視回路のブロック構成図で、両図において、４１はＩＣで構成されるリセット信号発生回路で、このリセット信号発生回路４１は、電源の入り切り時、リセットボタンが押された時、ソフトウェアによるリセット動作の時などにリセット信号が発生され、出力される。

発生したリセット信号は、ＩＣから構成されるタイマー回路４２に入力され、このタイマー回路４２は、リセット信号が一定時間継続しているかを監視し、検出する。リセット信号が継続されていたなら、ＩＣから構成されるバッファ回路４３を介してフォトカプラ４４からＣＰＵが動作できない場合の装置異常の出力信号を送出する。

装置異常としては、例えば、ＣＰＵのウォッチドックエラー、ＣＰＵクロックの停止、リセット継続異常やＳ／Ｗ（ソフトウェア）が検出した異常（演算結果の異常）等がある。

なお、バッファ回路４３は、他のエラー信号の場合もフォトカプラ４４を介して異常出力とするとともに、ＬＥＤからなる表示部４５にて表示する。また、図５は、図４と略同様な構成であるが、バッファ回路４３にボード・リセット信号が供給される構成が異なっているだけである。
特開平０５−０２７８７６号公報特開２００１−３５１１８４号公報

図４に示したリセット信号監視回路においては、バッファ回路４３が常時有効であるので、電源入り切り時には、バッファ回路４３のＩＣの特性によっては、不要な異常出力信号が送出されてしまう問題がある。

また、図５に示すリセット監視回路においては、通常、リセット信号でバッファ回路４３を制御するが、この場合、自身のリセット信号でバッファ回路４３をロックして、異常出力信号がフォトカプラ４４から送出されなくなってしまう問題が生じる。

本発明は、上記の事情に鑑みてなされたもので、バッファ回路の特性に因らず誤出力を防止することができるようにするとともに、回路構成の相違による異常出力信号がロックされることを防止することができるリセット信号監視回路を提供することを課題とする。

本発明は、上記の課題を達成するために、第１発明は、電源電圧の低下がそれぞれ異なるリセット電圧に達したときにリセット信号を出力する第１，第２のリセット信号発生回路と、
第１のリセット信号発生回路のリセット信号で動作を開始し、一定時間リセット信号が継続していることを検出し、バッファ回路を介して、出力回路に異常信号を出力するタイマー回路と、
出力回路とタイマー回路との電路に介挿され、第２のリセット信号発生回路からのリセット信号を入力した場合、タイマー回路から出力される異常信号をロックし、異常信号を出力回路に送出しないバッファ回路と、
バッファ回路からの異常信号と、電源電圧の低下が電源異常検出レベルに達した時に出力される異常出力信号のうちいずれか一方が入力された時、外部に電源電圧異常を報知する出力回路と、を備え、
第１のリセット信号発生回路のリセット電圧，電源自身の電源異常検出レベルより、第２のリセット信号発生回路のリセット電圧が低い値に設定されたことを特徴とするものである。

本発明によれば、電源入り切り時のリセット信号の誤出力を、バッファ回路の特性に因らず防止することができるとともに、回路構成の相違によるトリップ信号をロックすることを防止し、しかも電源自身の電源電圧低下検出レベルとの差違に因る、監視の盲点をなくすことができるようにした。

以下本発明の実施の形態を図面に基づいて説明する。図３は本発明の実施の第１形態を示すブロック構成図で、図３において、２１、２２はＩＣから構成され、それぞれ異なるリセット電圧に達した時にリセット信号を出力する第１、第２のリセット信号発生回路、２３，２４はＩＣから構成され、制御端子に印加される電圧で出力動作がロックされる第１、第２のバッファ回路２３，２４である。

第１のリセット信号発生回路２１で発生したリセット信号は、ＩＣから構成されるタイマー回路２５に入力され、このタイマー回路２５は、リセット信号が一定時間継続しているかを監視し、検出する。リセット信号が継続されていたなら、第２のバッファ回路２４を介してフォトカプラ２６からＣＰＵが動作できない場合の装置異常の出力信号を送出する。

第２のバッファ回路２４は、その制御端子２４ａに供給されるリセット信号で出力動作がロックされるように設定されている。

一方、第１のリセット信号発生回路２１からのリセット信号又はボード・リセット信号Ｖ _RST1は、第１のバッファ回路２３の制御端子２３ａに供給されて、第１のバッファ回路２３の動作はロックされる。なお、第１のバッファ回路２３は、ロックされないときは、他のエラー信号が、ＬＥＤからなる表示部２９にて表示される。

次に、電源電圧Ｖｃｃが何らかの影響で低下すると、装置（システム）に影響が生じる。このようなとき、電源電圧Ｖｃｃの低下が、図２に示す４．１Ｖ（図２では４．７Ｖと示されているが第２リセット信号発生回路２２はリセット電圧が４．１Ｖに設定されているため４．１Ｖ）に達したときに、第２のリセット信号発生回路２２のリセット信号Ｖ_RST2は、「Ｌ」レベルから「Ｈ」レベルに変化し、リセット信号Ｖ_RST2が第２のバッファ回路２４の制御端子２４ａに印加される。このリセット信号Ｖ_RST2により第２バッファ回路２４は、動作がロックされる。これにより、誤出力がフォトカプラ２６、オア回路２８からなる出力回路から送出されない。

前記電源電圧Ｖｃｃが低下し、４．３Ｖ以下になると、電源電圧異常の出力が、電源異常検出回路１７から送出され、オア回路２８を介して外部に報知される。

上記のように第１形態では、バッファ回路の特性によって、不要な異常出力が生じるのを防止することができるとともに、リセット信号で自信の異常信号をロックするようなことも防止できるようになる。

第１、第２のリセット信号発生回路２１，２２は、第１のリセット信号発生回路２１では、リセット電圧を４．７Ｖ、第２のリセット信号発生回路２２では、リセット電圧を４．１Ｖとリセット電圧をそれぞれ異なるように設定した。

このようにそれぞれ異なるリセット電圧に設定したことにより、４．７Ｖから４．３Ｖまでの間で異常が発生したときには、第２バッファ回路２４がロックされてしまい、異常を検出できなくなってしまう不具合を解消することができるようになるようにした。

すなわち、第２のリセット信号発生回路２２のリセット電圧検出レベル（４．１Ｖ）を、電源自身の電源異常検出レベル（４．３Ｖ）よりも低い電圧レベルに設定したので、第１のリセット信号発生回路２１の電圧低下を検出できるようになった。

参考図。第１形態の動作を説明するための波形図。本発明の実施の第１形態を示すブロック構成図。従来例を示すブロック構成図。従来例を示すブロック構成図。

２１…第１のリセット信号発生回路
２１…第２のリセット信号発生回路
２３…第１のバッファ回路
２４…第２のバッファ回路
２５…タイマー回路
２６…フォトカプラ
２７…電源異常検出回路
２８…オア回路
２９…表示部

Claims

電源電圧の低下がそれぞれ異なるリセット電圧に達したときにリセット信号を出力する第１，第２のリセット信号発生回路と、
第１のリセット信号発生回路のリセット信号で動作を開始し、一定時間リセット信号が継続していることを検出し、バッファ回路を介して、出力回路に異常信号を出力するタイマー回路と、
出力回路とタイマー回路との電路に介挿され、第２のリセット信号発生回路からのリセット信号を入力した場合、タイマー回路から出力される異常信号をロックし、異常信号を出力回路に送出しないバッファ回路と、
バッファ回路からの異常信号と、電源電圧の低下が電源異常検出レベルに達した時に出力される異常出力信号のうちいずれか一方が入力された時、外部に電源電圧異常を報知する出力回路と、を備え、
第１のリセット信号発生回路のリセット電圧，電源自身の電源異常検出レベルより、第２のリセット信号発生回路のリセット電圧が低い値に設定されたことを特徴とするリセット監視回路。