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JP2018163498A - 監視回路 - Google Patents

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JP2018163498A JP2017059972A JP2017059972A JP2018163498A JP 2018163498 A JP2018163498 A JP 2018163498A JP 2017059972 A JP2017059972 A JP 2017059972A JP 2017059972 A JP2017059972 A JP 2017059972A JP 2018163498 A JP2018163498 A JP 2018163498A
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Abstract

【課題】監視対象の半導体装置が自らリセット原因を識別することが可能な監視回路を提供する。
【解決手段】監視回路１００は、第一の異常検出回路１１０、第二の異常検出回路１１１、リセット出力回路１１２、出力保持回路１１３を備える。第一の異常検出回路の出力は、第一の異常検出信号線ＤＴ１を通してリセット出力回路と出力保持回路にそれぞれ接続される。第二の異常検出回路の出力は、第二の異常検出信号線ＤＴ２を通してリセット出力回路と出力保持回路にそれぞれ接続される。リセット出力回路は、第一の異常検出信号と第二の異常検出信号の論理和に基き、リセット信号を出力する。出力保持回路は、第一の異常検出信号線から異常検出信号が入力されると、第二の出力端子２１１に第一のレベルの異常判別信号を出力し、それを保持する。第二の異常検出信号線から異常検出信号が入力された場合は、第二のレベルの異常判別信号を出力し、それを保持する。
【選択図】図１

Description

本発明は、マイクロプロセッサなどの動作を監視する監視回路に関する。
マイクロプロセッサは、産業用コンピュータや個人用コンピュータにおける演算処理のためだけでなく、電子化の進む家庭用電気機器や車輌のＥＣＵ等、多様な機器に搭載されている。
マイクロプロセッサの暴走による機器の誤動作を防止するため、マイクロプロセッサの動作状況を監視する監視回路が用いられる。監視回路は、マイクロプロセッサの暴走の可能性を検出すると、マイクロプロセッサをリセットすることで機器の誤動作の防止する。マイクロプロセッサと監視回路が同時に故障することを避けるため、監視回路はマイクロプロセッサの外部に設けられることが一般的である。
図５は、従来の監視回路を示すブロック図である。
従来の監視回路３０は、ウォッチドッグタイマ回路３１と、電源電圧監視回路３２と、リセット出力回路３３を備えている。
ウォッチドッグタイマ回路３１は、マイクロプロセッサ４０が出力する監視パルスの時間間隔を監視し、監視パルスの時間間隔が設定時間以上であると、マイクロプロセッサ４０が暴走した可能性があると判断し、リセット出力回路３３にタイムアウト信号を出力する。また、電源電圧監視回路３２は、マイクロプロセッサ４０を含む周辺回路の電源電圧を監視し、電源電圧が低下して設定電圧以下になると、マイクロプロセッサ４０が暴走した可能性があると判断し、リセット出力回路３３に電圧低下信号を出力する。
リセット出力回路３３は、ウォッチドッグタイマ回路３１が出力するタイムアウト信号と電源電圧監視回路３２が出力する電圧低下信号の論理和をもってマイクロプロセッサ４０にリセット信号を出力し、マイクロプロセッサ４０はリセットされる。
このように、マイクロプロセッサ４０が暴走する可能性がある場合、監視回路３０はマイクロプロセッサ４０をリセットすることで、マイクロプロセッサを含むシステムの動作異常を防止することが出来る（例えば、特許文献１参照）。
特開平７-２３４８０６号公報
しかしながら、従来の監視回路では、監視回路から出力される信号はリセット信号のみであり、マイクロプロセッサはリセット原因を区別することが出来なかった。
本発明は上記課題に鑑みてなされ、マイクロプロセッサなどの監視対象の半導体装置が自らリセット原因を識別することが可能な監視回路を提供する。
従来の課題を解決するため、本発明の監視回路は、監視対象の半導体装置の第一の異常状態を検出する第一の異常検出回路と、監視対象の半導体装置の第二の異常状態を検出する第二の異常検出回路と、第一の異常検出回路が出力する第一の異常検出信号と第二の異常検出回路が出力する第二の異常検出信号の論理和に基くリセット信号を第一の出力端子に出力するリセット回路と、記第一の異常検出信号と前記第二の異常検出信号とのどちらが出力されたかを記憶しそれに応じた異常判別信号を第二の出力端子に出力する出力保持回路と、を備えたことを特徴とする。
本発明の監視回路によれば、マイクロプロセッサなどの監視対象の半導体装置のリセット原因を第二の出力端子から出力するので、監視対象の半導体装置が自らリセット原因を識別することが出来る。
本実施形態の監視回路を示すブロック図である。 本実施形態の監視回路のリセット出力回路と出力保持回路の一例を示すブロック図である。 本実施形態の監視回路の他の例を示すブロック図である。 本実施形態の監視回路の他の例を示すブロック図である。 従来の監視回路を示すブロック図である。
以下、実施形態では異常を検出する監視対象の半導体装置としてマイクロプロセッサを例に説明する。
図１は、本実施形態の監視回路を示すブロック図である。
本実施形態の監視回路１００は、第一の異常検出回路１１０と、第二の異常検出回路１１１と、リセット出力回路１１２と、出力保持回路１１３と、第一の出力端子２１０と、第二の出力端子２１１と、を備えている。
第一の異常検出回路１１０の出力端子は、第一の異常検出信号線ＤＴ１を通してリセット出力回路１１２と出力保持回路１１３にそれぞれ接続される。第二の異常検出回路１１１の出力端子は、第二の異常検出信号線ＤＴ２を通してリセット出力回路１１２と出力保持回路１１３にそれぞれ接続される。リセット出力回路１１２の出力端子は、第一の出力端子２１０に接続される。出力保持回路１１３の出力端子は、第二の出力端子２１１に接続される。
第一の異常検出回路１１０と第二の異常検出回路１１１は、それぞれ異なる手段でマイクロプロセッサ１０１の暴走の可能性を検出するものとする。例えば、第一の異常検出回路１１０はウォッチドックタイマであって、第二の異常検出回路１１１は電源電圧検出回路である。
第一の異常検出回路１１０は、マイクロプロセッサ１０１の暴走の可能性を検出すると、第一の異常検出信号線ＤＴ１に第一の異常検出信号を出力する。第二の異常検出回路１１１は、マイクロプロセッサ１０１の暴走の可能性を検出すると、第二の異常検出信号線ＤＴ２に第二の異常検出信号を出力する。ここで、第一の異常検出回路１１０は、非検出になると、所定の第一の遅延時間後に第一の異常検出信号の出力を停止する。第二の異常検出回路１１１は、非検出になると、所定の第二の遅延時間後に第二の異常検出信号の出力を停止する。
リセット出力回路１１２は、第一の異常検出信号と第二の異常検出信号の論理和に基き、第一の出力端子２１０にリセット信号を出力する。従って、監視回路１００は、第一の出力端子２１０に、第一の遅延時間、または、第二の遅延時間の間、マイクロプロセッサ１０１にリセット信号を出力し続けるため、マイクロプロセッサ１０１のリセットを確実に行うことが出来る。
出力保持回路１１３は、第一の異常検出信号線ＤＴ１から第一の異常検出信号が入力されると、第二の出力端子２１１に第一のレベルの異常判別信号を出力し、それを保持する。また、出力保持回路１１３は、第二の異常検出信号線ＤＴ２から第二の異常検出信号が入力された場合は、第二のレベルの異常判別信号を出力し、それを保持する。マイクロプロセッサ１０１は、リセット解除後に監視回路１００の第二の出力端子２１１の異常判別信号を確認することで、第一の異常検出回路１１０か第二の異常検出回路１１１のどちらが動作したことによるものか判別することが出来る。
以上説明したように、本実施形態の監視回路１００を用いれば、マイクロプロセッサ１０１は、確実にリセットされると共に、リセット解除後に第二の出力端子２１１の異常判別信号のレベルを読み取ることでリセット原因を特定することが可能となり、リセット原因別に初期設定するなどの対処をすることが出来る。
図２は、本実施形態の監視回路のリセット出力回路と出力保持回路の一例を示すブロック図である。
リセット出力回路１１２は、ＮＯＲ回路１２０を備えている。出力保持回路１１３は、フリップフロップ回路１２１を備えている。
ＮＯＲ回路１２０は、第一の入力端子が第一の異常検出信号線ＤＴ１に、第二の入力端子が第二の異常検出信号線ＤＴ２に、出力端子が第一の出力端子２１０に接続される。フリップフロップ回路１２１は、セット端子Ｓが第一の異常検出信号線ＤＴ１に、リセット入力端子Ｒが第二の異常検出信号線ＤＴ２に、出力端子Ｑが第二の出力端子２１１に接続される。
ＮＯＲ回路１２０は、第一の異常検出信号と第二の異常検出信号の論理和の反転信号を第一の出力端子２１０に出力する。フリップフロップ回路１２１は、第一の異常検出信号線ＤＴ１から第一の異常検出信号が入力されるとセットされ、第二の出力端子２１１に第一のレベル（Ｈレベル）の異常判別信号を出力する。第二の異常検出信号線ＤＴ２から第二の異常検出信号が入力されるとリセットされ、第二の出力端子２１１に第二のレベル（Ｌレベル）の異常判別信号を出力する。
このように、リセット出力回路１１２をＮＯＲ回路で構成することで、簡単な回路により、第一の異常検出信号と第二の異常検出信号の論理和に基くリセット信号を第一の出力端子２１０に出力することが出来る。また、出力保持回路１１３をリセット端子とセット端子を備えたフリップフロップ回路で構成することで、簡単な回路により異常判別信号を第二の出力端子２１１に出力することが出来る。
図３は、本実施形態の監視回路の他の例を示すブロック図である。
図３において、図２と同じ箇所は、同じ符号を付して説明を省略する。
本実施形態の監視回路１０２は、更に、入力検出回路１１４と、セット端子を二つ有するフリップフロップ回路１２２を備えた出力保持回路１２３を備えている。
入力検出回路１１４は、第一の入力端子が第一の入力端子２１２を介してマイクロプロセッサ１０１に接続され、第二の入力端子が第二の異常検出信号線ＤＴ２に接続され、出力端子は入力検出信号線ＤＴ３を介してフリップフロップ回路１２２の第二のセット端子Ｓ２に接続される。フリップフロップ回路１２２は、第一のセット端子Ｓ１が第一の異常検出信号線ＤＴ１に接続され、出力端子Ｑが第二の出力端子２１１に接続される。
第二の異常検出信号線ＤＴ２に第二の異常検出信号が出力されていない場合、マイクロプロセッサから第一の入力端子２１２に入力信号が入ると、入力検出回路１１４は入力検出信号線ＤＴ３に入力検出信号を出力する。フリップフロップ回路１２２は、入力検出信号が第二のセット端子に入力されると、フリップフロップ回路１２２はセットされ、第二の出力端子２１１に第一のレベルの異常判別信号を出力する。また、第二の異常検出信号線ＤＴ２に第二の異常検出信号が出力されている場合、マイクロプロセッサから第一の入力端子２１２に入力信号が入っても、入力検出回路１１４は入力検出信号線ＤＴ３に入力検出信号を出力しない。
図３の監視回路１０２の応用例について述べる。
第二の異常検出回路１１１がマイクロプロセッサ１０１の暴走の可能性を検出すると第二の異常検出信号を出力し、第一の出力端子２１０にリセット信号が出力され、第二の出力端子２１１に第二のレベルの異常判別信号が出力される。マイクロプロセッサ１０１は、リセット解除後に異常判別信号から第二の異常検出回路によりリセットされたことを検出すると、暴走の可能性に対応する所定の処理を実行する。マイクロプロセッサ１０１は、所定の処理を完了すると、監視回路１０２の第一の入力端子２１２に異常確認信号を出力する。入力検出回路１１４は、第一の入力端子に異常確認信号が入力されると、入力検出信号線ＤＴ３に入力検出信号を出力する。従って、第二の出力端子２１１は第一のレベルの異常判別信号を出力するので、マイクロプロセッサ１０１は異常判別信号をから所定の動作が完了したことを検出できる。
また、入力検出回路１１４は、第二の入力端子に第二の異常検出信号が入力されている間は、第一の入力端子に異常確認信号が入力されても、入力検出信号線ＤＴ３には入力検出信号が出力しない。従って、第二の出力端子２１１には第二のレベルが保持されるため、リセット中に誤って異常判別信号が変化することが無い。
以上説明したように、本実施形態の監視回路１０２を用いれば、リセット解除後のマイクロプロセッサ１０１の動作をリセット原因別に適切に設定されたことをも監視することが出来る。
図４は、本実施形態の監視回路の他の例を示すブロック図である。
図４において、図３と同じ箇所は、同じ符号を付して説明を省略する。
第一の異常検出回路１３０は、第二の入力端子２１３を介してマイクロプロセッサ１０１の電源電圧である外部電源に接続されている。第二の異常検出回路１３１は、第三の入力端子２１４を介してマイクロプロセッサ１０１に接続される。
監視回路１０３は、第一の異常検出回路１３０をマイクロプロセッサ１０１の電源電圧の異常を検出する電圧検出回路とし、第二の異常検出回路をマイクロプロセッサ１０１から第三の入力端子２１４に入力される監視パルスの異常を検出するウォッチドッグタイマとした場合に有効な接続例である。
第一の異常検出回路１３０は、第二の入力端子２１３から入力された外部電源の電圧が低下すると、マイクロプロセッサ１０１の暴走の可能性があると判断し、第一の異常検出信号線ＤＴ１に第一の異常検出信号を出力する。第二の異常検出回路１３１は、第三の入力端子２１４に入力されたマイクロプロセッサからの監視パルスの時間間隔を監視し、監視パルスの時間間隔が所定の監視時間以上であると、マイクロプロセッサ１０１の暴走の可能性があると判断し、第二の異常検出信号線ＤＴ２に第二の異常検出信号を出力する。
ここで、第一の異常検出回路１３０は、マイクロプロセッサの暴走の可能性がなくなる、即ち、外部電源の電圧の低下が解消すると、所定の第一の遅延時間後に第一の異常検出信号の出力を停止する。第二の異常検出回路１３１は、所定の第二の遅延時間後に第二の異常検出信号の出力を停止する。他の動作、及び、応用の例については図３迄と同様である。
本発明の監視回路は、実施形態で示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。例えば、異常検出回路は、マイクロプロセッサ１０１の電源電圧の上昇を検出する電圧検出回路としてもよいし、マイクロプロセッサ１０１が出力する監視パルスの時間間隔が所定の監視時間より短いことにより異常を検知するウォッチドッグタイマとしてもよい。また、異常検出回路は２つに限ったものではなく、３つ以上の異常検出回路を含む監視回路に本発明の構成を適用してもよい。
また、第一の異常検出信号と第二の異常検出信号が同時に出力されるような場合は、第二の出力端子２１１の異常判別信号は、第一の異常検出信号か第二の異常検出信号のどちらかを優先的に出力するようにしても良いし、第一のレベル、第二のレベルと異なる第三のレベルを出力するように構成しても良い。
１００ 監視回路
１０１ マイクロプロセッサ
１１０ 第一の異常検出回路
１１１ 第二の異常検出回路
１１２ リセット出力回路
１１３ 出力保持回路

Claims (3)

  1. 監視対象の半導体装置の第一の異常状態を検出する第一の異常検出回路と、
    前記監視対象の半導体装置の第二の異常状態を検出する第二の異常検出回路と、
    前記第一の異常検出回路が出力する第一の異常検出信号と前記第二の異常検出回路が出力する第二の異常検出信号の論理和に基くリセット信号を第一の出力端子に出力するリセット回路と、
    前記第一の異常検出信号と前記第二の異常検出信号とのどちらが出力されたかを記憶し、それに応じた異常判別信号を第二の出力端子に出力する出力保持回路と、
    を備えたことを特徴とする監視回路。
  2. 前記第一の異常検出回路は，第一の遅延時間の後に前記第一の異常検出信号の出力を停止し、
    前記第二の異常検出回路は、第二の遅延時間の後に前記第二の異常検出信号の出力を停止し、
    前記出力保持回路は、前記第一の異常検出信号の入力が停止後に前記第二の出力端子に第一のレベルの異常判別信号を出力保持し、前記第二の異常検出信号の入力が停止後に前記第二の出力端子の第二のレベルの異常判別信号を出力保持する
    ことを特徴とする請求項１に記載の監視回路。
  3. 前記監視回路は、更に入力検出回路を備え、
    前記入力検出回路は、前記監視対象の半導体装置から信号を入力する第一の入力端子と、前記第二の異常検出信号が入力される第二の入力端子と、前記第一の入力端子に前記信号が入力されると前記出力保持回路に入力検出信号を出力する出力端子と、を備え
    前記出力保持回路は、前記入力検出信号が入力されると、前記第二の出力端子に第一のレベルの異常判別信号を出力保持する
    ことを特徴とする請求項２に記載の監視回路。
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