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JP4960007B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、例えば、ダブルゲート構造を有する半導体装置及び半導体装置の製造方法に関する。
従来、例えば、トランジスタの微細化、低消費電力化、高速化のために、ダブルゲートトランジスタ(例えば、FinFET)が提案されている(例えば、特許文献1参照。)。
この構造のメリットは、(1)ゲートを2つ有する構造なので、ショートチャネル効果に強く、ソース/ドレイン間のパンチスルー(漏れ)電流を低減できる。
また、(2)チャネル垂直方向電界が小さいため移動度を向上させることができる。
また、(3)オフ電流が低減する分チャネル幅(フィン高さ、または、本数)を増やせるので、電流を増加させることができる、等である。
他の従来技術では、トランジスタのソース/ドレイン領域を不純物の拡散層でなく、メタルで形成するショットキ・ソース/ドレイントランジスタ技術が提案されている(例えば、非特許文献1参照。)。
この構造を用いると、ソース領域およびドレイン領域の寄生抵抗を小さくでき、浅い接合(ショットキ(Schottky)接合)を形成することができる。
また、ソース/ドレインに不純物を用いないので、活性化のための高温熱工程を行なう必要が無く、製造工程を著しく簡略化でき、LSI製造コストを低減できる。
さらにまた、ソース端部にショットキバリアが存在するため、オフ電流を抑え、ショートチャネル効果を抑制することができる(微細化できる)。
また、特にGeチャネルトランジスタでは、ドーパント(dopant)の固溶度が低くく、そして、ドーパントが拡散しやすい。このため、ソース/ドレイン構造は、ショットキ接合が望ましい。
一方、このトランジスタの課題は、ショットキコンタクト抵抗(シリコン/シリサイドまたはメタル界面抵抗)を低減させることである。
解決策の一つのとして、ソース/ドレイン材料の仕事関数制御技術がある。例えば、n型MOSトランジスタのソース/ドレインに仕事関数の小さいメタルまたはシリサイド(ErSi等)を用い、また、p型MOSトランジスタのソース/ドレインに仕事関数の大きいメタルまたはシリサイド(PtSi等)を用いる方法が提案されている(例えば、非特許文献1参照。)。
この技術を用いれば、n型MOSトランジスタのショットキバリア高さを0.28eV程度、また、p型MOSトランジスタのショットキバリア高さを0.22eV程度とすることができる。
すなわち、n型MOSトランジスタ、および、p型MOSトランジスタについて、ある程度低いショットキコンタクト抵抗のメタルシリサイド・ソース/ドレインを形成することが可能である。
しかし、十分な高電流を得るには、まだ不十分であり、さらなるショットキバリアの低減が必要であった。
一方で、メタルの仕事関数制御のみでは、Fermi-level-pinning効果の悪影響を受けるため、さらなるショットキバリアの低減は困難であった。
そこで提案された技術が、「歪チャネルとショットキ接合」の組合せ技術である。ショットキバリア高さを下げるため、すなわちコンタクト抵抗を下げるため、歪(機械的応力)を用いる技術である(例えば、非特許文献2参照。)。
さらに、他の従来技術として、チャネルに歪をかけてキャリア移動度を向上させる技術が開発されている。Planar-pMOSFETでは、ソース/ドレイン領域に埋め込んだSiGeからの圧縮歪が有効である。そして、このPlanar-nMOSFETでは、ソース/ドレイン領域に埋め込んだSiCからの引張り歪や、ゲート、ソース/ドレイン上に引張り歪を持った膜を堆積してチャネルに引張り歪、をかけることが有効であることが知られている。
以上のように、既述の従来技術(歪チャネル技術とショットキ・ソース/ドレイン技術)によれば、n型MOSトランジスタの場合は、引張り歪が用いられるため、移動度が向上し、かつショットキバリアを低減できる。
すなわち、従来技術を単純に組み合わせるだけで、ショットキ・ソース/ドレインn型MOSFinFETを高駆動電流化できた。
しかし、上記従来技術によっても、p型MOSトランジスタでは圧縮歪が用いられるため、キャリア移動度は向上するがショットキバリアを低減することができないという問題があった。
したがって、ショットキ・ソース/ドレインp型MOSFinFETを高駆動電流化できなかった。
特開2005−294789号公報 Jakub Kedzierski et al., IEDM Technical digest, pp.57-60, (2000) A. Yagishita, T-J. King, and J. Bokor, "Schottky Barrier Height Reduction and Drive Current Improvement in Metal Source/Drain MOSFET with Strained-Si Channel", Jpn. J. Appl. Phys., Vol.43, No.4B, pp.1713-1716, (2004)
本発明は、上記課題を解決するものであり、p型MOSFET構造で、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することが可能な半導体装置、および、半導体装置の製造方法を提供することを目的とする。
本発明の一態様に係る半導体装置は、
p型MOSダブルゲート構造を有する半導体装置であって、
上面が<100>の結晶面方位のシリコンまたはゲルマニウムからなり、基板上に第1の結晶面方位<110>に延びて形成されたチャネル層と、
前記チャネル層と前記第1の結晶面方位<110>方向の一端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるソース層と、
前記チャネル層と前記第1の結晶面方位<110>方向の他端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるドレイン層と、
前記チャネル層の側壁と隣接するとともに前記チャネル層の電流方向と垂直な第2の結晶面方位<110>方向に延びて少なくとも前記基板上に形成されたゲート層と、
前記チャネル層と前記ゲート層との間に設けられたゲート絶縁膜と、を備え、
1軸性引張り歪が前記電流方向と垂直な前記第2の結晶面方位<110>方向に前記チャネル層の側壁に対して加えられていることを特徴とする。
また、本発明の他の態様に係る半導体装置の製造方法は、
p型MOSダブルゲート構造を有する半導体装置の製造方法であって、
基板上に設けられた上面が<100>の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第1の結晶面方位<110>方向に延びるようにフィンを形成し、
前記フィン側面にゲート絶縁膜を形成し、
前記第1の結晶面方位<110>と垂直な第2の結晶面方位<110>方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
前記フィン上で露出する前記絶縁膜を除去し、
前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
前記ポリシリコン層を選択的にシリサイド化して、収縮性の材料からなるゲート層を形成することを備え、
1軸性引張り歪が前記第2の結晶面方位<110>方向に前記チャネル層の側壁に対して加えられていることを特徴とする。
また、本発明のさらに他の態様に係る半導体装置の製造方法は、
p型MOSダブルゲート構造を有する半導体装置の製造方法であって、
基板上に設けられた上面が<100>の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第1の結晶面方位<110>方向に延びるようにフィンを形成し、
前記フィン側面にゲート絶縁膜を形成し、
前記第1の結晶面方位<110>と垂直な第2の結晶面方位<110>方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
前記ポリシリコン層側面に絶縁性のゲート側壁を形成し、
前記フィン上で露出する前記絶縁膜を除去し、
前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
層間絶縁膜を堆積するとともにエッチバックして、前記ポリシリコン層の上部を露出させ、
前記ポリシリコン層を選択的に除去し、
内壁が前記ゲート側壁で構成されたゲート溝に収縮性の材料を埋め込んで、ゲート層を形成することを備え、
1軸性引張り歪が前記第2の結晶面方位<110>方向に前記チャネル層の側壁に対して加えられていることを特徴とする。
本発明の一態様に係る半導体装置および半導体装置の製造方法によれば、電流方向と垂直方向の1軸性引張り歪により、p型MOSFET構造で、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することができる。
以下、本発明を適用した各実施例について図面を参照しながら説明する。
図1Aは、本発明の実施例1に係る半導体装置の要部の構成を示す斜視図である。また、図1Bは、図1AのA−A線に沿った半導体装置100の断面を示す断面図である。また、図1Cは、図1AのB−B線に沿った半導体装置100の断面を示す断面図である。
図1Aないし図1Cに示すように、p型MOSダブルゲート構造を有する半導体装置100は、不純物を含有し上面が<100>の結晶面方位のシリコン(Si)またはゲルマニウム(Ge)からなり、基板1上に第1の結晶面方位<110>に延びて形成されたn型のチャネル層2を備えている。
なお、基板1は、BOX(Buried Oxide:埋め込み酸化膜)またはバルクシリコン等が選択される。また、シリコンを用いるチャネル層2を形成する場合は、例えば、基板1にSOI(Silicon-On-Insulator)基板を用いてもよい。また、ゲルマニウムを用いるチャネル層2を形成する場合は、例えば、基板1にGOI(Germanium-On-Insulator)基板を用いてもよい。
また、半導体装置100は、このチャネル層2と第1の結晶面方位<110>方向の一端側で隣接して基板1上に形成され、チャネル層2とショットキ接合するメタルまたはメタルシリサイドからなるソース層3と、チャネル層2と第1の結晶面方位<110>方向の他端側で隣接して基板1上に形成され、チャネル層2とショットキ接合するメタルまたはメタルシリサイドからなるドレイン層4と、を備えている。
これらのチャネル層2、ソース層3、および、ドレイン層4により、ダブルゲート構造のフィン11が構成される。
また、半導体装置100は、チャネル層2の側壁と隣接するとともに、チャネル層2の電流方向と垂直な第2の結晶面方位<110>方向に延びて基板1上およびチャネル層2上に形成されたゲート層5と、チャネル層2とゲート層5との間に設けられたゲート絶縁膜6と、チャネル層2の上面とゲート層5との間に設けられ、例えば、SiNからなる絶縁膜7と、を備えている。
ゲート層5は、収縮性の材料を含み、この収縮性により、1軸性引張り歪が電流方向と垂直な第2の結晶面方位<110>方向にチャネル層の側壁に対して加えられている。この収縮性の材料には、例えば、TiSi、CoSiが選択される。
なお、1軸性引張り歪が電流方向と垂直な第2の結晶面方位<110>方向にチャネル層の側壁に対して加えるためには、ダブルゲート構造を成すように、ゲート層5は、少なくとも基板1上に形成されていればよい。
また、ゲート層5の側壁には、TEOS(TetraEthOxySilane)膜等のゲート側壁8が形成されている。
また、ソース層3、ドレイン層4の側壁には、TEOS(TetraEthOxySilane)膜等のフィン側壁9が形成されている。
また、半導体装置100は、基板1上に、上記の構成要素を絶縁するTEOS膜等の層間絶縁膜10が形成されている。
ここで、ショットキ・ソース/ドレインp型MOSダブルゲートトランジスタに対して、上記構成を採用した理由について説明する。
先ず、上記構成において、引張り歪によりチャネルに歪みを発生させた理由について説明する。
図2Aは、シリコン(Si)の歪みによるバンド構造変化を示す図である。また、図2Bは、ゲルマニウム(Ge)の歪みによるバンド構造変化を示す図である。
図2A、図2Bに示すように、2fold-valley(Δ2)、4fold-valley(Δ4)のエネルギーレベルは、引張り歪によって影響を受ける。
すなわち、2fold-valleyに対する(メタルソース/ドレインから見た)バリア高さは低減され、4fold-valleyに対するバリア高さは増加すると考えられる。
なお、有効質量の軽い2fold-valleyに対するショットキバリアが低減されるので、n型MOSトランジスタの駆動電流が増加すると考えられる。
一方、ホールの場合を考えると、図2A、図2Bに示すように、引張り歪がかかるとlight-hole(lh)valleyのエネルギーレベルが上昇し、heavy-hole(hh)valleyのエネルギーレベルはあまり変化しない。有効質量の軽いlight-hole(lh)valleyに対するショットキバリアが低減されるので、p型MOSトランジスタの駆動電流も増加すると考えられる。
このように、図2A、図2Bから、p型MOSトランジスタのショットキバリア低減には引張り歪みが有効であり、圧縮歪ではショットキバリア低減の効果が得られない。
次に、上記構成において、引張り歪の方向(第2の結晶面方位<110>方向)とチャネル方向((電流方向)(第1の結晶面方位<110>方向))とが垂直になるようにした理由について説明する。
図3Aは、p型MOSトランジスタ(Siチャネル)における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。なお、図3Aにおいて、シリコンの上面の結晶面方位は<100>であり、チャネル方向(電流方向)<110>はフィン側面<110>と垂直である。
図3Aに示すように、p型MOSトランジスタ(Siチャネル)においては、チャネル方向(電流方向)<110>と引張り歪の方向<110>とが垂直である場合は、ホール移動度の向上に有効である。なお、チャネル方向(電流方向)と圧縮歪の方向とが平行である場合もホール移動度の向上に有効である。
また、図3Bは、p型MOSトランジスタ(Geチャネル)における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。なお、図3Bにおいて、ゲルマニウムの上面の結晶面方位は<100>であり、チャネル方向(電流方向)<110>はフィン側面<110>と垂直である。
図3Bに示すように、p型MOSトランジスタ(Geチャネル)においては、チャネル方向(電流方向)<110>と引張り歪の方向<110>とが垂直である場合は、ホール移動度の向上に有効である。なお、チャネル方向(電流方向)と圧縮歪の方向とが平行である場合もホール移動度の向上に有効である。
このように、上面の結晶面方位が<100>のチャネルを有するp型MOSダブルゲートトランジスタにおいて、Siチャネル、Geチャネルとも同様に、チャネル方向(電流方向)<110>と引張り歪の方向<110>とが垂直である場合は、ホール移動度の向上に有効である。
以上により、ショットキバリアを低減するとともにホール移動度を向上させる観点から、ショットキ・ソース/ドレインを有するp型MOSFinFETに対して既述の構成を選択した。
次に、以上のようなp型MOSダブルゲート構造を有する半導体装置100の製造方法について説明する。
図4Aないし図4Kは、本発明の実施例1に係る半導体装置100の製造方法を説明するための各工程の斜視図である。また、図5Aは、図4JのA−A線に沿った断面を示す断面図である。また、図5Bは、図4JのB−B線に沿った断面を示す断面図である。また、図6Aは、図4KのA−A線に沿った断面を示す断面図である。また、図6Bは、図4KのB−B線に沿った断面を示す断面図である。
先ず、フィン11にシリコンを用いる場合には、上面の結晶面方位が<100>のSOI基板(BOX)を用意し、SOI厚を、例えば50nm〜100nm程度に薄膜化する。なお、フィン11にゲルマニュウムを用いる場合には、既述のようにGOI基板を用意する。
そして、チャネル層2となるボディ(Body)領域にチャネルドーピングを行なう。ここでは、チャネル濃度が1×1017/cm3程度になるようにドーズ量を調整する。
そして、70nm程度のSiNハードマスク7を堆積する。すなわち、基板1上に設けられた上面が<100>の結晶面方位のシリコン(またはゲルマニウム)上に絶縁膜7を形成する。
このSiNハードマスク(絶縁膜)7を用いて、フィン11のパターンニング、RIE(Reactive Ion Etching:反応性イオンエッチング)処理を行なう。すなわち、シリコン(またはゲルマニウム)を選択的にエッチングすることにより、第1の結晶面方位<110>方向に延びるようにフィン11を形成する(図4A)。
なお、フィンラインパターンの方向を、例えば、SOI基板(GOI基板)のノッチ方向(<110>方向)と平行または垂直にすれば、フィン11の側面は<110>面になる。
次に、フィン11側面にゲート絶縁膜(図示せず)を形成し、1層目のゲートポリシリコン(Poly-Si)5aを300nm程度堆積する。このとき、フィン11の段差上にポリシリコンを堆積するため、ポリシリコン表面には大きな段差12が形成される(図4B)。
次に、このポリシリコンをCMP(Chemical Mechanical Polishing: 化学機械研磨)処理により平坦化し、SiNハードマスク7が露出するまでエッチバックする(図4C)。
次に、2層目のポリシリコン層5bを50nm程度堆積する(図4D)。FUSI(FUll SIlicidation)技術によりゲート層を形成する場合は、この2層目のポリシリコン層5bと1層目のポリシリコン層5aとを合わせて、ゲート層5の材料として用いる。
次に、2層目のポリシリコン層5bの上にハードマスクとしてSiNハードマスク15を100nm程度堆積し、さらに、フィン11と垂直に配置されるゲートパターンを形成するためのレジストまたはハードマスク16を堆積する(図4E)。
次に、SiNハードマスク15をRIE処理し、ポリシリコン層5b上にゲート加工用ハードマスクとしてSiNハードマスク16を形成する(図4F)。
次に、ポリシリコン層5a、5bをRIE処理して、ゲートパターンを形成する。すなわち、第1の結晶面方位<110>と垂直な第2の結晶面方位<110>方向に延びるように、フィン11のチャネル層2となる領域上のSiNハードマスク(絶縁膜)7上および基板1上に、ポリシリコン層5a、5bを形成する(図4G)。
次に、ゲート側壁に用いる材料(例えば、TEOS)を、全面に堆積しエッチバックする。これにより、厚さ40nm程度のゲート側壁(TEOS膜)8を形成する(図4H)。
さらに、SiNハードマスク7に対してRIE処理を行ない、フィン11上のSiNハードマスク7をエッチング除去する。すなわち、フィン11上で露出するSiNハードマスク(絶縁膜)7を選択的に除去する(図4H)。なお、エッチング条件、SiN膜厚を調整して、ポリシリコン層5b上のSiNハードマスク16は残留させる。
次に、フィン11のソース/ドレイン領域となる部分にシリサイド貼り付けを行ない、チャネル層2との間でショットキ接合を形成する。すなわち、フィン11のうち絶縁膜7が除去された領域を選択的にシリサイド化して、チャネル層2とショットキ接合するソース層3およびドレイン層4を形成する(図4I)。ソース/ドレインのシリサイド材料としては、例えば、p型MOSトランジスタにはPtSiを用いればよい。
なお、例えば、別途n型MOSトランジスタを形成する場合には、ErSiを用いればよい。
また、プロセス条件を制御し、ソース/ドレイン層3、4からチャネル層2に歪がかからないようにする。ゲート層5となるポリシリコン層5a、5bは、SiNハードマスク16とゲート側壁8に覆われているため、この時点でシリサイド化されない。
次に、層間絶縁膜10としてTEOS等を400nm程度堆積し、CMP処理により平坦化する(図4I)。
この層間絶縁膜10を全面エッチバックしてSiNハードマスク16を露出させる。さらに、ホットリン酸で残存するSiNハードマスク16を除去し、ポリシリコン層5bの上部を露出させる(図4J、図5A、図5B)。
次に、ポリシリコン層5a、5bを上面からシリサイド化する。すなわち、ポリシリコン層5a、5bを選択的にシリサイド化して、収縮性の材料からなるゲート層5を形成する(図4K、図6A、図6B)。ゲートのシリサイド材料としては、例えば、収縮性の材料であるTiSiやCoSiが選択される。
以上のように、FinFETのゲート、ソース/ドレインをシリサイド化することができるとともに、ゲートのシリサイド形成とソース/ドレインのシリサイド形成を別々の工程で行うことができる。
したがって、ソース/ドレインのシリサイドが深くなりすぎる(横方向に成長しすぎる)のを防止することができる。
さらに、プロセス条件によっては、TiSi(またはCoSi)は、収縮性の材料であるため(シリコンよりも熱膨張係数が大きい材料であるため)、フィン側面(<110>面)に引張の歪がかかる(図6B)。このとき、電流方向にはポアソン比分、圧縮方向の歪が生じる。
しかし、その圧縮方向の歪以上のプロセス歪による圧縮歪が生じないように、ソース/ドレイン層3、4からの歪を低減しておく。もちろん、ソース/ドレイン領域に圧縮歪を持つSiGeを埋め込んだ素子構造(e-SiGe)などのストレッサ(stressor)技術を用いない。
もっとも、フィン11のチャネル層2(特に、long-channel)は、ソース/ドレイン層3、4からの歪が伝わりにくい構造であるため、p型MOSダブルゲートトランジスタ(p型MOS−FinFET)に対して有利である。
また、本実施例によれば、TiSiは収縮性の材料であるため、p型MOSトランジスタのフィン側面(<110>面)に引張り歪がかかる。
すなわち、p型MOSダブルゲートトランジスタ(p型MOS−FinFET)の移動度が向上し、かつショットキ・ソース/ドレインのコンタクト抵抗が低減される。
また、ゲート層5の歪を用いているので、フィン11のチャネル層2に効率よく、容易に引張り歪を印加できる。
さらにまた、FUSI技術を用いているので、比較的容易にシリサイドゲートを形成できる。
以上のように、本実施例に係る半導体装置および半導体装置の製造方法によれば、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することができる。
実施例1では、FUSI技術を用いて、シリサイドゲートを作成する半導体装置の製造方法について述べた。本実施例では、ダマシンゲート技術を用いて、Pureメタルなどシリサイド以外の材料をゲートに適用する半導体装置の製造方法について述べる。
図7A、図7Bは、本発明の実施例2に係る半導体装置200の製造方法を説明するための各工程の斜視図である。また、図8Aは、図7BのA−A線に沿った断面を示す断面図である。また、図8Bは、図7BのB−B線に沿った断面を示す断面図である。
また、図9Aは、図8Aの後の工程のA−A線に沿った断面を示す断面図である。図9Bは、図8Aの後の工程のB−B線に沿った断面を示す断面図である。
さらにまた、図10Aは、図9Aの後の工程のA−A線に沿った半導体装置200の断面を示す断面図である。図10Bは、図9Aの後の工程のB−B線に沿った半導体装置200の断面を示す断面図である。
なお、図中、実施例1と同じ符号は、実施例1と同様の構成を示す。
また、本実施例2の半導体装置の製造方法は、実施例1で説明した図4Jまでの工程は同様である。
実施例1の図4Iまでと同様の工程により、ソース層/ドレイン層3、4を形成してショットキ接合を形成した後、層間絶縁膜10としてTEOS等を400nm程度堆積し、CMP処理により平坦化する(図7A)。
実施例1の図4Iと同様の工程により、この層間絶縁膜10を全面エッチバックしてSiNハードマスク16を露出させる。さらに、例えば、ホットリン酸でSiNハードマスク16を除去し、ポリシリコン層5bの上部を露出させる(図7B、図8A、図8B)。
次に、CDE(Chemical Dry Etching)処理等により、ゲート側壁8で挟まれたポリシリコン層5a、5bを選択的に除去する。(図9A、図9B)。
次に、内壁がゲート側壁8で構成されたゲート溝にダマシン法により収縮性の材料を埋め込んで収縮性の材料からなるゲート層13を形成する(図10A、図10B)。
すなわち、ゲート材料を、全面に堆積した後、CMP処理により平坦化し、ゲート溝内にのみ残留させる。ここでは、p型MOSトランジスタのゲート材料として、例えば、収縮性を有するTiN,W、WSiを用いる。
以上により、図1Aに示される半導体装置100のゲート層5を、TiN,W、WSi等のメタル等を適用したゲート層13に代替させた半導体装置200が完成する。
上述のように、TiN,W,WSiは収縮性の材料であるため、p型MOSダブルゲートトランジスタのフィン11側面(<110>面)に引張りの歪がかかる。
すなわち、p型MOSダブルゲートトランジスタのホール移動度が向上し、かつショットキ・ソース/ドレインのコンタクト抵抗が低減される。
ゲート層の歪を用いているので、フィンのチャネル層に、容易に引張り歪を印加できる。
さらにまた、ダマシンゲート技術を用いているので、Pureメタルなどシリサイド以外の材料をゲート層に適用することができる。
なお、このダマシンゲートプロセスを用いれば、例えば、n型MOSトランジスタを別途形成する場合に、p型MOSとは別のゲート材を埋め込むことも可能である。
以上のように、本実施例に係る半導体装置および半導体装置の製造方法によれば、ホール移動度を向上するとともに、ショットキバリア(コンタクト抵抗)を低減することができる。
本発明の一態様である本発明の実施例1に係る半導体装置の要部の構成を示す斜視図である。 図1AのA−A線に沿った半導体装置の断面を示す断面図である。 図1AのB−B線に沿った半導体装置の断面を示す断面図である。 シリコン(Si)の歪みによるバンド構造変化を示す図である。 ゲルマニウム(Ge)の歪みによるバンド構造変化を示す図である。 p型MOSトランジスタ(Siチャネル)における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。 p型MOSトランジスタ(Geチャネル)における、歪成分とホール移動度に対する有効性との関係を示すモデル図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例1に係る半導体装置の製造方法を説明するための工程の斜視図である。 図4JのA−A線に沿った断面を示す断面図である。 図4JのB−B線に沿った断面を示す断面図である。 図4KのA−A線に沿った断面を示す断面図である。 図4KのB−B線に沿った断面を示す断面図である。 本発明の実施例2に係る半導体装置の製造方法を説明するための工程の斜視図である。 本発明の実施例2に係る半導体装置の製造方法を説明するための工程の斜視図である。 図7BのA−A線に沿った断面を示す断面図である。 図7BのB−B線に沿った断面を示す断面図である。 本発明の実施例2に係る半導体装置の製造方法を説明するための工程の断面図である。 本発明の実施例2に係る半導体装置の製造方法を説明するための工程の断面図である。 図9Aの後の工程のA−A線に沿った半導体装置の断面を示す断面図である。 図9Aの後の工程のB−B線に沿った半導体装置の断面を示す断面図である。
符号の説明
1 基板
2 チャネル層
3 ソース層
4 ドレイン層
5 ゲート層
5a ポリシリコン層
5b ポリシリコン層
6 ゲート絶縁膜
7 SiNハードマスク(絶縁膜)
8 ゲート側壁
9 フィン側壁
10 層間絶縁膜
11 フィン
12 段差
13 ゲート層
14 ゲート溝
15 SiNハードマスク
16 レジストまたはハードマスク
100、200 半導体装置

Claims (5)

  1. p型MOSダブルゲート構造を有する半導体装置であって、
    上面が<100>の結晶面方位のシリコンまたはゲルマニウムからなり、基板上に第1の結晶面方位<110>に延びて形成されたチャネル層と、
    前記チャネル層と前記第1の結晶面方位<110>方向の一端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるソース層と、
    前記チャネル層と前記第1の結晶面方位<110>方向の他端側で隣接して前記基板上に形成され、このチャネル層とショットキ接合するメタルまたはメタルシリサイドからなるドレイン層と、
    前記チャネル層の側壁と隣接するとともに前記チャネル層の電流方向と垂直な第2の結晶面方位<110>方向に延びて少なくとも前記基板上に形成されたゲート層と、
    前記チャネル層と前記ゲート層との間に設けられたゲート絶縁膜と、を備え、
    1軸性引張り歪が前記電流方向と垂直な前記第2の結晶面方位<110>方向に前記チャネル層の側壁に対して加えられていることを特徴とする半導体装置。
  2. 前記ゲート層は、収縮性の材料を含み、この収縮性により、前記1軸性引張り歪が前記電流方向と垂直な前記第2の結晶面方位<110>方向に前記チャネル層の側壁に対して加えられていることを特徴とする請求項1に記載の半導体装置。
  3. 前記収縮性の材料は、TiSi、CoSi、TiN、W、または、WSiの何れかであることを特徴とする請求項2に半導体装置。
  4. p型MOSダブルゲート構造を有する半導体装置の製造方法であって、
    基板上に設けられた上面が<100>の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
    前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第1の結晶面方位<110>方向に延びるようにフィンを形成し、
    前記フィン側面にゲート絶縁膜を形成し、
    前記第1の結晶面方位<110>と垂直な第2の結晶面方位<110>方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
    前記フィン上で露出する前記絶縁膜を除去し、
    前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
    前記ポリシリコン層を選択的にシリサイド化して、収縮性の材料からなるゲート層を形成することを備え、
    1軸性引張り歪が前記第2の結晶面方位<110>方向に前記チャネル層の側壁に対して加えられている
    ことを特徴とする半導体装置の製造方法。
  5. p型MOSダブルゲート構造を有する半導体装置の製造方法であって、
    基板上に設けられた上面が<100>の結晶面方位のシリコンまたはゲルマニウム上に絶縁膜を形成し、
    前記シリコンまたは前記ゲルマニウムを選択的にエッチングすることにより、第1の結晶面方位<110>方向に延びるようにフィンを形成し、
    前記フィン側面にゲート絶縁膜を形成し、
    前記第1の結晶面方位<110>と垂直な第2の結晶面方位<110>方向に延びるように、前記フィンのチャネル層となる領域上の前記絶縁膜上および前記基板上に、ポリシリコン層を形成し、
    前記ポリシリコン層側面に絶縁性のゲート側壁を形成し、
    前記フィン上で露出する前記絶縁膜を除去し、
    前記フィンのうち前記絶縁膜が除去された領域を選択的にシリサイド化して、前記フィンに前記チャネル層とショットキ接合するソース層およびドレイン層を形成し、
    層間絶縁膜を堆積するとともにエッチバックして、前記ポリシリコン層の上部を露出させ、
    前記ポリシリコン層を選択的に除去し、
    内壁が前記ゲート側壁で構成されたゲート溝に収縮性の材料を埋め込んで、ゲート層を形成することを備え、
    1軸性引張り歪が前記第2の結晶面方位<110>方向に前記チャネル層の側壁に対して加えられている
    ことを特徴とする半導体装置の製造方法。
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