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CN114122151B - 半导体器件及其制作方法 - Google Patents

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CN114122151B CN202010887358.6A CN202010887358A CN114122151B CN 114122151 B CN114122151 B CN 114122151B CN 202010887358 A CN202010887358 A CN 202010887358A CN 114122151 B CN114122151 B CN 114122151B
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Abstract

本发明涉及半导体技术领域，提出一种半导体器件及其制作方法，该半导体器件包括：衬底、半导体结构、绝缘层、导电层；所述半导体结构位于所述衬底的一侧，包括第一半导体结构和第二半导体结构，所述第一半导体结构和所述第二半导体结构形成PN结；所述绝缘层位于所述半导体结构背离所述衬底的一侧；所述导电层位于所述绝缘层背离所述衬底的一侧，且所述导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合。所述导电层用于减小所述第一半导体结构和所述第二半导体结构形成的PN结的势垒，从而增加在相同电压下所述PN结的电流密度。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
随着二极管的尺寸减小，通过二极管的总电流相应会减小。为了增加小尺寸二极管的总电流，相关技术通常通过将二极管的PN结设置为突变结，从而通过增加二极管相同电压下的电流密度的方式增加其总电流。然而，设置突变结的二极管反向击穿电压小，且反向电流大。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，该半导体器件能够增加其PN结相同电压下的的电流密度。
本发明的其他特性和优点将通过下面的详细描述变得显然，或区分地通过本发明的实践而习得。
根据本发明的一个方面，提供一种半导体器件，该半导体器件包括：衬底、半导体结构、绝缘层、导电层；所述半导体结构位于所述衬底的一侧，包括第一半导体结构和第二半导体结构，所述第一半导体结构和第二半导体结构形成PN结；绝缘层位于所述半导体结构背离所述衬底的一侧；导电层位于所述绝缘层背离所述衬底的一侧，且所述导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合；其中，所述导电层用于减小所述第一半导体结构和所述第二半导体结构形成的PN结的势垒。
本发明公开的一种示例性实施例中，所述导电层包括第一导电层和第二导电层。
本发明公开的一种示例性实施例中，所述第一导电层在所述衬底的正投影位于所述第一半导体结构在所述衬底的正投影上，且所述第一导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合；所述第二导电层在所述衬底的正投影位于所述第二半导体结构在所述衬底的正投影上，且所述第二导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合。
本发明公开的一种示例性实施例中，当所述第一半导体结构材料的费米能级大于所述第二半导体结构材料的费米能级时，所述第一导电层材料的费米能级小于所述第一半导体结构材料的费米能级，所述第二导电层材料的费米能级大于所述第二半导体结构材料的费米能级；
当所述第一半导体结构材料的费米能级小于所述第二半导体结构材料的费米能级时，所述第一导电层材料的费米能级大于所述第一半导体结构材料的费米能级，所述第二导电层材料的费米能级小于所述第二半导体结构材料的费米能级。
本发明公开的一种示例性实施例中，当所述第一半导体结构材料的费米能级大于所述第二半导体结构材料的费米能级时，所述第一导电层材料、第二导电层材料的费米能级均大于第一半导体结构材料的费米能级，且第一导电层材料的费米能级减去第一半导体结构材料的费米能级的差小于第二导电层材料的费米能级减去第二半导体结构材料的费米能级的差。
本发明公开的一种示例性实施例中，当所述第一半导体结构材料的费米能级大于所述第二半导体结构材料的费米能级时，所述第一导电层材料、第二导电层材料的费米能级均小于第一半导体结构材料的费米能级，且第一半导体结构材料的费米能级减去第一导电层材料的费米能级的差大于第二半导体结构材料的费米能级减去第二导电层材料的费米能级的差。
本发明公开的一种示例性实施例中，所述导电层仅包括第一导电层，所述第一导电层在所述衬底的正投影位于所述第一半导体结构在所述衬底的正投影上，且所述第一导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合。
本发明公开的一种示例性实施例中，当所述第一半导体结构材料的费米能级大于所述第二半导体结构材料的费米能级时，所述第一导电层材料的费米能级小于所述第一半导体结构材料的费米能级；
当所述第一半导体结构材料的费米能级小于所述第二半导体结构材料的费米能级时，所述第一导电层材料的费米能级大于所述第一半导体结构材料的费米能级。
本发明公开的一种示例性实施例中，所述第一半导体结构的材料为N型半导体，所述第二半导体结构的材料为P型半导体。
本发明公开的一种示例性实施例中，所述第一导电层为掺杂P型离子的多晶硅导体，所述第二导电层为掺杂N型离子的多晶硅导体。
本发明一种示例性实施例中，所述PN结由位于所述第一半导体结构的第一结构部和位于所述第二半导体结构的第二结构部组成，所述第一导电层在所述衬底的正投影覆盖所述第一结构部在所述衬底的正投影。
本发明一种示例性实施例中，所述PN结由位于所述第一半导体结构的第一结构部和位于所述第二半导体结构的第二结构部组成，所述第二导电层在所述衬底的正投影覆盖所述第二结构部在所述衬底的正投影。
本发明公开的一种示例性实施例中，所述第一导电层和所述第二导电层为一体结构。
本发明公开的一种示例性实施例中，所述衬底为轻掺杂的N型或P型半导体。
根据本发明的一个方面，提供一种半导体器件制作方法，该半导体器件制作方法包括：
形成一衬底；
在所述衬底的一侧形成半导体结构，所述半导体结构包括第一半导体结构和第二半导体结构，所述第一半导体结构和所述第二半导体结构形成PN结；
在所述半导体结构背离所述衬底的一侧形成绝缘层；
在所述绝缘层背离所述衬底的一侧形成导电层，且所述导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合。
本发明公开的一种示例性实施例中，在所述衬底的一侧形成半导体结构，包括：
提供一半导体基底；
对所述半导体基底进行P型掺杂和N型掺杂以将部分所述半导体基底形成所述第一半导体结构和所述第二半导体结构。
本发明公开的一种示例性实施例中，所述第一半导体结构的材料为N型半导体，所述第二半导体结构的材料为P型半导体，所述导电层包括第一导电层和第二导电层，在所述绝缘层背离所述衬底的一侧形成导电层，包括：
在所述绝缘层背离所述衬底的一侧形成多晶硅层；
对部分所述多晶硅层进行P型离子掺杂以形成所述第一导电层，以及对部分所述多晶硅层进行N型离子掺杂以形成所述第二导电层；
其中，所述第一导电层在所述衬底的正投影位于所述第一半导体结构在所述衬底的正投影上，且所述第一导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合；
所述第二导电层在所述衬底的正投影位于所述第二半导体结构在所述衬底的正投影上，且所述第二导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合。
本发明提出一种半导体器件及其制作方法，该半导体器件包括：衬底、半导体结构、绝缘层、导电层；所述半导体结构位于所述衬底的一侧，包括第一半导体结构和第二半导体结构，所述第一半导体结构和所述第二半导体结构形成PN结；所述绝缘层位于所述半导体结构背离所述衬底的一侧；所述导电层位于所述绝缘层背离所述衬底的一侧，且所述导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合。该半导体器件能够增加所述PN结在相同电压下的的电流密度。该半导体器件能够通过所述导电层对所述第一半导体结构和所述第二半导体结构的费米能级产生影响，使得第一半导体结构和第二半导体结构位于PN结部位的费米能级趋于一致，从而使得所述PN结的势垒降低，所述PN结在相同电压下的的电流密度增大。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明半导体器件一种示例性实施例的结构示意图；
图2为本发明半导体器件另一种示例性实施例的结构示意图；
图3为现有技术中一种半导体器件的结构示意图；
图4为本发明半导体器件另一种示例性实施例的结构示意图；
图5为本发明半导体器件另一种示例性实施例的结构示意图；
图6为本发明半导体器件制作方法一种示例性实施例中半导体器件的半成品结构示意图；
图7为本发明半导体器件制作方法一种示例性实施例中半导体器件的半成品结构示意图；
图8为本发明半导体器件制作方法一种示例性实施例中半导体器件的半成品结构示意图；
图9为本发明半导体器件制作方法一种示例性实施例中半导体器件的成品结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成区分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成区分/等之外还可存在另外的要素/组成区分/等。
本示例性实施例提供一种半导体器件，如图1所示，为本发明半导体器件一种示例性实施例的结构示意图。该半导体器件可以包括：衬底1、半导体结构2、绝缘层3、导电层4；半导体结构2位于所述衬底1的一侧，包括第一半导体结构21和第二半导体结构22，所述第一半导体结构21和第二半导体结构22形成PN结23；绝缘层3位于所述半导体结构2背离所述衬底1的一侧；导电层4位于所述绝缘层3背离所述衬底1的一侧，且所述导电层4在所述衬底1的正投影与所述PN结23在所述衬底1的正投影至少部分重合。其中，所述导电层用于减小所述第一半导体结构和所述第二半导体结构形成的PN结的势垒。
本示例性实施例中，导电层4可以作用于与其在衬底1正投影重合部分的半导体结构，以改变该部分半导体结构的费米能级。其中，当导电层4的费米能级大于半导体结构的费米能级时，导电层可以拉高半导体结构的费米能级，当导电层4的费米能级小于半导体结构的费米能级时，导电层可以拉低半导体结构的费米能级。由于所述导电层4在所述衬底1的正投影与所述PN结23在所述衬底1的正投影至少部分重合，因此，导电层4可以改变第一半导体结构21和/或第二半导体结构22的费米能级，从而可以通过对导电层不同位置费米能级的设置降低所述第一半导体结构和第二半导体结构位于所述PN结的部分的初始费米能级之差，进而降低了PN结的势垒、增大了该半导体结构在相同电压下的电流密度。其中，第一半导体结构和第二半导体结构位于所述PN结的部分的初始费米能级指，第一半导体结构和第二半导体结构位于所述PN结的部分在未形成PN结之间的费米能级。
如图2所示，为本发明半导体器件另一种示例性实施例的结构示意图。本示例性实施例中，所述导电层4可以包括第一导电层41和第二导电层42。其中，所述第一导电层41在所述衬底1的正投影可以位于所述第一半导体结构21在所述衬底1的正投影上，且所述第一导电层41在所述衬底1的正投影可以与所述PN结23在所述衬底1的正投影至少部分重合；所述第二导电层42在所述衬底1的正投影可以位于所述第二半导体结构22在所述衬底1的正投影上，且所述第二导电层42在所述衬底1的正投影与所述PN结23可以在所述衬底1的正投影至少部分重合。
本示例性实施例中，如图2所示，所述PN结23可以由位于所述第一半导体结构21的第一结构部231和位于所述第二半导体结构22的第二结构部232组成。所述第一导电层41在所述衬底1的正投影可以覆盖所述第一结构部231在所述衬底1的正投影；所述第二导电层42在所述衬底1的正投影可以覆盖所述第二结构部232在所述衬底的正投影。如图2所示，当所述第一半导体结构21材料的费米能级大于所述第二半导体结构22材料的费米能级时，所述第一导电层41材料的费米能级可以小于所述第一半导体结构21材料的费米能级，所述第二导电层42材料的费米能级可以大于所述第二半导体结构材料的费米能级。例如，当所述第一半导体结构21的材料可以为N型半导体，所述第二半导体结构22的材料可以为P型半导体。所述第一导电层41可以为掺杂P型离子的多晶硅导体，所述第二导电层42可以为掺杂N型离子的多晶硅导体。由于所述第一导电层41材料的费米能级小于所述第一半导体结构21材料的费米能级，因此，第一导电层41可以拉低第一结构部231的费米能级；由于第二导电层42材料的费米能级大于所述第二半导体结构材料的费米能级，因此，第二导电层42可以拉高第二结构部232的费米能级，从而降低第一半导体结构21和第二半导体结构22之间的费米能级之差，进而降低了PN结的势垒、增大了该半导体结构相同电压下的的电流密度。如图3、4所示，图3为现有技术中一种半导体器件的结构示意图，图4为本发明半导体器件另一种示例性实施例的结构示意图。现有技术中，半导体器件包括衬底1、第一半导体结构21、第二半导体结构22，其中，第一半导体结构21可以为N型半导体，第二半导体结构可以为P型半导体。第一半导体结构21和第二半导体结构22之间形成PN结，如图3所示，图3示出了PN结23位置处的能带图，如图3可以看出现有技术中该PN结的势垒为h1。如图4所示，本发明中，第一半导体结构21还可以为N型半导体，第二半导体结构22还可以为P型半导体。图4同样示出了本发明半导体结构中PN结的能带图，从图中可以看出，本发明中PN结的势垒为h2，显然，h2小于h1。
应该理解的是，在其他示例性实施例中，第一半导体结构21还可以为P型半导体，第二半导体结构22还可以为N型半导体，此时第一导电层可以为掺杂N型离子的多晶硅导体，第二导电层可以为掺杂P型离子的多晶硅导体。
应该理解的是，第一导电层41和第二导电层42材料的费米能级还可以相等，只要第一导电层41和第二导电层42材料的费米能级均位于第一半导体结构和第二半导体结构材料的费米能级之间，即可实现降低第一半导体结构21和第二半导体结构22之间的费米能级之差的效果。
此外，需要说明的是，第一导电层41和第二导电层42材料的费米能级还可以均大于或小于第一半导体结构和第二半导体结构材料的费米能级。本示例性实施例以第一半导体结构为N型半导体，第二半导体结构为P型半导体为例进行说明，即第一半导体结构材料的费米能级大于第二半导体结构材料的费米能级。当第一导电层41和第二导电层42材料的费米能级均大于第一半导体结构和第二半导体结构材料的费米能级，且第一导电层41材料费米能级减去第一半导体结构21材料费米能级的差小于第二导电层42材料的费米能级减去第二半导体结构22材料费米能级的差时，第一导电层41对第一半导体结构21费米能级的拉高程度小于第二导电层42对第二半导体结构22费米能级的拉高程度。该设置依然可以降低第一半导体结构21和第二半导体结构22之间的费米能级之差，进而降低了PN结的势垒、增大了所述PN结在相同电压下的电流密度。当第一导电层41和第二导电层42的费米能级均小于第一半导体结构和第二半导体结构的费米能级，且第一半导体结构21材料的费米能级减去第一导电层41材料的费米能级的差大于第二半导体结构22材料的费米能级减去第二导电层42材料的费米能级的差时，第一导电层41对第一半导体结构21费米能级的拉低程度大于第二导电层42对第二半导体结构22费米能级的拉低程度。该设置依然可以降低第一半导体结构21和第二半导体结构22之间的费米能级之差，进而降低了PN结的势垒、增大了所述PN结在相同电压下的电流密度。
本示例性实施例中，所述第一导电层41和所述第二导电层42可以为一体结构。即第一导电层41和所述第二导电层42可以通过一整层多晶硅通过不同类型掺杂形成。应该理解的是，在其他示例性实施例中，第一导电层和第二导电层还可以绝缘设置。所述衬底1可以为轻掺杂的N型或P型半导体。将衬底1设置为轻掺杂的N型或P型半导体，可以降低衬底位置的漏电流。
如图5所示，为本发明半导体器件另一种示例性实施例的结构示意图。导电层4可以仅包括第一导电层41。第一导电层41在所述衬底1的正投影可以位于所述第一半导体结构21在所述衬底1的正投影上，且所述第一导电层41在所述衬底1的正投影可以与所述PN结23在所述衬底1的正投影至少部分重合。其中，当所述第一半导体结构21材料的费米能级大于所述第二半导体结构22材料的费米能级时，所述第一导电层41材料的费米能级可以小于所述第一半导体结构21材料的费米能级。例如，当所述第一半导体结构21的材料可以为N型半导体，所述第二半导体结构22的材料可以为P型半导体。所述第一导电层41可以为掺杂P型离子的多晶硅导体，由于所述第一导电层41材料的费米能级小于所述第一半导体结构21材料的费米能级，因此，第一导电层41可以拉低第一半导体结构21位于PN结至少部分结构的费米能级，从而降低第一半导体结构21和第二半导体结构22之间的费米能级之差，进而降低了PN结的势垒、增大了所述PN结在相同电压下的电流密度。其中，当所述第一半导体结构21材料的费米能级小于所述第二半导体结构22材料的费米能级时，所述第一导电层41材料的费米能级可以大于所述第一半导体结构21材料的费米能级。例如，当所述第一半导体结构21的材料可以为P型半导体，所述第二半导体结构22的材料可以为N型半导体。所述第一导电层41可以为掺杂N型离子的多晶硅导体，由于所述第一导电层41材料的费米能级大于所述第一半导体结构21材料的费米能级，因此，第一导电层41可以拉高第一半导体结构21位于PN结至少部分结构的费米能级，从而降低第一半导体结构21和第二半导体结构22之间的费米能级之差，进而降低了PN结的势垒、增大了所述PN结在相同电压下的电流密度。
本示例性实施例还提供一种半导体器件制作方法，该半导体器件制作方法可以包括：
步骤S1：形成一衬底；
步骤S2：在所述衬底的一侧形成半导体结构，所述半导体结构包括第一半导体结构和第二半导体结构，所述第一半导体结构和所述第二半导体结构形成PN结；
步骤S3：在所述半导体结构背离所述衬底的一侧形成绝缘层；
步骤S4：在所述绝缘层背离所述衬底的一侧形成导电层，且所述导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合。
以下对上述步骤进行详细说明：
如图6所示，为本发明半导体器件制作方法一种示例性实施例中半导体器件的半成品结构示意图。步骤S2：在所述衬底的一侧形成半导体结构2，可以包括：提供一半导体基底，该半导体基底可以为轻掺杂的P型半导体或N型半导体。然后，可以对所述半导体基底进行重度的N型掺杂和P型掺杂以将部分所述半导体基底形成所述第一半导体结构21和所述第二半导体结构22。半导体基底剩余部分即可形成步骤S1中的衬底。如图6所示，步骤S3可以包括在所述半导体结构2背离所述衬底1的一侧形成绝缘层3。其中，绝缘层可以为氧化硅。
如图7所示，为本发明半导体器件制作方法一种示例性实施例中半导体器件的半成品结构示意图。本示例性实施例中，所述第一半导体结构21的材料可以为N型半导体，所述第二半导体结构22的材料可以为P型半导体。步骤S4中，在所述绝缘层3背离所述衬底1的一侧形成导电层，可以包括：首先在绝缘层3背离所述衬底1的一侧形成多晶硅层04，并对多晶硅层04位于第一半导体结构正上方的第一多晶硅部041进行P型掺杂。其中，第一多晶硅部041在所述衬底1的正投影位于所述第一半导体结构21在所述衬底的正投影上，且所述第一多晶硅部041在所述衬底1的正投影与所述PN结23在所述衬底的正投影至少部分重合。
如图8所示，为本发明半导体器件制作方法一种示例性实施例中半导体器件的半成品结构示意图。步骤S4中，在所述绝缘层3背离所述衬底1的一侧形成导电层，还可以包括：对多晶硅层04和绝缘层3进行刻蚀，以使第一多晶硅部剩余部分在衬底1的正投影与第一半导体结构位于PN结部分结构在衬底的正投影至少部分重合，其中，第一多晶硅部剩余部分形成第一导电层41。且剩余多晶体硅层04在衬底1的正投影与第二半导体结构位于PN结部分结构在衬底的正投影至少部分重合。
如图9所示，为本发明半导体器件制作方法一种示例性实施例中半导体器件的成品结构示意图。步骤S4中，在所述绝缘层3背离所述衬底1的一侧形成导电层，还可以包括：对多晶硅层04位于第二半导体结构22正上方的第二多晶硅部进行N型离子掺杂，以形成第二导电层42。其中，第二导电层42在所述衬底1的正投影位于所述第二半导体结构22在所述衬底1的正投影上，且所述第二导电层42在所述衬底的正投影与所述PN结23在所述衬底的正投影至少部分重合。其中，所述第一导电层和所述第二导电层构成所述导电层。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本发明的其他实施例。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性远离并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限定。

Claims (9)

1.一种半导体器件，其特征在于，包括：
衬底；
半导体结构，位于所述衬底的一侧，所述半导体结构包括第一半导体结构和第二半导体结构，所述第一半导体结构和所述第二半导体结构形成PN结；
绝缘层，位于所述半导体结构背离所述衬底的一侧；
导电层，位于所述绝缘层背离所述衬底的一侧，且所述导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合；
其中，所述导电层用于减小所述第一半导体结构和所述第二半导体结构形成的PN结的势垒；
所述导电层包括第一导电层和第二导电层；
所述第一导电层在所述衬底的正投影位于所述第一半导体结构在所述衬底的正投影上，且所述第一导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合；
所述第二导电层在所述衬底的正投影位于所述第二半导体结构在所述衬底的正投影上，且所述第二导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合；
所述第一半导体结构材料的费米能级大于所述第二半导体结构材料的费米能级；
所述第一导电层材料、第二导电层材料的费米能级均大于第一半导体结构材料的费米能级，且第一导电层材料的费米能级减去第一半导体结构材料的费米能级的差小于第二导电层材料的费米能级减去第二半导体结构材料的费米能级的差；
或，所述第一导电层材料、第二导电层材料的费米能级均小于第一半导体结构材料的费米能级，且第一半导体结构材料的费米能级减去第一导电层材料的费米能级的差大于第二半导体结构材料的费米能级减去第二导电层材料的费米能级的差。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体结构的材料为N型半导体，所述第二半导体结构的材料为P型半导体。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一导电层为掺杂P型离子的多晶硅导体，所述第二导电层为掺杂N型离子的多晶硅导体。
4.根据权利要求1所述的半导体器件，其特征在于，所述PN结由位于所述第一半导体结构的第一结构部和位于所述第二半导体结构的第二结构部组成，所述第一导电层在所述衬底的正投影覆盖所述第一结构部在所述衬底的正投影。
5.根据权利要求1所述的半导体器件，其特征在于，所述PN结由位于所述第一半导体结构的第一结构部和位于所述第二半导体结构的第二结构部组成，所述第二导电层在所述衬底的正投影覆盖所述第二结构部在所述衬底的正投影。
6.根据权利要求1所述的半导体器件，其特征在于，所述第一导电层和所述第二导电层为一体结构。
7.根据权利要求1-6任一项所述的半导体器件，其特征在于，所述衬底为轻掺杂的N型或P型半导体。
8.一种半导体器件制作方法，其特征在于，包括：
形成一衬底；
在所述衬底的一侧形成半导体结构，所述半导体结构包括第一半导体结构和第二半导体结构，所述第一半导体结构和所述第二半导体结构形成PN结；
在所述半导体结构背离所述衬底的一侧形成绝缘层；
在所述绝缘层背离所述衬底的一侧形成导电层，且所述导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合；
在所述衬底的一侧形成半导体结构，包括：
提供一半导体基底；
对所述半导体基底进行N型掺杂和P型掺杂以将部分所述半导体基底形成所述第一半导体结构和所述第二半导体结构，所述第一半导体结构的材料为N型半导体，所述第二半导体结构的材料为P型半导体。
9.根据权利要求8所述的半导体器件制作方法，其特征在于，在所述绝缘层背离所述衬底的一侧形成导电层，包括：
在所述绝缘层背离所述衬底的一侧形成多晶硅层；
对部分所述多晶硅层进行P型离子掺杂以形成第一导电层，以及对部分所述多晶硅层进行N型离子掺杂以形成第二导电层，所述第一导电层和所述第二导电层构成所述导电层；
其中，所述第一导电层在所述衬底的正投影位于所述第一半导体结构在所述衬底的正投影上，且所述第一导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合；
所述第二导电层在所述衬底的正投影位于所述第二半导体结构在所述衬底的正投影上，且所述第二导电层在所述衬底的正投影与所述PN结在所述衬底的正投影至少部分重合。
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