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KR102017625B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR102017625B1
KR102017625B1 KR1020130053210A KR20130053210A KR102017625B1 KR 102017625 B1 KR102017625 B1 KR 102017625B1 KR 1020130053210 A KR1020130053210 A KR 1020130053210A KR 20130053210 A KR20130053210 A KR 20130053210A KR 102017625 B1 KR102017625 B1 KR 102017625B1
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active fin
gate
forming
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박재후
하대원
권의희
석성대
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삼성전자주식회사
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Abstract

반도체 장치 및 그 제조방법이 제공된다. 반도체 장치의 제조방법은, 기판 상에 활성 핀을 형성하는 것, 상기 활성 핀의 일부를 산화시켜 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것, 상기 기판 상에 상기 활성 핀을 가로지르는 제1 게이트 패턴을 형성하는 것, 및 상기 제1 게이트 패턴의 양측의 상기 기판을 노출하는 것, 및 상기 노출된 기판 상에 소스/드레인 영역들을 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 짧은 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 짧은 채널 효과(short channel effect)가 개선된 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 누설 전류 및 셀프 히팅(self heating) 특성이 개선된 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 장치의 제조방법은, 기판 상에 활성 핀(Fin)을 형성하는 것, 상기 활성 핀의 일부를 산화시켜 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것, 상기 기판 상에 상기 활성 핀을 가로지르는 제1 게이트 패턴을 형성하는 것, 상기 제1 게이트 패턴의 양측의 상기 기판을 노출하는 것, 및 상기 노출된 기판 상에 소스/드레인 영역들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 기판 상에 활성 핀을 형성하는 것은, 상기 기판 상에 제1 막을 형성하는 것, 상기 제1 막 상에 제2 막을 형성하는 것, 상기 제2 막을 패터닝하여 활성 핀의 제1 부분을 형성하는 것, 상기 제1 막을 식각하여 활성 핀의 제2 부분을 형성하는 것을 포함하되, 상기 제1 막은 상기 제2 막보다 산화 속도(oxidation rate)가 빠른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 막을 식각하여 활성 핀의 제2 부분을 형성하는 것은, 상기 활성 핀의 제1 부분의 상부면 및 측벽들을 덮는 캡핑 패턴을 형성하는 것, 상기 캡핑 패턴을 식각 마스크로 상기 제1 막을 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 핀의 일부를 산화시켜 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은, 상기 활성 핀의 제2 부분을 선택적으로 산화시키는 것을 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 기판에 활성 패턴을 정의하는 소자분리 패턴들을 형성하는 것을 더 포함하되, 상기 활성 핀은, 상기 활성 패턴 상에 형성되어 상기 절연 패턴에 의해 상기 활성 패턴과 분리되고, 상기 절연 패턴은, 상기 절연 패턴을 사이에 두고 서로 인접한 상기 소자분리 패턴들을 연결할 수 있다.
일 실시예에 따르면, 상기 활성 핀은 상기 제1 게이트 패턴 아래의 제1 영역 및 상기 제1 게이트 패턴 양측의 제2 영역을 포함하되, 상기 제1 게이트 패턴 양측의 상기 기판을 노출하는 것은, 상기 활성 핀의 제2 영역을 식각하여 상기 절연 패턴의 일부를 노출하는 것, 및 상기 절연 패턴의 노출된 일부를 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 노출된 기판 상에 소스/드레인 영역들을 형성하는 것은, 상기 노출된 기판으로부터 에피택시얼 층을 성장시키는 것을 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 제1 게이트 패턴의 양 측벽들 상에 게이트 스페이서를 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 기판 상에, 상기 게이트 스페이서의 양 측벽들 및 상기 소스/드레인 영역들을 덮는 층간 절연막을 형성하는 것, 및 상기 제1 게이트 패턴을 제2 게이트 패턴으로 대체하는 것을 더 포함하되, 상기 제1 게이트 패턴을 제2 게이트 패턴으로 대체하는 것은, 상기 제1 게이트 패턴을 제거하여 상기 활성 핀을 노출하는 갭 영역을 형성하는 것, 상기 갭 영역의 일부를 채우는 게이트 유전 패턴을 형성하는 것, 및 상기 갭 영역의 잔부를 채우는 금속 게이트 패턴을 형성하는 것을 포함할 수 있다.
다른 실시예에 따르면, 상기 기판 상에 활성 핀을 형성하는 것은, 상기 기판을 패터닝하여 활성 핀의 제1 부분을 형성하는 것, 상기 활성 핀의 제1 부분의 상부면 및 측벽들을 덮는 캡핑 패턴을 형성하는 것, 상기 캡핑 패턴을 식각 마스크로 상기 기판을 다시 식각하여 활성 핀의 제2 부분을 형성하는 것을 포함하되, 상기 활성 핀의 제2 부분은 상기 활성 핀의 제1 부분보다 큰 폭을 가질 수 있다.
본 발명에 따른 반도체 장치는, 소자분리 패턴들이 제공된 기판, 상기 기판으로부터 상기 기판의 상부면에 수직한 방향으로 돌출된 활성 핀, 상기 활성 핀과 상기 기판 사이의 절연 패턴, 상기 활성 핀 상의 게이트 전극, 및 상기 게이트 전극 양측에 배치되고, 상기 기판과 연결되는 소스/드레인 영역들을 포함하되, 상기 절연 패턴은, 상기 절연 패턴을 사이에 두고 서로 인접한 상기 소자분리 패턴들과 연결될 수 있다.
본 발명의 개념에 따르면, 채널 영역의 하부에 절연 패턴을 형성함으로써, 짧은 채널 효과(short channel effect)가 개선된 핀 전계 효과 트랜지스터들이 제공될 수 있다. 또한, 소스/드레인이 기판에 직접적으로 연결되도록 형성함으로써, 누설 전류 및 셀프 히팅(self heating) 특성이 개선된 핀 전계 효과 트랜지스터들이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다.
도 2A 내지 도 10A는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.
도 2B 내지 도 10B는 도 2A 내지 도 10A의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 2C 내지 도 10C는 도 2A 내지 도 10A의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 11A 내지 도 13A는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.
도 11B 내지 도 13B는 도 11A 내지 도 13A의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 11C 내지 도 13C는 도 11A 내지 도 13A의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다. 도 2A 내지 도 10A는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이고, 도 2B 내지 도 10B는 도 2A 내지 도 10A의 Ⅰ-Ⅰ'에 따른 단면도들, 도 2C 내지 도 10C는 도 2A 내지 도 10A의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 1, 도 2A 내지 도 2C를 참조하면, 기판(100)이 제공될 수 있다(S10). 상기 기판(100)은 실리콘 기판이거나 SOI(Silicon On Insulator) 기판일 수 있다. 상기 기판(100) 상에 제1 막(110), 상기 제1 막(110) 상에 제2 막(120)이 차례로 형성될 수 있다. 상기 제1 막(110) 및 상기 제2 막(120)은 산화 속도(oxidation rate)가 서로 다른 물질을 포함할 수 있다. 일 예로, 상기 제2 막(120)은 실리콘을 포함할 수 있고, 상기 제1 막(110)은 실리콘보다 산화 속도가 빠른 물질(예를 들면, 실리콘게르마늄(SiGe))을 포함할 수 있다. 상기 제1 막(110) 및 상기 제2 막(120)은 에피택시얼 공정을 수행하여 형성될 수 있다.
도 1, 도 3A 내지 도 3C를 참조하면, 상기 기판(100) 상에 활성 핀(AF)이 형성될 수 있다(S20). 먼저, 상기 제2 막(120)을 패터닝하여 활성 핀(AF)의 제1 부분(125)이 형성될 수 있다. 상기 활성 핀(AF)의 제1 부분(125)을 포함하는 결과물 상에 캡핑 막(미도시)을 형성한 후, 이를 식각하여 상기 활성 핀(AF)의 제1 부분(125)의 상부면 및 측벽들을 덮는 캡핑 패턴(130)이 형성될 수 있다. 상기 캡핑 패턴(130)은, 일 예로, SiN을 포함할 수 있다. 이 후, 상기 캡핑 패턴(130)을 식각 마스크로 상기 제1 막(110)을 식각하여 활성 핀(AF)의 제2 부분(115)이 형성될 수 있다. 그 결과, 상기 활성 핀(AF)은 제1 폭(W1)을 가지는 제1 부분(125) 및 제2 폭(W2)을 가지는 제2 부분(115)을 포함할 수 있고, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 클 수 있다.
도 4A 내지 도 4C를 참조하면, 상기 캡핑 패턴(130)을 식각 마스크로 상기 기판(100)을 식각하여, 상기 기판(100) 내에 활성 패턴(103)을 정의하는 트렌치들(140)이 형성될 수 있다. 이에 따라, 상기 활성 핀(AF)은 상기 활성 패턴(103) 상에 위치할 수 있다. 상기 활성 핀(AF)의 제2 부분(115) 및 상기 트렌치들(140)을 형성하는 식각 공정은 상기 캡핑 패턴(130)을 식각 마스크로 연속적으로 수행될 수 있다. 상기 식각 공정은 상기 캡핑 패턴(130)에 대하여 식각 선택성을 가지는 식각 조건으로 수행될 수 있다. 일 실시예에 따르면, 상기 트렌치들(140) 각각의 폭은 아래로 갈수록 좁아지도록 형성될 수 있다.
도 5A 내지 도 5C를 참조하면, 상기 트렌치들(140)을 채우는 소자분리 패턴들(105)이 형성될 수 있다. 구체적으로, 상기 트렌치들(140)을 채우는 소자분리막이 형성되고, 이를 평탄화하여 상기 캡핑 패턴(130)의 상면이 노출될 수 있다. 이어서, 상기 소자분리막을 식각하여 상기 캡핑 패턴(130)의 측벽들이 노출될 수 있다. 이에 따라, 상기 소자분리 패턴들(105)이 형성될 수 있다. 상기 소자분리 패턴들(105)은 상기 활성 핀(AF)의 제2 부분(115)의 측벽들을 덮도록 형성될 수 있다. 상기 소자분리 패턴들(105)이 상기 활성 핀(AF)의 제2 부분(115)의 측벽들을 덮도록 형성되는 경우, 상기 활성 핀(AF)이 상기 소자분리 패턴들(105)에 의해 지지(support)되어 후속 산화 공정 동안 구조적으로 안정할 수 있다.
도 1, 도 6A 내지 도 6C를 참조하면, 상기 활성 핀(AF)의 제2 부분(115)이 선택적으로 산화되어 제1 패턴(150)이 형성될 수 있다(S30). 상기 제1 패턴(150)은 절연 패턴일 수 있다. 구체적으로, 도 5A 내지 도 5C를 참조하여 설명한 결과물 상에, 산화 공정이 수행될 수 있다. 상기 산화 공정 동안, 상기 캡핑 패턴(130)으로 캡핑된 상기 활성 핀(AF)의 제1 부분(125)은 산화되지 않을 수 있다. 상기 산화 공정에 의해 제공되는 산소 원자들은 상기 캡핑 패턴(130)과 상기 소자분리 패턴(105)의 경계를 통하여 상기 활성 핀(AF)의 제2 부분(115)으로 공급될 수 있다. 상기 활성 핀(AF)의 제2 부분(115)은, 상기 활성 핀(AF)의 제1 부분(125) 및 상기 기판(100)보다 산화 속도가 빠른 물질(일 예로, 실리콘게르마늄(SiGe))을 포함할 수 있다. 따라서, 상기 산화 공정 동안, 상기 활성 핀(AF)의 제2 부분(115)에 포함된 물질과 상기 산소 원자들이 반응하여, 상기 활성 핀(AF)의 제2 부분(115)이 선택적으로 산화될 수 있다. 이에 따라, 상기 활성 핀(AF)의 제2 부분(115)은 상기 제1 패턴(150)으로 변할 수 있다. 상기 제1 패턴(150)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 제1 패턴(150)은, 상기 제1 패턴(150)을 사이에 두고 서로 인접한 상기 소자분리 패턴들(105)과 연결될 수 있다. 상기 활성 핀(AF)의 제1 부분(125)은 상기 제1 패턴(150)에 의해 상기 기판(100)과 분리될 수 있다.
도 1, 도 7A 내지 도 7C를 참조하면, 상기 기판(100) 상에 상기 활성 핀(AF)의 제1 부분(125)을 가로지르는 제1 게이트 패턴(200)이 형성될 수 있다(S40). 일 실시예에 따르면, 상기 제1 게이트 패턴(200)은 희생 게이트 패턴일 수 있다. 먼저, 상기 캡핑 패턴(130)을 제거한 후, 상기 활성 핀(AF)의 제1 부분(125)을 덮는 식각 정지막(미도시)이 형성될 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 식각 정지막 상에 제1 게이트 막(미도시)이 형성될 수 있다. 상기 제1 게이트 막을 패터닝하여 제1 게이트 패턴(200)이 형성될 수 있다. 상기 제1 게이트 패턴(200)은 상기 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 형성될 수 있다. 상기 제1 게이트 패턴(200)이 상기 활성 핀(AF)의 제1 부분(125)을 가로지르도록 형성됨에 따라, 제1 영역(R1) 및 제2 영역들(R2)이 상기 활성 핀(AF)의 제1 부분(125)에 각각 정의될 수 있다. 상기 제1 영역(R1)은 상기 활성 핀(AF)의 제1 부분(125) 중 상기 제1 게이트 패턴(200) 아래에 위치하고, 상기 제1 게이트 패턴(200)과 중첩되는 영역이다. 상기 제2 영역들(R2)은 상기 활성 핀(AF)의 제1 부분(125) 중 상기 제1 게이트 패턴(200)의 양측에 위치하는 영역들로, 상기 제1 영역(R1)에 의해 수평적으로 분리된 영역들이다. 상기 제1 게이트 패턴(200)이 형성된 후, 상기 제1 게이트 패턴(200) 양측의 상기 식각 정지막을 제거하여 상기 제1 게이트 패턴(200) 아래에 식각 정지 패턴(135)이 형성될 수 있다. 상기 식각 정지 패턴(135)은 상기 제1 게이트 패턴(200)의 바닥면을 따라 연장되어 상기 활성 핀(AF)의 제1 부분(125)의 상부면 및 측벽들을 덮을 수 있다. 상기 식각 정지막이 제거됨에 따라, 상기 제1 게이트 패턴(200)의 양측에 위치하는, 상기 제2 영역들(R2)이 노출될 수 있다.
상기 제1 게이트 패턴(200)의 양 측벽들 상에 게이트 스페이서들(210)이 형성될 수 있다. 상기 제1 게이트 패턴(200)을 포함하는 결과물 상에 게이트 스페이서막(미도시)을 형성한 후, 이를 식각하여 상기 소자분리 패턴들(105)의 상부면을 노출할 수 있다. 상기 게이트 스페이서막의 식각 공정 동안, 상기 제2 영역들(R2)의 상부면이 노출될 수 있다. 이에 더하여, 일 실시예에 따르면, 상기 게이트 스페이서막의 식각 공정 동안, 상기 제2 영역들(R2)의 양 측벽들이 노출될 수 있다. 상기 식각 공정 동안, 상기 제2 영역들(R2)의 아래에 위치하는 상기 제1 패턴(150)의 상면의 일부가 노출될 수 있다.
도 1, 도 8A 내지 도 8C를 참조하면, 상기 제1 패턴(150)의 일부가 제거되어 제2 패턴(151)이 형성될 수 있다(S50). 상기 제2 패턴(151)을 형성하는 것은, 상기 활성 핀(AF)의 제1 부분(125)의 상기 제2 영역들(R2)을 식각하여 상기 제1 패턴(150)의 일부를 노출하는 것, 및 상기 제1 패턴(150)의 상기 노출된 일부를 식각하여 상기 기판(100)을 노출하는 것을 포함할 수 있다. 도시되지 않았지만, 산화 공정에 의해 형성된 상기 제1 패턴(150)과 그 아래의 상기 기판(100) 사이의 경계면은 편평하지 않을 수 있다. 따라서, 상기 제1 패턴(150)의 일부를 식각하여 노출된 상기 기판(100) 상에 건식 또는 습식 식각 공정을 수행하여, 상기 기판(100)의 상부면(U1)을 편평하게 할 수 있다. 상기 식각 공정 동안, 상기 제1 게이트 패턴(200)에 의해 덮히지 않은 상기 소자분리 패턴들(105)의 상부가 식각될 수 있다. 그 결과, 상기 제1 게이트 패턴(200)의 양측에서, 상기 기판(100)의 상부면(U1) 및 상기 소자분리 패턴들(105)의 상부면(U2)은 같은 높이를 가질 수 있다.
상기 제1 게이트 패턴(200)의 양측에 소스/드레인 영역들(300)이 형성될 수 있다(S60). 상기 소스/드레인 영역들(300)은 상기 제2 영역들(R2)의 위치에 형성될 수 있다. 이에 따라, 상기 제1 영역(R1)은 상기 소스/드레인 영역들(300) 사이에 개재되는 채널 영역일 수 있다. 상기 제1 영역(R1)은 상기 제2 패턴(151)에 의해 상기 기판으로부터 분리될 수 있다. 즉, 상기 제2 패턴(151)은 상기 기판과 상기 채널 영역을 분리하는 절연 패턴일 수 있다.
상기 소스/드레인 영역들(300)을 형성하는 것은, 상기 제1 패턴(150)의 일부가 제거됨에 따라 노출된 상기 기판(100) 상에 에피택시얼 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(300)은 상기 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, NMOSFET의 소스/드레인 영역들을 위한 제 1 에피택시얼 층, 및 PMOSFET의 소스/드레인 영역들을 위한 제 2 에피택시얼 층이 형성될 수 있다. 상기 제 1 에피택시얼 층은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성되고, 상기 제 2 에피택시얼 층은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성될 수 있다. 상기 제 1 에피택시얼 층은 실리콘 카바이드(SiC)로 형성되고, 상기 제 2 에피택시얼 층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상기 에피택시얼 공정과 동시에 또는 상기 에피택시얼 공정 후, 상기 소스/드레인 영역들(300)에 불순물이 도핑될 수 있다.
본 발명의 일 실시예에 따르면, 절연 패턴은 채널 영역의 하부에만 선택적으로 형성될 수 있다. 이에 따라, 상기 채널 영역은 상기 절연 패턴에 의해 기판과 분리될 수 있다. 즉, 본 발명에 따른 전계효과 트랜지스터는 핀 온 인슐레이터(Fin on Insulator) 구조로 형성되어 짧은 채널 효과(short channel effect)가 개선될 수 있다. 또한, 상기 소스/드레인 영역들(300)이 상기 기판(100)에 직접적으로(directly) 연결됨으로써, 전계효과 트랜지스터의 누설 전류 및 셀프 히팅(self heating) 특성이 개선될 수 있다.
도 9A 내지 도 9C를 참조하면, 상기 소스/드레인 영역들(300)이 형성된 결과물 상에 하부 층간 절연막(350)이 형성될 수 있다. 상기 하부 층간 절연막(350)은 상기 소스/드레인 영역들(300) 및 상기 제1 게이트 패턴(200)을 덮도록 형성될 수 있다. 상기 하부 층간 절연막(350)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 하부 층간 절연막(350)을 식각하여, 상기 제1 게이트 패턴(200)의 상부면이 노출될 수 있다. 이 후, 상기 제1 게이트 패턴(200)을 제거하여, 상기 게이트 스페이서들(210) 사이에서 상기 활성 핀(AF)의 제1 부분(125)을 노출하는 갭 영역(360)이 형성될 수 있다. 상기 갭 영역(360)을 형성하는 것은, 상기 게이트 스페이서들(210), 상기 하부 층간절연막(350), 및 상기 식각 정지 패턴(135)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 제1 게이트 패턴(200)을 식각하는 것을 포함할 수 있다. 또한, 상기 갭 영역(360)을 형성하는 것은, 상기 식각 정지 패턴(135)을 제거하여 상기 활성 핀(AF)의 제1 부분(125)을 노출하는 것을 포함할 수 있다.
도 1, 도 10A 내지 도 10C를 참조하면, 상기 갭 영역(360)을 채우는 게이트 유전 패턴(410) 및 제2 게이트 패턴(400)이 형성될 수 있다(S70). 먼저, 상기 갭 영역(360)을 포함하는 결과물 상에 게이트 유전막(미도시)이 형성되어, 상기 갭 영역(360)의 일부를 채울 수 있다. 상기 게이트 유전막은 상기 활성 핀(AF)의 제1 부분(125)을 덮도록 형성될 수 있다. 상기 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 상기 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 게이트 유전막 상에 제2 게이트 막(미도시)이 형성되어, 상기 갭 영역(360)의 잔부를 채울 수 있다. 상기 제2 게이트 막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 상기 게이트 유전막 및 상기 제2 게이트 막을 평탄화하여 게이트 유전 패턴(410) 및 제2 게이트 패턴(400)이 형성될 수 있다. 상기 평탄화 공정에 의해 상기 하부 층간절연막(350) 및 상기 게이트 스페이서(210)의 상부면들이 노출될 수 있다. 상기 게이트 유전 패턴(410)은 상기 제2 게이트 패턴(400)의 바닥면을 따라 연장될 수 있고, 상기 제2 게이트 패턴(400)의 양 측벽 상에 배치되어 상기 제2 게이트 패턴(400)과 상기 게이트 스페이서(210) 사이에 개재될 수 있다. 일 실시예에 따르면, 상기 제2 게이트 패턴(400)은 게이트 전극으로 기능할 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, 상기 제2 게이트 패턴(400)을 형성하는 것은 NMOSFET의 게이트 전극을 형성하는 것 및 이와 독립적으로 실시되는 PMOSFET의 게이트 전극을 형성하는 것을 포함할 수 있다. 하지만, 본 발명의 실시예들이 NMOSFET 및 PMOSFET의 게이트 전극들을 독립적으로 형성하는 상술한 예들에 한정되는 것은 아니다.
도시되지 않았지만, 상기 제2 게이트 패턴을 포함하는 결과물 상에 상부 층간 절연막이 형성될 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(350)을 관통하여 상기 소스/드레인 영역들(300)을 노출시키는 콘택 홀들이 형성될 수 있고, 상기 콘택 홀들을 채우는 콘택 플러그들이 형성될 수 있다. 상기 상부 층간 절연막 상에 상기 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 그 결과, 상기 배선들은 상기 상부 층간 절연막 상에 형성되어, 상기 콘택 플러그들을 통해 상기 소스/드레인 영역들(300)과 연결될 수 있다.
도 11A 내지 도 13A는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이고, 도 11B 내지 도 13B는 도 11A 내지 도 13A의 Ⅰ-Ⅰ'에 따른 단면도들, 도 11C 내지 도 13C는 도 11A 내지 도 13A의 Ⅱ-Ⅱ'에 따른 단면도들이다. 도 2A 내지 도 10C를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 1, 도 11A 내지 도 11C를 참조하면, 기판(100)이 제공될 수 있다(S10). 상기 기판(100)은 실리콘 기판 또는 SOI 기판일 수 있다. 상기 기판(100)을 패터닝하여 활성 핀(AF)이 형성될 수 있다(S20). 본 발명의 일 실시예와 다르게, 본 발명의 다른 실시예에서는, 상기 활성 핀(AF)이 형성되기 전에 상기 기판(100) 상에 별도의 막들이 제공되지 않을 수 있다. 먼저, 상기 기판(100)을 패터닝하여 활성 핀(AF)의 제1 부분(125)이 형성될 수 있다. 상기 활성 핀(AF)의 제1 부분(125)을 포함하는 결과물 상에 캡핑 막(미도시)을 형성한 후, 이를 식각하여 상기 활성 핀(AF)의 제1 부분(125)의 상부면 및 측벽들을 덮는 캡핑 패턴(130)이 형성될 수 있다. 상기 캡핑 패턴(130)은, 일 예로, SiN을 포함할 수 있다. 이 후, 상기 캡핑 패턴(130)을 식각 마스크로 다시 상기 기판(100)을 식각하여 활성 핀(AF)의 제2 부분(115)이 형성될 수 있다. 그 결과, 상기 활성 핀(AF)은 제1 폭(W1)을 같는 제1 부분(125), 및 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 제2 부분(115)을 포함할 수 있다.
도 12A 내지 도 12C를 참조하면, 상기 활성 핀(AF)이 형성된 후, 상기 캡핑 패턴(130)을 식각 마스크로 상기 기판(100)을 식각하여, 활성 패턴(103)을 정의하는 트렌치들(140)이 형성될 수 있다. 이에 따라, 상기 활성 핀(AF)은 상기 활성 패턴(103)과 하나의 바디(body)를 이룰 수 있다. 상기 활성 핀(AF)의 제2 부분(115) 및 상기 트렌치들(140)을 형성하는 식각 공정은 상기 캡핑 패턴(130)을 식각 마스크로 연속적으로 수행될 수 있다. 이 후, 상기 트렌치들(140)을 채우는 소자분리 패턴들(105)이 형성될 수 있다. 상기 소자분리 패턴들(105)은 상기 활성 핀(AF)의 제2 부분(115)의 측벽들을 덮을 수 있다. 상기 소자분리 패턴들(105)이 상기 활성 핀(AF)의 제2 부분(115)의 측벽들을 덮도록 형성되는 경우, 상기 활성 핀(AF)이 상기 소자분리 패턴들(105)에 의해 지지되어 후속 산화 공정 동안 구조적으로 안정할 수 있다.
도 1, 도 13A 내지 도 13C를 참조하면, 상기 활성 핀(AF)의 제2 부분(115)이 선택적으로 산화되어 제1 패턴(150)이 형성될 수 있다(S30). 구체적으로, 도 12A 내지 도 12C를 참조하여 설명한 결과물 상에, 산화 공정이 수행될 수 있다. 상기 산화 공정 동안, 상기 캡핑 패턴(130)으로 캡핑된 상기 활성 핀(AF)의 제1 부분(125)은 산화되지 않을 수 있다. 상기 산화 공정에 의해 제공되는 산소 원자들은 상기 캡핑 패턴(130)과 상기 소자분리 패턴(105)의 경계를 통하여 상기 활성 핀(AF)의 제2 부분(115)으로 공급될 수 있다. 따라서, 상기 산화 공정 동안, 상기 활성 핀(AF)의 제2 부분(115)이 선택적으로 산화되어 제1 패턴(150)으로 변할 수 있다. 상기 제1 패턴(150)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 제1 패턴(150)은, 상기 제1 패턴(150)을 사이에 두고 서로 인접한 상기 소자분리 패턴들(105)과 연결될 수 있다. 상기 활성 핀(AF)의 제1 부분(125)은 상기 제1 패턴(150)에 의해 상기 기판(100)과 분리될 수 있다.
이 후의 공정은, 도 7a 내지 도 10a, 도 7b 내지 도 10b, 및 도 7c 내지 도 10c를 참조하여 설명한, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 유사할 수 있다.
도 10A 내지 도 10C를 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 구조적 특징들을 설명한다.
기판(100)에 활성 패턴(103)을 정의하는 소자분리 패턴들(105)이 배치될 수 있다. 상기 소자분리 패턴들(105)은 제1 방향(일 예로, Y방향)으로 연장된 형태일 수 있다. 상기 기판(100) 상에, 상기 기판(100)으로부터, 상기 제1 방향 및 상기 제1 방향에 교차하는 제2 방향(일 예로, X방향) 모두에 수직한 제3 방향(일 예로, Z방향)으로 돌출된, 활성 핀의 제1 부분(125)이 배치될 수 있다. 상기 활성 핀의 제1 부분(125)은 상기 활성 패턴(103) 상에 배치될 수 있다. 상기 기판(100) 상에 게이트 전극(400)이 배치되어, 상기 활성 핀의 제1 부분(125)을 가로지를 수 있다. 상기 활성 핀의 제1 부분(125)은 상기 게이트 전극(400) 아래에 위치하는 채널 영역일 수 있다. 상기 게이트 전극(400)은 상기 활성 핀의 제1 부분(125)의 상부면 및 양 측벽들을 마주보도록 형성될 수 있다. 상기 활성 핀의 제1 부분(125)은, 상기 제1 부분(125) 아래에 배치되는 제2 패턴(151)에 의해 상기 활성 패턴(103)과 분리될 수 있다. 상기 제2 패턴(151)은 상기 활성 핀의 제2 부분이 산화되어 형성된 절연 패턴일 수 있다. 상기 제2 패턴(151)은 상기 제2 패턴(151)을 사이에 두고 서로 인접한 상기 소자분리 패턴들(105)과 연결될 수 있다. 상기 게이트 전극(400)의 양측에 상기 기판(100)으로부터 에피택시얼하게 성장된 소스/드레인 영역들(300)이 배치될 수 있다. 즉, 상기 소스/드레인 영역들(300)은 상기 기판(100)에 직접적으로 연결될 수 있다. 상기 활성 핀의 제1 부분(125)은, 수직적 위치에 있어서 상기 소스/드레인 영역들(300)의 바닥면들보다 높은 상부면을 가질 수 있고, 수평적 위치에 있어서 상기 소스/드레인 영역들(300) 사이에 위치할 수 있다. 상기 제2 패턴(151)은 상기 소스/드레인 영역들(300) 사이에 배치될 수 있고, 이에 따라, 상기 제2 패턴(151)은 상기 활성 핀의 제1 부분(125) 아래에 국소적으로 배치될 수 있다. 상기 제2 패턴(151)의 상부면의 높이는 상기 게이트 전극(400)의 최하부면의 높이보다 낮을 수 있다.
상기 기판(100) 상에, 상기 소스/드레인 영역들(300) 및 상기 게이트 전극(400)의 양 측벽들을 덮는 하부 층간절연막(350)이 배치될 수 있다. 상기 하부 층간절연막(350)과 상기 게이트 전극(400) 사이에 게이트 스페이서(210)가 배치될 수 있다. 게이트 유전 패턴(410)이 상기 게이트 스페이서(210)와 상기 게이트 전극(400) 사이에 배치될 수 있다. 상기 게이트 유전 패턴(410)은 상기 게이트 전극(400)과 상기 활성 핀의 제1 부분(125) 사이에도 배치될 수 있다. 상기 게이트 유전 패턴(410)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(410)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전 패턴(410)은 상기 활성 핀의 제1 부분(125)으로부터 수평적으로 연장되어 상기 소자분리 패턴(105)의 상부면을 부분적으로 덮을 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 소자분리 패턴(105)의 상부면은 상기 게이트 유전 패턴(410)에 의해 덮이지 않는 부분들을 가질 수 있다. 일 예로, 상기 게이트 전극들(400)에 의해 덮이지 않는 상기 소자분리 패턴(105)의 상부면은 상기 하부 층간 절연막(350)에 의해 덮일 수 있다. 상기 게이트 유전 패턴(410)은 상기 게이트 전극(400)의 바닥면을 따라 연장될 수 있다.
본 발명의 개념에 따르면, 절연 패턴이 채널 영역의 하부에만 선택적으로 형성될 수 있다. 이에 따라, 상기 채널 영역은 상기 절연 패턴에 의해 기판과 분리될 수 있다. 즉, 본 발명에 따른 전계효과 트랜지스터는 핀 온 인슐레이터(Fin on Insulator) 구조로 형성되어 짧은 채널 효과(short channel effect)가 개선될 수 있다. 또한, 소스/드레인 영역들이 상기 기판에 직접적으로(directly) 연결됨으로써, 전계효과 트랜지스터의 누설 전류 및 셀프 히팅(self heating) 특성이 개선될 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 110: 제1 막
120: 제2 막 AF: 활성 핀
125: 활성 핀의 제1 부분 115: 활성 핀의 제2 부분
130: 캡핑 패턴 140: 트렌치들
105: 소자분리 패턴들 103: 활성 패턴들
150: 제1 패턴 151: 제2 패턴
200: 제1 게이트 패턴 210: 게이트 스페이서
R1: 제1 영역 R2: 제2 영역
300: 소스/드레인 영역들 350: 하부 층간 절연막
360: 갭 영역 400: 제2 게이트 패턴
410: 게이트 유전 패턴 135: 식각 정지 패턴

Claims (10)

  1. 기판 상에 활성 핀을 형성하는 것;
    상기 활성 핀의 일부를 산화시켜 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것;
    상기 기판 상에 상기 활성 핀을 가로지르는 제1 게이트 패턴을 형성하는 것;
    상기 제1 게이트 패턴의 양측의 상기 기판을 노출하는 것; 및
    상기 노출된 기판 상에 소스/드레인 영역들을 형성하는 것을 포함하되,
    상기 기판 상에 상기 활성 핀을 형성하는 것은:
    상기 기판을 패터닝하여 상기 활성 핀의 제1 부분을 형성하는 것;
    상기 활성 핀의 상기 제1 부분의 상부면 및 측벽들을 덮는 캡핑 패턴을 형성하는 것; 및
    상기 캡핑 패턴을 식각 마스크로 상기 기판을 식각하여 상기 활성 핀의 제2 부분을 형성하는 것을 포함하고,
    상기 활성 핀의 상기 제2 부분은 상기 활성 핀의 상기 제1 부분보다 큰 폭을 가지는 반도체 장치의 제조방법.
  2. 청구항 1에 있어서,
    상기 기판은 제1 막, 및 상기 제1 막 상의 제2 막을 포함하고,
    상기 기판 상에 상기 활성 핀을 형성하는 것은:
    상기 제2 막을 패터닝하여 상기 활성 핀의 상기 제1 부분을 형성하는 것; 및
    상기 캡핑 패턴을 식각 마스크로 상기 제1 막을 식각하여 상기 활성 핀의 상기 제2 부분을 형성하는 것을 포함하되,
    상기 제1 막은 상기 제2 막보다 산화 속도(oxidation rate)가 빠른 물질을 포함하는 반도체 장치의 제조방법.
  3. 삭제
  4. 청구항 2에 있어서,
    상기 활성 핀의 일부를 산화시켜 상기 활성 핀과 상기 기판 사이에 상기 절연 패턴을 형성하는 것은, 상기 활성 핀의 상기 제2 부분을 선택적으로 산화시키는 것을 포함하는 반도체 장치의 제조방법.
  5. 청구항 1에 있어서,
    상기 기판에 활성 패턴을 정의하는 소자분리 패턴들을 형성하는 것을 더 포함하되,
    상기 활성 핀은, 상기 활성 패턴 상에 형성되어 상기 절연 패턴에 의해 상기 활성 패턴과 분리되고,
    상기 절연 패턴은, 상기 절연 패턴을 사이에 두고 서로 인접한 상기 소자분리 패턴들을 연결하는 반도체 장치의 제조방법.
  6. 청구항 1에 있어서,
    상기 활성 핀은 상기 제1 게이트 패턴 아래의 제1 영역 및 상기 제1 게이트 패턴 양측의 제2 영역을 포함하되,
    상기 제1 게이트 패턴 양측의 상기 기판을 노출하는 것은:
    상기 활성 핀의 상기 제2 영역을 식각하여 상기 절연 패턴의 일부를 노출하는 것; 및
    상기 절연 패턴의 노출된 일부를 식각하는 것을 포함하는 반도체 장치의 제조방법.
  7. 청구항 1에 있어서,
    상기 노출된 기판 상에 상기 소스/드레인 영역들을 형성하는 것은, 상기 노출된 기판으로부터 에피택시얼 층을 성장시키는 것을 포함하는 반도체 장치의 제조방법.
  8. 청구항 1에 있어서,
    상기 제1 게이트 패턴의 양 측벽 상에 게이트 스페이서를 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
  9. 청구항 8에 있어서,
    상기 기판 상에, 상기 게이트 스페이서의 양 측벽들 및 상기 소스/드레인 영역들을 덮는 층간 절연막을 형성하는 것; 및
    상기 제1 게이트 패턴을 제2 게이트 패턴으로 대체하는 것을 더 포함하되,
    상기 제1 게이트 패턴을 제2 게이트 패턴으로 대체하는 것은:
    상기 제1 게이트 패턴을 제거하여 상기 활성 핀을 노출하는 갭 영역을 형성하는 것;
    상기 갭 영역의 일부를 채우는 게이트 유전 패턴을 형성하는 것; 및
    상기 갭 영역의 잔부를 채우는 금속 게이트 패턴을 형성하는 것을 포함하는 반도체 장치의 제조방법.
  10. 삭제
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