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JP6136165B2 - 電子回路 - Google Patents

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Description

本発明は、電子回路に関し、例えば、カレントリユース電子回路に関する。
複数段の電子回路において、後段回路に供給される電源を後段回路を介して前段回路にも供給するカレントリユース電子回路が知られている。例えば、特許文献1には、カレントリユース電子回路を用いる技術が開示されている。カレントリユース電子回路は、電源電圧に対して、複数のトランジスタを直列に接続するため、消費電流が抑制できる。
特開2008−35083号公報
例えば、ローノイズアンプ(LNA)およびパワーアンプ(PA)においては、初段トランジスタは、NF(Noise Figure)を小さくするため、ゲート幅等のサイズを小さくする。後段トランジスタは、線形性を向上させるため、サイズを大きくする。しかしながら、カレントリユース電子回路においては直流電流が共有されており、各トランジスタにほぼ同じ電流が流れる。このため、各トランジスタのサイズを変更できない。例えば、各トランジスタのサイズを初段トランジスタの最適なサイズにすると、後段トランジスタにおいて、線形動作が得られない、これにより、飽和特性および歪特性が劣化する。一方、各トランジスタのサイズを後段トランジスタの最適なサイズとすると、初段トランジスタにおいてNFが大きくなってしまう。
本発明は、上記課題に鑑みなされたものであり、各段のトランジスタのサイズを変更可能とすることを目的とする。
本発明は、第1端子、第2端子および制御端子を有し、前記第1端子が接地された第1トランジスタと、第1端子、第2端子および制御端子を有し、前記制御端子が前記第1トランジスタの第2端子に高周波的に接続された第2トランジスタと、一端が前記第2トランジスタの第1端子に、他端がグランドに接続された第1キャパシタと、一端が前記第1トランジスタの第2端子と前記第2トランジスタの制御端子との間の第1ノードに接続され、他端が前記第2トランジスタの第1端子と前記第1キャパシタの一端との間の第2ノードに接続された第1抵抗と、前記第2トランジスタの第2端子、第1端子、前記第2ノード、前記第1抵抗および前記第1ノードを介し前記第1トランジスタの第2端子に直流電流を供給する第1電流経路と、前記第2ノードに接続され前記第1電流経路とグランドとの間に前記第1トランジスタに並列に接続された第1分流回路と、を具備することを特徴とする電子回路である。本発明によれば、各段のトランジスタのサイズを変更可能とすることができる。
上記構成において、前記第1トランジスタおよび前記第2トランジスタはFETからなり、前記第1トランジスタのゲート幅は、前記第2トランジスタのゲート幅よりも小さい構成とすることができる。
上記構成において、第1端子、第2端子および制御端子を有し、前記制御端子が前記第2トランジスタの第2端子に高周波的に接続された第3トランジスタと、一端が前記第3トランジスタの第1端子に、他端がグランドに接続された第2キャパシタと、一端が前記第2トランジスタの第2端子と前記第3トランジスタの制御端子との間の第3ノードに接続され、他端が前記第3トランジスタの第1端子と前記第2キャパシタの一端との間の第4ノードに接続された第2抵抗と、前記第3トランジスタの第2端子、第1端子、前記第4ノード、前記第2抵抗および前記第3ノードを介し前記第2トランジスタの第2端子に直流電流を供給する第2電流経路と、前記第4ノードに接続され前記第2電流経路とグランドとの間に前記第2トランジスタに並列に接続された第2分流回路と、を具備する構成とすることができる。
上記構成において、前記第3トランジスタはFETからなり、前記第2トランジスタのゲート幅は、前記第3トランジスタのゲート幅よりも小さい構成とすることができる。
上記構成において、前記第1分流回路は、前記第1トランジスタのゲートフィンガーと同じ幅のゲートフィンガーを有する第4トランジスタを備える構成とすることができる。
上記構成において、前記第1分流回路は、前記第4トランジスタと前記第2ノードとの間に設けられた第3抵抗を備える構成とすることができる。
上記構成において、一端が前記第1分流回路に、他端が前記第2ノードに接続された信号の波長の1/8以上かつ3/8以下の長さを有する第1分布定数線路を具備する構成とすることができる。
上記構成において、前記第2分流回路は、前記第2トランジスタのゲートフィンガーと同じ幅のゲートフィンガーを有する第5トランジスタと、前記第1トランジスタのゲートフィンガーと同じ幅のゲートフィンガーを有する第6トランジスタと、を備える構成とすることができる。
上記構成において、前記第2分流回路は、前記第5トランジスタと前記第4ノードとの間に設けられた第4抵抗と、前記第5トランジスタと前記第6トランジスタとの間に設けられた第5抵抗と、を備える構成とすることができる。
上記構成において、一端が前記第2分流回路に、他端が前記第4ノードに接続された信号の波長の1/8以上かつ3/8以下の長さを有する第2分布定数線路を具備する構成とすることができる。
本発明によれば、各段のトランジスタのサイズを変更可能とすることができる。
図1は、比較例1に係る電子回路の回路図である。 図2は、実施例1に係る電子回路の回路図である。 図3は、トランジスタの平面図である。 図4は、実施例2に係る電子回路の回路図である。 図5は、実施例3に係る電子回路の回路図である。 図6は、比較例2に係る電子回路の回路図である。 図7(a)および図7(b)は、それぞれ周波数に対するNFおよびゲインを示す図である。 図8は、実施例4に係る電子回路の回路図である。 図9は、実施例5に係る電子回路の回路図である。 図10は、実施例6に係る電子回路の回路図である。
図1は、比較例1に係る電子回路の回路図である。図1に示すように、電子回路110はトランジスタ10から14を有する3段増幅回路である。トランジスタ10から14としてFET(Field Effect Transistor)を用いた場合を例に説明する。
トランジスタ10のソースはグランドに、ゲートは電子回路110の入力端子Tinに、それぞれ電気的に接続されている。トランジスタ12のソースはキャパシタC1を介しグランドに、ゲートはトランジスタ10のドレインに、それぞれ電気的に接続されている。トランジスタ10のドレインとトランジスタ12のゲートとの間のノードN1と、トランジスタ12のソースとキャパシタC1との間のノードN2と、は電気的に接続されている。
トランジスタ14のソースはキャパシタC2を介しグランドに、ゲートはトランジスタ12のドレインに、ドレインは出力端子Toutに、それぞれ電気的に接続されている。トランジスタ12のドレインとトランジスタ14のゲートとの間のノードN3と、トランジスタ14のソースとキャパシタC2との間のノードN4と、は電気的に接続されている。トランジスタ14のドレインと出力端子Toutとの間のノードは直流電源Tbに電気的に接続されている。各トランジスタ10から14の間、トランジスタ10と入力端子Tinとの間およびトランジスタ14と出力端子Toutとの間には分布定数線路Lが接続されている。分布定数線路Lは、インピーダンス整合を行なう。入力端子Tinとグランドとの間に接続された抵抗Rは抵抗成分整合のための抵抗である。直流電源Tbとグランドとの間に接続されたキャパシタCはノイズカットキャパシタである。
トランジスタ10は、ゲートに入力した高周波信号を増幅しドレインから出力する。トランジスタ12は、ゲートに入力した高周波信号を増幅しドレインから出力する。トランジスタ14は、ゲートに入力した高周波信号を増幅しドレインから出力する。このように、電子回路110は、入力端子Tinに入力した高周波信号を3段のトランジスタで増幅し出力端子Toutから出力する。キャパシタC1およびC2が直流電流を遮断する。これにより、直流電流I0は、直流電源Tbからトランジスタ14のドレインおよびソース、ノードN4およびN3、トランジスタ12のドレインおよびソース、ノードN2およびN1、並びにトランジスタ10のドレインおよびソースに至る電流経路21を介しグランドに流れる。
電子回路110によれば、トランジスタ10から14で直流電流を共用するため、消費電流を抑制できる。しかしながら、トランジスタ10から14のゲート幅はほぼ同じとなる。
実施例1は、2段増幅回路の例である。図2は、実施例1に係る電子回路の回路図である。図2に示すように、電子回路100において、入力端子Tinとトランジスタ10(第1トランジスタ)のゲートG1(制御端子)との間には、キャパシタC5、分布定数線路L1およびL3が直列に接続されている。分布定数線路L1とL3との間のノードとグランドとの間に分布定数線路L2が接続されている。分布定数線路L2とグランドとの間には、抵抗R4とキャパシタC4とが直列に接続されている。抵抗R4とキャパシタC4とは並列に接続されている。分布定数線路L1からL3、キャパシタC4および抵抗R4は、入力端子TinとゲートG1との間のインピーダンス整合回路として機能する。抵抗R4は、ゲートG1に印加される直流電圧を設定する。キャパシタC5は、直流カット用キャパシタである。
トランジスタ10のソースS1(第1端子)は分布定数線路L4と、キャパシタC3と抵抗R3と、を介し接地されている。キャパシタC3と抵抗R3とは並列に接続されている。抵抗R3は、ソースS1を直流的に接地し、ソースS1に加わる直流電圧を設定する。キャパシタC3は、ソースS1を高周波的に接地する。トランジスタ10のドレインD1(第2端子)は分布定数線路L5およびL6を直列に介しトランジスタ12のゲートG2(制御端子)に直流的かつ高周波的に接続されている。
トランジスタ12(第2トランジスタ)のソースS2は分布定数線路L8とキャパシタC1(第1キャパシタ)とを介し高周波的に接地されているが、直流的には接地されていない。分布定数線路L5と分布定数線路L6との間(すなわちドレインD1とゲートG2との間)のノードN1(第1ノード)は、抵抗R1(第1抵抗)および分布定数線路L7を直列に介し、トランジスタ12のソースS2(第1端子)とキャパシタC1との間のノードN2(第2ノード)に接続されている。分布定数線路L5からL8および抵抗R1は、ドレインD1とゲートG2との間のインピーダンス整合回路として機能する。抵抗R1は、ゲートG2に加わる直流電圧を設定する。
トランジスタ12のドレインD2(第2端子)と出力端子Toutとの間には、分布定数線路L13およびL15とキャパシタC6とが直列に接続されている。分布定数線路L13とL15との間のノードと直流電源Tdとの間には、分布定数線路L14が直列に接続されている。直流電源Tbとグランドとの間には、キャパシタC7が接続されている。分布定数線路L13からL15は、ドレインD2に対するドレインバイアス回路およびドレインD2と出力端子Toutとの間のインピーダンス整合回路として機能する。キャパシタC7は直流電圧Vddに対するフィルタである。キャパシタC6は直流カットキャパシタである。
ノードN2とグランドとの間には分流回路30が接続されている。分流回路30(第1分流回路)は抵抗R5を有している。抵抗R5は一端がノードN2に他端がグランドに接続されている。
図3は、トランジスタの平面図である。実施例1から実施例6において用いられる各トランジスタは、ソース電極50、ゲート電極60、ドレイン電極70を有している。ソース電極50は、複数のフィンガー52と、複数のフィンガー52が接続するバスバー54を備えている。ゲート電極60は、複数のフィンガー62と、複数のフィンガー62が接続するバスバー64を備えている。ドレイン電極70は、複数のフィンガー72と、複数のフィンガー72が接続するバスバー74を備えている。活性領域80内には複数のフィンガー52、62および72が設けられている。このように、トランジスタは、マルチフィンガー型のFETである。活性領域80の幅がフィンガー幅Wである。フィンガー幅Wにゲートフィンガー62のフィンガー数を乗じた値がトランジスタのゲート幅となる。
図2において、トランジスタ10はゲートG1に入力した高周波信号を増幅しドレインD1から出力する。トランジスタ12はゲートG2に入力した高周波信号を増幅しドレインD2から出力する。一方、キャパシタは、直流的には無視できる。分布定数線路は、直流的には短絡となる。このため、直流電源Tdから供給される直流電流は、トランジスタ12のドレインD2およびソースS2、抵抗R1、トランジスタ10のドレインD1およびソースS1並びに抵抗R3に至る電流経路20(第1電流経路)を介しグランドに流れる。さらに、直流電流I0の一部の直流電流I2は、ノードN2からグランドに電流経路24を介して流れる。これにより、トランジスタ10を流れる直流電流I1をトランジスタ12を流れる直流電流I0より小さくできる。
表1は、実施例1に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。分布定数線路は特性インピーダンスを50Ωとしている。図3においけるフィンガー52および72の長さを5μm、フィンガー62の長さ(ゲート長)を1μm、ソースとゲートとの間隔およびドレインとゲートとの間隔をそれぞれ1μmとする。また、電源電圧は5Vである。以下の実施例においても同様である。
Figure 0006136165
実施例1によれば、抵抗R1の一端がノードN1に他端がノードN2に接続されている。キャパシタC1の一端がソースS2に他端がグランドに接続されている。電流経路20はトランジスタ12のドレインD2およびソースS2、ノードN2、抵抗R1並びにノードN1を介しトランジスタ10のドレインD1に直流電流を供給する。分流回路30がトランジスタ10と12との間の電流経路20とグランドとの間にトランジスタ10に並列に接続されている。これにより、トランジスタ12を流れた直流電流I1の一部の電流I2をトランジスタ10とは並列に分流回路30を介しグランドに流すことができる。これにより、トランジスタ10を流れる直流電流I1を、トランジスタ12を流れる直流電流I0より小さくできる。したがって、トランジスタ10のサイズ(例えばゲート幅)をトランジスタ12のサイズより小さくできる。よって、トランジスタ10のサイズをNFが向上するように最適化でき、トランジスタ12のサイズを線形性が向上するように最適化できる。
また、分流回路30として抵抗R5を用いるため、分流回路30のサイズを小さくできる。なお、表1において、直流電流I1とI2を同じとしているが、トランジスタ10および12を所望のサイズにするため、直流電流I1とI2との分流比を適宜設定可能である。
実施例2は、分流回路としてトランジスタを用いる例である。図4は、実施例2に係る電子回路の回路図である。図4に示すように、電子回路102において、分流回路30はトランジスタ32(第4トランジスタ)、抵抗R6からR8を有している。トランジスタ32のソースS4は、抵抗R8を介し接地されている。ゲートG4は抵抗R7を介し接地されている。ドレインD4は抵抗R6(第3抵抗)を介しノードN2に接続されている。このように、抵抗R6は、ノードN2とトランジスタ32との間に接続されている。その他の構成は、実施例1の図2と同じであり説明を省略する。
表2は、実施例2に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。
Figure 0006136165
例えば、直流電流I1とI2とをほぼ同じとするためには、トランジスタ10と32とのサイズを同じにすることが好ましい。また、抵抗R6とR1との抵抗値を同じとし、抵抗R7とR4との抵抗値を同じとし、抵抗R8とR3との抵抗値を同じとすることが好ましい。これにより、トランジスタ10と32に加わるバイアス電圧を同じにすることができる。トランジスタ10および12を所望のサイズにするため、トランジスタ32のサイズおよび抵抗R6からR8の抵抗値を適宜設定し、直流電流I1とI2との分流比を適宜設定可能である。
実施例2においては、分流回路30としてトランジスタ32を用いている。これにより、製造ばらつきまたは温度変動により、トランジスタ10および32の特性が変動しても、直流電流I1とI2との分流比の変動を抑制できる。
また、トランジスタ32のフィンガーをトランジスタ10のフィンガーと同じサイズとする。例えば、図3のゲートフィンガーの幅Wをトランジスタ32と10とで同じとする。これにより、フィンガー数を変えることで直流電流I1とI2との分流比を調整することができる。よって、電子回路の設計が容易となる。
実施例3は、3段増幅回路の例である。図5は、実施例3に係る電子回路の回路図である。図5に示すように、電子回路104において、トランジスタ14(第3トランジスタ)が、トランジスタ12と出力端子Toutとの間に設けられている。
トランジスタ12のドレインD2は分布定数線路L9およびL10を直列に介しトランジスタ14のゲートG3(制御端子)に直流的かつ高周波的に接続されている。トランジスタ14のソースS3は分布定数線路L12とキャパシタC2(第2キャパシタ)を介し高周波的に接地されているが、直流的には接地されていない。分布定数線路L9と分布定数線路L10との間(すなわちドレインD2とゲートG3との間)のノードN3(第3ノード)は、抵抗R2(第2抵抗)および分布定数線路L11を直列に介し、トランジスタ14のソースS3(第1端子)とキャパシタC2との間のノードN4(第4ノード)に接続されている。分布定数線路L9からL12および抵抗R2は、ドレインD2とゲートG3との間のインピーダンス整合回路として機能する。抵抗R2は、ゲートG3に加わる直流電圧を設定する。トランジスタ14のドレインD3(第2端子)は出力端子Toutに接続されている。
直流電源Tdから供給される直流電流は、トランジスタ14のドレインD3およびソースS3、抵抗R2およびトランジスタ12のドレインD2に至る電流経路22(第2電流経路)と、トランジスタ12のドレインD2およびソースS2、抵抗R1、トランジスタ10のドレインD1およびソースS1並びに抵抗R3に至る電流経路20と、を介しグランドに流れる。さらに、直流電流I0の一部の直流電流I2は、ノードN2からグランドに電流経路24を介して流れる。これにより、トランジスタ10を流れる直流電流I1をトランジスタ12を流れる直流電流I0より小さくできる。その他の構成は、実施例2の図4と同じであり説明を省略する。
表3は、実施例3に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。
Figure 0006136165
図6は、比較例2に係る電子回路の回路図である。図6に示すように、電子回路112は、分流回路30が設けられておらず、各トランジスタ10から14を流れる直流電流I0は同じである。その他の構成は、実施例3の図5と同じであり説明を省略する。
表4は、比較例4に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。
Figure 0006136165
表3および表4の値を用い、実施例3および比較例2のNFおよびゲインをシミュレーションした。トランジスタ10から32は、チャネルがInGaAs、電子供給層がAlGaAsのHEMT(High Electron Mobility Transistor)とした。
図7(a)および図7(b)は、それぞれ周波数に対するNFおよびゲインを示す図である。実線は実施例3、破線は比較例2のシミュレーション結果を示している。図7(a)に示すように、実施例3は比較例2に比べNFを小さくできる。図7(b)に示すように、実施例3のゲインは比較例2と同程度である。このように、実施例3によれば、分流回路30を設けることにより、トランジスタ10のゲート幅を小さくできる。これにより、NFを向上させ、かつゲインの劣化を抑制できる。
実施例3のように、カレンスリユースするトランジスタ10から14を3以上設けてもよい。
実施例4は、分流回路を2つ設けた例である。図8は実施例4に係る電子回路の回路図である。図8に示すように、電子回路106において、分流回路40(第2分流回路)が、ノードN4とグランドとの間に設けられている。分流回路40は、トランジスタ42(第5トランジスタ)およびトランジスタ44(第6トランジスタ)と、抵抗R9からR14を有している。トランジスタ42のソースS5は、抵抗R11を介しノードN5に接続されている。ゲートG5は抵抗R10を介しノードN5に接続されている。ドレインD5は抵抗R9(第4抵抗)を介しノードN4に接続されている。このように、抵抗R9は、トランジスタ42とノードN4との間に接続されている。トランジスタ44のソースS6は、抵抗R14を介し接地されている。ゲートG6は抵抗R13を介し接地されている。ドレインD6は抵抗R12(第5抵抗)を介しノードN5に接続されている。このように、抵抗R12は、トランジスタ42とトランジスタ44との間に接続されている。
トランジスタ14を流れた直流電流I0の一部の直流電流I4は、ノードN4からグランドに電流経路26を介して流れる。これにより、トランジスタ12を流れる直流電流I3はトランジスタ14を流れる直流電流I0より小さくなる。直流電流I3の一部の直流電流I2はノードN2からグランドに電流経路24を介し流れる。これにより、トランジスタ10を流れる直流電流I1はトランジスタ12を流れる直流電流I3より小さくなる。その他の構成は、実施例3の図5と同じであり説明を省略する。
表5は、実施例4に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。
Figure 0006136165
表5の例では、直流電流I1とI2とを同じとし、直流電流I3とI4とを同じとしている。例えば、直流電流I3とI4とをほぼ同じとするためには、トランジスタ10と32と44のサイズを同じにすること、トランジスタ12と42のサイズを同じにすることが好ましい。また、抵抗R9とR2との抵抗値を同じにし、抵抗R14とR8とR3との抵抗値を同じとすることが好ましい。また、抵抗R12の抵抗値は、R6とR1との合成抵抗値と同じとすることが好ましい。これにより、トランジスタ10と32と44およびトランジスタ12と42に加わるバイアス電圧を同じにすることができる。トランジスタ10から14を所望のサイズにするため、トランジスタ42および44のサイズ並びに抵抗R9からR14の抵抗値を適宜設定し、直流電流I1とI2との分流比、I3とI4との分流比をそれぞれ適宜設定可能である。
実施例5によれば、キャパシタC2の一端がトランジスタ14のソースS3に、他端がグランドに接続されている。抵抗R2の一端がノードN3、他端がノードN4に接続されている。電流経路22が、トランジスタ14のドレインD3、ソースS3、ノードN4、抵抗R2およびノードN3を介しトランジスタ12のドレインD2に電流を供給する。分流回路40がトランジスタ12と14との間の電流経路22とグランドとの間にトランジスタ12に並列に接続されている。これにより、トランジスタ14を流れた直流電流の一部をトランジスタ12とは並列に分流回路40を介しグランドに流すことができる。これにより、トランジスタ12を流れる直流電流I3をトランジスタ14を流れる直流電流I0より小さくできる。したがって、トランジスタ12のサイズ(例えばゲート幅)をトランジスタ14のサイズ(例えばゲート幅)より小さくできる。
また、分流回路40としてトランジスタ42および44を用いている。これにより、製造ばらつきまたは温度変動により、トランジスタの特性が変動しても、直流電流I3とI4との変動を抑制できる。
さらに、トランジスタ42のフィンガーをトランジスタ12のフィンガーと同じサイズとする。トランジスタ44のフィンガーをトランジスタ10のフィンガーと同じサイズとする。例えば、図3のゲートフィンガーの幅のWを、トランジスタ42と12とで同じとし、トランジスタ44と10とで同じとする。これにより、フィンガー数を変えることで電流I3とI4との分流比を調整することができる。よって、電子回路の設計が容易となる。
図9は、実施例5に係る電子回路の回路図である。図9に示すように、電子回路108において、分布定数線路L16(第1分布定数線路)がノードN2と分流回路30のトランジスタ32のドレインD4との間に接続されている。その他の構成は実施例3の図5と同じであり説明を省略する。
表6は、実施例5に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。
Figure 0006136165
実施例5によれば、分布定数線路L16の一端が分流回路30に、他端が電流経路20に接続されている。これにより、電流線路20から高周波信号が分流回路30に漏えいすることを抑制でき、回路全体のロスを抑制することができる。
分布定数線路L16は、高周波信号の波長の1/8以上かつ3/8以下の長さを有することが好ましい。このように、分布定数線路L16の長さを波長の1/4に近くする。これにより、高周波信号に対し分布定数線路L16を高インピーダンスとすることができる。よって、電流線路20から高周波信号が分流回路30に漏えいすることをより抑制できる。例えば、高周波信号が80GHzの場合、波長の1/8は150μm、波長の3/8は、450μmである。
図10は、実施例6に係る電子回路の回路図である。図10に示すように、電子回路109において、分布定数線路L16がノードN2と分流回路30のトランジスタ32のドレインD4との間に接続されている。さらに、分布定数線路L17がノードN4と分流回路40との間に接続されている。その他の構成は実施例4の図8と同じであり説明を省略する。
表7は、実施例6に用いられる分布定数線路の線路長、キャパシタの容量値、抵抗の抵抗値、トランジスタのフィンガー幅、フィンガー数、電流値の例を示す。
Figure 0006136165
実施例6によれば、分布定数線路L17の一端が分流回路40に、他端が電流経路22に接続されている。これにより、電流線路22から高周波信号が分流回路40に漏えいすることを抑制できる。
分布定数線路L16およびL17は、高周波信号の波長の1/8以上かつ3/8以下の長さを有することが好ましい。これにより、高周波信号に対し分布定数線路L16およびL17を高インピーダンスとすることができる。
実施例1から6において、トランジスタ10から14、32、42および44としてFETの例を説明したが、これらのトランジスタはバイポーラトランジスタでもよい。この場合、エミッタが第1端子、コレクタが第2端子、ベースが制御端子に対応する。トランジスタのサイズはエミッタ面積となる。また、3段増幅回路を例に説明したが、4段以上の増幅回路でもよい。さらに、分布定数線路は、ショートスタブ等のインダクタタンス素子でもよい。さらに、分布定数線路として、コプレーナ線路等を用いてもよい。高周波信号は、例えば電子回路の帯域内の信号である。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10、12、14、32、42、44 トランジスタ
20、22 直流電流経路
C1−C7 キャパシタ
L1−L17 分布定数線路
R1−R14 抵抗
Tb 直流電源

Claims (9)

  1. 第1端子、第2端子および高周波信号が入力する制御端子を有し、前記第1端子がグランドに接続されFETからなる第1トランジスタと、
    第1端子、第2端子および制御端子を有し、前記制御端子が前記第1トランジスタの第2端子に高周波的に接続され、前記第1トランジスタの第2端子から出力された高周波信号が前記制御端子に入力する第2トランジスタと、
    一端が前記第2トランジスタの第1端子に、他端がグランドに接続され、前記第2トランジスタの第1端子を高周波的に接地させる第1キャパシタと、
    一端が前記第1トランジスタの第2端子と前記第2トランジスタの制御端子との間の第1ノードに接続され、他端が前記第2トランジスタの第1端子と前記第1キャパシタの一端との間の第2ノードに接続された第1抵抗と、
    前記第2トランジスタの第2端子、第1端子、前記第2ノード、前記第1抵抗および前記第1ノードを介し前記第1トランジスタの第2端子に直流電流を供給する第1電流経路と、
    第1端子、第2端子および高周波信号が入力しない制御端子を有しFETからなり前記第1端子がグランドに接続され、前記第1トランジスタと同じゲート幅を有する第4トランジスタと、一端が前記第4トランジスタの第2端子に接続され他端が前記第2ノードに接続され前記第1抵抗と同じ抵抗値を有する第3抵抗と、を備え、前記第2ノードに接続され前記第1電流経路とグランドとの間に前記第1トランジスタに並列に接続された第1分流回路と、
    を具備することを特徴とする電子回路。
  2. 前記第2トランジスタはFETからなり、前記第1トランジスタのゲート幅は、前記第2トランジスタのゲート幅よりも小さいことを特徴とする請求項1記載の電子回路。
  3. 第1端子、第2端子および制御端子を有し、前記制御端子が前記第2トランジスタの第2端子に高周波的に接続され、前記第2トランジスタの第2端子から出力された高周波信号が前記制御端子に入力する第3トランジスタと、
    一端が前記第3トランジスタの第1端子に、他端がグランドに接続され、前記第3トランジスタの第1端子を高周波的に接地させる第2キャパシタと、
    一端が前記第2トランジスタの第2端子と前記第3トランジスタの制御端子との間の第3ノードに接続され、他端が前記第3トランジスタの第1端子と前記第2キャパシタの一端との間の第4ノードに接続された第2抵抗と、
    前記第3トランジスタの第2端子、第1端子、前記第4ノード、前記第2抵抗および前記第3ノードを介し前記第2トランジスタの第2端子に直流電流を供給する第2電流経路と、
    前記第4ノードに接続され前記第2電流経路とグランドとの間に前記第2トランジスタに並列に接続された第2分流回路と、
    を具備することを特徴とする請求項1または2記載の電子回路。
  4. 前記第3トランジスタはFETからなり、前記第2トランジスタのゲート幅は、前記第3トランジスタのゲート幅よりも小さいことを特徴とする請求項3記載の電子回路。
  5. 一端が前記第1トランジスタの第1端子に接続され、他端がグランドに接続された第6抵抗と、
    一端が前記第1トランジスタの制御端子に接続され、他端がグランドに接続された第7抵抗と、
    を具備し、
    前記第1分流回路は、一端が前記第4トランジスタの第1端子に接続され他端がグランドに接続され前記第6抵抗と同じ抵抗値を有する第8抵抗と、一端が前記第4トランジスタの制御端子に接続され他端がグランドに接続され前記第7抵抗と同じ抵抗値を有する第9抵抗と、を備えることを特徴とする請求項1から4のいずれか一項記載の電子回路。
  6. 一端が前記第1分流回路に、他端が前記第2ノードに接続された信号の波長の1/8以上かつ3/8以下の長さを有する第1分布定数線路を具備することを特徴とする請求項1から5のいずれか一項記載の電子回路。
  7. 前記第2分流回路は、前記第2トランジスタと同じゲート幅を有する第5トランジスタと、前記第1トランジスタと同じゲート幅を有する第6トランジスタと、を備えることを特徴とする請求項3または4記載の電子回路。
  8. 前記第2分流回路は、前記第5トランジスタと前記第4ノードとの間に設けられた第4抵抗と、前記第5トランジスタと前記第6トランジスタとの間に設けられた第5抵抗と、を備えることを特徴とする請求項7記載の電子回路。
  9. 一端が前記第2分流回路に、他端が前記第4ノードに接続された信号の波長の1/8以上かつ3/8以下の長さを有する第2分布定数線路を具備することを特徴とする請求項3または4記載の電子回路。
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