JP4878303B2 - 画像転送システム - Google Patents

Description

この発明は、パラレルシリアル変換とシリアルパラレル変換を行う画像転送システムに関する。

パラレルシリアル変換とシリアルパラレル変換を行う画像転送システムにおいては、従来、特許文献１(特開２００３−３１８７４１号公報)で開示されて構成や、図１２に示すような構成が知られている。画像取り込み部８２０１は画像を取り込み、取り込んだ画像をデジタルデータとして、図１３の信号波形図に示すような各信号を出力する。

図１３において、ＶＳＹＮＣは垂直方向の同期信号(垂直同期信号)を表しており、この垂直同期信号ＶＳＹＮＣの１周期が１フレームを表す。図１３において、ＨＳＹＮＣは水平方向の同期信号(水平同期信号)を表しており、この水平同期信号ＨＳＹＮＣの１周期が画像の１ラインを表す。ＲＧＢ信号は各々８ビット(計２４ビット)の画素値を表しており、このＲＧＢ信号はクロック信号に同期している。

図１３に示す各信号を受信したパラレルシリアル変換部８２０２は、クロック逓倍部８２０５により７逓倍したクロック信号を生成し、そのクロック信号をもとに上記ＲＧＢ信号をパラレルシリアル変換して図１４に示すような信号を出力する。ここで、図１４に示す波形は、ＬＶＤＳ(低電圧差動伝送：Ｌow Ｖoltage Ｄifferential Ｓignaling)信号と呼ばれる。このＬＶＤＳ信号によるＬＶＤＳ転送方式は一般的な転送方式である。

図１４において、Ｒｘは赤の成分のデジタル信号、Ｇｘは緑の成分のデジタル信号、Ｂｘは青の成分のデジタル信号を表している(ｘ＝０、１、２…)。また、図１４において、ＶＳは垂直方向の同期信号(垂直同期信号)、ＨＳは水平方向の同期信号(水平同期信号)、ＥＮは有効画像信号、「−」は、「don’t care」であることを表している。

図１４に示すＬＶＤＳ信号を受信したシリアルパラレル変換部８２０３は、クロック分周部８２０６で７分周したクロック信号を生成し、このクロック信号に同期して、画像取り込み部８２０１が出力する信号と全く同一の画像データ,垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣを出力する。そして、画像表示部８２０４は、上記画像データ,垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣをもとに画像を表示する。

ところで、上述の従来技術においては、以下の(１)〜(３)のようないくつかの課題が存在していた。

(１) 一般にＬＶＤＳを用いた転送方式では、画像の転送エラーを検出できないことである。最も単純な転送エラーの検出方法は、図１４のＬＶＤＳ信号中の「−」つまり「don’t care」の箇所を利用して、偶数または奇数パリティビットを転送することである。ただし、この方法でも、１画素中の転送において２ビットの整数倍の転送エラーを検出できないという課題を抱えている。また、データラインの転送エラーとは異なるクロックラインの転送エラーに関しては全く対応できない。

(２) パラレルシリアル変換部８２０２とシリアルパラレル変換部８２０３に流れる同期信号(図１４における水平同期信号ＨＳや垂直同期信号ＶＳ)が、外来ノイズなどの要因で電圧レベルが変動して、シリアルパラレル変換部８２０３が画像表示部８２０４に対して出力する同期信号が、画像取り込み部８２０１が出力する同期信号と異なってしまった場合に、画像表示部８２０４における表示画像が乱れてしまうにもかかわらず、転送エラーを検出できない。

(３) 図１３における垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣがＬ(Ｌｏｗ)レベルのとき(すなわち垂直や水平のブランキング期間中)のクロック信号の変化に関する課題がある。つまり、一般に、垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣを受信する画像表示部８２０４は、それら同期信号をクロックでサンプリングしている。このことからブランキング期間であるかないかの判別には、垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣがＬレベルの期間に１回(画像表示部８２０４のパイプラインの段数によっては数回)のクロック入力で十分であるはずである。しかし、従来の技術においては、パラレルシリアル変換部８２０２とシリアルパラレル変換部８２０３との間に流れるクロック信号や、シリアルパラレル変換部８２０３と画像表示部８２０４との間を流れるクロック信号は、ブランキング期間で合っても発振し続けてしまい、消費電力が大きいという課題を抱えている。
特開２００３−３１８７４１号公報

そこで、この発明の第１の課題は、転送エラーを検出する確度を高めることができる画像転送システムを提供することにある。また、この発明の第２の課題は、同期信号の転送エラーを検出することができる画像転送システムを提供することにある。また、第３の課題は、ブランキング期間中は、パラレルシリアル変換部から出力されるクロック信号と、シリアルパラレル変換部から出力されるクロック信号を必要最小限にすることで、低消費電力化を図ることができる画像転送システムを提供することである。

上記課題を解決するため、この発明の画像転送システムは、画像取り込み部からのパラレル画像データとデータ同期信号をクロック信号に同期して取り込むと共に上記パラレル画像データをシリアルデータに変換して出力するパラレルシリアル変換部と、
上記パラレルシリアル変換部からのシリアルデータを取り込んでパラレルデータに変換して出力するシリアルパラレル変換部とを備え、
上記パラレルシリアル変換部は、
上記パラレル画像データを加算して第１の加算データを出力する第１の加算部と、
上記パラレル画像データおよび上記第１の加算部からの上記第１の加算データを所定の変換テーブルにしたがって符号化して符号化データを出力する符号化部と、
上記クロック信号を逓倍して出力するクロック逓倍部と、
上記クロック逓倍部から逓倍されたクロック信号が入力されると共に上記符号化部が出力する符号化データをシリアルデータとして出力する出力部とを有し、
上記シリアルパラレル変換部は、
上記パラレルシリアル変換部から入力された上記シリアルデータが上記所定の変換テーブルに対応した符号化データであるか否かを判断し、上記シリアルデータが上記所定の変換テーブルに対応した符号化データであると判断した場合には、上記シリアルデータを復号化して復号化データを出力する一方、上記シリアルデータが上記所定の変換テーブルに対応した符号化データではないと判断した場合には、復号化エラー信号を出力する復号化部と、
上記復号化部から入力される上記パラレル画像データに対応する復号化データを加算して第２の加算データを作成すると共に、この第２の加算データと上記復号化部から入力される上記第１の加算データに対応する復号化データとを比較して、上記第２の加算データと上記第１の加算データに対応する復号化データとが異なっている場合にサムチェックエラー信号を出力する第２の加算部とを備え、
上記符号化部は、入力された上記データ同期信号をなす垂直同期信号と水平同期信号の両方が立ち上がっているか否かを検出して検出信号を出力し、
上記パラレルシリアル変換部は、上記符号化部から上記検出信号が入力されると共に上記検出信号が上記データ同期信号をなす垂直同期信号と水平同期信号の両方が立ち上がっていることを表している場合は上記出力部にクロック信号を入力する一方、上記検出信号が上記データ同期信号をなす垂直同期信号と水平同期信号のうちの少なくとも一方が立ち下がっていることを表している場合は上記出力部へのクロック信号を停止させるクロック制御部を有することを特徴としている。

この発明の画像転送システムによれば、シリアルパラレル変換部の復号化部は、上記シリアルデータが上記所定の変換テーブルに対応した符号化データではないときに、復号化エラー信号を出力する。また、上記シリアルパラレル変換部の第２の加算部は、上記パラレルシリアル変換部の第１の加算部が画像データを加算して作成した第１の加算データと上記第２の加算部が上記画像データを加算した第２の加算データとが異なっている場合にサムチェックエラー信号を出力する。したがって、この発明の画像転送システムによれば、転送エラーを検出する確度を高めることができる。

また、一実施形態の画像転送システムでは、上記シリアルパラレル変換部は、上記復号化部から上記復号化データが入力されると共にこの復号化データによる画像データのサイズが所定の設定値と一致しているか否かを判断し、上記画像データのサイズが上記設定値と一致していると判断したときに、上記復号化部から入力される信号に基づいてデータ同期信号を生成して出力する一方、上記画像データのサイズが上記設定値と一致していないと判断したときに、同期信号エラー信号を出力する同期信号生成部を有する。

この実施形態の画像転送システムによれば、例えば、パラレルシリアル変換部とシリアルパラレル変換部とを結ぶクロックライン上に外来ノイズなどが乗り大量にクロックのエッジが多くなってしまった場合、あるいは少なくなってしまった場合に、同期信号生成部は、画像データのサイズが上記設定値と一致していないと判断して、同期信号エラー信号を出力する。よって、この実施形態によれば、転送エラーを検出する確度をさらに高めることができる。

また、一実施形態の画像転送システムでは、上記符号化部は、入力された上記データ同期信号が所定値であるか否かを検出して検出信号を出力し、上記パラレルシリアル変換部は、上記符号化部から上記検出信号が入力されると共に上記検出信号が上記データ同期信号が所定値であることを表している場合は上記出力部にクロック信号を入力する一方、上記検出信号が上記データ同期信号が所定値ではないことを表している場合は上記出力部へのクロック信号を停止させるクロック制御部を有する。

この実施形態の画像転送システムによれば、データ同期信号の転送エラーを検出することができる。また、ブランキング期間中は、パラレルシリアル変換部から出力されるクロック信号と、シリアルパラレル変換部から出力されるクロック信号を必要最小限にすることが可能になり、低消費電力化を図ることができる。

また、一実施形態の画像転送システムでは、上記同期信号生成部は、上記復号化部から入力される信号によって作成したデータ同期信号が所定の順序で作成されているか否かを判断し、上記所定の順序で作成されていないと判断したときに、同期信号エラー信号を出力する。

この実施形態の画像転送システムによれば、データ同期信号のエラーを検出することで転送エラーを検出する確度をさらに高めることができる。

この発明の画像転送システムによれば、シリアルパラレル変換部の復号化部は、シリアルデータが所定の変換テーブルに対応した符号化データではないときに、復号化エラー信号を出力する。また、上記シリアルパラレル変換部の第２の加算部は、パラレルシリアル変換部の第１の加算部が画像データを加算して作成した第１の加算データと第２の加算部が上記画像データを加算した第２の加算データとが異なっている場合にサムチェックエラー信号を出力する。したがって、この発明の画像転送システムによれば、転送エラーを検出する確度を高めることができる。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１は、この発明の画像転送システムの第１実施形態のブロック図である。この第１実施形態は、画像取り込み部１０１とパラレルシリアル変換部１０２とシリアルパラレル変換部１０３と画像表示部１０４とを備える。

画像取り込み部１０１は、図示していないＣＣＤイメージセンサなどで画像を取り込み、図１３に示すようなタイミングで垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、ＲＧＢ各色８ビットの計２４ビットの画像データ(ＲＧＢ信号)をクロック信号に同期して出力する。

図２は、パラレルシリアル変換部１０２の詳細なブロック図である。図２のブロック図における符号化部５０５,加算部５０４,クロック逓倍部５０６は図１の符号化部１０６,加算部１０７,クロック逓倍部１０５に対応している。

フリップフロップ５０２は垂直同期信号ＶＳＹＮＣをクロック信号に同期して取り込む。また、フリップフロップ５０１は水平同期信号ＨＳＹＮＣをクロック信号に同期して取り込む。また、フリップフロップ群５０３は２４ビットのＲＧＢ信号を、クロック信号に同期して取り込む。また、符号化部５０５はこれらの両同期信号とＲＧＢ信号をもとに符号化を行う。

この符号化部５０５における符号化例を、図３の変換テーブルを参照して説明する。

図３に示す変換テーブルでは、Ｖ/ＨＳＹＮＣの欄に、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣの状態を示す。また、図３ではＲＧＢの欄に、ＲＧＢ信号の画像データ２４ビットを４ビット単位で区切った時のビットの並びを示す。また、図３の符号化データの欄に、上記ＲＧＢ信号の各ビットの並びに対応した符号化データの組み合わせの一例を示す。この図３の変換テーブルで表される符号化の一例は、４Ｂ５Ｂ符号化と呼ばれている。

ここで、符号化部５０５に対して、垂直同期信号ＶＳＹＮＣ＝１、水平同期信号ＨＳＹＮＣ＝１、ＲＧＢ信号の画像データが各々２進数で、Ｒ＝０００００００１、Ｇ＝００１０００１１、Ｂ＝０１０００１０１のデータが入力されたとすると、図３の変換テーブルに従って、「１１１１０,０１００１,１０１００,１０１０１,０１０１０,０１０１１」という、３０ビットの符号化された画像データが生成される。なお、この３０ビットの符号化データの「」内のカンマ(,)は見易さを考慮して記載したが、情報を持たない。

一方、第１の加算部５０４は、１画素毎に、フリップフロップ群５０３から入力されるＲＧＢ信号をＲＧＢ各８ビットに分割し、ＲＧＢ各８ビットの加算を行う。また、第１の加算部５０４は、１ラインもしくは１フレーム毎に、加算結果の下位２０ビットを符号化部５０５に対して出力している。

例えば、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣが０になったとき(図３のＶ/ＨＳＹＮＣ欄が「００」であるとき)には、符号化部５０５はＲＧＢ信号による画像データを出力する必要がない。このように、符号化部５０５は、ＲＧＢ信号による画像データを出力する必要がないときには、図３のチェックサムに対応する５ビットの符号化データ「００１１１」と、加算部５０４から入力された２０ビットのデータを４ビット毎に区切って図６に示す変換テーブルに従って変換した２５ビットの符号化データとの計３０ビットの符号化されたデータを生成する。

そして、フリップフロップ群５０７は、符号化部５０５から入力される上記３０ビットの符号化されたデータをクロック信号に同期して取り込む。

また、クロック逓倍部５０６は、入力されたクロック信号をもとに３０以上に逓倍されたクロック信号を生成する。

３０個のフリップフロップ５０８〜５３７は、図示していないカウンタなどの情報から、２９個のセレクタ５３８〜５６６がフリップフロップ群５０７に取り込まれた３０ビットの符号化されたデータを取り込むこと、または、シフト動作をすることを選択して、順次シリアルデータを出力する。フリップフロップ５０８〜５３７には、図２に示すクロック逓倍部５０６からのクロック信号が入力されている。上記フリップフロップ群５０７,フリップフロップ５０８〜５３７,セレクタ５３８〜５６６が出力部を構成している。

次に、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣの状態が異なる場合の動作を説明する。一例として、垂直同期信号ＶＳＹＮＣ＝０，水平同期信号ＨＳＹＮＣ＝１の場合を挙げる。このとき図３より、ＲＧＢの画像データに依存せず、符号化データとして、「１０００１」の５ビットのみが定義されている。符号化部５０５は、この５ビットを５回コピーして、「１０００１,１０００１,１０００１,１０００１,１０００１,１０００１」という３０ビットを生成する。また、他の例として、垂直同期信号ＶＳＹＮＣ＝１，水平同期信号ＨＳＹＮＣ＝０の場合には、符号化データとして「１１０００」の５ビットのみが定義されている。符号化部５０５は、この５ビットを５回コピーして、「１１０００,１１０００,１１０００,１１０００,１１０００,１１０００」という３０ビットを生成する。以下のフリップフロップ群５０７,フリップフロップ５０８〜５３７,セレクタ５３８〜５６６による動作は、前述と全く同一であるため省略する。

次に、図４に、シリアルパラレル変換部１０３の詳細なブロック図を示す。図４のクロック分周部７３１、復号化部７３３、同期信号生成部７３４は図１のクロック分周部１０９、復号化部１１０、同期信号生成部１１１に対応している。

図４において、３０個のフリップフロップ７０１〜７３０は、前述のパラレルシリアル変換部１０２から入力されるクロック信号に同期して、パラレルシリアル変換部１０２からのシリアルデータを順次取り込む。クロック分周部７３１は、パラレルシリアル変換部１０２から入力されるクロック信号を３０分周する。フリップフロップ群７３２は、上記フリップフロップ７０１〜７３０により取り込まれたシリアルデータを、上記クロック分周部７３１により３０分周されたクロック信号で取り込み、シリアルデータをパラレルデータに変換する。

図５は、復号化部７３３に入力された３０ビットのデータを、５ビット毎に区切り、復号化を行う変換テーブルである。一例として、復号化部７３３に入力された３０ビットのデータが、「１１１１０,０１００１,１０１００,１０１０１,０１０１０,０１０１１」であった場合、復号化部７３３は、図５の変換テーブルに従い、ＲＧＢ２４ビットの復号化データとして、「０００００００１,００１０００１１,０１０００１０１」を生成する。同時に、復号化部７３３は、同期信号生成部７３４に対して、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを生成するに足る必要十分な信号を送る。

また、復号化部７３３は、図５に示す変換テーブルに対応しない信号が入力された場合は、復号化エラー信号を生成して出力することを同時に行う。よって、パラレルシリアル変換部１０２とシリアルパラレル変換部１０３を結ぶ伝送路上のデータが、外来ノイズなどの要因により変化してしまっても、高い確度で転送エラーを検出することが可能となる。

さらに、復号化部７３３は、復号化されたＲＧＢデータを加算部７３７に出力する。あるいは、復号化部７３３は、符号化されたデータ入力が「００１１１」である場合は、残りの２５ビットのデータを復号化し、２０ビットのデータを加算部７３７に出力する。

また、同期信号生成部７３４は、復号化部７３３から出力された信号をもとに垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを生成する。そして、フリップフロップ群７３５は、復号化部７３３の出力であるＲＧＢ２４ビットの復号化データを、クロック分周部７３１により３０分周されたクロックで取り込み、画像表示部１０４に対して出力する。また、フリップフロップ群７３６は、同期信号生成部７３４の出力である垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを、クロック分周部７３１により３０分周されたクロックで取り込み、画像表示部１０４に対して出力する。

また、第２の加算部７３７は、復号化部７３３から入力される、ＲＧＢデータ２４ビットの復号化データを、８ビット毎、すなわちＲ,Ｇ,Ｂ各色に分割し、それら８ビット毎のデータを加算して行く。また、復号化部７３３は、図５に示す入力データ「００１１１」を受信した場合は、３０ビット中の残りの２５ビットを、５ビット単位に４ビットに復号化して、２０ビットに復号化して、第２の加算部７３７に送る。

そして、第２の加算部７３７は、自身で加算していた加算結果の下位側２０ビットのデータと、上記復号化部７３３より送られてきた２０ビットの復号化データとを比較し、両者に違いが生じていた場合はエラー信号を出力する。したがって、パラレルシリアル変換部１０２とシリアルパラレル変換部１０３を結ぶクロックが、外来ノイズなどの要因により変化してしまった場合は、データの復号化の失敗とチェックサムエラーの発生により、確実に転送エラーを検出できる。

このようにして、シリアルパラレル変換部１０３は、画像表示部１０４に対して図３の変換テーブルに示される信号、すなわち画像取り込み部１０１が出力する信号と全く等価である信号を出力することになる。よって、画像表示部１０４は、図１３に示す信号を取り込んで画像を表示する。

尚、この実施形態では、画像データとして、ＲＧＢ各々８ビットの信号を一例として挙げたが、ＲＧＢのビット数は上述のものに限らないし、画像データとしてはＣＭＹ、ＹＵＶ、ＢＡＹＥＲなど、他の画像のフォーマットを採用できる。また、画像表示部１０４を、プリンタヘッド部等の印刷部に置き換えることで、容易に複写機などの印刷機器などにこの発明を適用できる。

また、図示していないが、４Ｂ５Ｂの符号化されたデータは、「０または１が５ビット以上連続することがない」という特性を生かして、シリアルパラレル変換部１０３に、「０または１が５ビット以上連続して入力された場合はエラーとする」という機能を追加してよい。

(第２の実施の形態)
次に、前述の第１実施形態の変形例としての第２実施形態を説明する。この第２実施形態では、図４のシリアルパラレル変換部１０３の同期信号生成部７３４が、１フレームあたりのライン数と、１ラインあたりの画素数を任意に設定できる点だけが、前述の第１実施形態と異なる。

この第２実施形態の同期信号生成部７３４では、シリアルパラレル変換部１０３が受信すべき１フレーム当たりのライン数と１ライン当たりの画素数を予め設定値として有している。そして、この同期信号生成部７３４は、この設定値と、復号化部７３３からの信号によって生成した垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣによる１フレーム当たりのライン数と１ライン当たりの画素数と上記設定値とが一致していた場合、生成した垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを出力する。一方、生成した垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣによる１フレーム当たりのライン数と１ライン当たりの画素数と上記設定値とが異なっていた場合は、エラー信号を出力する。

このように、この第２実施形態によれば、シリアルパラレル変換部１０３が受信する１フレームあたりのライン数と、１ラインあたりの画素数を同期信号生成部７３４に予め設定しておく。これにより、パラレルシリアル変換部１０２とシリアルパラレル変換部１０３を結ぶクロックライン上に外来ノイズなどが乗り大量にクロックのエッジが多くなってしまった場合、あるいは少なくなってしまった場合で、かつ、図５に示す復号化テーブルにより全てのデータが復号化されてしまった場合で、かつ、チェックサムデータの一致が見られてしまった場合でも、エラーを検出することができる。

(第３の実施の形態)
次に、この発明の画像転送システムの第３実施形態を説明する。この第３実施形態は、上述の第１実施形態のパラレルシリアル変換部１０２に替えて、図６に示す構成のパラレルシリアル変換部１１０２を備えた点と、上述の第１実施形態のシリアルパラレル変換部１０３に替えて、図１０に示す構成のシリアルパラレル変換部１１０３を備えた点とが第１実施形態と異なる。

(パラレルシリアル変換部)
図６は、この第３実施形態が備えるパラレルシリアル変換部１１０２のブロック図である。図６に示すパラレルシリアル変換部１１０２は、クロック逓倍部９６７に直列に接続されたクロック制御部９０６を有する点が、図２に示すパラレルシリアル変換部１０２と異なる。一方、図６に示すパラレルシリアル変換部１１０２は、図２のパラレルシリアル変換部１０２のフリップフロップ５０１,５０２,フリップフロップ群５０３,５０７,フリップフロップ５０８〜５３７,セレクタ５３８〜５６６と同様のフリップフロップ９０１,９０２,フリップフロップ群９０３,９０７,フリップフロップ９０８〜９３７,セレクタ９３８〜９６６を有する。

また、図７は、上記パラレルシリアル変換部１１０２が有する符号化部９０５における変換テーブルである。また、図８,図９Ａ〜図９Ｄは、パラレルシリアル変換部１１０２に入力される垂直同期信号ＶＳＹＮＣ,水平同期信号ＨＳＹＮＣ、およびシリアルパラレル変換部１１０２から出力されるクロック,データに関するタイミングチャートである。

図６に示すパラレルシリアル変換部１１０２では、符号化部９０５は、フリップフロップ９０２が出力する垂直同期信号ＶＳＹＮＣとフリップフロップ９０１が出力する水平同期信号ＨＳＹＮＣが入力される。そして、この符号化部９０５は、フリップフロップ群９０３が出力するＲＧＢデータが入力され、図７に示す変換テーブルに従って、上記ＲＧＢデータの符号化を行う。

図７の変換テーブルのＶ/ＨＳＹＮＣ欄において、「ＶＳＹＮＣ＝１、ＨＳＹＮＣ＝１」とは、垂直同期信号ＶＳＹＮＣ＝１かつ水平同期信号ＨＳＹＮＣ＝１であるときを示している。また、上記Ｖ/ＨＳＹＮＣ欄において、「ＶＳＹＮＣの立ち上がり」とは、水平同期信号ＨＳＹＮＣの状態によらず垂直同期信号ＶＳＹＮＣが立ち上がった時を示している。また、上記Ｖ/ＨＳＹＮＣ欄において、「ＶＳＹＮＣ＝１時、ＨＳＹＮＣの立ち上がり」とは、垂直同期信号ＶＳＹＮＣが１の状態のときに、水平同期信号ＨＳＹＮＣが立ち上がった時を示している。

また、図７の変換テーブルのＶ/ＨＳＹＮＣ欄において、「ＶＳＹＮＣ＝１時、ＨＳＹＮＣの立ち下がり」とは、垂直同期信号ＶＳＹＮＣが１の状態のときに、水平同期信号ＨＳＹＮＣが立ち下がった時を示している。また、図７の変換テーブルのＶ/ＨＳＹＮＣ欄において、「ＶＳＹＮＣの立ち下がり」とは、水平同期信号ＨＳＹＮＣの状態によらず、垂直同期信号ＶＳＹＮＣが立ち下がった時を示している。図６の符号化部９０５は、これら図７に示す垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣの各組み合わせについて、検出しているか、検出していないかを表す検出信号をクロック制御部９０６に対して出力する。

クロック制御部９０６は、この検出信号をもとに、クロックの発振と停止を制御する。すなわち、図７における垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣの各組み合わせのうちの「ＶＳＹＮＣ＝１、ＨＳＹＮＣ＝１」が検出されていれば、クロック制御部９０６はクロックを発振させる。一方、垂直同期信号ＶＳＹＮＣおよび水平同期信号ＨＳＹＮＣの少なくとも何れか１つが０の状態では、クロック制御部９０６はクロックを停止させる。

符号化部９０５は、図８のタイミング(1)において、垂直同期信号ＶＳＹＮＣの立ち上がりを検出すると、図７における符号化データ「１１０００」を５回コピーして、「１１０００,１１０００,１１０００,１１０００,１１０００,１１０００」という３０ビットのデータを生成する。また、クロック制御部９０６は、３０クロックのみクロックを生成する。これにより、パラレルシリアル変換部１１０２から出力されるクロックとデータのタイミングチャートは、図９Ａに示すようになる。なお、図９Ａでは前半部分のみ記載している。

また、図８のタイミング(2)において、垂直同期信号ＶＳＹＮＣ＝１時、水平同期信号ＨＳＹＮＣの立ち上がりが発生した場合は、符号化部９０５は、図７における符号化データ「１０００１」を５回コピーして、「１０００１,１０００１,１０００１,１０００１,１０００１,１０００１」という３０ビットのデータを生成する。また、クロック制御部９０６は、３０クロックのみクロックを生成する。これにより、パラレルシリアル変換部１１０２から出力されるクロックとデータのタイミングチャートは、図９Ｂに示すようになる。なお、図９Ｂでは前半部分のみ記載している。

また、図８のタイミング(3)において、垂直同期信号ＶＳＹＮＣ＝１時、水平同期信号ＨＳＹＮＣの立ち下がりが発生した場合は、符号化部９０５は、図７における符号化データ「０１１０１」を５回コピーして、「０１１０１,０１１１,０１１０１,０１１０１,０１１０１,０１１０１」という３０ビットのデータを生成する。また、クロック制御部９０６は、３０クロックのみクロックを生成する。これにより、パラレルシリアル変換部１１０２から出力されるクロックとデータのタイミングチャートは、図９Ｃに示すようになる。なお、図９Ｃでは前半部分のみ記載している。

また、図８のタイミング(4)において、垂直同期信号ＶＳＹＮＣの立ち下がりが発生した場合は、符号化部９０５は、図７における符号化データ「００１１１」を５回コピーして、「００１１１,０１１１,００１１１,００１１１,００１１１,００１１１」という３０ビットのデータを生成する。また、クロック制御部９０６は、３０クロックのみクロックを生成する。これにより、パラレルシリアル変換部１１０２から出力されるクロックとデータのタイミングチャートは、図９Ｄに示すようになる。なお、図９Ｄでは前半部分のみ記載している。

ここで、特に注意すべきは、図８中、垂直同期信号ＶＳＹＮＣまたは水平同期信号ＨＳＹＮＣの少なくともいずれか一方が「０」の期間中、クロックが停止していると共に、データの変化が止まっていることである。

(シリアルパラレル変換部)
また、図１０は、この第３実施形態が備えるシリアルパラレル変換部１１０３の詳細ブロック図である。図１０に示すシリアルパラレル変換部１１０３は、復号化部１２３３に接続されたクロック生成部１２３８を備えた点が、図４に示すシリアルパラレル変換部１０３と異なる。一方、図１０のシリアルパラレル変換部１１０３は、図４に示すシリアルパラレル変換部１０３のフリップフロップ７０１〜７３０,フリップフロップ群７３２,７３５,７３６と同様のフリップフロップ１２０１〜１２３０,フリップフロップ群１２３２,１２３５,１２３６を有する。また、図１０のシリアルパラレル変換部１１０３は、図４に示すシリアルパラレル変換部１０３の同期信号生成部７３４と同様の同期信号生成部１２３４を有する。

また、図１１は、シリアルパラレル変換部１１０３に入力されるデータ/クロックと、シリアルパラレル変換部１１０３から出力される垂直同期信号ＶＳＹＮＣ,水平同期信号ＨＳＹＮＣおよびデータ/クロックに関するタイミングチャートである。

図１０に示すシリアルパラレル変換部１１０３は、パラレルシリアル変換部１１０２から図１１に示すデータ/クロック(入力)が入力される。データ/クロックとは、データとクロック信号である。

シリアルパラレル変換部１１０３が有する復号化部１２３３は、図７に示す変換テーブルの逆変換を行って、入力されたデータの復号化すると共に、同期信号生成部１２３４に対して、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを生成するに足る必要十分な信号を出力する。こうして、復号化部１２３３から入力された信号によって、同期信号生成部１２３４は垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを生成する。

さらに、復号化部１２３３は、図７のＶ/ＨＳＹＮＣの欄に示す「ＶＳＹＮＣ＝１,ＨＳＹＮＣ＝１」に対応する符号化データを検出した場合は、１クロックのクロックを生成するに足る必要十分な信号を、クロック生成部１２３８に対して出力する。また、復号化部１２３３は、図７のＶ/ＨＳＹＮＣの欄に示す「ＶＳＹＮＣの立ち上がり」または「ＶＳＹＮＣ＝１時、ＨＳＹＮＣの立ち下がり」に対応する符号化データを検出した場合は、１クロック以上のクロックを生成するに足る必要十分な信号を、クロック生成部１２３８に対して出力する。また、復号化部１２３３は、図７のＶ/ＨＳＹＮＣの欄に示す「ＶＳＹＮＣ＝１時、ＨＳＹＮＣの立ち上がり」または「ＶＳＹＮＣの立ち下がり」に対応する符号化データを検出した場合は、０クロックのクロックを生成するに足る必要十分な信号をクロック生成部１２３８に対して出力する。

こうして、復号化部１２３３から入力された信号によって、クロック生成部１２３８はクロックを生成する。ただし、クロック生成部１２３８は、フリップフロップ群１２３５、１２３６に対しては絶えずクロックを出力している。

以下により具体的に説明を追加する。

図８におけるデータ/クロック(出力)はパラレルシリアル変換部１１０２の出力を表しており、図１１におけるデータ/クロック(入力)はシリアルパラレル変換部１１０３の入力を表している。よって、図８におけるデータ/クロック(出力)と図１１におけるデータ/クロック(入力)とは同一の信号を表している。

図１１のタイミング(1)の信号、すなわち図７の「ＶＳＹＮＣの立ち上がり」に対応する符号化データが復号化部１２３３により検出されると、同期信号生成部１２３４は、垂直同期信号ＶＳＹＮＣとして「１」を生成すると共に水平同期信号ＨＳＹＮＣとして「０」を生成する。また、クロック生成部１２３８はシリアルパラレル変換部１１０３の出力として１クロック以上のクロックを生成する。

また、図１１のタイミング(2)の信号、すなわち図７の「ＶＳＹＮＣ＝１時、ＨＳＹＮＣの立ち上がり」に対応する符号化データが復号化部１２３３により検出されると、同期信号生成部１２３４は垂直同期信号ＶＳＹＮＣとして「１」を生成すると共に水平同期信号ＨＳＹＮＣとして「１」を生成する。また、クロック生成部１２３８は、フリップフロップ群１２３５およびフリップフロップ１２３６に対しては、垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣを取り込むためのクロックは出力するものの、シリアルパラレル変換部１０３の出力としてのクロック生成は行わない。

また、図１１のタイミング(2)とタイミング(3)の間の期間は、垂直同期信号ＶＳＹＮＣ＝１,水平同期信号ＨＳＹＮＣ＝１の時の画像データに相当する。そして、復号化部１２３３によって復号化された画像データと、同期信号生成部１２３４により生成された垂直同期信号ＶＳＹＮＣ＝１、および、水平同期信号ＨＳＹＮＣ＝１が、クロック生成部１２３８により生成されたクロック信号と共に出力される。

また、図１１のタイミング(3)の信号、すなわち図７の「ＶＳＹＮＣ＝１時、ＨＳＹＮＣの立ち下がり」に対応する符号化データが復号化部１２３３により検出されると、同期信号生成部１２３４は垂直同期信号ＶＳＹＮＣとして「１」を生成し、水平同期信号ＨＳＹＮＣとして「０」を生成する。また、クロック生成部１２３８は、シリアルパラレル変換部１１０３の出力として１クロック以上のクロック信号を生成する。

また、図１１のタイミング(4)の信号、すなわち図７の「ＶＳＹＮＣの立ち下がり」に対応する符号化データが復号化部１２３３により検出されると、同期信号生成部１２３４は、垂直同期信号ＶＳＹＮＣとして「０」を生成し、水平同期信号ＨＳＹＮＣとして「０」を生成し、クロック生成部１２３８はシリアルパラレル変換部１１０３の出力として１クロック以上のクロックを生成する。

このようにして、シリアルパラレル変換部１１０３では、出力として、図１１における垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、データ/クロック(出力)(つまり画像データとクロック信号)が生成される。ここで、注目すべきは、垂直同期信号ＶＳＹＮＣまたは水平同期信号ＨＳＹＮＣの少なくとも何れか一方が０であるときに、データ/クロック(出力)が停止している期間が存在していることである。

したがって、この第３実施形態によれば、パラレルシリアル変換部１１０２が出力するクロック信号およびデータと、シリアルパラレル変換部１１０３が出力するクロック信号を必要最小限にすることで、省消費電力化を図りつつ、画像表示を行うことが可能となる。

なお、画像表示部１０４は、ＲＧＢの画像データ受信時はもちろん、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣの状態に関して少なくとも１クロック以上の入力を得ることができるので、画像の同期を取ることが可能となる。

また、この第３実施形態が備える図６のパラレルシリアル変換部１１０２が有する加算部９０４は、第１実施形態が備える図２のパラレルシリアル変換部１０２が有する加算部５０４と全く同一の動作をする。

この第３実施形態が備えるパラレルシリアル変換部１１０２が有する符号化部９０５は、垂直同期信号ＶＳＹＮＣの立ち下がりを検出すると、図８のタイミング(4)すなわち垂直同期信号ＶＳＹＮＣの立ち下がりに対応した符号化データを作成した後、加算部９０４により生成された加算データを符号化する。パラレルシリアル変換部１１０２は、図８のタイミング(4)に続いて、加算結果を符号化部９０５に出力する。

一方、図１０のシリアルパラレル変換部１１０３における加算部１２３７は、図４に示す第１実施形態のシリアルパラレル変換部１０３が有する加算部７３７と同じの働きをする。すなわち、シリアルパラレル変換部１１０３の加算部１２３７は、第１実施形態と同様に、図１１のタイミング(5)で受信した加算結果と、加算部１２３７自身が加算により求めた結果の比較を行い、違いが生じた場合はエラー出力を行う。

さらに、シリアルパラレル変換部１１０３の同期信号生成部１２３４は、図７の変換テーブルにおけるＶ/ＨＳＹＮＣ欄に示す同期信号検出順序を常に監視しており、例えば「ＶＳＹＮＣの立ち上がり」を検出した後に、「ＶＳＹＮＣ＝１時、ＨＳＹＮＣの立ち下がり」を検出した場合のように、図８におけるタイミングと異なる順序を検出した場合は、エラー出力を行う。したがって、この実施形態によれば、消費電力の低減を図りつつ、極めて高い確度でエラーを検出することが可能となる。

なお、上記実施形態で説明した一例においては、１フレーム単位に加算結果の比較を行う場合について説明を行ったが、１ライン単位に加算結果の比較を行うことなど、特定の規則に則った比較を行うことができることは勿論である。

この発明の画像転送システムの第１実施形態を示すブロック図である。 上記第１実施形態が備えるパラレルシリアル変換部１０２のブロック図である。 符号化部５０５における符号化例を説明する変換テーブル(４Ｂ５Ｂ符号化テーブル)を示す図である。 上記第１実施形態が備えるシリアルパラレル変換部１０３のブロック図である。 復号化部７３３による復号化例を説明する変換テーブル(４Ｂ５Ｂ復号化テーブル)を示す図である。 この発明の画像転送システムの第３実施形態が備えるパラレルシリアル変換部１１０２を示すブロック図である。 上記パラレルシリアル変換部１１０２が有する符号化部９０５における変換テーブルを示す図である。 上記パラレルシリアル変換部１１０２の動作を説明するタイミングチャートである。 図８のタイミング(1)に対応するデータ/クロック信号波形を示す波形図である。 図８のタイミング(2)に対応するデータ/クロック信号波形を示す波形図である。 図８のタイミング(3)に対応するデータ/クロック信号波形を示す波形図である。 図８のタイミング(4)に対応するデータ/クロック信号波形を示す波形図である。 上記第３実施形態が備えるシリアルパラレル変換部１１０３を示すブロック図である。 上記シリアルパラレル変換部１１０３の動作を説明するタイミングチャートである。 従来の画像転送システムのブロック図である。 従来の画像転送システムの画像取り込み部が出力する信号波形を示すタイミングチャートである。 従来の画像転送システムにおけるシリアルデータタイミングチャートである。

符号の説明

１０１ 画像取り込み部
１０２、１１０２ パラレルシリアル変換部
１０３、１１０３ シリアルパラレル変換部
１０４ 画像表示部
１０５、５０６、９６７ クロック逓倍部
１０６、５０５、９０５ 符号化部
１０７、５０４、７３７、９０４、１２３７ 加算部
１０８、９０６ クロック制御部
１０９、７３１、１２３１ クロック分周部
１１０、７３３、１２３３ 復号化部
１１１、７３４、１２３４ 同期信号生成部
１１２、１２３８ クロック生成部

Claims (2)

1. 画像取り込み部からのパラレル画像データとデータ同期信号をクロック信号に同期して取り込むと共に上記パラレル画像データをシリアルデータに変換して出力するパラレルシリアル変換部と、
   上記パラレルシリアル変換部からのシリアルデータを取り込んでパラレルデータに変換して出力するシリアルパラレル変換部とを備え、
   上記パラレルシリアル変換部は、
   上記パラレル画像データを加算して第１の加算データを出力する第１の加算部と、
   上記パラレル画像データおよび上記第１の加算部からの上記第１の加算データを所定の変換テーブルにしたがって符号化して符号化データを出力する符号化部と、
   上記クロック信号を逓倍して出力するクロック逓倍部と、
   上記クロック逓倍部から逓倍されたクロック信号が入力されると共に上記符号化部が出力する符号化データをシリアルデータとして出力する出力部とを有し、
   上記シリアルパラレル変換部は、
   上記パラレルシリアル変換部から入力された上記シリアルデータが上記所定の変換テーブルに対応した符号化データであるか否かを判断し、上記シリアルデータが上記所定の変換テーブルに対応した符号化データであると判断した場合には、上記シリアルデータを復号化して復号化データを出力する一方、上記シリアルデータが上記所定の変換テーブルに対応した符号化データではないと判断した場合には、復号化エラー信号を出力する復号化部と、
   上記復号化部から入力される上記パラレル画像データに対応する復号化データを加算して第２の加算データを作成すると共に、この第２の加算データと上記復号化部から入力される上記第１の加算データに対応する復号化データとを比較して、上記第２の加算データと上記第１の加算データに対応する復号化データとが異なっている場合にサムチェックエラー信号を出力する第２の加算部とを備え、
   上記符号化部は、入力された上記データ同期信号をなす垂直同期信号と水平同期信号の両方が立ち上がっているか否かを検出して検出信号を出力し、
   上記パラレルシリアル変換部は、上記符号化部から上記検出信号が入力されると共に上記検出信号が上記データ同期信号をなす垂直同期信号と水平同期信号の両方が立ち上がっていることを表している場合は上記出力部にクロック信号を入力する一方、上記検出信号が上記データ同期信号をなす垂直同期信号と水平同期信号のうちの少なくとも一方が立ち下がっていることを表している場合は上記出力部へのクロック信号を停止させるクロック制御部を有することを特徴とする画像転送システム。
2. 請求項１に記載の画像転送システムにおいて、
   上記シリアルパラレル変換部は、
   上記復号化部から上記復号化データが入力されると共にこの復号化データによる画像データのサイズが所定の設定値と一致しているか否かを判断し、上記画像データのサイズが上記設定値と一致していると判断したときに、上記復号化部から入力される信号に基づいてデータ同期信号を生成して出力する一方、上記画像データのサイズが上記設定値と一致していないと判断したときに、同期信号エラー信号を出力する同期信号生成部を有し、
   さらに、上記同期信号生成部は、
   上記復号化部から入力される信号によって作成したデータ同期信号の垂直同期信号と水平同期信号が、上記パラレルシリアル変換部の符号化部に入力される垂直同期信号と水平同期信号の順序と同じ順序で作成されているか否かを判断し、上記同じ順序で作成されていないと判断したときに、同期信号エラー信号を出力することを特徴とする画像転送システム。

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