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JP4869471B2 - Method for manufacturing semiconductor device - Google Patents

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JP4869471B2
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徹 高山
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Description

【0001】
【発明の属する技術分野】
本願発明は、電極間に発光性材料を挟んだ素子(以下、発光素子という)を有する装置(以下、発光装置という)の作製方法に関する。特に、EL(Electro Luminescence)が得られる発光性材料(以下、EL材料という)を用いた発光装置、即ちEL表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【0002】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【0003】
【従来の技術】
近年、発光性材料のEL現象を利用した発光素子(以下、EL素子という)を用いた発光装置(以下、EL表示装置という)の開発が進んでいる。EL表示装置は、陽極と陰極との間にEL材料を挟んだ構造のEL素子を有した構造からなる。この陽極と陰極との間に電圧を加えてEL材料中に電流を流すことによりキャリアを再結合させて発光させる。即ち、EL表示装置は発光素子自体に発光能力があるため、液晶表示装置に用いるようなバックライトが不要である。さらに視野角が広く、軽量であり、且つ、低消費電力という利点をもつ。
【0004】
このようなEL表示装置を利用したアプリケーションは様々なものが期待されているが、特にEL表示装置の厚みが薄いこと、従って軽量化が可能であることにより携帯機器への利用が注目されている。そのため、フレキシブルなプラスチックフィルムの上に発光素子を形成することが試みられている。
【0005】
しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のTFTを形成できないのが現状である。そのため、プラスチックフィルムを用いた高性能な発光装置は実現されていない。
【0006】
また、特開平8−288522号公報では、ガラス基板上に薄膜トランジスタを形成し、封止層を介して樹脂基板を接着した後、ガラス基板を剥離する技術が記載されている。この技術を用いた場合、TFTの活性層が下地絶縁膜で保護されるのみとなっており、TFTが劣化しやすいという問題が生じていた。
【0007】
また、特開平11−243209号公報では、分離層を設け、レーザー光によって分離層において剥離を生じせしめた後、接着層を介して一次転写体に接合し、さらに接着層を介して二次転写体を接合した後、一次転写体を除去する技術が記載されている。この技術を用いた場合においても、TFTの活性層が下地絶縁膜のみで保護される状態が作製工程中に存在するため、傷つきやすくなっており、TFTが劣化しやすいという問題が生じていた。
【0008】
【発明が解決しようとする課題】
本願発明はプラスチック支持体(可撓性のプラスチックフィルムもしくはプラスチック基板を含む。)を用いて高性能な電気光学装置を作製するための技術を提供することを課題とする。
【0009】
【課題を解決するための手段】
本願発明は、プラスチックに比べて耐熱性のある第1固定基板の上にプラスチック支持体からなる素子形成基板を第1接着層で接着した後、該素子形成基板上に必要な素子を形成した後に第1固定基板を分離することを特徴とする。
【0010】
また、第1固定基板の上に素子形成基板を第1接着層で貼り合わせた後、該素子形成基板上に必要な素子を形成し、該素子上に第2固定基板を第2接着層で貼り合わせた後に第1固定基板を分離してもよい。第2固定基板及び第2接着層を設けることによって、必要な素子を保護するとともに外部からの水分や酸素等のEL層の酸化による劣化を促す物質が侵入することを防ぐことができる。
【0011】
なお、前記必要な素子とは、アクティブマトリクス型の電気光学装置ならば画素のスイッチング素子として用いる半導体素子(典型的にはTFT)もしくはMIM素子並びに発光素子を指す。また、パッシブ型の電気光学装置ならば発光素子を指す。
【0012】
また、第1固定基板と素子形成基板との貼り合わせ方法は、特に限定されないが、図1に示したように、第1固定基板に第1接着層を形成した後で素子形成基板を貼り合わせる方法、あるいは素子形成基板に第1接着層を形成した後で第1固定基板を貼り合わせる方法を用いればよい。
【0013】
また、プラスチック支持体からなる素子形成基板及び第2固定基板としては厚さ10μm以上の樹脂基板、例えばPES(ポリエチレンサルファイル)、PC(ポリカーボネート)、PET(ポリエチレンテレフタレート)もしくはPEN(ポリエチレンナフタレート)を用いることができる。なお、第1の固定基板上に接着層を形成した後、その上に有機樹脂層(ポリイミド層、ポリアミド層、ポリイミドアミド層BCB(ベンゾシクロブテン)層等)を成膜したものを素子形成基板と呼んでもよい。
【0014】
また、素子形成基板としては、金属基板、例えばステンレス基板を用いることもできる。その場合は金属基板上に下地絶縁膜を形成して必要な素子を形成すればよい。薄い金属基板(厚さ10〜200μm)を用いることによって軽量化、薄型化が図れるとともに可撓性を有する発光装置を得ることできる。
【0015】
また、第1固定基板を分離するのは、素子形成基板上に必要な素子を形成した後に行うが、その代表的な手段としてレーザー光の照射により第1接着層の全部または一部を気化させる方法を用いる。また、レーザー光の照射に代えて、例えば、特開平8−288522号公報に記載されたエッチングで第1固定基板を分離する方法や、第1接着層に対して流体(圧力が加えられた液体もしくは気体)を噴射することにより第1固定基板を分離する方法(代表的にはウォータージェット法)を用いてもよいし、これらを組み合わせて用いてもよい。
【0016】
レーザー光としては、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いることができる。図3(D)に示すようにレーザー光を裏面側から第1固定基板を通過させて第1接着層を照射して第1接着層のみを気化させて第1固定基板を分離もしくは剥離する。従って、第1固定基板としては少なくとも照射するレーザー光が通過する基板、代表的には透光性を有する基板、例えばガラス基板、石英基板等を用い、さらに素子形成基板よりも厚さの厚いものが好ましい。
【0017】
本発明においては、レーザー光が第1固定基板を通過させるため、レーザー光の種類と第1固定基板を適宜選択する必要がある。例えば、第1固定基板として石英基板を用いるのであれば、YAGレーザー(基本波(1064nm)、第2高調波(532nm)、第3高調波(355nm)、第4高調波(266nm)あるいはエキシマレーザー(波長308nm)を用い、線状ビームを形成し、石英基板を通過させればよい。なお、エキシマレーザーはガラス基板を通過しない。従って、第1固定基板としてガラス基板を用いるのであればYAGレーザーの基本波、第2高調波、または第3高調波を用い、好ましくは第2高調波(波長532nm)を用いて線状ビームを形成し、ガラス基板を通過させればよい。
【0018】
また、第1接着層としては有機物を用い、好ましくは照射するレーザー光で全部または一部が気化するものを用いる。また、効率よく第1接着層のみにレーザー光を吸収させるために、第1接着層がレーザー光を吸収する特性を有するもの、例えば、YAGレーザーの第2高調波を用いる場合、有色、あるいは黒色(例えば、黒色着色剤を含む樹脂材料)のものを用いることが望ましい。ただし、第1接着層は素子形成工程における熱処理によって気化しないものを用いる。また、第1接着層は単層であっても積層であってもよく、図2に示したように第1接着層と素子形成基板の間にアモルファスシリコン膜またはDLC膜を設ける構成としてもよい。
【0019】
このような構成とすることによって、素子形成基板の厚さが非常に薄い、具体的には50μm〜300μm、好ましくは150μm〜200μmの厚さの基板を用いても、信頼性の高い発光装置を得ることができる。また、従来ある公知の製造装置を用いて、このように厚さの薄い基板上に素子形成を行うことは困難であったが、本発明は第1固定基板に貼り合わせて素子形成を行うため、装置の改造を行うことなく厚さの厚い基板を用いた製造装置を使用することができる。また、素子形成工程中において、素子形成基板を素子形成基板上に形成される絶縁膜と、第1固定基板とで挟まれた状態とすることで素子形成基板の耐熱性を向上させることができる。
【0020】
本明細書で開示する発明の構成は、
第1固定基板と素子形成基板とを該素子形成基板に設けられた第1接着層で貼り合わせ、該素子形成基板を貼り合わせた後に絶縁膜を形成し、該絶縁膜の上に発光素子を形成し、該発光素子の上に第2接着層で第2固定基板を貼り合わせた後、レーザー光の照射により前記第1接着層を除去して前記第1固定基板を分離することを特徴とする半導体装置の作製方法である。
【0021】
また、他の発明の構成は、
第1固定基板と素子形成基板とを前記固定基板に設けられた第1接着層で貼り合わせ、該素子形成基板を貼り合わせた後に絶縁膜を形成し、該絶縁膜の上に発光素子を形成し、該発光素子の上に第2接着層で第2固定基板を貼り合わせた後、レーザー光の照射により前記第1接着層を除去して前記第1固定基板を分離することを特徴とする半導体装置の作製方法である。
【0022】
上記各構成において、前記素子形成基板及び前記第2固定基板は有機樹脂からなる支持体(可撓性のプラスチックフィルムもしくはプラスチック基板を含む)であることを特徴としている。また、前記素子形成基板及び前記第2固定基板としては、第1固定基板と比べて厚さの薄いものを用いる。
【0023】
また、上記各構成において、前記素子形成基板と第1接着層の間には、非晶質シリコン薄膜を形成してもよい。また、前記素子形成基板と第1接着層の間には、ダイヤモンド状炭素薄膜を形成してもよい。
【0024】
また、上記各構成において、前記第1接着層は、顔料や染料を用いて有色または黒色としてレーザー光を吸収するようにしてもよい。
【0025】
また、上記各構成において、前記レーザー光の照射は、線状ビームを形成して走査させて照射することを特徴としており、前記レーザー光は、パルス発振型または連続発光型のエキシマレーザーや、YAGレーザーや、YVO4レーザーを用いることができる。
【0026】
また、上記各構成において、前記レーザー光の照射は、前記第1固定基板の裏面側から前記第1固定基板を通過させて、前記第1固定基板の表面側に設けられた前記第1接着層に前記レーザー光を照射することを特徴としている。従って、前記第1固定基板は、使用するレーザー光を透過することが好ましい。
【0027】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【0028】
まず、第1固定基板101と素子形成基板103とを貼り合わせるが、図1に示したように2通りの貼り合わせ方法がある。
【0029】
一つ目の方法は、第1固定基板101上に第1接着層102を設けた後、第1固定基板101と素子形成基板103とを貼り合わせる方法である。(図1(A1))なお、貼り合わせ後の状態を図1(B1)に示した。
【0030】
また、二つ目の方法は、素子形成基板103に第1接着層102を設けた後、第1固定基板101と素子形成基板103とを貼り合わせる方法である。(図1(A2))なお、貼り合わせ後の状態を図1(B2)に示した。
【0031】
また、ここでは図示しないが、第1固定基板上に第1接着層を形成した後、その上に有機樹脂層(ポリイミド層、ポリアミド層、ポリイミドアミド層等)を成膜したものを素子形成基板と同等なものとしてもよい。
【0032】
また、図2(A)に示したように、第1接着層202Bと素子形成基板203の間にa―Si(アモルファスシリコン)層202Aを設ける構成としてもよい。後の工程で、このa―Si層にレーザー光を照射することにより第1固定基板201を剥離させてもよい。第1固定基板201が分離または剥離しやすいようにするため水素を多く含むa―Si層を用いることが好ましい。レーザー光を照射することによりa―Si層に含まれる水素を気化させて第1固定基板を分離または剥離する。
【0033】
また、図2(B)に示したように、第1接着層205Bと素子形成基板206の間に、素子形成基板206を保護するためのDLC膜(具体的にはダイヤモンドライクカーボン膜)を設けてもよい。なお、第1固定基板204は、図1中に示した第1固定基板101と同一である。
【0034】
この場合、素子形成基板の片面もしくは両面に保護膜としてDLC膜を膜厚2〜50nmでコーティングしたものを用いてもよい。なお、DLC膜の成膜はスパッタ法もしくはECRプラズマCVD法を用いればよい。DLC膜の特徴としては、1550cm-1くらいに非対称のピークを有し、1300cm-1くらいに肩をもつラマンスペクトル分布を有する。また、微小硬度計で測定した時に15〜25GPaの硬度を示すという特徴をもつ。このような炭素膜は、酸素および水の侵入を防ぐとともに樹脂基板の表面を保護する役割を持つ。こうして、外部からの水分や酸素等のEL層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いEL発光装置が得られる。
【0035】
また、図2(C)に示したように、第1接着層208Cと素子形成基板209の間に、素子形成基板を保護するための第1DLC膜208Aと、第1固定基板207が分離または剥離しやすいようにするための第2DLC膜208Bを設けてもよい。このような第1DLC膜208Aとしては水素を含まない成膜条件で成膜したものを用い、第2DLC膜208Bとしては水素を含む成膜条件で成膜したものを用いればよい。また、第2DLC膜208Bにレーザー光を照射することにより膜中に含まれる水素を気化させて第1固定基板207を分離または剥離させてもよい。
【0036】
上記各方法によって得られる貼り合わせ後の状態を図3(A)に示した。ここでは、図1(B1)及び図1(B2)と同一のものを例示する。なお、符号は図1(B1)及び図1(B2)と同じ符号を用いた。
【0037】
次いで、素子形成基板103上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な素子を形成する。ここでは、駆動回路104とEL素子を有する画素部105を形成した例を示す。(図3(B))
【0038】
次いで、第2固定基板106を第2接着層107で貼り合わせる。(図3(C))なお、ここではEL素子を外部からの水分や酸素等の侵入から保護するために第2固定基板106を用いたが、特に必要がなければ用いなくともよい。第2固定基板106としては、樹脂基板を用いればよく、片面もしくは両面に保護膜としてDLC膜を設けたものを用いてもよい。
【0039】
次いで、裏面側からレーザー光を照射して第1接着層102の全部または一部を気化させて第1固定基板101を分離する。(図3(D))従って、第1接着層102はレーザー光によって層内または界面において剥離現象が生じる物質を用いる。また、レーザー光は第1固定基板101を通過して第1接着層で吸収するものを適宜選択する。例えば、第1固定基板として石英基板を用いるのであれば、YAGレーザー(基本波(1064nm)、第2高調波(532nm)、第3高調波(355nm)、第4高調波(266nm)あるいはエキシマレーザー(波長308nm)を用い、線状ビームを形成し、石英基板を通過させればよい。なお、エキシマレーザーはガラス基板を通過しない。従って、第1固定基板としてガラス基板を用いるのであればYAGレーザーの基本波、第2高調波、第3高調波を用いることができ、好ましくは第2高調波(波長532nm)を用いて線状ビームを形成し、ガラス基板を通過させればよい。
【0040】
そして、最終的には、樹脂基板である素子形成基板と樹脂基板である第2固定基板とで挟まれた発光装置が完成する。
【0041】
また、図23に示したように、樹脂基板である素子形成基板103と樹脂基板である第2固定基板106とで素子形成層(EL素子含む)を挟んだ発光装置は、多少の応力が発生しても破損しない柔軟性(フレキシビリティ)を有している。図23(A)は曲率を与えていないときの状態を示し、図23(B)は曲率を与えたときの状態を示す。図23(B)において、素子形成基板には圧縮応力が働き、第2固定基板には引張応力が働くが、素子形成層においては、応力がほとんど働かず、中央部における伸び縮みを±1μm以下とすることができる。なお、曲率半径が10cmまでの曲率を与えても問題ない。
【0042】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【0043】
【実施例】
[実施例1]
本実施例は、樹脂基板である素子形成基板と樹脂基板である第2固定基板とで挟まれた発光装置の作製方法の一例を図3を用いて示す。なお、ここでは、全ての工程を350℃以下、好ましくは200℃以下で行うこととする。ただし、本発明が本実施例に限定されないことはいうまでもない。
【0044】
まず、第1固定基板101としてガラス基板を用いる。そして、実施の形態に示したいずれかの方法を用いて、第1固定基板101と樹脂基板である素子形成基板103とを第1接着層102で貼り合わせた。(図3(A))
【0045】
次いで、素子形成基板103上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な素子を形成する。ここでは、駆動回路104とEL素子を有する画素部105を形成した例を示す。(図3(B))
【0046】
下地絶縁膜としては、低温で成膜が可能なスパッタ法を用いて、膜組成において酸素元素より窒素元素を多く含む酸化窒化シリコン膜と、膜組成において窒素元素より酸素元素を多く含む酸化窒化シリコン膜を積層形成した。
【0047】
次いで、下地絶縁膜上に半導体層を形成する。半導体層の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiXGe1-X(0<X<1))合金などで形成すると良い。本実施例では、低温で成膜が可能なスパッタ法を用いて非晶質シリコン膜を形成し、レーザー結晶化法により結晶質シリコン膜を形成した。レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いることができる。
【0048】
次いで、半導体層を覆うゲート絶縁膜を形成する。本実施例では、低温で成膜が可能なスパッタ法を用いて酸化シリコン膜を形成した。
【0049】
次いで、ゲート絶縁膜上に導電層を形成する。導電層は、導電膜を公知の手段(熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、またはスパッタ法等)により成膜した後、マスクを用いて所望の形状にパターニングして形成する。
【0050】
次いで、イオン注入法またはイオンドーピング法を用い、半導体層にn型を付与する不純物元素またはp型を付与する不純物元素を適宜、添加してLDD領域やソース領域やドレイン領域を形成する不純物領域を形成する。
【0051】
その後、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。また、添加された不純物元素は活性化処理を行う。ここでは、レーザー光の照射を行った。レーザー光の照射に代えて、350℃以下の加熱処理で活性化を行ってもよい。
【0052】
次いで、公知の技術を用いてソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース電極またはドレイン電極を形成しTFTを得る。
【0053】
次いで、公知の技術を用いて水素化処理を行い、全体を水素化してnチャネル型TFTまたはpチャネル型TFTが完成する。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【0054】
次いで、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。次いで、公知の技術を用いて画素部のドレイン電極に達するコンタクトホールを形成した後、画素電極を形成する。次いで、画素電極の両端にバンクを形成し、画素電極上にEL層およびEL素子の陽極(あるいは陰極)を形成する。
【0055】
次いで、画素部及び駆動回路に含まれる素子は全て絶縁膜で覆う。
【0056】
次いで、素子形成基板に形成された素子を全て覆う絶縁膜と第2固定基板106とを第2接着層107で貼り合わせる。(図3(C))なお、ここではEL素子を外部からの水分や酸素等の侵入から保護するために第2固定基板106を用いたが、特に必要がなければ用いなくともよい。第2固定基板106としては、樹脂基板を用いればよく、片面もしくは両面に保護膜としてDLC膜を設けたものを用いてもよい。
【0057】
次いで、裏面側からレーザー光を照射して第1接着層102の全部または一部を気化させて第1固定基板101を分離する。(図3(D))本実施例では、第1固定基板としてガラス基板を用いるため、YAGレーザーの基本波、第2高調波、第3高調波を用いる。ここでは第2高調波(波長532nm)を用いて線状ビームを形成し、第1固定基板101であるガラス基板を通過させて第1接着層を照射した。
【0058】
そして、最終的には、樹脂基板である素子形成基板と樹脂基板である第2固定基板とで挟まれた発光装置が完成した。スパッタ法を用いて各膜(絶縁膜、半導体膜、導電膜等)を形成し、全てのプロセスを350℃以下、好ましくは200℃以下で行うことができる。
【0059】
[実施例2]
本実施例は、pチャネル型TFTを作製する例であり、図4を用いて説明する。
【0060】
まず、第1固定基板401と第1接着層402(分離層)で貼りつけた素子形成基板403上に下地絶縁膜404を形成する。下地絶縁膜404としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜(SiOx Ny )、またはこれらの積層膜等を100〜500nmの膜厚範囲で用いることができ、形成手段としては熱CVD法、プラズマCVD法、蒸着法、スパッタ法、減圧熱CVD法等の形成方法を用いることができる。
【0061】
本実施例では、低温で成膜が可能なスパッタ法を用いて、膜組成において酸素元素より窒素元素を多く含む酸化窒化シリコン膜と、膜組成において窒素元素より酸素元素を多く含む酸化窒化シリコン膜を積層形成した。
【0062】
なお、第1固定基板401と第1接着層402(分離層)で貼りつけた素子形成基板403は上記実施形態で示した方法により作製されるいずれのものも適用可能である。
【0063】
次いで、下地絶縁膜上に半導体層405を形成する。半導体層405は、非晶質構造を有する半導体膜を公知の手段(熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、またはスパッタ法等)により成膜した後、公知の結晶化処理(レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層405の厚さは20〜100nm(好ましくは30〜60nm)の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiXGe1-X(0<X<1))合金などで形成すると良い。本実施例では、低温で成膜が可能なスパッタ法を用いて非晶質シリコン膜を形成し、レーザー結晶化法により結晶質シリコン膜を形成した。レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いることができる。
【0064】
また、半導体層405を形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【0065】
次いで、半導体層405を覆うゲート絶縁膜406を形成する。ゲート絶縁膜406はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、低温で成膜が可能なスパッタ法を用いて酸化シリコン膜を形成した。(図4(A))
【0066】
次いで、ゲート絶縁膜406上に導電層408を形成する。導電層408は、導電膜を公知の手段(熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、またはスパッタ法等)により成膜した後、マスク407を用いて所望の形状にパターニングして形成する。導電層408の材料としては、Ta、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。本実施例では、低温で成膜が可能なスパッタ法を用いてW膜を成膜し、パターニングした。導電層408の端部はテーパー状に形成する。エッチング条件は適宣決定すれば良いが、例えば、Wの場合にはCF4とCl2の混合ガスを用い、基板を負にバイアスすることにより良好にエッチングすることができる。
【0067】
次いで、図4(B)に示すように、自己整合的にソース及びドレイン領域を形成する不純物領域(p+領域)409を形成する。この不純物領域(p+領域)409はイオンドープ法により形成し、ボロンに代表される周期律表第13族の元素をドーピングする。不純物領域(p+領域)409の不純物濃度は、1×1020〜2×1021/cm3の範囲となるようにする。
【0068】
次に、図4(C)に示すように導電層408の端部が後退するようにエッチングして導電層410を形成する。本実施例の構造ではこれをゲート電極とする。ゲート電極の形成には2回のエッチング工程を用いるが、そのエッチング条件は適宣決定されるものである。例えば、Wの場合にはCF4とCl2の混合ガスを用い、基板を負にバイアスすることにより良好に端部がテーパー形状に加工することができる。また、CF4とCl2に酸素を混合させることにより、下地と選択性良く、Wの異方性エッチングエッチングをすることができる。
【0069】
その後、図4(D)に示すように、導電層410をマスクとしてp型の不純物(アクセプタ)をドーピングし、自己整合的に不純物領域(p−領域)411を形成する。不純物領域(p−領域)411の不純物濃度は、1×1017〜2×1019/cm3の範囲となるようにする。
【0070】
その後、スパッタ法またはプラズマCVD法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜413を形成する。また、添加された不純物元素は活性化のために350〜500℃の加熱処理またはレーザー光の照射を行う。さらに、公知の技術を用いて不純物領域(p+領域)に達するコンタクトホールを形成した後、ソース電極またはドレイン電極414を形成しTFTを得る。
【0071】
最後に公知の技術を用いて水素化処理を行い、全体を水素化してpチャネル型TFTが完成する。(図4(E))
【0072】
半導体層にはチャネル形成領域412、不純物領域(p−領域)で形成されるLDD(Lightly Doped Drain)領域411、不純物領域(p+領域)で形成されるソースまたはドレイン領域409が形成されている。ここでは、pチャネル型TFTをLDD構造で示したが、勿論シングルドレインや、或いはLDDがゲート電極とオーバーラップした構造で作製することもできる。本実施例で示すpチャネル型TFTを用いて基本論理回路を構成したり、さらに複雑なロジック回路(信号分割回路、D/Aコンバータ、オペアンプ、γ補正回路など)をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。例えば、EL表示装置の駆動回路を全てpチャネル型TFTで構成することも可能である。
【0073】
また、本実施例は実施例1と組み合わせることが可能である。
【0074】
[実施例3]
本実施例は、nチャネル型TFTを作製する例であり、図5を用いて説明する。なお、図4(A)と図5(A)は同一であるため、同じ符号を用い、ここでは作製工程の説明を省略する。
【0075】
実施例2に従って図5(A)の状態を得た後、光露光プロセスによりレジストによるマスク415を形成し、半導体膜405にイオン注入またはイオンドープ法によりn型の不純物(ドナー)をドーピングする。(図5(B))作製される不純物領域(n−領域)416において、ドーピングされる濃度は1×1017〜2×1019/cm3の範囲となるようにする。
【0076】
次いで、絶縁膜406上には、タンタル、タングステン、チタン、アルミニウム、モリブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極417を形成する。(図5(C))ゲート電極417の一部は不純物領域(n−領域)416とゲート絶縁膜を介して一部が重なるように形成する。
【0077】
その後、図5(D)に示すように、ゲート電極417をマスクとしてn型の不純物(ドナー)をドーピングし、自己整合的に不純物領域(n+領域)418を形成する。不純物領域(n+領域)418の不純物濃度は、1×1017〜2×1019/cm3の範囲となるようにする。
【0078】
その後、プラズマCVD法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜419を形成する。また、添加された不純物元素は活性化のために350〜500℃の加熱処理またはレーザー光の照射を行う。さらに、公知の技術を用いて不純物領域(n+領域)に達するコンタクトホールを形成した後、ソース電極またはドレイン電極420を形成しTFTを得る。
【0079】
最後に公知の技術を用いて水素化処理を行い、全体を水素化してnチャネル型TFTが完成する。(図5(E))
【0080】
半導体層にはチャネル形成領域419、不純物領域(n−領域)で形成されるLDD(Lightly Doped Drain)領域416、不純物領域(n+領域)で形成されるソースまたはドレイン領域418が形成されている。また、LDD領域416はゲート電極417とオーバーラップして形成され、ドレイン端における電界の集中を緩和して、ホットキャリアによる劣化を防いでいる。勿論シングルドレインや、LDD構造でnチャネル型TFTを作製することもできる。本実施例で示すnチャネル型TFTを用いて基本論理回路を構成したり、さらに複雑なロジック回路(信号分割回路、D/Aコンバータ、オペアンプ、γ補正回路など)をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。例えば、EL表示装置の駆動回路を全てnチャネル型TFTで構成することも可能である。
【0081】
また、本実施例は実施例1と組み合わせることが可能である。
【0082】
[実施例4]
本実施例は、nチャネル型TFTとpチャネル型TFTとを相補的に組み合わせたCMOS回路を作製する例であり、図6、図7を用いて説明する。
【0083】
実施例2に従って、第1固定基板と第1接着層(分離層)で貼りつけた素子形成基板上に下地絶縁膜を形成した後、半導体層501、502を形成する。(図6(A))
【0084】
次いで、スパッタ法によりゲート絶縁膜503と第1導電膜504と第2導電膜505を形成する。(図6(B))本実施例では、第1導電膜504を窒化タンタルまたはチタンで50〜100nmの厚さに形成し、第2導電膜505をタングステンで100〜300nmの厚さに形成する。
【0085】
次に図6(C)に示すように、レジストによるマスク506を形成し、ゲート電極を形成するための第1のエッチング処理を行う。エッチング方法に限定はないが、好適にはICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いる。エッチング用ガスにCF4とCl2を混合し、0.5〜2Pa、好ましくは1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
【0086】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は15〜45°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20〜50nm程度エッチングされる。こうして、第1のエッチング処理により第1導電膜と第2導電膜から成る第1形状の導電層507、508(第1の導電層507a、508aと第2導電層507b、508b)を形成する。509はゲート絶縁膜であり、第1の形状の導電層で覆われない領域は20〜50nm程度エッチングされ薄くなる。
【0087】
そして、第1のドーピング処理を行いn型の不純物(ドナー)をドーピングする。(図6(D))その方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件はドーズ量を1×1013〜5×1014/cm2として行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いる。この場合、第1形状の導電層507、508はドーピングする元素に対してマスクとなり、加速電圧を適宣調節(例えば、20〜60keV)して、ゲート絶縁膜509を通過した不純物元素により不純物領域(n+領域)520、521を形成する。例えば、不純物領域(n+領域)におけるリン(P)濃度は1×1020〜1×1021/cm3の範囲となるようにする。
【0088】
さらに図7(A)に示すように第2のエッチング処理を行う。エッチングはICPエッチング法を用い、エッチングガスにCF4とCl2とO2を混合して、1Paの圧力でコイル型の電極に500WのRF電力(13.56MHz)を供給してプラズマを生成する。基板側(試料ステージ)には50WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第1の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第2形状の導電層512、513(第1の導電膜512a、513aと第2の導電膜512b、513b)を形成する。516はゲート絶縁膜であり、第2の形状の導電層512、513で覆われない領域はさらに20〜50nm程度エッチングされて膜厚が薄くなる。
【0089】
そして、図7(B)に示すように第2のドーピング処理を行う。第1のドーピング処理よりもドーズ量を下げ高加速電圧の条件でn型の不純物(ドナー)をドーピングする。例えば、加速電圧を70〜120keVとし、1×1013/cm2のドーズ量で行い、図6(D)で島状半導体膜に形成された第1の不純物領域の内側に不純物領域を形成する。ドーピングは、第2の導電膜512b、513bを不純物元素に対するマスクとして用い、第1の導電膜512a、512aの下側の領域に不純物元素が添加されるようにドーピングする。こうして、第1の導電膜512a、513aと重なる不純物領域(n−領域)514、515が形成される。この不純物領域は、第2の導電層512a、513aがほぼ同じ膜厚で残存していることから、第2の導電層に沿った方向における濃度差は小さく、1×1017〜1×1019/cm3の濃度で形成する。
【0090】
そして、図7(B)に示すように、第3のエッチング処理を行い、ゲート絶縁膜346のエッチング処理を行う。その結果、第2の導電膜もエッチングされ、端部が後退して小さくなり、第3形状の導電層517、518が形成される。図中で519は残存するゲート絶縁膜である。
【0091】
そして、図7(C)に示すように、レジストによるマスク520を形成し、pチャネル型TFTを形成する島状半導体層501にp型の不純物(アクセプタ)をドーピングする。典型的にはボロン(B)を用いる。不純物領域(p+領域)521、522の不純物濃度は2×1020〜2×1021/cm3となるようにし、含有するリン濃度の1.5〜3倍のボロンを添加して導電型を反転させる。
【0092】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。第3形状の導電層517、518はゲート電極となる。その後、図7(D)に示すように、窒化シリコン膜または酸化窒化シリコン膜から成る保護絶縁膜523をプラズマCVD法で形成する。そして導電型の制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。
【0093】
さらに、窒化シリコン膜524を形成し、水素化処理を行う。その結果、窒化シリコン膜524中の水素が島状半導体層中に拡散させることで水素化を達成することができる。
【0094】
層間絶縁膜525は、ポリイミド、アクリルなどの有機絶縁物材料で形成する。勿論、プラズマCVD法でTEOS(Tetraethyl Ortho silicate)を用いて形成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【0095】
次いで、コンタクトホールを形成し、アルミニウム(Al)、チタン(Ti)、タンタル(Ta)などを用いて、ソース配線またはドレイン配線526〜528を形成する。
【0096】
以上の工程で、nチャネル型TFTとpチャネル型TFTとを相補的に組み合わせたCMOS回路を得ることができる。
【0097】
pチャネル型TFTにはチャネル形成領域530、ソース領域またはドレイン領域として機能する不純物領域521、522を有している。
【0098】
nチャネル型TFTにはチャネル形成領域531、第3形状の導電層から成るゲート電極518と重なる不純物領域515a(Gate Overlapped Drain:GOLD領域)、ゲート電極の外側に形成される不純物領域515b(LDD領域)とソース領域またはドレイン領域として機能する不純物領域516を有している。
【0099】
このようなCMOS回路は、アクティブマトリクス型のEL表示装置の駆動回路を形成することを可能とする。それ以外にも、このようなnチャネル型TFTまたはpチャネル型TFTは、画素部を形成するトランジスタに応用することができる。
【0100】
このようなCMOS回路を組み合わせることで基本論理回路を構成したり、さらに複雑なロジック回路(信号分割回路、D/Aコンバータ、オペアンプ、γ補正回路など)をも構成することができ、さらにはメモリやマイクロプロセッサをも形成することが可能である。
【0101】
また、本実施例は実施例1と組み合わせることが可能である。
【0102】
[実施例5]
実施例3に示すnチャネル型TFTは、チャネル形成領域となる半導体に周期表の15族に属する元素(好ましくはリン)もしくは周期表の13族に属する元素(好ましくはボロン)を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【0103】
また、nチャネル型TFTを組み合わせてNMOS回路を形成する場合、エンハンスメント型TFT同士で形成する場合(以下、EEMOS回路という)と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合(以下、EDMOS回路という)がある。
【0104】
ここでEEMOS回路の例を図8(A)に、EDMOS回路の例を図8(B)に示す。図8(A)において、31、32はどちらもエンハンスメント型のnチャネル型TFT(以下、E型NTFTという)である。また、図8(B)において、33はE型NTFT、34はデプレッション型のnチャネル型TFT(以下、D型NTFTという)である。
【0105】
なお、図8(A)、(B)において、VDHは正の電圧が印加される電源線(正電源線)であり、VDLは負の電圧が印加される電源線(負電源線)である。負電源線は接地電位の電源線(接地電源線)としても良い。
【0106】
さらに、図8(A)に示したEEMOS回路もしくは図8(B)に示したEDMOS回路を用いてシフトレジスタを作製した例を図9に示す。図9において、40、41はフリップフロップ回路である。また、42、43はE型NTFTであり、E型NTFT42のゲートにはクロック信号(CL)が入力され、E型NTFT43のゲートには極性の反転したクロック信号(CLバー)が入力される。また、44で示される記号はインバータ回路であり、図9(B)に示すように、図8(A)に示したEEMOS回路もしくは図8(B)に示したEDMOS回路が用いられる。従って、EL表示装置の駆動回路を全てnチャネル型TFTで構成することも可能である。
【0107】
また、本実施例は実施例1または実施例3と組み合わせることが可能である。
【0108】
[実施例6]
ここでは、上記実施例2〜5で得られるTFTを用いてEL(エレクトロルミネセンス)表示装置を作製した例について図10〜図13を用い、以下に説明する。
【0109】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例(但し封止前の状態)を図10に示す。なお、駆動回路には基本単位となるCMOS回路を示し、画素部には一つの画素を示す。このCMOS回路は実施例4に従えば得ることができる。
【0110】
図10において、601は第1固定基板、602は第1接着層、603は素子形成基板であり、その上にはnチャネル型TFTとpチャネル型TFTからなる駆動回路604、pチャネル型TFTからなるスイッチングTFTおよびnチャネル型TFTからなる電流制御TFTとが形成されている。また、本実施例では、TFTはすべてトップゲート型TFTで形成されている。
【0111】
nチャネル型TFTおよびpチャネル型TFTの説明は実施例4を参照すれば良いので省略する。また、スイッチングTFTはソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造(ダブルゲート構造)となっているが、実施例2でのpチャネル型TFTの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【0112】
また、電流制御TFTのドレイン領域606の上には第2層間絶縁膜608が設けられる前に、第1層間絶縁膜607にコンタクトホールが設けられている。これは第2層間絶縁膜608にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。第2層間絶縁膜608にはドレイン領域606に到達するようにコンタクトホールが形成され、ドレイン領域606に接続された画素電極609が設けられている。画素電極609はEL素子の陰極として機能する電極であり、周期表の1族もしくは2族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
【0113】
次に、613は画素電極609の端部を覆うように設けられた絶縁膜であり、本明細書中ではバンクと呼ぶ。バンク613は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が1×106〜1×1012Ωm(好ましくは1×108〜1×1010Ωm)となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。
【0114】
また、EL素子610は画素電極(陰極)609、EL層611および陽極612からなる。陽極612は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。
【0115】
なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をEL層と定義する。
【0116】
なお、ここでは図示しないが陽極612を形成した後、EL素子610を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【0117】
次いで、EL素子を保護するための封止(または封入)工程まで行った後、実施の形態および実施例1に示したようにレーザー照射により第1固定基板601を分離した。その後のEL表示装置について図11(A)、(B)を用いて説明する。
【0118】
図11(A)は、EL素子の封止までを行った状態を示す上面図、図11(B)は図11(A)をA−A’で切断した断面図である。点線で示された701は画素部、702はソース側駆動回路、703はゲート側駆動回路である。また、704はカバー材、705は第1シール材、706は第2シール材である。
【0119】
なお、708はソース側駆動回路702及びゲート側駆動回路703に入力される信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリントサーキット)708からビデオ信号やクロック信号を受け取る。なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良い。
【0120】
次に、断面構造について図11(B)を用いて説明する。絶縁体700(素子形成基板603に相当)の上方には画素部、ソース側駆動回路709が形成されており、画素部は電流制御TFT710とそのドレインに電気的に接続された画素電極711を含む複数の画素により形成される。また、ソース側駆動回路709はnチャネル型TFTとpチャネル型TFTとを組み合わせたCMOS回路を用いて形成される。なお、絶縁体700には偏光板(代表的には円偏光板)を貼り付けても良い。
【0121】
また、画素電極711の両端にはバンク712が形成され、画素電極711上にはEL層713およびEL素子の陽極714が形成される。陽極714は全画素に共通の配線としても機能し、接続配線715を経由してFPC716に電気的に接続されている。さらに、画素部及びソース側駆動回路709に含まれる素子は全てパッシベーション膜(図示しない)で覆われている。
【0122】
また、第1シール材705によりカバー材704が貼り合わされている。なお、カバー材704とEL素子との間隔を確保するためにスペーサを設けても良い。そして、第1シール材705の内側には空隙717が形成されている。なお、第1シール材705は水分や酸素を透過しない材料であることが望ましい。さらに、空隙717の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【0123】
なお、カバー材704の表面および裏面には保護膜として炭素膜(具体的にはダイヤモンドライクカーボン膜)を2〜30nmの厚さに設けると良い。このような炭素膜(ここでは図示しない)は、酸素および水の侵入を防ぐとともにカバー材704の表面を機械的に保護する役割をもつ。
【0124】
また、カバー材704を接着した後、第1シール材705の露呈面を覆うように第2シール材706を設けている。第2シール材706は第1シール材705と同じ材料を用いることができる。
【0125】
以上のような構造でEL素子を封入することにより、EL素子を外部から完全に遮断することができ、外部から水分や酸素等のEL層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いEL表示装置が得られる。
【0126】
また、本実施例は実施例1と組み合わせることが可能である。
【0127】
[実施例7]
本実施例では、実施例6で得られるEL表示装置において、画素部のさらに詳細な上面構造を図12(A)に、回路図を図12(B)に示す。図12(A)及び図12(B)では共通の符号を用いるので互いに参照すれば良い。
【0128】
スイッチング用TFT802のソースはソース配線815に接続され、ドレインはドレイン配線805に接続される。また、ドレイン配線805は電流制御用TFT806のゲート電極807に電気的に接続される。また、電流制御用TFT806のソースは電流供給線816に電気的に接続され、ドレインはドレイン配線817に電気的に接続される。また、ドレイン配線817は点線で示される画素電極(陰極)818に電気的に接続される。
【0129】
このとき、819で示される領域には保持容量が形成される。保持容量819は、電流供給線816と電気的に接続された半導体膜820、ゲート絶縁膜と同一層の絶縁膜(図示せず)及びゲート電極807との間で形成される。また、ゲート電極807、第1層間絶縁膜と同一の層(図示せず)及び電流供給線816で形成される容量も保持容量として用いることが可能である。
【0130】
また、本実施例は実施例1または実施例6と組み合わせることが可能である。
【0131】
[実施例8]
本実施例では実施例6または実施例7に示したEL表示装置の回路構成例を図13に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路901、画素部906及びゲート側駆動回路907を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【0132】
ソース側駆動回路901は、シフトレジスタ902、ラッチ(A)903、ラッチ(B)904、バッファ905を設けている。なお、アナログ駆動の場合はラッチ(A)、(B)の代わりにサンプリング回路(トランスファゲート)を設ければ良い。また、ゲート側駆動回路907は、シフトレジスタ908、バッファ909を設けている。
【0133】
また、本実施例において、画素部906は複数の画素を含み、その複数の画素にEL素子が設けられている。このとき、EL素子の陰極は電流制御TFTのドレインに電気的に接続されていることが好ましい。
【0134】
これらソース側駆動回路901およびゲート側駆動回路907は実施例2〜4で得られるnチャネル型TFTまたはpチャネル型TFTで形成されている。
【0135】
なお、図示していないが、画素部906を挟んでゲート側駆動回路907の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【0136】
また、本実施例は実施例1、実施例6または実施例7と組み合わせることが可能である。
【0137】
[実施例9]
本実施例では、画素部及び駆動回路に使用するTFTを全て逆スタガ型TFTで構成したEL表示装置の例を図14に示す。
【0138】
図14において、1001は第1固定基板、1002は第1接着層、1003は素子形成基板であり、まず、実施の形態に従い、第1固定基板1001と第1接着層1002(分離層)で貼りつけた素子形成基板1003を用意する。なお、必要があれば素子形成基板上に下地絶縁膜を形成してもよい。
【0139】
次いで、素子形成基板1003上に単層構造または積層構造を有するゲート配線(ゲート電極含む)1004を形成する。ゲート配線12の形成手段としては熱CVD法、プラズマCVD法、減圧熱CVD法、蒸着法、スパッタ法等を用いて10〜1000nm、好ましくは30〜300nmの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線12の材料としては、導電性材料または半導体材料を主成分とする材料、例えばTa(タンタル)、Mo(モリブデン)、Ti(チタン)、W(タングステン)、クロム(Cr)等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、N型又はP型の導電性を有するポリシリコン等の材料、低抵抗金属材料Cu(銅)、Al(アルミニウム)等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。
【0140】
次いで、ゲート絶縁膜1005を形成する。
【0141】
次いで、非晶質半導体膜を成膜する。次いで、非晶質半導体膜のレーザー結晶化処理を行い、結晶質半導体膜を形成した後、得られた結晶質半導体膜を所望の形状にパターニングして半導体層を形成する。次いで、半導体層上に絶縁層1006を形成する。この絶縁層1006は不純物元素の添加工程時にチャネル形成領域を保護する。
【0142】
次いで、イオン注入法またはイオンドーピング法を用い、半導体層にn型を付与する不純物元素またはp型を付与する不純物元素を適宜、添加してLDD領域やソース領域やドレイン領域を形成する不純物領域を形成する。
【0143】
その後、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。また、添加された不純物元素は活性化処理を行う。ここでは、レーザー光の照射を行った。レーザー光の照射に代えて、350℃以下の加熱処理で活性化を行ってもよい。
【0144】
次いで、公知の技術を用いてソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース電極またはドレイン電極を形成して逆スタガ型のTFTを得る。
【0145】
次いで、公知の技術を用いて水素化処理を行い、全体を水素化してnチャネル型TFT及びpチャネル型TFTが完成する。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【0146】
次いで、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により第1層間絶縁膜1007を形成する。次いで、公知の技術を用いて画素部のドレイン領域1000に達するコンタクトホールを形成した後、第2層間絶縁膜1008を形成する。次いで、公知の技術を用いて画素部のドレイン領域1000に達するコンタクトホールを形成した後、画素電極1009を形成する。次いで、画素電極の両端にバンク1010を形成し、画素電極上にEL層1011およびEL素子1012の陽極1013を形成する。
【0147】
図14において、素子形成基板上にはNチャネル型TFT1014、Pチャネル型TFT1015からなる駆動回路、Pチャネル型TFTからなるスイッチングTFT1016およびNチャネル型TFTからなる電流制御TFT1017が形成されている。また、本実施例では、TFTはすべて逆スタガ型TFTで形成されている。
【0148】
また、スイッチングTFT1016はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造(ダブルゲート構造)となっているが、実施例2でのPチャネル型TFTの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【0149】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜(図示しない)で覆うことが好ましい。
【0150】
以降の工程は、実施例6の工程に従って、第2接着層で第2固定基板を貼り合わせた後、第1接着層1002にレーザーを照射して第1固定基板1001を分離して、発光装置が完成する。
【0151】
なお、本実施例は、実施例1、実施例7、または実施例8と自由に組み合わせることが可能である。
【0152】
[実施例10]
本実施例では、画素部及び駆動回路に使用するTFTを全てNチャネル型TFTで構成したEL表示装置の例を図15に示す。
【0153】
図15において、1101は第1固定基板、1102は第1接着層、1103は素子形成基板であり、まず、実施の形態に従い、第1固定基板1101と第1接着層1102(分離層)で貼りつけた素子形成基板1103上に下地絶縁膜を形成する。
【0154】
下地絶縁膜上にはNチャネル型TFT1104、Nチャネル型TFT1105からなる駆動回路、Nチャネル型TFTからなるスイッチングTFT1106およびNチャネル型TFTからなる電流制御TFT1107が形成されている。なお、Nチャネル型TFTの説明は実施例3を参照すれば良いので省略する。また、EL素子1108の説明は実施例6を参照すれば良いので省略する。
【0155】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜(図示しない)で覆うことが好ましい。
【0156】
また、図15の状態を得た後、実施例6の工程に従って、第2接着層で第2固定基板を貼り合わせた後、第1接着層1102にレーザーを照射して第1固定基板1101を分離して、発光装置が完成すればよい。
【0157】
Nチャネル型TFTのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてNチャネル型TFTで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でTFT工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【0158】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのICチップとする場合にも本実施例は実施できる。
【0159】
また、本実施例では、E型NTFTのみを用いて駆動回路を構成したがE型NTFTおよびD型NTFTを組み合わせて形成してもよい。
【0160】
なお、本実施例は、実施例1、実施例3、実施例5、実施例7、または実施例8と自由に組み合わせることが可能である。また、本実施例ではトップゲート型TFTを用いたが特に限定されず、実施例9に示したような逆スタガ型TFTを用いることもできる。
【0161】
[実施例11]
本実施例では、画素部及び駆動回路に使用するTFTを全てPチャネル型TFTで構成したEL表示装置の例を図16に示す。
【0162】
図16において、1201は第1固定基板、1202は第1接着層、1203は素子形成基板であり、まず、実施の形態に従い、第1固定基板1201と第1接着層1202(分離層)で貼りつけた素子形成基板1203上に下地絶縁膜を形成する。
【0163】
その上にはNチャネル型TFT1204、Nチャネル型TFT1205からなる駆動回路、Nチャネル型TFTからなるスイッチングTFT1206およびNチャネル型TFTからなる電流制御TFT1207が形成されている。なお、Nチャネル型TFTの説明は実施例2を参照すれば良いので省略する。
【0164】
本実施例では、電流制御TFT1207の上には層間絶縁膜1208、1209が形成され、その上に電流制御TFT1207のドレインと電気的に接続する画素電極1210が形成される。本実施例では、仕事関数の大きい透明導電膜からなる画素電極1210がEL素子の陽極として機能する。
【0165】
そして、実施例6と同様に画素電極1210の上にはバンク1211が形成される。
【0166】
次ぎに、画素電極1210の上にはEL層1212が形成される。そのEL層1212の上には周期表の1族または2族に属する元素を含む導電膜からなる陰極1213が設けられる。こうして、画素電極(陽極)1210、EL層1212及び陰極1213からなるEL素子1214が形成される。
【0167】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜(図示しない)で覆うことが好ましい。
【0168】
但し、本実施例は実施例6、実施例9及び実施例10とはEL素子からの光の放射方向が異なり、素子形成基板は透明でなければならない。
【0169】
以降の工程は、実施例6の工程に従って、第2接着層で第2固定基板を貼り合わせた後、第1接着層1202にレーザーを照射して第1固定基板1201を分離して、発光装置が完成する。
【0170】
なお、本実施例は、実施例1、実施例2、実施例6、実施例7、または実施例8と自由に組み合わせることが可能である。また、本実施例ではトップゲート型TFTを用いたが特に限定されず、実施例9に示したような逆スタガ型TFTを用いることもできる。
【0171】
[実施例12]
本実施例では、一般的なシフトレジスタの代わりに図4に示すようなPチャネル型TFTを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図17はゲート側駆動回路の例である。
【0172】
図17において、1300がゲート側駆動回路のデコーダ、1301がゲート側駆動回路のバッファ部である。
【0173】
まずゲート側デコーダ1300を説明する。まず1302はデコーダ1300の入力信号線(以下、選択線という)であり、ここではA1、A1バー(A1の極性が反転した信号)、A2、A2バー(A2の極性が反転した信号)、…An、Anバー(Anの極性が反転した信号)を示している。
【0174】
選択線1302は図18のタイミングチャートに示す信号を伝送する。図18に示すように、A1の周波数を1とすると、A2の周波数は2-1倍、A3の周波数は2-2倍、Anの周波数は2-(n-1)倍となる。
【0175】
また、1303aは第1段のNAND回路(NANDセルともいう)、1303bは第2段のNAND回路、1303cは第n段のNANDである。
【0176】
また、NAND回路1303a〜1303cは、Pチャネル型TFT1304〜1309が組み合わされてNAND回路を形成している。
【0177】
また、NAND回路1303aにおいて、A1、A2…An(これらを正の選択線と呼ぶ)のいずれかに接続されたゲートを有するPチャネル型TFT1304〜1306は、互いに並列に接続されており、共通のソースとして正電源線(VDH)1310に接続され、共通のドレインとして出力線1311に接続されている。
【0178】
次に、バッファ1301はNAND回路1303a〜1303cの各々に対応して複数のバッファ1313a〜1313cにより形成されている。但しバッファ1313a〜1313cはいずれも同一構造で良い。また、バッファ1313a〜1313cは一導電型TFTとしてPチャネル型TFT1314〜1316を用いて形成される。
【0179】
また、Pチャネル型TFT1316はリセット信号線(Reset)をゲートとし、正電源線1319をソースとし、ゲート配線1318をドレインとする。なお、接地電源線1317は負電源線(但し画素のスイッチング素子として用いるPチャネル型TFTがオン状態になるような電圧を与える電源線)としても構わない。
【0180】
次に、ソース側駆動回路の構成を図19に示す。図19に示すソース側駆動回路はデコーダ1401、ラッチ1402およびバッファ1403を含む。なお、デコーダ1401およびバッファ1403の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【0181】
図19に示すソース側駆動回路の場合、ラッチ1402は第1段目のラッチ1404および第2段目のラッチ1405からなる。また、第1段目のラッチ1404および第2段目のラッチ1405は、各々m個のPチャネル型TFT1406a〜1406cで形成される複数の単位ユニット1407を有する。
【0182】
そして、Pチャネル型TFT1406a〜1406cのソースは各々ビデオ信号線(V1、V2…Vk)1409に接続される。出力線1408に負電圧が加えられると一斉にPチャネル型TFT1406a〜1406cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Pチャネル型TFT1406a〜1406cの各々に接続されたコンデンサ1410a〜1410cに保持される。
【0183】
また、第2段目のラッチ1405も複数の単位ユニット1407bを有し、単位ユニット1407bはm個のPチャネル型TFT1411a〜1411cで形成される。Pチャネル型TFT1411a〜1411cのゲートはすべてラッチ信号線1412に接続され、ラッチ信号線1412に負電圧が加えられると一斉にPチャネル型TFT1411a〜1411cがオン状態となる。
【0184】
その結果、コンデンサ1410a〜1410cに保持されていた信号が、Pチャネル型TFT1411a〜1411cの各々に接続されたコンデンサ1413a〜1413cに保持されると同時にバッファ303へと出力される。そして、バッファを介してソース配線1414に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【0185】
以上のように、Pチャネル型TFTのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてPチャネル型TFTで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でTFT工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【0186】
なお、本実施例は、実施例1、実施例2、実施例6、実施例7、または実施例8、実施例11と自由に組み合わせることが可能である。また、本実施例ではトップゲート型TFTを用いたが特に限定されず、実施例9に示したような逆スタガ型TFTを用いることもできる。
【0187】
[実施例13]
本実施例では、一般的なシフトレジスタの代わりに図5に示すようなNチャネル型TFTを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図20はゲート側駆動回路の例である。
【0188】
図20において、1500がゲート側駆動回路のデコーダ、1501がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ(緩衝増幅器)が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【0189】
まずゲート側デコーダ1500を説明する。まず1502はデコーダ1500の入力信号線(以下、選択線という)であり、ここではA1、A1バー(A1の極性が反転した信号)、A2、A2バー(A2の極性が反転した信号)、…An、Anバー(Anの極性が反転した信号)を示している。即ち、2n本の選択線が並んでいると考えれば良い。
【0190】
選択線1502は図21のタイミングチャートに示す信号を伝送する。図21に示すように、A1の周波数を1とすると、A2の周波数は2-1倍、A3の周波数は2-2倍、Anの周波数は2-(n-1)倍となる。
【0191】
また、1503aは第1段のNAND回路(NANDセルともいう)、1503bは第2段のNAND回路、1503cは第n段のNANDである。NAND回路はゲート配線の本数分が必要であり、ここではn個が必要となる。即ち、本実施例ではデコーダ1500が複数のNAND回路からなる。
【0192】
また、NAND回路1503a〜1503cは、Nチャネル型TFT1504〜1509が組み合わされてNAND回路を形成している。また、Nチャネル型TFT1504〜1509の各々のゲートは選択線1502(A1、A1バー、A2、A2バー…An、Anバー)のいずれかに接続されている。
【0193】
また、NAND回路1503aにおいて、A1、A2…An(これらを正の選択線と呼ぶ)のいずれかに接続されたゲートを有するNチャネル型TFT1504〜1506は、互いに並列に接続されており、共通のソースとして負電源線(VDL)1510に接続され、共通のドレインとして出力線1511に接続されている。
【0194】
本実施例において、NAND回路は直列に接続されたn個のNチャネル型TFTおよび並列に接続されたn個のNチャネル型TFTを含む。
【0195】
次に、バッファ部1501はNAND回路1503a〜1503cの各々に対応して複数のバッファ1513a〜1513cにより形成されている。但しバッファ1513a〜1513cはいずれも同一構造で良い。
【0196】
また、バッファ1513a〜1513cはNチャネル型TFT1514〜1516を用いて形成される。
【0197】
本実施例において、バッファ1513a〜1513cは第1のNチャネル型TFT(Nチャネル型TFT1514)および第1のNチャネル型TFTに直列に接続され、且つ、第1のNチャネル型TFTのドレインをゲートとする第2のNチャネル型TFT(Nチャネル型TFT1515)を含む。
【0198】
また、Nチャネル型TFT1516(第3のNチャネル型TFT)はリセット信号線(Reset)をゲートとし、負電源線(VDL)1519をソースとし、ゲート配線1518をドレインとする。なお、負電源線(VDL)1519は接地電源線(GND)としても構わない。
【0199】
なお、Nチャネル型TFT1516は正電圧が加えられたゲート配線1518を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線1518の選択期間が終了したら。リセット信号を入力してゲート配線1518に負電圧を加える。但しNチャネル型TFT1516は省略することもできる。
【0200】
次に、ソース側駆動回路の構成を図22に示す。図22に示すソース側駆動回路はデコーダ1521、ラッチ1522およびバッファ部1523を含む。
【0201】
図22に示すソース側駆動回路の場合、ラッチ1522は第1段目のラッチ1524および第2段目のラッチ1525からなる。また、第1段目のラッチ1524および第2段目のラッチ1525は、各々m個のNチャネル型TFT1526a〜1526cで形成される複数の単位ユニット1527を有する。デコーダ1521からの出力線1528は単位ユニット1527を形成するm個のNチャネル型TFT1526a〜1526cのゲートに入力される。なお、mは任意の整数である。
【0202】
そして、Nチャネル型TFT1526a〜1526cのソースは各々ビデオ信号線(V1、V2…Vk)1529に接続される。即ち、出力線1528に正電圧が加えられると一斉にNチャネル型TFT1526a〜1526cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Nチャネル型TFT1526a〜1526cの各々に接続されたコンデンサ1530a〜1530cに保持される。
【0203】
また、第2段目のラッチ1525も複数の単位ユニット1527bを有し、単位ユニット1527bはm個のNチャネル型TFT1531a〜1531cで形成される。Nチャネル型TFT1531a〜1531cのゲートはすべてラッチ信号線1532に接続され、ラッチ信号線1532に負電圧が加えられると一斉にNチャネル型TFT1531a〜1531cがオン状態となる。
【0204】
その結果、コンデンサ1530a〜1530cに保持されていた信号が、Nチャネル型TFT1531a〜1531cの各々に接続されたコンデンサ1533a〜1533cに保持されると同時にバッファ1523へと出力される。そして、バッファを介してソース配線1534に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【0205】
以上のように、Nチャネル型TFTのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてNチャネル型TFTで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でTFT工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【0206】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのICチップとする場合にも本実施例は実施できる。
【0207】
また、本実施例では、E型NTFTのみを用いて駆動回路を構成したがE型NTFTおよびD型NTFTを組み合わせて形成してもよい。
【0208】
なお、本実施例は、実施例1、実施例3、実施例5、実施例7、または実施例8と自由に組み合わせることが可能である。また、本実施例ではトップゲート型TFTを用いたが特に限定されず、実施例9に示したような逆スタガ型TFTを用いることもできる。
【0209】
[実施例14]
素子形成基板としては、金属基板、例えばステンレス基板を用いることもできる。本実施例は、その場合の例を以下に示す。
【0210】
本実施例では、実施例1の素子形成基板として、ステンレス基板(厚さ10〜200μm)を用いる。まず、実施の形態に従って第1固定基板とステンレス基板とを第1接着層で貼り合わせる。
【0211】
以降は、実施例1に従って、ステンレス基板からなる素子形成基板上に下地絶縁膜を形成して必要な素子を形成すればよい。なお、実施例1とは異なり、耐熱性が高いステンレス基板を用いているため、実施例1よりも高い温度(約500℃以下)でのプロセスを使用してTFTを作製することができる。
【0212】
そして、第1固定基板を分離する際、ステンレス基板を用いているため、レーザー光を照射しても素子形成基板上に形成された素子に全く影響を与えることなく第1固定基板分離することができる。
【0213】
また、ステンレス基板は遮光性を有しているため、本実施例の発光装置は、上方出射の発光装置となる。
【0214】
薄い金属基板(厚さ10〜200μm)を用いることによって軽量化、薄型化が図れるとともに可撓性を有する発光装置を得ることができる。また、金属基板を用いているため、素子基板上に形成されたTFT素子の放熱効果が得られる。
【0215】
また、本実施例は、実施例1乃至13のいずれか一と自由に組み合わせることが可能である。
【0216】
[実施例15]
本願発明を実施して形成された駆動回路や画素部は様々な電気光学装置(アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブマトリクス型ECディスプレイ)に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【0217】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図24及び図25に示す。
【0218】
図24(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004等を含む。本発明を画像入力部2002、表示部2003やその他の駆動回路に適用することができる。
【0219】
図24(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本発明を表示部2102やその他の駆動回路に適用することができる。
【0220】
図24(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。本発明は表示部2205やその他の駆動回路に適用できる。
【0221】
図24(D)はゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303等を含む。本発明は表示部2302やその他の駆動回路に適用することができる。
【0222】
図24(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部2402やその他の駆動回路に適用することができる。
【0223】
図24(F)はデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部(図示しない)等を含む。本願発明を表示部2502やその他の駆動回路に適用することができる。
【0224】
図25(A)は携帯電話であり、本体2901、音声出力部2902、音声入力部2903、表示部2904、操作スイッチ2905、アンテナ2906等を含む。本願発明を音声出力部2902、音声入力部2903、表示部2904やその他の駆動回路に適用することができる。
【0225】
図25(B)は携帯書籍(電子書籍)であり、本体3001、表示部3002、3003、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表示部3002、3003やその他の駆動回路に適用することができる。
【0226】
図25(C)はディスプレイであり、本体3101、支持台3102、表示部3103等を含む。本発明は表示部3103に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)のディスプレイには有利である。
【0227】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1〜14のどのような組み合わせからなる構成を用いても実現することができる。
【0228】
【発明の効果】
本発明により樹脂基板である素子形成基板と樹脂基板である第2固定基板とで素子形成層(EL素子含む)を挟んだ発光装置は、多少の応力が発生しても破損しない柔軟性(フレキシビリティ)を有している。
【0229】
また、素子形成基板の厚さが非常に薄い、具体的には50μm〜300μm、好ましくは150μm〜200μmの厚さの基板を用いても、信頼性の高い発光装置を得ることができる。
【図面の簡単な説明】
【図1】 基板貼り合わせ工程を示す図。
【図2】 貼り合わせた基板の状態を示す図。
【図3】 作製工程を示す図。
【図4】 pチャネル型TFTの作製工程を示す図。
【図5】 nチャネル型TFTの作製工程を示す図。
【図6】 CMOS回路を作製する工程を説明する図。
【図7】 CMOS回路を作製する工程を説明する図。
【図8】 NMOS回路の構成を示す図。
【図9】 シフトレジスタの構成を示す図。
【図10】 EL表示装置の駆動回路及び画素部の断面構造図。
【図11】 EL表示装置の上面図及び断面図。
【図12】 EL表示装置の画素の上面図及び回路図。
【図13】 デジタル駆動のEL表示装置の回路ブロック図。
【図14】 EL表示装置の駆動回路及び画素部の断面構造図。
【図15】 EL表示装置の駆動回路及び画素部の断面構造図。
【図16】 EL表示装置の駆動回路及び画素部の断面構造図。
【図17】 ゲート側駆動回路の構成を示す図。
【図18】 デコーダ入力信号のタイミングチャートを説明する図。
【図19】 ソース側駆動回路の構成を示す図。
【図20】 ゲート側駆動回路の構成を示す図。
【図21】 デコーダ入力信号のタイミングチャートを説明する図。
【図22】 ソース側駆動回路の構成を示す図。
【図23】 曲率を与えた状態を示す図。
【図24】 電子機器の一例を示す図。
【図25】 電子機器の一例を示す図。
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a device (hereinafter referred to as a light emitting device) having an element (hereinafter referred to as a light emitting element) in which a light emitting material is sandwiched between electrodes. In particular, a light-emitting device using a light-emitting material (hereinafter referred to as EL material) from which EL (Electro Luminescence) is obtained, that is, an electro-optical device typified by an EL display panel, and an electron in which such an electro-optical device is mounted as a component. Regarding equipment.
[0002]
Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
[0003]
[Prior art]
In recent years, a light emitting device (hereinafter referred to as an EL display device) using a light emitting element (hereinafter referred to as an EL element) using an EL phenomenon of a light emitting material has been developed. The EL display device has a structure having an EL element having an EL material sandwiched between an anode and a cathode. By applying a voltage between the anode and the cathode and passing a current through the EL material, carriers are recombined to emit light. That is, since the EL display device has a light emission capability, the backlight used in the liquid crystal display device is unnecessary. Furthermore, it has the advantages of a wide viewing angle, light weight, and low power consumption.
[0004]
Various applications using such an EL display device are expected. However, the use of the EL display device in a portable device is attracting attention because the thickness of the EL display device is thin, and thus the weight can be reduced. . Therefore, it has been attempted to form a light emitting element on a flexible plastic film.
[0005]
However, since the heat resistance of the plastic film is low, the maximum temperature of the process has to be lowered, and as a result, TFTs having better electrical characteristics cannot be formed than when formed on a glass substrate. For this reason, a high-performance light emitting device using a plastic film has not been realized.
[0006]
Japanese Patent Application Laid-Open No. 8-288522 describes a technique in which a thin film transistor is formed on a glass substrate, a resin substrate is bonded via a sealing layer, and then the glass substrate is peeled off. When this technique is used, the active layer of the TFT is only protected by the base insulating film, which causes a problem that the TFT is likely to deteriorate.
[0007]
In JP-A-11-243209, a separation layer is provided, and after the separation layer is peeled off by laser light, it is bonded to the primary transfer body via the adhesive layer, and further transferred to the secondary transfer via the adhesive layer. A technique for removing the primary transfer body after joining the bodies is described. Even when this technique is used, there is a problem that the active layer of the TFT is protected only by the base insulating film during the manufacturing process, so that the TFT is easily damaged and the TFT is easily deteriorated.
[0008]
[Problems to be solved by the invention]
It is an object of the present invention to provide a technique for manufacturing a high-performance electro-optical device using a plastic support (including a flexible plastic film or a plastic substrate).
[0009]
[Means for Solving the Problems]
In the present invention, after an element forming substrate made of a plastic support is bonded to a first fixed substrate having heat resistance compared to plastic with a first adhesive layer, necessary elements are formed on the element forming substrate. The first fixed substrate is separated.
[0010]
In addition, after the element formation substrate is bonded to the first fixed substrate with the first adhesive layer, necessary elements are formed on the element formation substrate, and the second fixed substrate is formed on the element with the second adhesive layer. You may isolate | separate a 1st fixed board | substrate after bonding. By providing the second fixed substrate and the second adhesive layer, necessary elements can be protected and intrusion of substances that promote deterioration due to oxidation of the EL layer such as moisture and oxygen from the outside can be prevented.
[0011]
Note that the necessary elements refer to semiconductor elements (typically TFTs) or MIM elements and light-emitting elements used as pixel switching elements in an active matrix electro-optical device. A passive electro-optical device refers to a light emitting element.
[0012]
Further, the method for bonding the first fixed substrate and the element formation substrate is not particularly limited. As shown in FIG. 1, the element formation substrate is bonded after the first adhesive layer is formed on the first fixed substrate. A method or a method of bonding the first fixed substrate after forming the first adhesive layer on the element formation substrate may be used.
[0013]
In addition, as an element forming substrate made of a plastic support and a second fixed substrate, a resin substrate having a thickness of 10 μm or more, such as PES (polyethylene sulfide), PC (polycarbonate), PET (polyethylene terephthalate) or PEN (polyethylene naphthalate) Can be used. In addition, after forming an adhesive layer on the first fixed substrate, an organic resin layer (polyimide layer, polyamide layer, polyimideamide layer BCB (benzocyclobutene) layer, etc.) formed thereon is used as an element formation substrate. You may call it.
[0014]
Further, as the element formation substrate, a metal substrate such as a stainless steel substrate can be used. In that case, a necessary element may be formed by forming a base insulating film on a metal substrate. By using a thin metal substrate (thickness of 10 to 200 μm), it is possible to reduce the weight and thickness, and to obtain a flexible light-emitting device.
[0015]
The first fixed substrate is separated after the necessary elements are formed on the element formation substrate. As a typical means, the entire first adhesive layer is vaporized by laser irradiation. Use the method. Further, instead of laser light irradiation, for example, a method of separating the first fixed substrate by etching described in JP-A-8-288522, or a fluid (a liquid to which pressure is applied) is applied to the first adhesive layer. Alternatively, a method (typically a water jet method) for separating the first fixed substrate by spraying a gas may be used, or a combination of these may be used.
[0016]
Laser light includes pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four A laser can be used. As shown in FIG. 3D, laser light is passed through the first fixed substrate from the back side, and the first adhesive layer is irradiated to vaporize only the first adhesive layer to separate or peel off the first fixed substrate. Therefore, as the first fixed substrate, a substrate through which at least the laser beam to be irradiated passes, typically a light-transmitting substrate, such as a glass substrate or a quartz substrate, is used, which is thicker than the element formation substrate. Is preferred.
[0017]
In the present invention, since the laser light passes through the first fixed substrate, it is necessary to appropriately select the type of the laser light and the first fixed substrate. For example, if a quartz substrate is used as the first fixed substrate, a YAG laser (fundamental wave (1064 nm), second harmonic (532 nm), third harmonic (355 nm), fourth harmonic (266 nm) or excimer laser is used. (Wavelength 308 nm) may be used to form a linear beam and pass through a quartz substrate.Excimer laser does not pass through a glass substrate, so if a glass substrate is used as the first fixed substrate, a YAG laser is used. A fundamental beam, a second harmonic, or a third harmonic, preferably a second beam (wavelength of 532 nm) is used to form a linear beam and pass through the glass substrate.
[0018]
In addition, an organic material is used as the first adhesive layer, and preferably, the first adhesive layer is vaporized in whole or in part by the irradiated laser beam. Further, in order to efficiently absorb the laser beam only in the first adhesive layer, the first adhesive layer has a characteristic of absorbing the laser beam, for example, when using the second harmonic of the YAG laser, colored or black It is desirable to use a material (for example, a resin material containing a black colorant). However, the first adhesive layer is a layer that is not vaporized by heat treatment in the element formation step. The first adhesive layer may be a single layer or a laminated layer, and an amorphous silicon film or a DLC film may be provided between the first adhesive layer and the element formation substrate as shown in FIG. .
[0019]
With such a structure, a highly reliable light-emitting device can be obtained even when a substrate with a thickness of an element formation substrate is extremely thin, specifically, a substrate with a thickness of 50 μm to 300 μm, preferably 150 μm to 200 μm. Obtainable. In addition, it has been difficult to form elements on such a thin substrate using a known manufacturing apparatus, but the present invention performs element formation by bonding to a first fixed substrate. A manufacturing apparatus using a thick substrate can be used without modifying the apparatus. In addition, the heat resistance of the element formation substrate can be improved by placing the element formation substrate between the insulating film formed on the element formation substrate and the first fixed substrate during the element formation step. .
[0020]
The configuration of the invention disclosed in this specification is as follows.
The first fixed substrate and the element formation substrate are bonded to each other with a first adhesive layer provided on the element formation substrate. After the element formation substrate is bonded, an insulating film is formed, and a light emitting element is formed on the insulating film. Forming a second fixed substrate with a second adhesive layer on the light emitting element, and then removing the first adhesive layer by laser irradiation to separate the first fixed substrate. This is a method for manufacturing a semiconductor device.
[0021]
In addition, the configuration of other inventions is as follows:
The first fixed substrate and the element formation substrate are bonded to each other with a first adhesive layer provided on the fixed substrate. After the element formation substrate is bonded, an insulating film is formed, and a light emitting element is formed on the insulating film. The second fixed substrate is bonded to the light emitting element with a second adhesive layer, and then the first fixed layer is separated by removing the first adhesive layer by laser light irradiation. A method for manufacturing a semiconductor device.
[0022]
In each of the above structures, the element forming substrate and the second fixed substrate are support bodies (including a flexible plastic film or a plastic substrate) made of an organic resin. The element forming substrate and the second fixed substrate are thinner than the first fixed substrate.
[0023]
In each of the above structures, an amorphous silicon thin film may be formed between the element formation substrate and the first adhesive layer. A diamond-like carbon thin film may be formed between the element formation substrate and the first adhesive layer.
[0024]
In each of the above configurations, the first adhesive layer may be colored or black using a pigment or dye to absorb laser light.
[0025]
Further, in each of the above structures, the laser light is irradiated by forming a linear beam to be scanned, and the laser light is emitted by a pulse oscillation type or continuous light emission type excimer laser, YAG Laser and YVO Four A laser can be used.
[0026]
Further, in each of the above-described configurations, the first adhesive layer provided on the front surface side of the first fixed substrate through the first fixed substrate passing through the first fixed substrate from the back surface side of the first fixed substrate. It is characterized by irradiating the laser beam. Therefore, it is preferable that the first fixed substrate transmits the laser beam to be used.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
[0028]
First, the first fixed substrate 101 and the element formation substrate 103 are bonded together, and there are two bonding methods as shown in FIG.
[0029]
The first method is a method of bonding the first fixed substrate 101 and the element formation substrate 103 after providing the first adhesive layer 102 on the first fixed substrate 101. (FIG. 1 (A1)) The state after bonding is shown in FIG. 1 (B1).
[0030]
The second method is a method in which after the first adhesive layer 102 is provided on the element formation substrate 103, the first fixed substrate 101 and the element formation substrate 103 are bonded together. (FIG. 1 (A2)) The state after bonding is shown in FIG. 1 (B2).
[0031]
Although not shown here, an element-forming substrate is formed by forming a first adhesive layer on a first fixed substrate and then forming an organic resin layer (polyimide layer, polyamide layer, polyimide amide layer, etc.) thereon. It may be equivalent to
[0032]
Further, as shown in FIG. 2A, an a-Si (amorphous silicon) layer 202A may be provided between the first adhesive layer 202B and the element formation substrate 203. In a later step, the first fixed substrate 201 may be peeled off by irradiating the a-Si layer with laser light. It is preferable to use an a-Si layer containing a large amount of hydrogen so that the first fixed substrate 201 can be easily separated or separated. By irradiating laser light, hydrogen contained in the a-Si layer is vaporized to separate or peel off the first fixed substrate.
[0033]
Further, as shown in FIG. 2B, a DLC film (specifically, a diamond-like carbon film) for protecting the element formation substrate 206 is provided between the first adhesive layer 205B and the element formation substrate 206. May be. The first fixed substrate 204 is the same as the first fixed substrate 101 shown in FIG.
[0034]
In this case, what coated the DLC film with the film thickness of 2-50 nm as a protective film on the single side | surface or both surfaces of an element formation board | substrate may be used. Note that the DLC film may be formed by sputtering or ECR plasma CVD. As a feature of the DLC film, 1550cm -1 1300cm with asymmetric peaks -1 It has a Raman spectral distribution with shoulders. Moreover, it has the characteristic of showing a hardness of 15 to 25 GPa when measured with a micro hardness meter. Such a carbon film has a role of preventing the entry of oxygen and water and protecting the surface of the resin substrate. In this manner, it is possible to prevent the entry of substances that promote deterioration due to oxidation of the EL layer, such as moisture and oxygen, from the outside. Therefore, a highly reliable EL light emitting device can be obtained.
[0035]
In addition, as shown in FIG. 2C, the first DLC film 208A for protecting the element formation substrate and the first fixed substrate 207 are separated or separated between the first adhesive layer 208C and the element formation substrate 209. A second DLC film 208B may be provided to facilitate the process. As such a first DLC film 208A, a film formed under film formation conditions not containing hydrogen may be used, and as a second DLC film 208B, a film formed under film formation conditions containing hydrogen may be used. Alternatively, the first fixed substrate 207 may be separated or separated by irradiating the second DLC film 208B with laser light to vaporize hydrogen contained in the film.
[0036]
The state after bonding obtained by the above methods is shown in FIG. Here, the same thing as FIG. 1 (B1) and FIG. 1 (B2) is illustrated. Note that the same reference numerals as those in FIGS. 1B1 and 1B2 are used.
[0037]
Next, after forming a base insulating film over the element formation substrate 103, necessary elements are formed over the base insulating film. Here, an example in which the pixel portion 105 including the driver circuit 104 and the EL element is formed is shown. (Fig. 3 (B))
[0038]
Next, the second fixed substrate 106 is bonded with the second adhesive layer 107. Note that although the second fixed substrate 106 is used here to protect the EL element from intrusion of moisture, oxygen, and the like from the outside here, it may not be used unless particularly necessary. As the second fixed substrate 106, a resin substrate may be used, and a substrate provided with a DLC film as a protective film on one side or both sides may be used.
[0039]
Next, the first fixed substrate 101 is separated by irradiating a laser beam from the back side to vaporize all or part of the first adhesive layer 102. Accordingly, the first adhesive layer 102 is made of a substance that causes a peeling phenomenon in the layer or at the interface by the laser light. Further, a laser beam that passes through the first fixed substrate 101 and is absorbed by the first adhesive layer is appropriately selected. For example, if a quartz substrate is used as the first fixed substrate, a YAG laser (fundamental wave (1064 nm), second harmonic (532 nm), third harmonic (355 nm), fourth harmonic (266 nm) or excimer laser is used. (Wavelength 308 nm) may be used to form a linear beam and pass through a quartz substrate.Excimer laser does not pass through a glass substrate, so if a glass substrate is used as the first fixed substrate, a YAG laser is used. The fundamental wave, the second harmonic, and the third harmonic can be used. Preferably, a linear beam is formed using the second harmonic (wavelength of 532 nm) and allowed to pass through the glass substrate.
[0040]
Finally, a light emitting device sandwiched between an element formation substrate that is a resin substrate and a second fixed substrate that is a resin substrate is completed.
[0041]
Further, as shown in FIG. 23, the light emitting device in which the element formation layer (including the EL element) is sandwiched between the element formation substrate 103 which is a resin substrate and the second fixed substrate 106 which is a resin substrate generates some stress. Even if it has the flexibility (flexibility) which is not damaged. FIG. 23A shows a state when no curvature is given, and FIG. 23B shows a state when a curvature is given. In FIG. 23B, compressive stress acts on the element formation substrate and tensile stress acts on the second fixed substrate, but almost no stress acts on the element formation layer, and the expansion and contraction at the center is ± 1 μm or less. It can be. It should be noted that there is no problem even if a curvature with a radius of curvature of up to 10 cm is given.
[0042]
The present invention having the above-described configuration will be described in more detail with the following examples.
[0043]
【Example】
[Example 1]
In this embodiment, an example of a method for manufacturing a light-emitting device sandwiched between an element formation substrate which is a resin substrate and a second fixed substrate which is a resin substrate is shown with reference to FIGS. Here, all the steps are performed at 350 ° C. or lower, preferably 200 ° C. or lower. However, it goes without saying that the present invention is not limited to this embodiment.
[0044]
First, a glass substrate is used as the first fixed substrate 101. Then, the first fixed substrate 101 and the element formation substrate 103 which is a resin substrate were bonded to each other with the first adhesive layer 102 using any of the methods described in the embodiment. (Fig. 3 (A))
[0045]
Next, after forming a base insulating film over the element formation substrate 103, necessary elements are formed over the base insulating film. Here, an example in which the pixel portion 105 including the driver circuit 104 and the EL element is formed is shown. (Fig. 3 (B))
[0046]
As the base insulating film, a silicon oxynitride film containing more nitrogen elements than oxygen elements in the film composition and silicon oxynitride containing oxygen elements more than nitrogen elements in the film composition by using a sputtering method that can be formed at a low temperature A film was laminated.
[0047]
Next, a semiconductor layer is formed over the base insulating film. The material of the semiconductor layer is not limited, but preferably silicon or silicon germanium (Si X Ge 1-X (0 <X <1)) It may be formed of an alloy or the like. In this embodiment, an amorphous silicon film is formed by a sputtering method that can be formed at a low temperature, and a crystalline silicon film is formed by a laser crystallization method. When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four A laser can be used.
[0048]
Next, a gate insulating film covering the semiconductor layer is formed. In this embodiment, the silicon oxide film is formed by a sputtering method that can be formed at a low temperature.
[0049]
Next, a conductive layer is formed over the gate insulating film. The conductive layer is formed by forming a conductive film by a known means (thermal CVD method, plasma CVD method, reduced pressure thermal CVD method, vapor deposition method, sputtering method, etc.) and then patterning it into a desired shape using a mask. To do.
[0050]
Next, an impurity region for forming an LDD region, a source region, or a drain region is formed by appropriately adding an impurity element imparting n-type conductivity or an impurity element imparting p-type conductivity to the semiconductor layer by an ion implantation method or an ion doping method. Form.
[0051]
After that, an interlayer insulating film is formed using a silicon nitride film, a silicon nitride oxide film, or a silicon oxide film manufactured by a sputtering method. The added impurity element is activated. Here, laser light irradiation was performed. Instead of laser light irradiation, activation may be performed by heat treatment at 350 ° C. or lower.
[0052]
Next, a contact hole reaching the source region or the drain region is formed using a known technique, and then a source electrode or a drain electrode is formed to obtain a TFT.
[0053]
Next, hydrogenation is performed using a known technique, and the whole is hydrogenated to complete an n-channel TFT or a p-channel TFT. In this embodiment, the hydrogenation treatment was performed using hydrogen plasma that can be performed at a relatively low temperature.
[0054]
Next, an interlayer insulating film is formed using a silicon nitride film, a silicon nitride oxide film, or a silicon oxide film manufactured by a sputtering method. Next, a contact hole reaching the drain electrode of the pixel portion is formed using a known technique, and then the pixel electrode is formed. Next, banks are formed at both ends of the pixel electrode, and an EL layer and an anode (or cathode) of the EL element are formed on the pixel electrode.
[0055]
Next, all elements included in the pixel portion and the driver circuit are covered with an insulating film.
[0056]
Next, an insulating film that covers all the elements formed on the element formation substrate and the second fixed substrate 106 are bonded together by the second adhesive layer 107. Note that although the second fixed substrate 106 is used here to protect the EL element from intrusion of moisture, oxygen, and the like from the outside here, it may not be used unless particularly necessary. As the second fixed substrate 106, a resin substrate may be used, and a substrate provided with a DLC film as a protective film on one side or both sides may be used.
[0057]
Next, the first fixed substrate 101 is separated by irradiating a laser beam from the back side to vaporize all or part of the first adhesive layer 102. (FIG. 3D) In this embodiment, since a glass substrate is used as the first fixed substrate, the fundamental wave, the second harmonic wave, and the third harmonic wave of the YAG laser are used. Here, a linear beam was formed using the second harmonic (wavelength 532 nm), and the first adhesive layer was irradiated through the glass substrate which is the first fixed substrate 101.
[0058]
Finally, a light emitting device sandwiched between an element formation substrate that is a resin substrate and a second fixed substrate that is a resin substrate is completed. Each film (insulating film, semiconductor film, conductive film, etc.) is formed by sputtering, and all processes can be performed at 350 ° C. or lower, preferably 200 ° C. or lower.
[0059]
[Example 2]
This embodiment is an example of manufacturing a p-channel TFT and will be described with reference to FIGS.
[0060]
First, the base insulating film 404 is formed over the element formation substrate 403 bonded with the first fixed substrate 401 and the first adhesive layer 402 (separation layer). As the base insulating film 404, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film (SiOx Ny), or a laminated film of these can be used in a film thickness range of 100 to 500 nm. A forming method such as a plasma CVD method, a vapor deposition method, a sputtering method, or a low pressure thermal CVD method can be used.
[0061]
In this embodiment, a silicon oxynitride film containing a nitrogen element more than an oxygen element in a film composition and a silicon oxynitride film containing an oxygen element more than a nitrogen element in a film composition by using a sputtering method capable of film formation at a low temperature Were laminated.
[0062]
Note that any of the element formation substrates 403 attached by the first fixed substrate 401 and the first adhesive layer 402 (separation layer) manufactured by the method described in the above embodiment can be applied.
[0063]
Next, a semiconductor layer 405 is formed over the base insulating film. The semiconductor layer 405 is formed by forming a semiconductor film having an amorphous structure by a known means (thermal CVD method, plasma CVD method, reduced pressure thermal CVD method, vapor deposition method, sputtering method, or the like), and then known crystallization treatment. A crystalline semiconductor film obtained by performing (a laser crystallization method, a thermal crystallization method, or a thermal crystallization method using a catalyst such as nickel) is formed by patterning into a desired shape. The thickness of the semiconductor layer 405 is 20 to 100 nm (preferably 30 to 60 nm). The material of the crystalline semiconductor film is not limited, but is preferably silicon or silicon germanium (Si X Ge 1-X (0 <X <1)) It may be formed of an alloy or the like. In this embodiment, an amorphous silicon film is formed by a sputtering method that can be formed at a low temperature, and a crystalline silicon film is formed by a laser crystallization method. When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four A laser can be used.
[0064]
Further, after the semiconductor layer 405 is formed, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.
[0065]
Next, a gate insulating film 406 that covers the semiconductor layer 405 is formed. The gate insulating film 406 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by a plasma CVD method or a sputtering method. In this embodiment, the silicon oxide film is formed by a sputtering method that can be formed at a low temperature. (Fig. 4 (A))
[0066]
Next, a conductive layer 408 is formed over the gate insulating film 406. The conductive layer 408 is formed by forming a conductive film by a known means (thermal CVD method, plasma CVD method, reduced pressure thermal CVD method, vapor deposition method, sputtering method, or the like), and then patterning the conductive film into a desired shape using a mask 407. Form. As a material of the conductive layer 408, an element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy material or a compound material containing the element as a main component may be used. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. Further, an AgPdCu alloy may be used. In this embodiment, a W film is formed by patterning using a sputtering method that can be formed at a low temperature and patterned. The end portion of the conductive layer 408 is formed in a tapered shape. The etching conditions may be determined appropriately. For example, in the case of W, CF Four And Cl 2 Etching can be performed satisfactorily by biasing the substrate negatively.
[0067]
Next, as shown in FIG. 4B, impurity regions (p + regions) 409 that form source and drain regions in a self-aligning manner are formed. This impurity region (p + region) 409 is formed by ion doping, and is doped with an element belonging to Group 13 of the periodic table represented by boron. The impurity concentration of the impurity region (p + region) 409 is 1 × 10 20 ~ 2x10 twenty one / Cm Three To be in the range.
[0068]
Next, as illustrated in FIG. 4C, the conductive layer 410 is formed by etching so that the end portion of the conductive layer 408 recedes. In the structure of this embodiment, this is used as a gate electrode. The formation of the gate electrode uses two etching steps, and the etching conditions are appropriately determined. For example, in the case of W, CF Four And Cl 2 By using this mixed gas and biasing the substrate negatively, the end can be satisfactorily processed into a tapered shape. CF Four And Cl 2 By mixing oxygen into the substrate, anisotropic etching etching of W can be performed with good selectivity with respect to the base.
[0069]
Thereafter, as shown in FIG. 4D, a p-type impurity (acceptor) is doped using the conductive layer 410 as a mask to form an impurity region (p− region) 411 in a self-aligning manner. The impurity concentration of the impurity region (p− region) 411 is 1 × 10 17 ~ 2x10 19 / Cm Three To be in the range.
[0070]
After that, an interlayer insulating film 413 is formed using a silicon nitride film or a silicon nitride oxide film manufactured by a sputtering method or a plasma CVD method. The added impurity element is subjected to heat treatment at 350 to 500 ° C. or laser light irradiation for activation. Further, after forming a contact hole reaching the impurity region (p + region) using a known technique, a source electrode or a drain electrode 414 is formed to obtain a TFT.
[0071]
Finally, hydrogenation is performed using a known technique, and the whole is hydrogenated to complete a p-channel TFT. (Fig. 4 (E))
[0072]
In the semiconductor layer, a channel formation region 412, an LDD (Lightly Doped Drain) region 411 formed by an impurity region (p− region), and a source or drain region 409 formed by an impurity region (p + region) are formed. Here, the p-channel TFT is shown with the LDD structure, but it is of course possible to manufacture it with a single drain or a structure in which the LDD overlaps with the gate electrode. A basic logic circuit can be configured by using the p-channel TFT shown in this embodiment, and more complicated logic circuits (signal division circuit, D / A converter, operational amplifier, γ correction circuit, etc.) can be configured. Furthermore, a memory or a microprocessor can be formed. For example, the driving circuit of the EL display device can be entirely composed of p-channel TFTs.
[0073]
This embodiment can be combined with the first embodiment.
[0074]
[Example 3]
This embodiment is an example of manufacturing an n-channel TFT and will be described with reference to FIGS. 4A and 5A are the same, the same reference numerals are used, and description of manufacturing steps is omitted here.
[0075]
After obtaining the state of FIG. 5A according to Embodiment 2, a resist mask 415 is formed by a light exposure process, and the semiconductor film 405 is doped with an n-type impurity (donor) by ion implantation or ion doping. (FIG. 5B) In the impurity region (n−region) 416 to be manufactured, the concentration to be doped is 1 × 10. 17 ~ 2x10 19 / Cm Three To be in the range.
[0076]
Next, a gate electrode 417 is formed over the insulating film 406 using a conductive material containing one or more elements selected from tantalum, tungsten, titanium, aluminum, and molybdenum as components. (FIG. 5C) A part of the gate electrode 417 is formed so as to partially overlap with the impurity region (n− region) 416 with the gate insulating film interposed therebetween.
[0077]
After that, as shown in FIG. 5D, an n-type impurity (donor) is doped using the gate electrode 417 as a mask to form an impurity region (n + region) 418 in a self-aligning manner. The impurity concentration of the impurity region (n + region) 418 is 1 × 10 17 ~ 2x10 19 / Cm Three To be in the range.
[0078]
After that, an interlayer insulating film 419 is formed using a silicon nitride film or a silicon nitride oxide film manufactured by a plasma CVD method. The added impurity element is subjected to heat treatment at 350 to 500 ° C. or laser light irradiation for activation. Further, a contact hole reaching the impurity region (n + region) is formed using a known technique, and then a source or drain electrode 420 is formed to obtain a TFT.
[0079]
Finally, hydrogenation is performed using a known technique, and the whole is hydrogenated to complete an n-channel TFT. (Fig. 5 (E))
[0080]
In the semiconductor layer, a channel formation region 419, an LDD (Lightly Doped Drain) region 416 formed by an impurity region (n− region), and a source or drain region 418 formed by an impurity region (n + region) are formed. Further, the LDD region 416 is formed so as to overlap with the gate electrode 417, and the concentration of the electric field at the drain end is relaxed to prevent deterioration due to hot carriers. Of course, an n-channel TFT with a single drain or LDD structure can also be manufactured. A basic logic circuit can be configured using the n-channel TFT shown in this embodiment, and more complicated logic circuits (signal division circuit, D / A converter, operational amplifier, γ correction circuit, etc.) can be configured. Furthermore, a memory or a microprocessor can be formed. For example, the driving circuit of the EL display device can all be composed of n-channel TFTs.
[0081]
This embodiment can be combined with the first embodiment.
[0082]
[Example 4]
This embodiment is an example of manufacturing a CMOS circuit in which an n-channel TFT and a p-channel TFT are complementarily combined, and will be described with reference to FIGS.
[0083]
In accordance with the second embodiment, a base insulating film is formed on the element formation substrate bonded with the first fixed substrate and the first adhesive layer (separation layer), and then the semiconductor layers 501 and 502 are formed. (Fig. 6 (A))
[0084]
Next, a gate insulating film 503, a first conductive film 504, and a second conductive film 505 are formed by sputtering. (FIG. 6B) In this embodiment, the first conductive film 504 is formed of tantalum nitride or titanium to a thickness of 50 to 100 nm, and the second conductive film 505 is formed of tungsten to a thickness of 100 to 300 nm. .
[0085]
Next, as shown in FIG. 6C, a resist mask 506 is formed, and a first etching process for forming a gate electrode is performed. Although there is no limitation on the etching method, an ICP (Inductively Coupled Plasma) etching method is preferably used. CF as etching gas Four And Cl 2 Are mixed, and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 0.5 to 2 Pa, preferably 1 Pa, to generate plasma. 100 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. CF Four And Cl 2 In the case of mixing, even in the case of a tungsten film, a tantalum nitride film, and a titanium film, etching can be performed at the same rate.
[0086]
Under the above etching conditions, the end portion can be tapered by the shape of the resist mask and the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is set to 15 to 45 °. In order to etch without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the over-etching process. Thus, first-shaped conductive layers 507 and 508 (first conductive layers 507a and 508a and second conductive layers 507b and 508b) made of the first conductive film and the second conductive film are formed by the first etching process. Reference numeral 509 denotes a gate insulating film, and a region not covered with the first shape conductive layer is etched and thinned by about 20 to 50 nm.
[0087]
Then, a first doping process is performed to dope n-type impurities (donors). (FIG. 6D) The method is performed by ion doping or ion implantation. The condition of the ion doping method is a dose of 1 × 10 13 ~ 5x10 14 / Cm 2 Do as. As the impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As) is used. In this case, the first shape conductive layers 507 and 508 serve as a mask for the element to be doped, and the acceleration voltage is appropriately adjusted (for example, 20 to 60 keV), and the impurity region is formed by the impurity element that has passed through the gate insulating film 509. (N + regions) 520 and 521 are formed. For example, the phosphorus (P) concentration in the impurity region (n + region) is 1 × 10 20 ~ 1x10 twenty one / Cm Three To be in the range.
[0088]
Further, a second etching process is performed as shown in FIG. The ICP etching method is used for etching, and CF is used as an etching gas. Four And Cl 2 And O 2 And 500 W of RF power (13.56 MHz) is supplied to the coil-type electrode at a pressure of 1 Pa to generate plasma. 50 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. Under such conditions, the tungsten film is anisotropically etched to leave the tantalum nitride film or titanium film as the first conductive layer. Thus, second shape conductive layers 512 and 513 (first conductive films 512a and 513a and second conductive films 512b and 513b) are formed. Reference numeral 516 denotes a gate insulating film, and a region not covered with the second shape conductive layers 512 and 513 is further etched by about 20 to 50 nm to be thinned.
[0089]
Then, a second doping process is performed as shown in FIG. The n-type impurity (donor) is doped under a condition of a high acceleration voltage with a lower dose than in the first doping process. For example, the acceleration voltage is 70 to 120 keV and 1 × 10 13 / Cm 2 An impurity region is formed inside the first impurity region formed in the island-shaped semiconductor film in FIG. Doping is performed using the second conductive films 512b and 513b as masks against the impurity elements so that the impurity elements are added to regions below the first conductive films 512a and 512a. Thus, impurity regions (n−regions) 514 and 515 overlapping with the first conductive films 512a and 513a are formed. In this impurity region, since the second conductive layers 512a and 513a remain with substantially the same film thickness, the concentration difference in the direction along the second conductive layer is small and 1 × 10 17 ~ 1x10 19 / Cm Three Formed at a concentration of.
[0090]
Then, as shown in FIG. 7B, a third etching process is performed, and the gate insulating film 346 is etched. As a result, the second conductive film is also etched, and the end portions recede and become small, and third shape conductive layers 517 and 518 are formed. In the figure, reference numeral 519 denotes a remaining gate insulating film.
[0091]
Then, as shown in FIG. 7C, a resist mask 520 is formed, and a p-type impurity (acceptor) is doped into the island-shaped semiconductor layer 501 forming the p-channel TFT. Typically, boron (B) is used. The impurity concentration of the impurity regions (p + regions) 521 and 522 is 2 × 10. 20 ~ 2x10 twenty one / Cm Three Then, boron of 1.5 to 3 times the concentration of phosphorus contained is added to reverse the conductivity type.
[0092]
Through the above steps, impurity regions are formed in each island-like semiconductor layer. The third shape conductive layers 517 and 518 serve as gate electrodes. After that, as illustrated in FIG. 7D, a protective insulating film 523 including a silicon nitride film or a silicon oxynitride film is formed by a plasma CVD method. Then, a process of activating the impurity element added to each island-like semiconductor layer is performed for the purpose of controlling the conductivity type.
[0093]
Further, a silicon nitride film 524 is formed and hydrogenation is performed. As a result, hydrogenation can be achieved by diffusing hydrogen in the silicon nitride film 524 into the island-like semiconductor layer.
[0094]
The interlayer insulating film 525 is formed using an organic insulating material such as polyimide or acrylic. Of course, a silicon oxide film formed using TEOS (Tetraethyl Ortho silicate) by a plasma CVD method may be applied, but from the viewpoint of improving flatness, it is desirable to use the organic material.
[0095]
Next, contact holes are formed, and source wirings or drain wirings 526 to 528 are formed using aluminum (Al), titanium (Ti), tantalum (Ta), or the like.
[0096]
Through the above steps, a CMOS circuit in which an n-channel TFT and a p-channel TFT are combined in a complementary manner can be obtained.
[0097]
The p-channel TFT includes a channel formation region 530 and impurity regions 521 and 522 functioning as a source region or a drain region.
[0098]
The n-channel TFT includes a channel formation region 531, an impurity region 515 a (Gate Overlapped Drain: GOLD region) overlapping the gate electrode 518 made of a third shape conductive layer, and an impurity region 515 b (LDD region) formed outside the gate electrode. ) And an impurity region 516 functioning as a source region or a drain region.
[0099]
Such a CMOS circuit makes it possible to form a drive circuit for an active matrix EL display device. In addition, such an n-channel TFT or a p-channel TFT can be applied to a transistor forming the pixel portion.
[0100]
By combining such CMOS circuits, basic logic circuits can be configured, and more complex logic circuits (signal division circuits, D / A converters, operational amplifiers, γ correction circuits, etc.) can be configured, and memory It is also possible to form a microprocessor.
[0101]
This embodiment can be combined with the first embodiment.
[0102]
[Example 5]
The n-channel TFT shown in Example 3 is obtained by adding an element belonging to Group 15 of the periodic table (preferably phosphorus) or an element belonging to Group 13 of the periodic table (preferably boron) to a semiconductor serving as a channel formation region. The enhancement type and the depression type can be created separately.
[0103]
When an NMOS circuit is formed by combining n-channel TFTs, an enhancement type TFT is formed (hereinafter referred to as an EEMOS circuit), or an enhancement type and a depression type are combined (hereinafter referred to as an EDMOS circuit). Called).
[0104]
Here, FIG. 8A shows an example of an EEMOS circuit, and FIG. 8B shows an example of an EDMOS circuit. In FIG. 8A, reference numerals 31 and 32 denote enhancement-type n-channel TFTs (hereinafter referred to as E-type NTFTs). 8B, 33 is an E-type NTFT, and 34 is a depletion-type n-channel TFT (hereinafter referred to as a D-type NTFT).
[0105]
8A and 8B, VDH is a power supply line (positive power supply line) to which a positive voltage is applied, and VDL is a power supply line (negative power supply line) to which a negative voltage is applied. . The negative power source line may be a ground potential power source line (ground power source line).
[0106]
Further, FIG. 9 shows an example in which a shift register is manufactured using the EEMOS circuit shown in FIG. 8A or the EDMOS circuit shown in FIG. In FIG. 9, reference numerals 40 and 41 denote flip-flop circuits. Reference numerals 42 and 43 denote E-type NTFTs. A clock signal (CL) is input to the gate of the E-type NTFT 42, and a clock signal (CL bar) having an inverted polarity is input to the gate of the E-type NTFT 43. Reference numeral 44 denotes an inverter circuit. As shown in FIG. 9B, the EEMOS circuit shown in FIG. 8A or the EDMOS circuit shown in FIG. 8B is used. Therefore, it is possible to configure all the drive circuits of the EL display device with n-channel TFTs.
[0107]
In addition, this embodiment can be combined with Embodiment 1 or Embodiment 3.
[0108]
[Example 6]
Here, an example in which an EL (electroluminescence) display device is manufactured using the TFTs obtained in Examples 2 to 5 will be described with reference to FIGS.
[0109]
FIG. 10 shows an example of a light-emitting device having a pixel portion and a driving circuit for driving the pixel portion on the same insulator (but a state before sealing). Note that a CMOS circuit serving as a basic unit is shown in the driver circuit, and one pixel is shown in the pixel portion. This CMOS circuit can be obtained according to the fourth embodiment.
[0110]
In FIG. 10, 601 is a first fixed substrate, 602 is a first adhesive layer, 603 is an element formation substrate, on which a driving circuit 604 composed of an n-channel TFT and a p-channel TFT, and a p-channel TFT. And a current control TFT composed of an n-channel TFT. In this embodiment, all TFTs are formed by top gate type TFTs.
[0111]
Description of the n-channel TFT and the p-channel TFT will be omitted because it can be referred to the fourth embodiment. The switching TFT has a structure (double gate structure) having two channel formation regions between the source region and the drain region. See the description of the structure of the p-channel TFT in Example 2. Since it can be easily understood, the description is omitted. Note that this embodiment is not limited to the double gate structure, and may be a single gate structure in which one channel formation region is formed or a triple gate structure in which three channel formation regions are formed.
[0112]
In addition, a contact hole is provided in the first interlayer insulating film 607 before the second interlayer insulating film 608 is provided on the drain region 606 of the current control TFT. This is to simplify the etching process when a contact hole is formed in the second interlayer insulating film 608. A contact hole is formed in the second interlayer insulating film 608 so as to reach the drain region 606, and a pixel electrode 609 connected to the drain region 606 is provided. The pixel electrode 609 is an electrode that functions as a cathode of the EL element, and is formed using a conductive film containing an element belonging to Group 1 or 2 of the periodic table. In this embodiment, a conductive film made of a compound of lithium and aluminum is used.
[0113]
Next, reference numeral 613 denotes an insulating film provided so as to cover the end portion of the pixel electrode 609 and is referred to as a bank in this specification. The bank 613 may be formed using an insulating film containing silicon or a resin film. When a resin film is used, the specific resistance of the resin film is 1 × 10 6 ~ 1x10 12 Ωm (preferably 1 × 10 8 ~ 1x10 Ten When carbon particles or metal particles are added so as to satisfy (Ωm), dielectric breakdown during film formation can be suppressed.
[0114]
The EL element 610 includes a pixel electrode (cathode) 609, an EL layer 611, and an anode 612. As the anode 612, a conductive film having a high work function, typically an oxide conductive film, is used. As the oxide conductive film, indium oxide, tin oxide, zinc oxide, or a compound thereof may be used.
[0115]
Note that in this specification, a stacked body in which a hole injection layer, a hole transport layer, a hole blocking layer, an electron transport layer, an electron injection layer, or an electron blocking layer is combined with the light-emitting layer is defined as an EL layer.
[0116]
Although not shown here, it is effective to provide a passivation film so as to completely cover the EL element 610 after the anode 612 is formed. As the passivation film, an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film is used, and the insulating film is used as a single layer or a combination thereof.
[0117]
Next, after performing the sealing (or sealing) process for protecting the EL element, the first fixed substrate 601 was separated by laser irradiation as shown in the embodiment and Example 1. The subsequent EL display device will be described with reference to FIGS.
[0118]
FIG. 11A is a top view illustrating a state where the EL element is sealed, and FIG. 11B is a cross-sectional view taken along line AA ′ of FIG. 11A. 701 indicated by a dotted line is a pixel portion, 702 is a source side driver circuit, and 703 is a gate side driver circuit. 704 is a cover material, 705 is a first seal material, and 706 is a second seal material.
[0119]
Reference numeral 708 denotes a wiring for transmitting signals input to the source side driver circuit 702 and the gate side driver circuit 703, and receives video signals and clock signals from an FPC (flexible printed circuit) 708 serving as an external input terminal. Although only the FPC is shown here, a printed wiring board (PWB) may be attached to the FPC.
[0120]
Next, a cross-sectional structure is described with reference to FIG. A pixel portion and a source side driver circuit 709 are formed above the insulator 700 (corresponding to the element formation substrate 603), and the pixel portion includes a current control TFT 710 and a pixel electrode 711 electrically connected to its drain. It is formed by a plurality of pixels. The source side driver circuit 709 is formed using a CMOS circuit in which an n-channel TFT and a p-channel TFT are combined. Note that a polarizing plate (typically, a circular polarizing plate) may be attached to the insulator 700.
[0121]
A bank 712 is formed at both ends of the pixel electrode 711, and an EL layer 713 and an anode 714 of the EL element are formed on the pixel electrode 711. The anode 714 also functions as a wiring common to all pixels, and is electrically connected to the FPC 716 through the connection wiring 715. Further, all elements included in the pixel portion and the source side driver circuit 709 are covered with a passivation film (not shown).
[0122]
Further, a cover material 704 is bonded to the first seal material 705. Note that a spacer may be provided in order to ensure a space between the cover material 704 and the EL element. A gap 717 is formed inside the first sealing material 705. Note that the first sealing material 705 is desirably a material that does not transmit moisture or oxygen. Furthermore, it is effective to provide a substance having a hygroscopic effect or a substance having an antioxidant effect inside the gap 717.
[0123]
Note that a carbon film (specifically, a diamond-like carbon film) is preferably provided as a protective film on the front and back surfaces of the cover material 704 in a thickness of 2 to 30 nm. Such a carbon film (not shown here) has a role of preventing oxygen and water from entering and mechanically protecting the surface of the cover material 704.
[0124]
Further, after the cover material 704 is bonded, the second seal material 706 is provided so as to cover the exposed surface of the first seal material 705. The second sealant 706 can be made of the same material as the first sealant 705.
[0125]
By encapsulating the EL element with the structure as described above, the EL element can be completely shut off from the outside, and prevents substances that promote deterioration due to oxidation of the EL layer, such as moisture and oxygen, from entering from the outside. Can do. Therefore, an EL display device with high reliability can be obtained.
[0126]
This embodiment can be combined with the first embodiment.
[0127]
[Example 7]
In this example, in the EL display device obtained in Example 6, FIG. 12A shows a more detailed top surface structure of the pixel portion, and FIG. 12B shows a circuit diagram. In FIG. 12A and FIG. 12B, common reference numerals are used so that they may be referred to each other.
[0128]
The source of the switching TFT 802 is connected to the source wiring 815, and the drain is connected to the drain wiring 805. The drain wiring 805 is electrically connected to the gate electrode 807 of the current control TFT 806. The source of the current control TFT 806 is electrically connected to the current supply line 816, and the drain is electrically connected to the drain wiring 817. Further, the drain wiring 817 is electrically connected to a pixel electrode (cathode) 818 indicated by a dotted line.
[0129]
At this time, a storage capacitor is formed in the region indicated by 819. The storage capacitor 819 is formed between the semiconductor film 820 electrically connected to the current supply line 816, the insulating film (not shown) in the same layer as the gate insulating film, and the gate electrode 807. A capacitor formed by the gate electrode 807, the same layer (not shown) as the first interlayer insulating film, and the current supply line 816 can also be used as the storage capacitor.
[0130]
Further, this embodiment can be combined with Embodiment 1 or Embodiment 6.
[0131]
[Example 8]
In this embodiment, FIG. 13 shows a circuit configuration example of the EL display device shown in Embodiment 6 or Embodiment 7. In this embodiment, a circuit configuration for performing digital driving is shown. In this embodiment, a source side driver circuit 901, a pixel portion 906, and a gate side driver circuit 907 are provided. Note that in this specification, the drive circuit is a generic name including a source side processing circuit and a gate side drive circuit.
[0132]
The source side driver circuit 901 includes a shift register 902, a latch (A) 903, a latch (B) 904, and a buffer 905. In the case of analog driving, a sampling circuit (transfer gate) may be provided instead of the latches (A) and (B). The gate side driver circuit 907 includes a shift register 908 and a buffer 909.
[0133]
In this embodiment, the pixel portion 906 includes a plurality of pixels, and EL elements are provided in the plurality of pixels. At this time, it is preferable that the cathode of the EL element is electrically connected to the drain of the current control TFT.
[0134]
The source side driver circuit 901 and the gate side driver circuit 907 are formed of n-channel TFTs or p-channel TFTs obtained in Embodiments 2 to 4.
[0135]
Although not illustrated, a gate side driver circuit may be further provided on the opposite side of the gate side driver circuit 907 with the pixel portion 906 interposed therebetween. In this case, both have the same structure and share the gate wiring, and even if one of them breaks, the gate signal is sent from the remaining one so that the pixel portion operates normally.
[0136]
In addition, this embodiment can be combined with Embodiment 1, Embodiment 6, or Embodiment 7.
[0137]
[Example 9]
In this embodiment, FIG. 14 shows an example of an EL display device in which all TFTs used in the pixel portion and the drive circuit are composed of inverted staggered TFTs.
[0138]
In FIG. 14, reference numeral 1001 denotes a first fixed substrate, 1002 denotes a first adhesive layer, and 1003 denotes an element formation substrate. First, the first fixed substrate 1001 and the first adhesive layer 1002 (separation layer) are attached according to the embodiment. An attached element formation substrate 1003 is prepared. Note that a base insulating film may be formed over the element formation substrate if necessary.
[0139]
Next, a gate wiring (including a gate electrode) 1004 having a single layer structure or a stacked structure is formed over the element formation substrate 1003. After forming a conductive film having a film thickness range of 10 to 1000 nm, preferably 30 to 300 nm using a thermal CVD method, a plasma CVD method, a low pressure thermal CVD method, a vapor deposition method, a sputtering method, or the like as a means for forming the gate wiring 12. Then, it is formed by a known patterning technique. The material of the gate wiring 12 is a material mainly composed of a conductive material or a semiconductor material, such as Ta (tantalum), Mo (molybdenum), Ti (titanium), W (tungsten), chromium (Cr), or the like. Main components are refractory metal materials, silicides, which are compounds of these metal materials and silicon, polysilicon having N-type or P-type conductivity, low-resistance metal materials Cu (copper), Al (aluminum), etc. Any structure having at least one material layer can be used without particular limitation.
[0140]
Next, a gate insulating film 1005 is formed.
[0141]
Next, an amorphous semiconductor film is formed. Next, laser crystallization treatment of the amorphous semiconductor film is performed to form a crystalline semiconductor film, and then the obtained crystalline semiconductor film is patterned into a desired shape to form a semiconductor layer. Next, an insulating layer 1006 is formed over the semiconductor layer. This insulating layer 1006 protects the channel formation region during the impurity element addition step.
[0142]
Next, an impurity region for forming an LDD region, a source region, or a drain region is formed by appropriately adding an impurity element imparting n-type conductivity or an impurity element imparting p-type conductivity to the semiconductor layer by an ion implantation method or an ion doping method. Form.
[0143]
After that, an interlayer insulating film is formed using a silicon nitride film, a silicon nitride oxide film, or a silicon oxide film manufactured by a sputtering method. The added impurity element is activated. Here, laser light irradiation was performed. Instead of laser light irradiation, activation may be performed by heat treatment at 350 ° C. or lower.
[0144]
Next, a contact hole reaching the source region or the drain region is formed using a known technique, and then a source electrode or a drain electrode is formed to obtain an inverted staggered TFT.
[0145]
Next, hydrogenation is performed using a known technique, and the whole is hydrogenated to complete an n-channel TFT and a p-channel TFT. In this embodiment, the hydrogenation treatment was performed using hydrogen plasma that can be performed at a relatively low temperature.
[0146]
Next, a first interlayer insulating film 1007 is formed using a silicon nitride film, a silicon nitride oxide film, or a silicon oxide film manufactured by a sputtering method. Next, a contact hole reaching the drain region 1000 of the pixel portion is formed using a known technique, and then a second interlayer insulating film 1008 is formed. Next, a contact hole reaching the drain region 1000 of the pixel portion is formed using a known technique, and then a pixel electrode 1009 is formed. Next, banks 1010 are formed at both ends of the pixel electrode, and an EL layer 1011 and an anode 1013 of the EL element 1012 are formed over the pixel electrode.
[0147]
In FIG. 14, on the element formation substrate, an N-channel TFT 1014, a drive circuit composed of a P-channel TFT 1015, a switching TFT 1016 composed of a P-channel TFT, and a current control TFT 1017 composed of an N-channel TFT are formed. In this embodiment, all TFTs are formed of inverted staggered TFTs.
[0148]
The switching TFT 1016 has a structure (double gate structure) having two channel formation regions between the source region and the drain region. Refer to the description of the structure of the P-channel TFT in Example 2. Since it can be easily understood, the description is omitted. Note that this embodiment is not limited to the double gate structure, and may be a single gate structure in which one channel formation region is formed or a triple gate structure in which three channel formation regions are formed.
[0149]
Further, it is preferable that all elements included in the pixel portion and the driver circuit are covered with a passivation film (not shown).
[0150]
In the subsequent steps, the second fixed substrate is bonded to the second adhesive layer in accordance with the steps of Example 6, and then the first fixed substrate 1001 is separated by irradiating the first adhesive layer 1002 with a laser. Is completed.
[0151]
Note that this embodiment can be freely combined with Embodiment 1, Embodiment 7, or Embodiment 8.
[0152]
[Example 10]
In this embodiment, FIG. 15 shows an example of an EL display device in which all TFTs used in the pixel portion and the driver circuit are N-channel TFTs.
[0153]
In FIG. 15, reference numeral 1101 denotes a first fixed substrate, 1102 denotes a first adhesive layer, and 1103 denotes an element formation substrate. First, the first fixed substrate 1101 and the first adhesive layer 1102 (separation layer) are attached according to the embodiment. A base insulating film is formed over the attached element formation substrate 1103.
[0154]
On the base insulating film, an N-channel TFT 1104, a drive circuit composed of an N-channel TFT 1105, a switching TFT 1106 composed of an N-channel TFT, and a current control TFT 1107 composed of an N-channel TFT are formed. Note that description of the N-channel TFT is omitted because it is sufficient to refer to the third embodiment. The description of the EL element 1108 is omitted because it is sufficient to refer to the sixth embodiment.
[0155]
Further, it is preferable that all elements included in the pixel portion and the driver circuit are covered with a passivation film (not shown).
[0156]
In addition, after obtaining the state of FIG. 15, the second fixed substrate is bonded with the second adhesive layer according to the process of Example 6, and then the first fixed substrate 1101 is attached to the first adhesive layer 1102 by laser irradiation. The light emitting device may be completed by separation.
[0157]
By forming the gate side driver circuit and the source side driver circuit with only the N-channel TFT, the pixel portion and the driver circuit can all be formed with the N-channel TFT. Accordingly, the yield and throughput of the TFT process can be significantly improved in manufacturing an active matrix electro-optical device, and the manufacturing cost can be reduced.
[0158]
Note that this embodiment can also be implemented when one of the source side driver circuit and the gate side driver circuit is an external IC chip.
[0159]
In this embodiment, the drive circuit is configured using only the E-type NTFT, but it may be formed by combining the E-type NTFT and the D-type NTFT.
[0160]
Note that this embodiment can be freely combined with Embodiment 1, Embodiment 3, Embodiment 5, Embodiment 7, or Embodiment 8. In this embodiment, a top gate type TFT is used, but there is no particular limitation, and an inverted stagger type TFT as shown in Embodiment 9 can also be used.
[0161]
[Example 11]
In this embodiment, FIG. 16 shows an example of an EL display device in which all TFTs used for the pixel portion and the driver circuit are P-channel TFTs.
[0162]
In FIG. 16, reference numeral 1201 denotes a first fixed substrate, 1202 denotes a first adhesive layer, and 1203 denotes an element formation substrate. First, the first fixed substrate 1201 and the first adhesive layer 1202 (separation layer) are attached according to the embodiment. A base insulating film is formed over the attached element formation substrate 1203.
[0163]
A driving circuit composed of an N-channel TFT 1204 and an N-channel TFT 1205, a switching TFT 1206 composed of an N-channel TFT, and a current control TFT 1207 composed of an N-channel TFT are formed thereon. Note that description of the N-channel TFT is omitted because it is only necessary to refer to the second embodiment.
[0164]
In this embodiment, interlayer insulating films 1208 and 1209 are formed on the current control TFT 1207, and a pixel electrode 1210 electrically connected to the drain of the current control TFT 1207 is formed thereon. In this embodiment, the pixel electrode 1210 made of a transparent conductive film having a large work function functions as the anode of the EL element.
[0165]
Similarly to the sixth embodiment, a bank 1211 is formed on the pixel electrode 1210.
[0166]
Next, an EL layer 1212 is formed on the pixel electrode 1210. Over the EL layer 1212, a cathode 1213 made of a conductive film containing an element belonging to Group 1 or 2 of the periodic table is provided. Thus, an EL element 1214 including the pixel electrode (anode) 1210, the EL layer 1212, and the cathode 1213 is formed.
[0167]
Further, it is preferable that all elements included in the pixel portion and the driver circuit are covered with a passivation film (not shown).
[0168]
However, this embodiment differs from the sixth, ninth, and tenth embodiments in the direction of light emission from the EL element, and the element formation substrate must be transparent.
[0169]
In the subsequent steps, the second fixed substrate is bonded to the second adhesive layer in accordance with the steps of Example 6, and then the first fixed substrate 1201 is separated by irradiating the first adhesive layer 1202 with a laser. Is completed.
[0170]
Note that this embodiment can be freely combined with Embodiment 1, Embodiment 2, Embodiment 6, Embodiment 7, or Embodiment 8. In this embodiment, a top gate type TFT is used, but there is no particular limitation, and an inverted stagger type TFT as shown in Embodiment 9 can also be used.
[0171]
[Example 12]
In this embodiment, an example in which a drive circuit is formed using a decoder using a P-channel TFT as shown in FIG. 4 instead of a general shift register. FIG. 17 shows an example of a gate side driving circuit.
[0172]
In FIG. 17, 1300 is a decoder of the gate side driving circuit, and 1301 is a buffer section of the gate side driving circuit.
[0173]
First, the gate side decoder 1300 will be described. First, reference numeral 1302 denotes an input signal line (hereinafter referred to as a selection line) of the decoder 1300. Here, A1, A1 bar (a signal in which the polarity of A1 is inverted), A2, A2 bar (a signal in which the polarity of A2 is inverted),. An and An bars (signals in which the polarity of An is inverted) are shown.
[0174]
The selection line 1302 transmits a signal shown in the timing chart of FIG. As shown in FIG. 18, when the frequency of A1 is 1, the frequency of A2 is 2 -1 Double, A3 frequency is 2 -2 Double, An frequency is 2 -(n-1) Doubled.
[0175]
Reference numeral 1303a denotes a first-stage NAND circuit (also referred to as a NAND cell), reference numeral 1303b denotes a second-stage NAND circuit, and reference numeral 1303c denotes an n-th stage NAND circuit.
[0176]
The NAND circuits 1303a to 1303c are combined with P-channel TFTs 1304 to 1309 to form a NAND circuit.
[0177]
In the NAND circuit 1303a, P-channel TFTs 1304 to 1306 having gates connected to any one of A1, A2,... An (referred to as positive selection lines) are connected in parallel to each other, and a common Positive power supply line (V DH ) 1310 and connected to the output line 1311 as a common drain.
[0178]
Next, the buffer 1301 is formed by a plurality of buffers 1313a to 1313c corresponding to each of the NAND circuits 1303a to 1303c. However, the buffers 1313a to 1313c may all have the same structure. Further, the buffers 1313a to 1313c are formed using P-channel TFTs 1314 to 1316 as one conductivity type TFTs.
[0179]
The P-channel TFT 1316 has a reset signal line (Reset) as a gate, a positive power supply line 1319 as a source, and a gate wiring 1318 as a drain. Note that the ground power supply line 1317 may be a negative power supply line (however, a power supply line that applies a voltage that turns on a P-channel TFT used as a switching element of a pixel).
[0180]
Next, FIG. 19 shows the configuration of the source side driver circuit. The source side driver circuit shown in FIG. 19 includes a decoder 1401, a latch 1402, and a buffer 1403. Note that the configurations of the decoder 1401 and the buffer 1403 are the same as those of the gate-side driver circuit, and thus description thereof is omitted here.
[0181]
In the case of the source side driver circuit shown in FIG. 19, the latch 1402 includes a first-stage latch 1404 and a second-stage latch 1405. The first-stage latch 1404 and the second-stage latch 1405 each include a plurality of unit units 1407 formed by m P-channel TFTs 1406a to 1406c.
[0182]
The sources of the P-channel TFTs 1406a to 1406c are connected to video signal lines (V1, V2,... Vk) 1409, respectively. When a negative voltage is applied to the output line 1408, the P-channel TFTs 1406a to 1406c are turned on at the same time, and video signals corresponding to the respective TFTs are captured. Further, the video signals thus captured are held in capacitors 1410a to 1410c connected to the P-channel TFTs 1406a to 1406c, respectively.
[0183]
The second-stage latch 1405 also includes a plurality of unit units 1407b, and the unit unit 1407b is formed of m P-channel TFTs 1411a to 1411c. The gates of the P-channel TFTs 1411a to 1411c are all connected to the latch signal line 1412. When a negative voltage is applied to the latch signal line 1412, the P-channel TFTs 1411a to 1411c are turned on all at once.
[0184]
As a result, the signals held in the capacitors 1410a to 1410c are held in the capacitors 1413a to 1413c connected to the P-channel TFTs 1411a to 1411c and simultaneously output to the buffer 303. Then, it is output to the source wiring 1414 through the buffer. The source lines are selected in order by the source side driving circuit operating as described above.
[0185]
As described above, by forming the gate side driver circuit and the source side driver circuit with only the P-channel TFT, the pixel portion and the driver circuit can be all formed with the P-channel TFT. Accordingly, the yield and throughput of the TFT process can be significantly improved in manufacturing an active matrix electro-optical device, and the manufacturing cost can be reduced.
[0186]
Note that this embodiment can be freely combined with Embodiment 1, Embodiment 2, Embodiment 6, Embodiment 7, or Embodiment 8 and Embodiment 11. In this embodiment, a top gate type TFT is used, but there is no particular limitation, and an inverted stagger type TFT as shown in Embodiment 9 can also be used.
[0187]
[Example 13]
In this embodiment, an example in which a driver circuit is formed using a decoder using an N-channel TFT as shown in FIG. 5 instead of a general shift register is shown. FIG. 20 shows an example of a gate side driving circuit.
[0188]
In FIG. 20, reference numeral 1500 denotes a decoder of the gate side drive circuit, and 1501 denotes a buffer unit of the gate side drive circuit. The buffer unit refers to a part where a plurality of buffers (buffer amplifiers) are integrated. In addition, the buffer refers to a circuit that performs driving without affecting the preceding stage.
[0189]
First, the gate side decoder 1500 will be described. First, reference numeral 1502 denotes an input signal line (hereinafter referred to as a selection line) of the decoder 1500. Here, A1, A1 bar (a signal in which the polarity of A1 is inverted), A2, A2 bar (a signal in which the polarity of A2 is inverted),. An and An bars (signals in which the polarity of An is inverted) are shown. That is, it can be considered that 2n selection lines are arranged.
[0190]
The selection line 1502 transmits a signal shown in the timing chart of FIG. As shown in FIG. 21, when the frequency of A1 is 1, the frequency of A2 is 2 -1 Double, A3 frequency is 2 -2 Double, An frequency is 2 -(n-1) Doubled.
[0191]
Reference numeral 1503a denotes a first-stage NAND circuit (also referred to as a NAND cell), 1503b denotes a second-stage NAND circuit, and 1503c denotes an n-th stage NAND circuit. The NAND circuit requires the number of gate wirings, and n pieces are required here. That is, in this embodiment, the decoder 1500 is composed of a plurality of NAND circuits.
[0192]
The NAND circuits 1503a to 1503c are combined with N-channel TFTs 1504 to 1509 to form a NAND circuit. The gates of the N-channel TFTs 1504 to 1509 are connected to any one of selection lines 1502 (A1, A1 bar, A2, A2 bar... An, An bar).
[0193]
In the NAND circuit 1503a, N-channel TFTs 1504 to 1506 having gates connected to any one of A1, A2,... An (referred to as positive selection lines) are connected in parallel to each other, and a common Negative power supply line (V DL ) 1510 and connected to the output line 1511 as a common drain.
[0194]
In this embodiment, the NAND circuit includes n N-channel TFTs connected in series and n N-channel TFTs connected in parallel.
[0195]
Next, the buffer unit 1501 is formed by a plurality of buffers 1513a to 1513c corresponding to each of the NAND circuits 1503a to 1503c. However, the buffers 1513a to 1513c may all have the same structure.
[0196]
The buffers 1513a to 1513c are formed using N-channel TFTs 1514 to 1516.
[0197]
In this embodiment, the buffers 1513a to 1513c are connected in series to the first N-channel TFT (N-channel TFT 1514) and the first N-channel TFT, and the drain of the first N-channel TFT is gated. The second N-channel TFT (N-channel TFT 1515) is included.
[0198]
The N-channel TFT 1516 (third N-channel TFT) has a reset signal line (Reset) as a gate and a negative power supply line (V DL ) 1519 is a source, and the gate wiring 1518 is a drain. The negative power line (V DL ) 1519 may be a ground power supply line (GND).
[0199]
Note that the N-channel TFT 1516 is used as a reset switch for forcibly pulling down the gate wiring 1518 to which a positive voltage is applied to a negative voltage. That is, when the selection period of the gate wiring 1518 is completed. A reset signal is input and a negative voltage is applied to the gate wiring 1518. However, the N-channel TFT 1516 can be omitted.
[0200]
Next, FIG. 22 shows a configuration of the source side driver circuit. The source side driver circuit shown in FIG. 22 includes a decoder 1521, a latch 1522, and a buffer unit 1523.
[0201]
In the case of the source side driver circuit shown in FIG. 22, the latch 1522 includes a first-stage latch 1524 and a second-stage latch 1525. The first-stage latch 1524 and the second-stage latch 1525 each include a plurality of unit units 1527 each formed of m N-channel TFTs 1526a to 1526c. An output line 1528 from the decoder 1521 is input to gates of m N-channel TFTs 1526a to 1526c forming the unit unit 1527. Note that m is an arbitrary integer.
[0202]
The sources of the N-channel TFTs 1526a to 1526c are connected to video signal lines (V1, V2,... Vk) 1529, respectively. That is, when a positive voltage is applied to the output line 1528, the N-channel TFTs 1526a to 1526c are turned on at the same time, and video signals corresponding to the TFTs are taken in. Further, the video signals thus captured are held in capacitors 1530a to 1530c connected to the N-channel TFTs 1526a to 1526c, respectively.
[0203]
The second-stage latch 1525 also includes a plurality of unit units 1527b, and the unit unit 1527b is formed of m N-channel TFTs 1531a to 1531c. The gates of the N-channel TFTs 1531a to 1531c are all connected to the latch signal line 1532. When a negative voltage is applied to the latch signal line 1532, the N-channel TFTs 1531a to 1531c are turned on at the same time.
[0204]
As a result, the signals held in the capacitors 1530a to 1530c are held in the capacitors 1533a to 1533c connected to the N-channel TFTs 1531a to 1531c and simultaneously output to the buffer 1523. Then, the signal is output to the source wiring 1534 through the buffer. The source lines are selected in order by the source side driving circuit operating as described above.
[0205]
As described above, by forming the gate side driver circuit and the source side driver circuit with only the N-channel TFT, the pixel portion and the driver circuit can be all formed with the N-channel TFT. Accordingly, the yield and throughput of the TFT process can be significantly improved in manufacturing an active matrix electro-optical device, and the manufacturing cost can be reduced.
[0206]
Note that this embodiment can also be implemented when one of the source side driver circuit and the gate side driver circuit is an external IC chip.
[0207]
In this embodiment, the drive circuit is configured using only the E-type NTFT, but it may be formed by combining the E-type NTFT and the D-type NTFT.
[0208]
Note that this embodiment can be freely combined with Embodiment 1, Embodiment 3, Embodiment 5, Embodiment 7, or Embodiment 8. In this embodiment, a top gate type TFT is used, but there is no particular limitation, and an inverted stagger type TFT as shown in Embodiment 9 can also be used.
[0209]
[Example 14]
As the element formation substrate, a metal substrate, for example, a stainless steel substrate can also be used. In this embodiment, an example in that case is shown below.
[0210]
In this example, a stainless steel substrate (thickness 10 to 200 μm) is used as the element formation substrate of Example 1. First, according to the embodiment, the first fixed substrate and the stainless steel substrate are bonded together with the first adhesive layer.
[0211]
Thereafter, according to the first embodiment, a necessary element may be formed by forming a base insulating film on an element formation substrate made of a stainless steel substrate. Note that unlike the first embodiment, a stainless steel substrate having high heat resistance is used, so that a TFT can be manufactured using a process at a higher temperature (about 500 ° C. or lower) than that of the first embodiment.
[0212]
Since the stainless steel substrate is used when separating the first fixed substrate, the first fixed substrate can be separated without affecting the elements formed on the element forming substrate even if the laser beam is irradiated. it can.
[0213]
Further, since the stainless steel substrate has a light shielding property, the light emitting device of this embodiment is an upward emitting light emitting device.
[0214]
By using a thin metal substrate (thickness of 10 to 200 μm), it is possible to obtain a light-emitting device that can be reduced in weight and thickness and has flexibility. Moreover, since the metal substrate is used, the heat radiation effect of the TFT element formed on the element substrate can be obtained.
[0215]
In addition, this embodiment can be freely combined with any one of Embodiments 1 to 13.
[0216]
[Example 15]
The driving circuit and the pixel portion formed by implementing the present invention can be used in various electro-optical devices (active matrix liquid crystal display, active matrix EL display, active matrix EC display). That is, the present invention can be implemented in all electronic devices in which these electro-optical devices are incorporated in the display unit.
[0217]
Such electronic devices include video cameras, digital cameras, head mounted displays (goggles type displays), car navigation systems, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones, electronic books, etc.) and the like. . Examples of these are shown in FIGS.
[0218]
FIG. 24A illustrates a personal computer, which includes a main body 2001, an image input portion 2002, a display portion 2003, a keyboard 2004, and the like. The present invention can be applied to the image input unit 2002, the display unit 2003, and other driving circuits.
[0219]
FIG. 24B illustrates a video camera, which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106, and the like. The present invention can be applied to the display portion 2102 and other driver circuits.
[0220]
FIG. 24C illustrates a mobile computer, which includes a main body 2201, a camera unit 2202, an image receiving unit 2203, operation switches 2204, a display unit 2205, and the like. The present invention can be applied to the display portion 2205 and other driving circuits.
[0221]
FIG. 24D illustrates a goggle type display including a main body 2301, a display portion 2302, an arm portion 2303, and the like. The present invention can be applied to the display portion 2302 and other driving circuits.
[0222]
FIG. 24E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a display portion 2402, a speaker portion 2403, a recording medium 2404, an operation switch 2405, and the like. This player uses a DVD (Digital Versatile Disc), CD, or the like as a recording medium, and can perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display portion 2402 and other driving circuits.
[0223]
FIG. 24F illustrates a digital camera, which includes a main body 2501, a display portion 2502, an eyepiece portion 2503, operation switches 2504, an image receiving portion (not shown), and the like. The present invention can be applied to the display portion 2502 and other driving circuits.
[0224]
FIG. 25A shows a mobile phone, which includes a main body 2901, an audio output portion 2902, an audio input portion 2903, a display portion 2904, operation switches 2905, an antenna 2906, and the like. The present invention can be applied to the audio output unit 2902, the audio input unit 2903, the display unit 2904, and other driving circuits.
[0225]
FIG. 25B illustrates a portable book (electronic book), which includes a main body 3001, display portions 3002 and 3003, a storage medium 3004, operation switches 3005, an antenna 3006, and the like. The present invention can be applied to the display portions 3002 and 3003 and other driving circuits.
[0226]
FIG. 25C illustrates a display, which includes a main body 3101, a support base 3102, a display portion 3103, and the like. The present invention can be applied to the display portion 3103. The display of the present invention is particularly advantageous when the screen is enlarged, and is advantageous for displays having a diagonal of 10 inches or more (particularly 30 inches or more).
[0227]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic device of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-14.
[0228]
【Effect of the invention】
According to the present invention, a light emitting device in which an element forming layer (including an EL element) is sandwiched between an element forming substrate that is a resin substrate and a second fixed substrate that is a resin substrate is flexible (flexible) even if some stress occurs. Ability).
[0229]
In addition, a highly reliable light-emitting device can be obtained even when a substrate with a thickness of the element formation substrate is extremely thin, specifically, a substrate with a thickness of 50 μm to 300 μm, preferably 150 μm to 200 μm.
[Brief description of the drawings]
FIG. 1 is a diagram showing a substrate bonding step.
FIG. 2 is a diagram showing a state of bonded substrates.
FIG. 3 shows a manufacturing process.
4A and 4B are diagrams illustrating a manufacturing process of a p-channel TFT.
FIGS. 5A and 5B are diagrams illustrating a manufacturing process of an n-channel TFT. FIGS.
6A and 6B illustrate a process for manufacturing a CMOS circuit.
FIGS. 7A to 7C illustrate a process for manufacturing a CMOS circuit. FIGS.
FIG. 8 is a diagram showing a configuration of an NMOS circuit.
FIG 9 illustrates a structure of a shift register.
FIG. 10 is a cross-sectional structure diagram of a driving circuit and a pixel portion of an EL display device.
11A and 11B are a top view and a cross-sectional view of an EL display device.
12A and 12B are a top view and a circuit diagram of a pixel of an EL display device.
FIG. 13 is a circuit block diagram of a digital drive EL display device.
14 is a cross-sectional structure diagram of a driver circuit and a pixel portion of an EL display device. FIG.
FIG. 15 is a cross-sectional structure diagram of a driving circuit and a pixel portion of an EL display device.
FIG. 16 is a cross-sectional structure diagram of a driving circuit and a pixel portion of an EL display device.
FIG. 17 is a diagram showing a configuration of a gate side driving circuit.
FIG. 18 is a diagram illustrating a timing chart of a decoder input signal.
FIG. 19 is a diagram showing a configuration of a source side driver circuit.
FIG. 20 is a diagram showing a configuration of a gate side driving circuit.
FIG. 21 is a diagram illustrating a timing chart of a decoder input signal.
FIG. 22 is a diagram showing a configuration of a source side driver circuit.
FIG. 23 is a diagram showing a state in which a curvature is given.
FIG 24 illustrates an example of an electronic device.
FIG 25 illustrates an example of an electronic device.

Claims (11)

素子形成基板の一方の面側に、接着層を用いて固定基板を貼り合わせ、
前記素子形成基板の他方の面側に、発光素子を形成し、
レーザー光の照射により前記接着層の一部又は全部を気化させて、前記固定基板を分離することを特徴とする半導体装置の作製方法。
On one side of the element forming substrate, bonding the fixed substrate using a contact adhesive layer,
A light emitting element is formed on the other surface side of the element forming substrate,
The method for manufacturing a semiconductor device characterized by to vaporize part or all of the pre Kise' adhesive layer by irradiation with a laser beam, separating the pre-Symbol fixed substrate.
請求項において、
記接着層は、有色の有機物であることを特徴とする半導体装置の作製方法。
In claim 1 ,
Before Kise' adhesive layer, a method for manufacturing a semiconductor device, characterized in that an organic substance colored.
請求項において、
記接着層は、黒色の有機物であることを特徴とする半導体装置の作製方法。
In claim 1 ,
Before Kise' adhesive layer, a method for manufacturing a semiconductor device, characterized in that an organic substance of the black.
素子形成基板の一方の面側に、水素を含有するダイヤモンド状炭素膜を形成し、
前記ダイヤモンド状炭素膜に、接着層を用いて固定基板を貼り合わせ、
前記素子形成基板の他方の面側に、発光素子を形成し、
レーザー光の照射により前記ダイヤモンド状炭素膜に含有された前記水素を気化させて、前記固定基板を分離することを特徴とする半導体装置の作製方法。
Forming a diamond-like carbon film containing hydrogen on one side of the element formation substrate,
The diamond-like carbon film, bonding the fixed substrate using a contact adhesive layer,
A light emitting element is formed on the other surface side of the element forming substrate,
The method for manufacturing a semiconductor device which is characterized in that by vaporizing the hydrogen contained in the diamond-like carbon film by laser light irradiation to separate the pre-Symbol fixed substrate.
請求項1乃至請求項のいずれか一項において、
記固定基板は、透光性の基板であり、
前記レーザー光は、前記固定基板を通過して照射されることを特徴とする半導体装置の作製方法。
In any one of Claims 1 thru | or 4 ,
Before Symbol fixed substrate is a transparent substrate,
The laser beam is a method for manufacturing a semiconductor device characterized by being irradiated through the pre-Symbol fixed substrate.
素子形成基板の一方の面側に、第1接着層を用いて第1固定基板を貼り合わせ、
前記素子形成基板の他方の面側に、発光素子を形成し、
記素子形成基板の他方の面側に第2接着層を用いて第2固定基板を貼り合わせ、
前記第2固定基板を貼り合わせた後、前記レーザー光の照射を行うことにより前記第1接着層の一部又は全部を気化させて、前記第1固定基板を分離することを特徴とする半導体装置の作製方法。
The first fixed substrate is bonded to the one surface side of the element formation substrate using the first adhesive layer,
A light emitting element is formed on the other surface side of the element forming substrate,
On the other surface side of the front Symbol element formation substrate, bonding a second fixed substrate using a second adhesive layer,
After bonding the second fixed substrate, the laser device is irradiated to vaporize a part or all of the first adhesive layer to separate the first fixed substrate. Manufacturing method.
請求項1乃至請求項のいずれか一項において、
前記素子形成基板は、有機樹脂からなる基板または遮光性を有する基板であることを特徴とする半導体装置の作製方法。
In any one of Claims 1 thru | or 6 ,
The method for manufacturing a semiconductor device, wherein the element formation substrate is a substrate made of an organic resin or a substrate having a light shielding property .
請求項1乃至請求項のいずれか一項において、
前記レーザー光は、エキシマレーザー光、YAGレーザー光、又はYVOレーザー光であることを特徴とする半導体装置の作製方法。
In any one of Claims 1 thru | or 7 ,
The method for manufacturing a semiconductor device, wherein the laser light is excimer laser light, YAG laser light, or YVO 4 laser light.
請求項1乃至請求項のいずれか一項において、
前記レーザー光は、YAGレーザー光の基本波、第2高調波、または第3高調波のいずれかを用いたレーザー光であることを特徴とする半導体装置の作製方法。
In any one of Claims 1 thru | or 7 ,
The method of manufacturing a semiconductor device, wherein the laser light is laser light using any one of a fundamental wave, a second harmonic wave, and a third harmonic wave of a YAG laser light.
請求項1乃至請求項のいずれか一項において、
前記素子形成基板の他方の面側に絶縁膜を形成した後に、前記発光素子を形成することを特徴とする半導体装置の作製方法。
In any one of Claims 1 thru | or 9 ,
A method for manufacturing a semiconductor device, wherein the light emitting element is formed after an insulating film is formed on the other surface side of the element formation substrate.
請求項1乃至請求項10のいずれか一項に記載された半導体装置とは、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータ、又は携帯情報端末であることを特徴とする半導体装置の作製方法。The semiconductor device according to any one of claims 1 to 10, a video camera, a digital camera, a goggle type display, a car navigation, a personal computer, or a semiconductor device which is a portable information terminal Manufacturing method.
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