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JP6001893B2 - セルベースｉｃ、セルベースｉｃのレイアウトシステムおよびレイアウト方法 - Google Patents

セルベースｉｃ、セルベースｉｃのレイアウトシステムおよびレイアウト方法 Download PDF

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Description

本発明は、本発明は、ダミーゲートセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法に係り、特に消費電力を抑えつつ、電源、グラウンドノイズを低減することのできるダミーゲートセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法に関する。
セルベースＩＣ（Cell-based Integrated Circuit）は、ＡＳＩＣ（Application Specific Integrated Circuit）の一種である。
即ち、予めライブラリとして多様な論理セルを用意しておき、これらを組み合わせて設計・製造するセミカスタムＬＳＩである。
セルベースＩＣは、例えば、スタンダード・セル（基本回路）を基本に、規模の大きい回路ブロック（メガセルやマクロセル）を混在させた集積回路として構成される。
なお、スタンダードセルで実現する回路はランダム論理が主である。
従来から、セルベースのセミカスタム設計手法は、ＡＳＩＣの設計に広く採用されている。
この設計手法では、ライブラリに登録されている共通設計資産（ＩＰ（Intellectual Property））を組み合わせ、また自動配置配線ツールを用いることによってＩＣ設計の効率向上が図られている。
集積回路の微細化が進むにつれ、集積回路のエッチング工程などで配線パターンに電荷が蓄積し、その電荷がゲート電極を通じて素子に流れ込み、素子の特性を劣化させる所謂アンテナ効果と呼ばれる現象が生じる。
このアンテナ効果を防止する技術は、種々提案されている（例えば、特許文献１〜３参照。）。
特開平６−６１４４０号公報 特開平６−１７７３６１号公報 特開２０００−３３２２０６号公報
従来における一般的なアンテナ効果対策は、アンテナ比を抑えるためにゲート電極に直接つながる配線の長さを抑える、および最大比を増やすためにアンテナダイオードのエリアを増やすというものであった。
なお、アンテナ比とは、ＣＭＯＳトランジスタにおけるゲート電極の面積（ゲート面積）に対するゲート電極に接続される信号配線（金属配線）の面積の比率をいう。また、アンテナダイオードは、蓄積した電荷を逃がすために用いられる。
しかし、集積回路の微細化がさらに進むにつれ、ゲート面積が小さくなり、アンテナ比を抑えるためにゲート電極に直接つながる配線の長さを抑える、最大比を増やすためにアンテナダイオードのエリアを増やすなどの対策では、セルベースの集積回路において、配線性に劣り、また面積の使用効率が低下するなどの問題があった。
本発明の目的は、配線性や面積のロスを低減しつつ、アンテナ効果を抑えることのできるダミーゲートセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法を提供することにある。
上記目的を達成するための本発明の一態様によれば、ＣＭＯＳインバータを構成するｎＭＯＳトランジスタと、前記ＣＭＯＳインバータを構成するｐＭＯＳトランジスタとを備え、前記ｎＭＯＳトランジスタと前記ｐＭＯＳトランジスタのドレイン電極を非接続とし、セルベースＩＣにおいて基本セルで占有されていない未使用領域に配置されるダミーゲートセルが提供される。
本発明の他の態様によれば、半導体基板と、前記半導体基板に形成され、複数の半導体素子と内部配線とを有し、前記半導体素子間を前記内部配線で接続して所定の機能を有するようにした複数の基本セルと、前記半導体基板に形成され、前記基本セル間を接続する外部配線を有する配線領域と、前記半導体素子への電源供給を行う電源配線および接地配線と、前記半導体基板に形成されるダミーゲートセルとを備え、前記ダミーゲートセルは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを備え、前記ｐＭＯＳトランジスタのソース電極は、前記電源配線に接続され、前記ｎＭＯＳトランジスタのソース電極は、前記接地配線に接続され、前記ｐＭＯＳトランジスタ及び前記ｎＭＯＳトランジスタのゲート電極が前記基本セル間の配線と接続され、前記ｎＭＯＳトランジスタと前記ｐＭＯＳトランジスタのドレイン電極を非接続とし、前記ダミーゲートセルが、前記基本セルで占有されていない未使用領域に配置されるセルベースＩＣが提供される。
本発明の他の態様によれば、情報処理装置を用いて、セルベースＩＣのレイアウト設計を行うレイアウトシステムであって、レイアウト設計中のセルベースＩＣにおいて、配線パターンとゲート面積に基づいてアンテナ比を算出するアンテナ比算出手段と、前記アンテナ比算出手段で算出されたアンテナ比に基づいてエラー配線を抽出するエラー配線抽出手段と、レイアウト設計中のセルベースＩＣにおいて、基本セルで占有されていない未使用領域を抽出する未使用領域抽出手段と、前記エラー配線抽出手段で抽出された前記エラー配線に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのドレイン電極を非接続としたダミーゲートセルを挿入し、前記未使用領域抽出手段で抽出された未使用領域に配置するダミーゲートセル配置手段と、前記ダミーゲートセル配置手段で配置された前記ダミーゲートセルを電源配線および接地配線に結線する結線手段とを備えるセルベースＩＣのレイアウトシステムが提供される。
また、本発明の他の態様によれば、レイアウト設計中のセルベースＩＣにおいて、配線パターンとゲート面積に基づいてアンテナ比を算出するステップと、算出されたアンテナ比に基づいてエラー配線を抽出するステップと、レイアウト設計中のセルベースＩＣにおいて、基本セルで占有されていない未使用領域を抽出するステップと、抽出された前記エラー配線に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのドレイン電極を非接続としたダミーゲートセルを挿入し、前記未使用領域に配置するステップと、配置された前記ダミーゲートセルを電源配線および接地配線に結線するステップとを有するセルベースＩＣのレイアウト方法が提供される。
本発明によれば、配線性や面積のロスを低減しつつ、アンテナ効果を抑えることのできるダミーゲートセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法を提供することができる。
セルベースＩＣの設計・製造工程の全体を示す流れ図。 実施の形態に係るセルベースＩＣのレイアウトシステムの構成例を示す機能ブロック図。 ダミーゲートセルの構成例を示す平面図。 ダミーゲートセルを示す回路図。 （ａ）ダミーゲートセルを構成するｎチャネルＭＯＳＦＥＴの模式的断面構造図、（ｂ）ダミーゲートセルを構成するｐチャネルＭＯＳＦＥＴの模式的断面構造図。 基本セル間の配線にダミーゲートセルを接続した状態を示す説明図。 アンテナ・ルールの一例を示す説明図。 比較例におけるセルと配線を示す説明図。 レイアウト設計中のセルベースＩＣの構成例を示す平面図。 未使用領域を含む基本セルの一部を拡大した拡大図。 未使用領域にダミーゲートセルを挿入した状態を示す拡大図。 セルベースＩＣのレイアウトシステムで実行されるダミーゲートセル配置処理の処理手順を示すフローチャート。 ダミーゲートセルの変形例を示す平面図。 ダミーゲートセルの変形例を示す回路図。 ダミーゲートセルの他の変形例を示す回路図。 ダミーゲートセルの他の変形例を示す回路図。 ダミーゲートセルの他の変形例を示す回路図。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[実施の形態]
（セルベースＩＣのレイアウトシステム）
図１および図２を参照して、実施の形態に係るセルベースＩＣのレイアウトシステム１００について説明する。
まず、セルベースＩＣのレイアウトシステム１００について説明する前に、セルベースＩＣの設計・製造工程の全体について図１を参照して簡単に説明する。
ここで、セルベースＩＣは、所定の半導体素子が予め形成されている複数種類の基本セルを任意に組み合わせて所望の回路機能ブロックが構成される集積回路をいう。
図１に示すように、セルベースＩＣの設計・製造工程は、セルベースＩＣのレイアウトシステム１００を用いて行われる設計工程（ステップＳ１０）、レイアウトデータ（ＣＡＤデータ）出力工程（ステップＳ１１）と、出力されたレイアウトデータに基づいてフォトマスクを作成する工程（ステップＳ１２）と、半導体基板としてのウエハを製造するウエハ製造工程（ステップＳ１３）と、ウエハ内に半導体装置を作成する前工程（ウエハプロセス）（ステップＳ１４）と、半導体装置を最終製品として組み立てる後工程（ステップＳ１５）とから成る。
前工程としては、ウエハ上に酸化膜等を成膜する成膜工程（ステップＳ１４１）、フォトマスクを用いてレイアウトパターンを転写する工程（ステップＳ１４２）、プラズマエッチング等によりレイアウトパターンに対応した素子構造を作成するドライエッチング工程（ステップＳ１４３）などがある。
また、後工程としては、半導体装置が作り込まれたウエハのダイシング、ダイ・ボンディング、リード・ボンディング、樹脂による封入等を行う実装工程（ステップＳ１５１）や完成したセルベースＩＣの検査を行うテスト工程（ステップＳ１５２）などがある。
上述のように、本実施の形態に係るセルベースＩＣのレイアウトシステム１００は、ステップＳ１０の設計工程と、ステップＳ１１のレイアウトデータの出力工程に関わる処理を行う。
また、本実施の形態に係るセルベースＩＣのレイアウトシステム１００によって解消しようとするアンテナ効果は、前記ステップＳ１４３におけるプラズマエッチングの段階で生じる。
即ち、プラズマを使用してシリコン基板（ウエハ）に対してプラズマ処理を行う際に、ＭＯＳトランジスタに含まれるゲート酸化膜（ゲート絶縁膜）や周辺の層に電荷が蓄積され、チャージアップなどのプラズマダメージを受ける所謂アンテナ効果が発生する。
ＭＯＳトランジスタがプラズマダメージを受けると、Ｖｔｈ（しきい値電圧）シフトばらつきや電流駆動能力の低減を引き起こし、半導体装置の劣化に繋がる。
次に、図２の機能ブロック図を参照して、実施の形態に係るセルベースＩＣのレイアウトシステム１００の構成について説明する。
セルベースＩＣのレイアウトシステム１００は、パーソナルコンピュータやワークステーション等のコンピュータで構成される情報処理装置２００を用いて、セルベースＩＣのレイアウト設計を行うレイアウトシステムである。
具体的には、レイアウト設計中のセルベースＩＣにおいて、配線パターンとゲート面積に基づいてアンテナ比を算出するアンテナ比算出手段２０１と、アンテナ比算出手段２０１で算出されたアンテナ比に基づいてエラー配線を抽出するエラー配線抽出手段２０２と、レイアウト設計中のセルベースＩＣにおいて、基本セルで占有されていない未使用領域を抽出する未使用領域抽出手段２０３と、エラー配線抽出手段２０２で抽出されたエラー配線に、ＣＭＯＳインバータを構成するｎＭＯＳトランジスタとｐＭＯＳトランジスタのドレイン電極を非接続としたダミーゲートセルを挿入し、未使用領域抽出手段２０３で抽出された未使用領域に配置するダミーゲートセル配置手段２０４と、ダミーゲートセル配置手段２０４で配置されたダミーゲートセルを電源配線および接地配線に結線する結線手段２０５とを備える。
なお、各手段は、情報処理装置２００で実行可能なソフトウェアとして実現される。
また、各種設定値や指示等を入力するキーボードやマウス等のポインティングデバイスで構成される入力装置３００、液晶モニタ等で構成される表示装置４００を備える。
また、レイアウト設計完了後に、レイアウトデータ（ＣＡＤデータ）を外部のフォトマスク作成装置６００に出力するレイアウトデータ出力部５００を備える。
また、ダミーゲートセルのゲート電極に、アンテナダイオードのカソード電極を接続し、アンテナダイオードのアノード電極を接地配線に接続するアンテナダイオード接続手段２０６をさらに備える。
（ダミーゲートセル）
ここで、図３〜図６を参照して、ダミーゲートセル１について説明する。
図３および図４に示すように、本実施の形態に適用されるゲートアレイとしてのダミーゲートセル１は、ＣＭＯＳインバータを構成するｎＭＯＳトランジスタ１５０とｐＭＯＳトランジスタ１５１のドレイン電極１０、１１を非接続とし、セルベースＩＣ１０１において基本セル１０３で占有されていない未使用領域１５０に配置される。
ダミーゲートセル１を構成するｐＭＯＳトランジスタ１５１のソース電極１４は、電源配線（ＶＤＤ）４０ａに接続され、ｎＭＯＳトランジスタ１５０のソース電極１５は、接地配線（ＶＳＳ）４０ｂに接続されている。
なお、図３において、符号８０は拡散層から成るアクティブ領域、符号８１はコンタクト、符号８３はポリシリコン・ゲートである。
ダミーゲートセル１を構成するｎチャネルＭＯＳＦＥＴ１５０は、図５（ａ）に示すように、ｐ型半導体層１３０上に配置されたソース領域１３２およびドレイン領域１３４と、ｐ型半導体層１３０上に配置されたゲート絶縁膜１３６と、ゲート絶縁膜１３６に配置されたゲート電極１３８と、ｐ型半導体層１３０の裏面に配置されたバックゲート電極１４０とを備え、ソース領域１３２、ドレイン領域１３４、ゲート電極３８およびバックゲート電極１４０には、それぞれソース配線ＳＮ、ドレイン配線ＤＮ、ゲート配線ＧＮおよびバックゲー配線ＢＧが接続される。
また、ダミーゲートセル１を構成するｐチャネルＭＯＳＦＥＴ１５１は、図５（ｂ）に示すように、ｎ型半導体層１６０上に配置されたソース領域１５２およびドレイン領域１５４と、ｎ型半導体層１６０上に配置されたゲート絶縁膜１５６と、ゲート絶縁膜１５６に配置されたゲート電極１５８と、ｎ型半導体層１６０の裏面に配置されたバックゲート電極１７０とを備え、ソース領域１５２、ドレイン領域１５４、ゲート電極１５８およびバックゲート電極１７０には、それぞれソース配線ＳＰ、ドレイン配線ＤＰ、ゲート配線ＧＰおよびバックゲート配線ＢＧが接続される。
図６に示すように、ダミーゲートセル１のゲート電極１６は、基本セルＣ１、Ｃ２間の配線５０と接続される。
即ち、基本セルＣ２のアンテナ効果を抑えるために、基本セルＣ１とＣ２を結ぶ配線５０にダミーゲートセル１を接続する。なお、配線５０は、セルベースＩＣのレイアウトシステム１００のエラー配線抽出手段２０２で抽出されたエラー配線とすることができる。
これにより、図６に示すように、ドレイン電極１０と、ドレイン電極１１とは非接続とされ、ＤＣ電流は流れないので消費電力が低減される。
また、ダミーゲートセル１を構成するｎＭＯＳトランジスタ１５０とｐＭＯＳトランジスタ１５１に、基本セルＣ１、Ｃ２間の電荷が蓄積されるので、アンテナ効果を抑制することができる。したがって、プラズマエッチングを行う際にもチャージアップが抑制され、素子の劣化を防止することができる。
（比較例）
アンテナ効果に対する従来の対応は、ゲート電極につながる配線パターンにより、アンテナ比を最大比以下に抑えることで、回避していた。具体的には、下記の（１）式の条件を満たすようにしていた。

アンテナ比（Ａ．Ｒ）＜最大比（Ｍ．Ｒ） （１）

ただし、アンテナ比＝（対象配線の面積）／（ゲート面積）、
アンテナ比＝（対象配線の周辺面積）／（ゲート面積）
最大比＝diode area×α＋β （α，βは、製造条件で決まるパラメータ）
また、従来における一般的な、アンテナ効果対策は、アンテナ比を抑えるためにゲート電極に直接つながる配線の長さを抑える、最大比を増やすためにアンテナダイオードのエリア（diode area）を増やすというものであった。
しかしながら、微細化が進むにつれ、ゲート面積が小さくなり、アンテナ比を抑えるためにゲート電極に直接つながる配線の長さを抑える、最大比を増やすためにアンテナダイオードのエリアを増やすなどの対策では、セルベースＩＣにおいて、配線性や面積への背反が顕著になる。
具体的には、例えば図７に示すような所定のアンテナ・ルール（設計規則）に従った場合に、図８に示すセルＣ１０、Ｃ１１および配線５０についてのパターンは、次のように例示される。
（ａ）配線５０について、２×（Ｗ２＋Ｌ２）×ｔ＝４０００．１４×ｔ［μｍ２］
（ｂ）セルＣ２０について、Ｗ１×Ｌ１＝０．１５７［μｍ２］
（ｃ）セルＣ１０について、diode area＝０．３１７［μｍ２］
上記のようなパターンの場合に、
アンテナ比＝（ａ）／（ｂ）＝４０００．１４／０．１５７＝２５４７８．５９８７３
許容最大比＝（ｃ）×４００＋２２００＝０．３７１×４００＋２２００＝２３４８．４
となり、アンテナ比＞許容最大比となるため、アンテナエラー配線となる。
従来においては、前記（ｃ）のバッファ出力のダイオードによりアンテナ効果を修正していた。
この場合に、アンテナ比＜許容最大比にするためには、
２５４７８．５９８７３＜（ｃ）×４００＋２２００
（ｃ）＞（２５４７８．５９８７３−２２００）／４００
（ｃ）＞５８．１９６…
となり、（ｃ）のバッファ出力相当のダイオードが１８４個（＝５８．１９６／０．３７１）のセルが必要になる。
このように、従来の手法では、アンテナダイオードが例えば１８４個も必要となり、このアンテナダイオードの配置面積が大きくなってしまうという不都合があった。
一方、本発明に係る発明では、前記（ｂ）のバッファ入力にダミーゲートセル１を接続してアンテナ効果を修正する手法によれば、アンテナ比＜許容最大比にするためには、
４０００．１４／（ｂ）＜２３４８．４
（ｂ）＞１．７
となり、（ｂ）のバッファ入力のゲート面積相当として１１（＝１．７／０．１５７）個のダミーゲートセル１が必要となる。
このように、本発明によれば、比較例に比して、必要なセル数を約９４％減らすことができ、面積の使用効率を向上できると共に、消費電力を大幅に削減することができる。
（未使用領域の抽出およびダミーゲートセルの挿入）
図９から図１１を参照して、レイアウト設計中のセルベースＩＣ１０１における基本セルで占有されていない未使用領域の抽出およびダミーゲートセルの挿入について説明する。
セルベースＩＣは、各種のＩＣで共通的に使われる標準化されたセルのライブラリを用意しておき、その中から必要なセルを組み合わせてユーザ要求のＩＣを実現する方式である。
ライブラリには、例えば、ＮＡＮＤ、ＮＯＲ等の小規模の論理回路から、メモリー、ＡＬＵといった大規模論理回路や、ＡＤ変換器やコンパレータ等のアナログ回路も用意されている。
本実施の形態に係るセルベースＩＣ１０１では、図９に示すように、ユーザに合わせて独自に設計したカスタムレイアウトセル（CUSTOM LAYOUT CELLS）１０２と、論理回路を構成する最小機能をセル化した基本セル（STANDARD LAYOUT CELLS）１０３を組み合わせて機能ブロックを構成している。
基本セル１０３は、例えば、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップ回路、複合回路、ゲート、バッファなどの回路を構成するゲートセルの集合で構成されている。
図１０は、セルベースＩＣのレイアウトシステム１００によって、レイアウト設計中のセルベースＩＣ１０１の基本セル１０３の一部の領域１０３ａを拡大表示したものである。
そして、レイアウトシステム１００の未使用領域抽出手段２０３による演算処理により、図１１に示すような未使用領域１５０が抽出される。
次いで、ダミーゲートセル配置手段２０４により、未使用領域１５０にダミーゲートセル１が配置される（図１１参照）。
なお、未使用領域の抽出する工程およびダミーゲートセル１を配置する工程は、操作者が入力装置３００を操作してセルベースＩＣのレイアウトシステム１００に対して指示を与えるようにしても良いし、あるいは予め設定されたプログラムによってレイアウトシステム１００が自動的に行うようにしても良い。
（ダミーゲートセル配置処理）
図１２のフローチャートを参照して、セルベースＩＣのレイアウトシステム１００で実行されるダミーゲートセル配置処理の処理手順について説明する。
この処理が開始されると、まず、ステップＳ１００で、配線パターンとゲート面積からアンテナ比を算出してステップＳ１０１に移行する。
ステップＳ１０１では、所定のアンテナ・ルールに基づいてエラー配線を抽出してステップＳ１０２に移行する。
ステップＳ１０２では、レイアウト設計中のセルベースＩＣ１０１について未使用領域１５０を抽出してステップＳ１０３に移行する。
ステップＳ１０３では、エラー配線にダミーゲートセル１を挿入し、未使用領域１５０に配置してステップＳ１０４に移行する。
ステップＳ１０４では、挿入したダミーゲートセル１を結線して処理を終了する。
これにより、配線性や面積のロスを低減しつつ、アンテナ効果を抑えることができる。
（ダミーゲートセルの変形例）
図１３に示すダミーゲートセル１ａは、ゲートアレイに代えてスタンダードセルとしてダミーゲートセルを構成する場合である。
構成は、図３に示すゲートアレイで構成したダミーゲートセル１と同様であるので、同一符号を付して詳細な説明は省略する。
図１４に示すダミーゲートセル１ｂは、複数（図１４では３個）のダミーゲートセルが、ゲート電極１６同士を配線９００を介して接続した状態で配置されている。
これにより、より多くの電荷を逃がすことができ、アンテナ効果をより有効に抑制できる。
図１５に示すダミーゲートセル１ｃは、図４に示すダミーゲートセル１のゲート電極１６に、アンテナダイオードＤ１のカソード電極が接続され、アンテナダイオードＤ１のアノード電極は接地配線４０ｂに接続されている。
これにより、アンテナダイオードＤ１の効果も加えてより多くの電荷を逃がすことができ、アンテナ効果をより有効に抑制できる。
図１６に示すダミーゲートセル１ｄは、図１５に示すダミーゲートセル１ｃを複数（図１６では２個）接続して構成される。
これにより、アンテナダイオードＤ１の効果も加えてより多くの電荷を逃がすことができ、アンテナ効果を一層有効に抑制できる。
図１７に示すダミーゲートセル１ｅは、図４に示すダミーゲートセル１と図１５に示すダミーゲートセル１ｃを接続したものである。
これにより、アンテナダイオードＤ１の効果も加えてより多くの電荷を逃がすことができ、アンテナ効果をより有効に抑制できる。
（セルベースＩＣ）
上述のセルベースＩＣのレイアウトシステム１００によってレイアウト設計されたセルベースＩＣ１０１について、前出の図１から図３、図６、図９から図１１を参照して説明する。
セルベースＩＣのレイアウトシステム１００によってレイアウト設計されたレイアウトデータ（ＣＡＤデータ）は、図２に示すようにレイアウトデータ出力部５００を介して外部のフォトマスク作成装置６００に出力される。
そして、図１に示すステップＳ１２のフォトマスク作成工程でフォトマスクが作成される。
次いで、ステップＳ１３で製造された半導体基板にステップＳ１４の前工程（ウエハプロセス）およびステップＳ１５の後工程を経てセルベースＩＣ１０１が完成される。
完成されたセルベースＩＣ１０１は、セルベースＩＣのレイアウトシステム１００によってレイアウト設計された構成を備える。
即ち、セルベースＩＣ１０１は、半導体基板と、半導体基板に形成され、複数の半導体素子と内部配線とを有し、半導体素子間を内部配線で接続して所定の機能を有するようにした複数の基本セル１０３と、半導体基板に形成され、基本セル１０３間を接続する外部配線を有する配線領域と、半導体素子への電源供給を行う電源配線４０ａおよび接地配線４０ｂと、半導体基板に形成されるＣＭＯＳインバータとを備え、ＣＭＯＳインバータを構成するｎＭＯＳトランジスタ１５０とｐＭＯＳトランジスタ１５１のドレイン電極１０、１１を非接続としたダミーゲートセル１が、基本セル１０３で占有されていない未使用領域１５０に配置され、ダミーゲートセル１のゲート電極１６が基本セル１０３間の配線５０と接続されている（図６等参照）。
これにより、配線性や面積のロスを低減しつつ、アンテナ効果を抑えることが可能となる。
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
本発明のダミーゲートセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法は、ＡＳＩＣ等のレイアウト設計に適用可能である。
Ｃ１、Ｃ２…基本セル
Ｄ１…アンテナダイオード
ＤＮ…ドレイン配線
ＤＰ…ドレイン配線
ＧＮ…ゲート配線
ＧＰ…ゲート配線
ＳＮ…ソース配線
ＳＰ…ソース配線
１、１ａ〜１ｅ…ダミーゲートセル
１０、１１…ドレイン電極
１４、１５…ソース電極
１６…ゲート電極
４０ａ…電源配線
４０ｂ…接地配線
５０…配線
１００…レイアウトシステム
１０１…セルベースＩＣ
１０３…基本セル
１３０…ｐ型半導体層
１３２…ソース領域
１３４…ドレイン領域
１３６…ゲート絶縁膜
１３８…ゲート電極
１４０…バックゲート電極
１５０…未使用領域
１５０…ｎＭＯＳトランジスタ
１５１…ｐＭＯＳトランジスタ
１５２…ソース領域
１５４…ドレイン領域
１５６…ゲート絶縁膜
１５８…ゲート電極
１６０…ｎ型半導体層
１７０…バックゲート電極
２００…情報処理装置
２０１…アンテナ比算出手段
２０２…エラー配線抽出手段
２０３…未使用領域抽出手段
２０４…ダミーゲートセル配置手段
２０５…結線手段
２０６…アンテナダイオード接続手段
３００…入力装置
４００…表示装置
５００…レイアウトデータ出力部
６００…フォトマスク作成装置
９００…配線

Claims (7)

  1. 半導体基板と、
    前記半導体基板に形成され、複数の半導体素子と内部配線とを有し、前記半導体素子間を前記内部配線で接続して所定の機能を有するようにした複数の基本セルと、
    前記半導体基板に形成され、前記基本セル間を接続する外部配線を有する配線領域と、
    前記半導体素子への電源供給を行う電源配線および接地配線と、
    前記半導体基板に形成されるダミーゲートセルと
    を備え、
    前記ダミーゲートセルは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを備え、前記ｐＭＯＳトランジスタのソース電極は、前記電源配線に接続され、前記ｎＭＯＳトランジスタのソース電極は、前記接地配線に接続され、前記ｐＭＯＳトランジスタ及び前記ｎＭＯＳトランジスタのゲート電極が前記基本セル間の配線と接続され、前記ｎＭＯＳトランジスタと前記ｐＭＯＳトランジスタのドレイン電極を非接続とし、前記ダミーゲートセルが、前記基本セルで占有されていない未使用領域に配置されることを特徴とするセルベースＩＣ。
  2. 前記ダミーゲートセルのゲート電極には、アンテナダイオードのカソード電極が接続され、前記アンテナダイオードのアノード電極は前記接地配線に接続されることを特徴とする請求項１に記載のセルベースＩＣ。
  3. 複数の前記ダミーゲートセルが、ゲート電極同士を接続した状態で配置されることを特徴とする請求項１または請求項２に記載のセルベースＩＣ。
  4. 情報処理装置を用いて、セルベースＩＣのレイアウト設計を行うレイアウトシステムであって、
    レイアウト設計中のセルベースＩＣにおいて、配線パターンとゲート面積に基づいてアンテナ比を算出するアンテナ比算出手段と、
    前記アンテナ比算出手段で算出されたアンテナ比に基づいてエラー配線を抽出するエラー配線抽出手段と、
    レイアウト設計中のセルベースＩＣにおいて、基本セルで占有されていない未使用領域を抽出する未使用領域抽出手段と、
    前記エラー配線抽出手段で抽出された前記エラー配線に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのドレイン電極を非接続としたダミーゲートセルを挿入し、前記未使用領域抽出手段で抽出された未使用領域に配置するダミーゲートセル配置手段と、
    前記ダミーゲートセル配置手段で配置された前記ダミーゲートセルを電源配線および接地配線に結線する結線手段と
    を備えることを特徴とするセルベースＩＣのレイアウトシステム。
  5. 前記ダミーゲートセルのゲート電極に、アンテナダイオードのカソード電極を接続し、前記アンテナダイオードのアノード電極を接地配線に接続するアンテナダイオード接続手段をさらに備えることを特徴とする請求項４に記載のセルベースＩＣのレイアウトシステム。
  6. レイアウト設計中のセルベースＩＣにおいて、配線パターンとゲート面積に基づいてアンテナ比を算出するステップと、
    算出されたアンテナ比に基づいてエラー配線を抽出するステップと、
    レイアウト設計中のセルベースＩＣにおいて、基本セルで占有されていない未使用領域を抽出するステップと、
    抽出された前記エラー配線に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのドレイン電極を非接続としたダミーゲートセルを挿入し、前記未使用領域に配置するステップと、
    配置された前記ダミーゲートセルを電源配線および接地配線に結線するステップと
    を有することを特徴とするセルベースＩＣのレイアウト方法。
  7. 前記ダミーゲートセルのゲート電極に、アンテナダイオードのカソード電極を接続し、前記アンテナダイオードのアノード電極を接地配線に接続するステップをさらに有することを特徴とする請求項６に記載のセルベースＩＣのレイアウト方法。
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