JP4717519B2 - 降圧型スイッチングレギュレータ、その制御回路、ならびにそれを用いた電子機器 - Google Patents

Description

本発明は、降圧型スイッチングレギュレータに関し、特に同期整流方式のスイッチングレギュレータの制御技術に関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイコンが搭載されている。こうしたマイコンの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、１．５Ｖ以下の低電圧で動作するものがある。
一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、３Ｖ〜４Ｖ程度であるため、この電圧をそのままマイコンに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイコンに供給するのが一般的である。

降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有するが、制御回路の外部に、インダクタ、出力キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流方式スイッチングレギュレータという）が用いられることが多い。
たとえば、特許文献１、２には、同期整流方式、ダイオード整流方式のスイッチングレギュレータが開示されている。

特開２００４−３２８７５号公報 特開２００２−２５２９７１号公報

ここで、降圧型スイッチングレギュレータに接続される負荷が一時的に短絡された場合などには、過電流が流れることになる。この過電流は、インダクタを介して負荷に供給される。インダクタに大電流が流れると、インダクタが磁束をそれ以上保持できない状態、すなわち、飽和状態になる。インダクタが飽和状態となると、インダクタンス成分は減少し、単なる導線に近づく。このとき、インダクタに流れる電流はスイッチングトランジスタを介して流れることになり、電流は増加する。この電流が大きくなると、スイッチングトランジスタや負荷の信頼性に影響を及ぼすことになる。

本発明はかかる課題に鑑みてなされたものであり、その目的は、過電流状態を検出して保護可能な降圧型スイッチングレギュレータの制御回路の提供にある。

本発明のある態様は、降圧型スイッチングレギュレータの制御回路に関する。この制御回路は、入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、２つのトランジスタの接続点の電圧をスイッチング電圧としてスイッチングレギュレータ出力回路に出力する出力段と、スイッチングレギュレータ出力回路の出力電圧が所定の基準電圧に近づくように、そのデューティ比が制御されるパルス幅変調信号にもとづき、スイッチングトランジスタおよび同期整流用トランジスタのゲートに印加すべき第１、第２ゲート電圧を生成するドライバ回路と、スイッチングトランジスタの両端の電圧と所定のしきい値電圧を比較し、スイッチングトランジスタの両端の電圧がしきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、比較部から所定レベルの比較信号が出力される期間、スイッチングトランジスタを強制的にオフする第１保護回路と、比較部から出力される比較信号をモニタし、所定の第１期間継続して所定レベルが出力されると、当該制御回路を停止状態とする第２保護回路と、を備える。

制御回路は、スイッチングトランジスタの両端の電圧をモニタすることにより、スイッチングトランジスタに流れる電流を検出する。スイッチングトランジスタの両端の電圧がしきい値電圧を超えた状態を過電流状態と判定し、スイッチングトランジスタのスイッチングを強制的にオフすることにより、回路を保護することができる。この態様によると、第１保護回路により周期毎に好適に回路保護を行うことができる。また、第２保護回路により比較信号をモニタし、過電流状態が第１期間継続した場合には、長期的な短絡状態と判定し、制御回路を停止状態とし、スイッチングレギュレータの出力電圧を低下させるとともに、回路内の消費電流を抑えることができる。
ここでの「スイッチングトランジスタの両端の電圧と所定のしきい値電圧を比較し」とは、スイッチングトランジスタの両端の電圧を直接しきい値電圧と比較する場合の他、スイッチングトランジスタの両端の電圧を間接的にしきい値電圧と比較する場合も含む。

比較部は、スイッチングトランジスタの両端の電圧と、しきい値電圧を比較する電圧比較器と、電圧比較器の出力によりセットされ、パルス幅変調信号の１周期ごとにリセットされるラッチ回路と、を含み、第１保護回路はラッチ回路の出力信号にもとづいてスイッチングトランジスタを強制的にオフしてもよい。
パルス幅変調信号の１周期ごとにラッチ回路をリセットすることにより、スイッチングトランジスタの強制的なオフが１周期内に限り実行されるため、瞬間的な過電流状態から通常の電流状態への復帰を短時間で行うことができる。

第１保護回路は、パルス幅変調信号の論理値を変化させてもよい。パルス幅変調信号の論理値を変化させた場合、スイッチングトランジスタが強制的にオフとなる期間、同期整流用トランジスタがオンすることになるため、出力電圧の上昇を好適に抑えることができる。

第１保護回路は、スイッチングレギュレータの出力電圧と基準電圧との誤差電圧を変化させてもよい。パルス幅変調信号の生成に用いられる電圧比較器に入力される誤差電圧を変化させることにより、パルス幅変調信号を変化させることができる。

第２保護回路は、比較部から出力される比較信号を積分する積分器と、積分器の出力信号が所定レベルに保持される時間を測定する第１時間測定回路と、を含んでもよい。過電流状態にも関わらず、一瞬スイッチングトランジスタに流れる電流が減少し、比較信号が所定レベルではなくなる場合にも、積分器により比較信号の高周波成分を除去することにより、過電流状態が持続していると判定することができる。
第１時間測定回路は、積分回路の出力信号が入力されるデジタルフィルタを含み、当該デジタルフィルタにより第１期間を測定してもよい。

第２保護回路は、第１時間測定回路の出力の遷移に応じて所定の第２期間の計測を開始する第２時間測定回路をさらに含み、当該第２時間計測回路により計測される第２期間の間、本制御回路を停止状態としてもよい。
この場合、過電流状態が続くと、第１期間において、第１保護回路が周期ごとの過電流保護を行った後、第２期間において、第２保護回路により制御回路が停止状態とされる。過電流状態が長時間続くと、第１期間と第２期間を交互に繰り返す間欠動作となり、過電流保護を好適に行うとともに、第２期間において電流経路を完全に遮断することにより無駄な電力消費を抑えることができる。

積分器は、比較信号の一方のエッジに高速に追従し、他方のエッジに対して緩やかに追従する信号を生成し、第１時間測定回路に出力してもよい。積分器は、比較信号が制御端子に入力されたトランジスタと、トランジスタの一端に接続されたＲＣフィルタと、トランジスタとＲＣフィルタの接続点に接続された定電流源と、を含んでもよい。

比較部はさらに、スイッチングトランジスタのドレインソース間に、スイッチングトランジスタと並列の経路を構成するよう直列に接続された、ゲートに第１ゲート電圧が入力される検出トランジスタおよび検出抵抗を備え、電圧比較器は、検出抵抗の両端の電圧としきい値電圧とを比較してもよい。スイッチングトランジスタと並列に検出トランジスタおよび検出抵抗を設け、検出抵抗での電圧降下をモニタすることにより、スイッチングトランジスタに流れる電流を間接的にモニタすることができ、過電流状態を好適に検出することができる。

制御回路は、１つの半導体基板上に一体集積化されてもよい。

本発明の別の態様は、降圧型スイッチングレギュレータである。この降圧型スイッチングレギュレータは、一端が接地された出力キャパシタと、出力キャパシタの他端にその一端が接続されたインダクタと、を含むスイッチングレギュレータ出力回路と、インダクタの他端に、スイッチング電圧を供給する上述の制御回路と、を備え、出力キャパシタの他端の電圧を出力する。
この態様によると、降圧型スイッチングレギュレータに接続される負荷が短絡された場合などにおいて、過電流が定常的に流れるのを防止することができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、電池の電圧を降圧して出力する降圧型スイッチングレギュレータと、を備える。
この態様によると、降圧型スイッチングレギュレータを過電流から保護できるとともに、電子機器全体の発熱などを抑制することができ、また過電流状態が長時間継続する場合には、間欠動作を行うため、電池の消費を抑えることができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る降圧型スイッチングレギュレータの制御回路によれば、過電流保護が実現できる。

図１は、実施の形態に係る降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末であり、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０を含む。
電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。
アナログ回路３３０は、パワーアンプや、アンテナスイッチ、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、ミキサやＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの高周波回路を含み、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖ程度で安定動作する回路ブロックを含む。
マイコン３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。
ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。

電源装置３２０は、多チャンネルのスイッチング電源であり、各チャンネルごとに、電池電圧Ｖｂａｔを必要に応じて降圧、または昇圧するスイッチングレギュレータを備え、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。
本実施形態に係る降圧型スイッチングレギュレータは、このような電源装置３２０に好適に用いることができる。以下、本実施の形態に係る降圧型スイッチングレギュレータの構成について詳細に説明する。

図２は、実施の形態に係る降圧型スイッチングレギュレータ２００の構成を示す回路図である。降圧型スイッチングレギュレータ２００は、同期整流方式の降圧型スイッチングレギュレータであり、制御回路１００、スイッチングレギュレータ出力回路１１０を含む。制御回路１００は、ひとつの半導体基板に集積化されたＬＳＩチップであり、スイッチング素子として機能するスイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、この制御回路１００に内蔵される。
スイッチングレギュレータ出力回路１１０は、出力キャパシタＣ１、インダクタＬ１を含む。出力キャパシタＣ１は一端が接地され、他端が負荷ＲＬおよびインダクタＬ１に接続される。インダクタＬ１は、制御回路１００と接続され、スイッチング電圧Ｖｓｗが印加される。

この降圧型スイッチングレギュレータ２００は、制御回路１００によってインダクタＬ１に流れる電流を制御し、出力キャパシタＣ１に電荷を充電することにより電池電圧Ｖｂａｔを降圧し、出力キャパシタＣ１に現れる電圧を負荷ＲＬに供給する。
以下、負荷ＲＬに供給される電圧を出力電圧Ｖｏｕｔ、負荷ＲＬに流れる電流を負荷電流ＩＬという。

制御回路１００は、入力・出力端子として、入力端子１０２、スイッチング端子１０４、電圧帰還端子１０６を備える。入力端子１０２には電池３１０が接続され、入力電圧として電池電圧Ｖｂａｔが入力される。また、スイッチング端子１０４は、インダクタＬ１に接続され、制御回路１００の内部で生成したスイッチング電圧Ｖｓｗを出力する。また、電圧帰還端子１０６は、負荷ＲＬに印加される出力電圧Ｖｏｕｔが帰還される端子である。

制御回路１００は、ドライバ回路１０、ＰＷＭ制御部２０、比較部３０、第１保護回路である強制オフトランジスタ４０、第２保護回路５０、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を含む。

スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳトランジスタであって、ソースは入力端子１０２に接続され、ドレインはスイッチング端子１０４に接続される。同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタであって、ソースは接地され、ドレインはスイッチングトランジスタＭ１のドレインおよびスイッチング端子１０４と接続される。また、同期整流用トランジスタＭ２のバックゲートは接地されている。
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、電池電圧Ｖｂａｔが印加される入力端子１０２と接地間に直列に接続されており、２つのトランジスタの接続点の電圧を、スイッチング電圧Ｖｓｗとして本制御回路１００の外部にスイッチング端子１０４を介して接続されるインダクタＬ１の一端に印加する。

ＰＷＭ制御部２０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが所定の基準電圧に近づくように、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のオン時間のデューティ比を規定するパルス幅変調信号（以下、ＰＷＭ信号Ｖｐｗｍという）を生成する。ＰＷＭ制御部２０には、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが、電圧帰還端子１０６を介して入力される。
抵抗Ｒ１、Ｒ２は、この出力電圧Ｖｏｕｔを分圧し、Ｒ２／（Ｒ１＋Ｒ２）倍した出力電圧Ｖｏｕｔ’を誤差増幅器２２の反転入力端子へと出力する。誤差増幅器２２の非反転入力端子には基準電圧Ｖｒｅｆが入力されており、出力電圧Ｖｏｕｔ’および基準電圧Ｖｒｅｆの誤差を増幅し、誤差電圧Ｖｅｒｒとして出力する。

発振器２６は、所定の周波数で発振し、三角波またはのこぎり波状の周期電圧Ｖｏｓｃを出力する。第１コンパレータ２４は、周期電圧Ｖｏｓｃと誤差電圧Ｖｅｒｒとを比較し、Ｖｏｓｃ＞Ｖｅｒｒのときローレベルを、Ｖｏｓｃ＜ＶｅｒｒのときハイレベルとなるＰＷＭ信号Ｖｐｗｍを出力する。このＰＷＭ信号Ｖｐｗｍは、周期時間が一定で、出力電圧Ｖｏｕｔ’に応じてハイレベルとローレベルの期間が変化するパルス幅変調された信号となる。

ドライバ回路１０は、ＰＷＭ制御部２０から出力されるＰＷＭ信号Ｖｐｗｍにもとづき、スイッチングトランジスタＭ１のゲートに印加すべき第１ゲート電圧Ｖｇ１と、同期整流用トランジスタＭ２のゲートに印加すべき第２ゲート電圧Ｖｇ２と、を生成する。本実施の形態において、第１ゲート電圧Ｖｇ１および第２ゲート電圧Ｖｇ２は、ＰＷＭ信号Ｖｐｗｍの論理値を反転して生成される。
スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１がローレベルのときがオンし、ハイレベルのときオフする。同期整流用トランジスタＭ２は、第２ゲート電圧Ｖｇ２がハイレベルのときオンし、ローレベルのときオフする。
このように、ドライバ回路１０は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がそれぞれオンする時間の比を、ＰＷＭ信号Ｖｐｗｍのハイレベルとローレベルのデューティ比にもとづいて設定し、２つのトランジスタを交互にオンオフさせる。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が同時にオンして貫通電流が流れるのを防止するため、ドライバ回路１０は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が同時にオフとなる期間（デッドタイム）を各周期ごとに設けてもよい。

比較部３０には、スイッチング電圧Ｖｓｗおよび電池電圧Ｖｂａｔが入力される。比較部３０は、スイッチングトランジスタＭ１の両端の電圧（以下、監視電圧という）ΔＶ＝（Ｖｂａｔ−Ｖｓｗ）としきい値電圧Ｖｔｈを比較し、監視電圧ΔＶがしきい値電圧Ｖｔｈを上回ると、ハイレベルの比較信号Ｖｃｍｐを出力する。
比較部３０は、第２コンパレータ３２、電圧源３４、ラッチ回路３６を含む。電圧源３４は所定のしきい値電圧Ｖｔｈを生成する。第２コンパレータ３２の＋入力端子には電圧（Ｖｂａｔ−Ｖｔｈ）が入力される。また、第２コンパレータ３２の−入力端子にはスイッチング電圧Ｖｓｗが入力される。

監視電圧ΔＶは、スイッチングトランジスタＭ１のオン抵抗Ｒｏｎ１とスイッチングトランジスタＭ１に流れる電流Ｉｐｅａｋの積で与えられる。すなわち、ΔＶ＝Ｒｏｎ１×Ｉｐｅａｋが成り立っている。Ｉｐｅａｋ＝ΔＶ／Ｒｏｎ１であるから、この比較部３０により、スイッチングトランジスタＭ１に流れる電流Ｉｐｅａｋが、Ｉｔｈ＝Ｖｔｈ／Ｒｏｎ１で与えられるしきい値電流を上回る状態を検出することができる。しきい値電流Ｉｔｈは、スイッチングトランジスタＭ１の許容電流に応じて設定する。たとえば、通常の動作時にスイッチングトランジスタＭ１に流れる電流の最大値がＩｐｅａｋ＝５００ｍＡ程度の場合、しきい値電流Ｉｔｈは、１Ａ程度に設定する。

ラッチ回路３６は、Ｄフリップフロップであって、データ端子に第２コンパレータ３２から出力される比較信号Ｖｃｍｐが入力され、クロック端子には発振器２６から出力される周期電圧Ｖｏｓｃが入力される。ラッチ回路３６は、比較部３０から出力される比較信号Ｖｃｍｐをラッチし、ＰＷＭ信号Ｖｐｗｍの生成に用いられる発振器２６の出力信号である周期電圧Ｖｏｓｃによりリセットされ、再度比較信号Ｖｃｍｐをラッチする。ラッチ回路３６は、ＲＳフリップフロップなどを用いて構成してもよい。比較部３０は、ラッチ回路３６の出力を比較信号ＳＩＧ１として、強制オフトランジスタ４０のゲートおよび後段の第２保護回路５０に出力する。

強制オフトランジスタ４０は、第１の保護回路であって、ドレインが誤差増幅器２２の出力に接続され、ソースが接地されたＮチャンネルＭＯＳトランジスタである。比較部３０から出力される比較信号ＳＩＧ１がハイレベルのとき、強制オフトランジスタ４０はオンし、このとき誤差増幅器２２の出力電圧、すなわち誤差電圧Ｖｅｒｒは０Ｖとなる。誤差電圧Ｖｅｒｒが０Ｖとなると、第１コンパレータ２４から出力されるＰＷＭ信号Ｖｐｗｍはローレベルとなる。すなわち、第１保護回路である強制オフトランジスタ４０は、パルス幅変調信号Ｖｐｗｍの論理値を変化させることにより、スイッチングトランジスタＭ１を強制的にオフする。
ドライバ回路１０は、上述のように、ＰＷＭ信号Ｖｐｗｍのデューティ比にもとづいて第１ゲート電圧Ｖｇ１、第２ゲート電圧Ｖｇ２を生成し、ＰＷＭ信号Ｖｐｗｍがハイレベルのとき、スイッチングトランジスタＭ１がオンする。したがって、ドライバ回路１０は、ラッチ回路３６において比較信号Ｖｃｍｐがハイレベルにラッチされる期間、スイッチングトランジスタＭ１を強制的にオフすることになる。

第２保護回路５０には、比較部３０から出力される比較信号ＳＩＧ１が入力される。第２保護回路５０は、比較信号ＳＩＧ１をモニタし、所定の第１期間Ｔｐ１の間、ハイレベルが継続したことを検出すると、制御回路１００を停止状態とする。第１期間Ｔｐ１は、発振器２６から出力される周期電圧Ｖｏｓｃの周期時間より十分に長く設定するのが望ましく、たとえば周期時間が１μｓ程度の場合、第１期間Ｔｐ１は２ｍｓ程度に設定する。

図３は、第２保護回路５０の構成を示す回路図である。第２保護回路５０は、積分器５２、デジタルフィルタ６２、タイマ回路６４、インバータ６６を含む。インバータ６６は、比較信号ＳＩＧ１の論理値を反転し、積分器５２に出力する。
積分器５２は、インバータ６６から出力される比較信号ＳＩＧ１’を積分し、デジタルフィルタ６２に出力する。積分器５２は、比較信号ＳＩＧ１’の立ち上がりのエッジに高速に追従し、立ち下がりのエッジに対して緩やかに追従する信号ＳＩＧ２を生成する。積分器５２は、トランジスタ５４、定電流源５６、抵抗５８、キャパシタ６０を含む。

トランジスタ５４は、ＰチャンネルＭＯＳトランジスタであって、ゲートには、比較信号ＳＩＧ１’が入力され、ソースには電源電圧Ｖｄｄが入力される。抵抗５８、キャパシタ６０はＲＣフィルタを構成しており、トランジスタ５４のドレインと接続される。定電流源５６は、トランジスタＭ５４とＲＣフィルタの接続点に接続される。
比較信号ＳＩＧ１がハイレベルとなると、トランジスタ５４のゲートはローレベルとなり、トランジスタ５４はオンする。その結果、積分器５２の出力信号ＳＩＧ２は、ＣＲ時定数に従って上昇する。比較信号ＳＩＧ１がローレベルとなると、トランジスタ５４のゲートに入力される比較信号ＳＩＧ１’はハイレベルとなり、トランジスタ５４はオフし、キャパシタ６０に蓄えられた電荷は定電流源５６により放電され、積分器５２の出力信号ＳＩＧ２は緩やかに低下する。

デジタルフィルタ６２は、積分器５２の出力信号ＳＩＧ２がハイレベルに保持される時間を測定する第１の時間測定回路として機能する。デジタルフィルタ６２は、出力信号ＳＩＧ２が所定の第１期間Ｔｐ１以上ハイレベルとなると、その出力信号ＳＩＧ３をハイレベルとする。
タイマ回路６４は、デジタルフィルタ６２の出力信号ＳＩＧ３のローレベルからハイレベルへの遷移を契機として所定の第２期間Ｔｐ２の計測を開始する第２時間測定回路である。第２期間Ｔｐ２は、第１期間Ｔｐ１より長く設定するのが望ましく、たとえば１８ｍｓ程度に設定する。第２保護回路５０は、タイマ回路６４により計測される第２期間Ｔｐ２の間、イネーブル信号ＥＮをローレベルとする。タイマ回路６４から出力されるイネーブル信号ＥＮは、制御回路１００の動作状態を制御するために用いられる。

以下、本実施の形態に係る制御回路１００の動作を図４、図５をもとに説明する。図４は、本実施の形態に係る制御回路１００の動作状態を示すタイムチャートである。
まず、図４を用いて、第１の保護回路である強制オフトランジスタ４０による過電流保護を説明する。図４のタイムチャートは、負荷電流ＩＬが非常に大きな過電流状態を示している。図４は、上から順に、誤差電圧Ｖｅｒｒおよび周期電圧Ｖｏｓｃ、ＰＷＭ信号Ｖｐｗｍ、監視電圧ΔＶ、比較信号Ｖｃｍｐ、比較信号ＳＩＧ１、第１ゲート電圧Ｖｇ１を示している。
スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１がハイレベルのときオフ、ローレベルのときオンする。すなわち、図中、Ｔｏｎ１で示されるのは、スイッチングトランジスタＭ１がオンの期間である。

ＰＷＭ信号Ｖｐｗｍは、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが所定の電圧に近づくようにそのデューティ比が制御され、Ｖｅｒｒ＞Ｖｏｓｃのときハイレベル、Ｖｅｒｒ＜Ｖｏｓｃのときローレベルとなる。第１ゲート電圧Ｖｇ１は、このＰＷＭ信号Ｖｐｗｍにもとづいて生成される。第１ゲート電圧Ｖｇ１により、スイッチングトランジスタＭ１のオンオフが制御され、スイッチング電圧Ｖｓｗはハイレベルとローレベルを繰り返す。時刻Ｔ０〜Ｔ１の期間、ドライバ回路１０はＰＷＭ信号ＶｐｗｍにもとづいてスイッチングトランジスタＭ１、同期整流用トランジスタＭ２を駆動している。

時刻Ｔ１に、負荷ＲＬが短絡し、負荷電流ＩＬが増加する。これに伴って、監視電圧ΔＶが増加する。時刻Ｔ２に監視電圧ΔＶがしきい値電圧Ｖｔｈを上回ると、第２コンパレータ３２から出力される比較信号Ｖｃｍｐはハイレベルとなる。比較信号Ｖｃｍｐがハイレベルとなると、ラッチ回路３６はセットされ、比較部３０から出力される比較信号ＳＩＧ１はハイレベルとなる。比較信号ＳＩＧ１がハイレベルになり強制オフトランジスタ４０がオンすると、誤差電圧Ｖｅｒｒが０Ｖ付近に固定され、ＰＷＭ信号Ｖｐｗｍが強制的にローレベルとなる。すなわち、パルス幅信号Ｖｐｗｍのハイ時間ＴＨは、破線で示す誤差電圧Ｖｅｒｒ’にもとづいて生成された場合のオン時間ＴＨ’に比べて短くなる。これは、スイッチングトランジスタＭ１のオン時間Ｔｏｎ１が短くなり、同期整流用トランジスタＭ２のオン時間が長くなることを意味する。時刻Ｔ２にスイッチングトランジスタＭ１がオフとなり、同期整流用トランジスタＭ２がオンとなると、インダクタＬ１に流れる電流が減少し、監視電圧ΔＶが下がり始める。

時刻Ｔ３に、監視電圧ΔＶがしきい値電圧Ｖｔｈより低くなると、比較信号Ｖｃｍｐはローレベルとなる。時刻Ｔ４に、発振器２６の出力である周期電圧Ｖｏｓｃが上昇してあるレベルＶｘに達すると、ラッチ回路３６がリセットされ、その比較信号ＳＩＧ１はローレベルとなる。比較信号ＳＩＧ１がローレベルとなると、強制オフトランジスタ４０がオフし、誤差電圧Ｖｅｒｒが０Ｖの固定状態から解放される。その後、時刻Ｔ５にＶｅｒｒ＜Ｖｏｓｃとなると、ＰＷＭ信号Ｖｐｗｍがハイレベルとなり、ドライバ回路１０は、第１ゲート電圧Ｖｇ１をローレベルとし、スイッチングトランジスタＭ１をオンする。

このように、本実施の形態に係る制御回路１００は、スイッチングトランジスタＭ１の両端の電圧である監視電圧ΔＶをモニタする。監視電圧ΔＶは、スイッチングトランジスタＭ１に流れる電流に比例するため、しきい値電圧Ｖｔｈとの比較を行うことにより過電流状態を検出することができる。
ΔＶ＞Ｖｔｈとなって過電流状態を検出すると、第１の保護回路である強制オフトランジスタ４０によってスイッチングトランジスタＭ１が強制的にオフされ、電流の供給経路が遮断されるため、スイッチングトランジスタＭ１自身、インダクタＬ１あるいは負荷ＲＬを好適に保護することができる。
また、過電流状態におけるスイッチングトランジスタＭ１の強制的なオフ状態は、発振器２６から出力される周期電圧Ｖｏｓｃにより、１周期毎に解除される。そのため負荷が瞬間的に短絡して大電流が流れるような場合にも、１周期毎に過電流検出および過電流保護を行うため、負荷が短絡状態から解放されると、直ちに通常のスイッチング動作に復帰することができる。

次に、図５を用いて、第２保護回路５０による過電流保護を説明する。図５は、上から順に、ＰＷＭ信号Ｖｐｗｍ、監視電圧ΔＶ、比較信号Ｖｃｍｐ、比較信号ＳＩＧ１、積分器５２の出力信号ＳＩＧ２、デジタルフィルタ６２の出力信号ＳＩＧ３、イネーブル信号ＥＮを示している。時刻Ｔ０に負荷ＲＬが短絡し、過電流状態となる。この過電流状態は、上述したように比較部３０により周期ごとに検出される。過電流状態となると、図４で説明したように、比較信号Ｖｃｍｐおよび比較信号ＳＩＧ１が周期毎にハイレベルとローレベルを繰り返すようになる。比較信号ＳＩＧ１がハイレベルの期間、図３のトランジスタ５４はオンするため、積分器５２の出力信号ＳＩＧ２は上昇する。また、比較信号ＳＩＧ１がローレベルの期間、図３のトランジスタ５４はオフするため、キャパシタ６０の電荷が定電流源５６によって放電され、積分器５２の出力信号ＳＩＧ２は低下する。放電の速度は緩やかに設定されているため、図５に示すように、過電流状態が継続すると、積分器５２の出力信号ＳＩＧ２はハイレベルを維持し続ける。時刻Ｔ０から所定の第１期間Ｔｐ１経過後の時刻Ｔ１にデジタルフィルタ６２の出力信号ＳＩＧ３がハイレベルとなる。出力信号ＳＩＧ３がハイレベルとなると、タイマ回路６４は、その出力であるイネーブル信号ＥＮをローレベルとし、時間測定を開始する。イネーブル信号ＥＮがローレベルとなると、制御回路１００は停止状態となる。停止状態においては、制御回路１００において不要な回路への電力供給を停止し、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作を停止する。

タイマ回路６４は、時刻Ｔ１の時間測定の開始から、所定の第２期間Ｔｐ２経過後の時刻Ｔ２に、イネーブル信号ＥＮをハイレベルに戻す。イネーブル信号ＥＮがハイレベルとなることにより制御回路１００は通常動作に復帰する。もしこのとき、負荷ＲＬの短絡状態が持続していれば、図５の時刻Ｔ０の状態に戻ることになる。したがって、制御回路１００は、第１保護回路により保護される第１期間Ｔｐ１と、制御回路１００が停止状態となる第２期間Ｔｐ２を交互に繰り返す間欠動作を行うことになる。
また、時刻Ｔ１〜Ｔ２の停止期間中に、負荷ＲＬが短絡状態から解放された場合、時刻Ｔ２から以降は、通常の降圧動作を再開することができる。

このように、本実施の形態に係る制御回路１００によれば、第１の保護回路である強制オフトランジスタ４０により、周期毎に回路保護を行うことができ、ごく短期間に発生する過電流状態から降圧型スイッチングレギュレータ２００を好適に保護することができる。また、第２保護回路５０を設けることにより、過電流状態が長時間続くと、第１期間Ｔｐ１と第２期間Ｔｐ２を交互に繰り返す間欠動作となり、過電流保護を好適に行うとともに、第２期間Ｔｐ２において電流経路を完全に遮断することにより無駄な電力消費を抑えることができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図６は、制御回路１００の変形例を示す回路図であり、比較部３０の構成を示す。以降の図において、既出の構成要素と同一または同等の構成要素には同一の符号を付すものとし、適宜説明を省略する。
上述した実施の形態では、監視電圧ΔＶとしてスイッチングトランジスタＭ１の両端の電圧を直接モニタしたが、スイッチングトランジスタＭ１と並列に、検出トランジスタＭ３および検出抵抗Ｒ３により形成される経路を設け、この経路に流れる電流をモニタしてもよい。

比較部３０は、第２コンパレータ３２、電圧源３４、ラッチ回路３６に加えて、検出抵抗Ｒ３、検出トランジスタＭ３を含む。スイッチングトランジスタＭ１のドレインソース間には、検出トランジスタＭ３、検出抵抗Ｒ３が直列に接続されている。検出トランジスタＭ３は、スイッチングトランジスタＭ１と同様にＰチャンネルのＭＯＳトランジスタであって、ドレインおよびゲートがスイッチングトランジスタＭ１と共通に接続されている。検出トランジスタＭ３のトランジスタサイズはスイッチングトランジスタＭ１に比べて小さく設定され、検出トランジスタＭ３のオン抵抗Ｒｏｎ３は、スイッチングトランジスタＭ１のオン抵抗Ｒｏｎ１に比べて十分に高く設定されている。また、検出抵抗Ｒ３の抵抗値は、検出トランジスタＭ３のオン抵抗Ｒｏｎ３に対して十分に高く設定される。すなわち、検出トランジスタＭ３および検出抵抗Ｒ３を含む経路のインピーダンスは、スイッチングトランジスタＭ１のインピーダンスに対して十分に高く設定されており、Ｒｏｎ３＋Ｒ３≫Ｒｏｎ１が成り立っている。
第２コンパレータ３２は、検出抵抗Ｒ３の両端の電圧を監視電圧ΔＶ’としてモニタすることにより、スイッチングトランジスタＭ１の両端の電圧ΔＶ’を間接的にモニタし、過電流状態を検出する。

以上のように構成された図６の制御回路１００の動作について説明する。スイッチングトランジスタＭ１に流れる電流をＩｍ１、検出トランジスタＭ３に流れる電流をＩｍ３とすると、上述した２つの経路のインピーダンスの関係からＩｍ１≫Ｉｍ３となる。スイッチングトランジスタＭ１の両端の電圧ΔＶは、Ｉｍ１×Ｒｏｎ１で与えられ、この電圧は、検出抵抗Ｒ３および検出トランジスタＭ３に印加される。したがって、検出抵抗Ｒ３の両端の電圧、すなわち監視電圧ΔＶ’は、ΔＶ’＝Ｉｍ１×Ｒｏｎ１×Ｒ３／（Ｒ３＋Ｒｏｎ３）となる。すなわち、監視電圧ΔＶ’は、スイッチングトランジスタＭ１に流れる電流Ｉｍ１に比例する。

負荷ＲＬが短絡状態になり、スイッチングトランジスタＭ１に過電流が流れると、スイッチングトランジスタＭ１の両端の電圧ΔＶが上昇し、これにともない、検出抵抗Ｒ３の両端の電圧ΔＶ’が増大する。この監視電圧ΔＶ’がしきい値電圧Ｖｔｈを超えると、第２コンパレータ３２から出力される比較信号Ｖｃｍｐがハイレベルとなり、ラッチ回路３６がセットされ、ドライバ回路１０から出力される第１ゲート電圧Ｖｇ１がハイレベルとなり、スイッチングトランジスタＭ１および検出トランジスタＭ３が強制的にオフ状態となる。
このように、図６の制御回路１００では、検出抵抗Ｒ３の両端の電圧ΔＶ’をモニタすることにより、間接的にスイッチングトランジスタＭ１の両端の電圧ΔＶをモニタすることができ、過電流状態を検出して回路保護を行うことができる。

実施の形態では、第１保護回路である強制オフトランジスタ４０は、過電流状態を検出した際に、スイッチングトランジスタＭ１を強制的にオフするために、誤差電圧Ｖｅｒｒを制御したが、これには限定されない。たとえば、比較信号ＳＩＧ１をドライバ回路１０へと入力し、ドライバ回路１０の内部で、比較信号ＳＩＧ１およびＰＷＭ信号Ｖｐｗｍを論理演算することによって、第１ゲート電圧Ｖｇ１を制御し、スイッチングトランジスタＭ１を強制的にオフしてもよい。

実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。どの部分をどの程度集積化するかは、コストや占有面積などによって決めればよい。

また、本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

実施の形態に係る降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。 実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。 第２保護回路の構成を示す回路図である。 図２の制御回路の動作状態を示すタイムチャートである。 図２の制御回路の動作状態を示すタイムチャートである。 図２の制御回路の変形例を示す回路図であり、比較部の構成を示す図である。

符号の説明

１００ 制御回路、 １０２ 入力端子、 １０４ スイッチング端子、 １０６ 電圧帰還端子、 １１０ スイッチングレギュレータ出力回路、 ２００ 降圧型スイッチングレギュレータ、 １０ ドライバ回路、 ２０ ＰＷＭ制御部、 ２２ 誤差増幅器、 ２４ 第１コンパレータ、 ２６ 発振器、 ３０ 比較部、 ３６ ラッチ回路、 ４０ 強制オフトランジスタ、 ５０ 第２保護回路、 ５２ 積分器、 ６２ デジタルフィルタ、 ６４ タイマ回路、 Ｃ１ 出力キャパシタ、 Ｌ１ インダクタ、 Ｖｇ１ 第１ゲート電圧、 Ｖｇ２ 第２ゲート電圧、 Ｍ１ スイッチングトランジスタ、 Ｍ２ 同期整流用トランジスタ、 Ｍ３ 検出トランジスタ、 Ｒ３ 検出抵抗。

Claims (13)

1. 降圧型スイッチングレギュレータの制御回路であって、
   入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、２つのトランジスタの接続点の電圧をスイッチング電圧としてスイッチングレギュレータ出力回路に出力する出力段と、
   前記スイッチングレギュレータ出力回路の出力電圧が所定の基準電圧に近づくように、そのデューティ比が制御されるパルス幅変調信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲートに印加すべき第１、第２ゲート電圧を生成するドライバ回路と、
   前記スイッチングトランジスタの両端の電圧と所定のしきい値電圧を比較し、前記スイッチングトランジスタの両端の電圧が前記しきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、
   前記比較部から前記所定レベルの比較信号が出力される期間、前記スイッチングトランジスタを強制的にオフする第１保護回路と、
   前記比較部から出力される前記比較信号をモニタし、所定の第１期間継続して前記所定レベルが出力されると、所定の第２期間の間、消費電力を低減するために本制御回路を停止状態とし、その後通常動作に復帰させる第２保護回路と、
   を備えることを特徴とする制御回路。
2. 前記比較部は、
   前記スイッチングトランジスタの両端の電圧と、前記しきい値電圧を比較する電圧比較器と、
   前記電圧比較器の出力によりセットされ、前記パルス幅変調信号の１周期ごとにリセットされるラッチ回路と、
   を含み、前記第１保護回路は前記ラッチ回路の出力信号にもとづいて前記スイッチングトランジスタを強制的にオフすることを特徴とする請求項１に記載の制御回路。
3. 前記第１保護回路は、前記パルス幅変調信号の論理値を変化させることを特徴とする請求項１または２に記載の制御回路。
4. 前記第１保護回路は、前記スイッチングレギュレータの出力電圧と前記基準電圧との誤差電圧を変化させることを特徴とする請求項１または２に記載の制御回路。
5. 前記第２保護回路は、
   前記比較部から出力される前記比較信号を積分する積分器と、
   前記積分器の出力信号が前記所定レベルに保持される時間を測定する第１時間測定回路と、
   を含むことを特徴とする請求項１または２に記載の制御回路。
6. 前記第１時間測定回路は、前記積分器の出力信号が入力されるデジタルフィルタを含み、当該デジタルフィルタにより前記第１期間を測定することを特徴とする請求項５に記載の制御回路。
7. 前記第２保護回路は、前記第１時間測定回路の出力の遷移に応じて前記第２期間の計測を開始する第２時間測定回路をさらに含み、当該第２時間計測回路により計測される前記第２期間の間、本制御回路を停止状態とすることを特徴とする請求項５に記載の制御回路。
8. 前記積分器は、前記比較信号の一方のエッジに高速に追従し、他方のエッジに対して緩やかに追従する信号を生成し、前記第１時間測定回路に出力することを特徴とする請求項５に記載の制御回路。
9. 前記積分器は、
   前記比較信号が制御端子に入力されたトランジスタと、
   前記トランジスタの一端に接続されたＲＣフィルタと、
   前記トランジスタと前記ＲＣフィルタの接続点に接続された定電流源と、
   を含むことを特徴とする請求項８に記載の制御回路。
10. 前記比較部はさらに、
    前記スイッチングトランジスタのドレインソース間に、前記スイッチングトランジスタと並列の経路を構成するよう直列に接続された、ゲートに前記第１ゲート電圧が入力される検出トランジスタおよび検出抵抗を備え、前記電圧比較器は、前記検出抵抗の両端の電圧と前記しきい値電圧とを比較することを特徴とする請求項２に記載の制御回路。
11. 前記制御回路は、１つの半導体基板上に一体集積化されることを特徴とする請求項１から１０のいずれかに記載の制御回路。
12. 一端が接地された出力キャパシタと、前記出力キャパシタの他端にその一端が接続されたインダクタと、を含むスイッチングレギュレータ出力回路と、
    前記インダクタの他端に、スイッチング電圧を供給する請求項１から１１のいずれかに記載の制御回路と、
    を備え、前記出力キャパシタの他端の電圧を出力することを特徴とする降圧型スイッチングレギュレータ。
13. 電池と、
    前記電池の電圧を降圧して出力する請求項１２に記載の降圧型スイッチングレギュレータと、
    を備えることを特徴とする電子機器。

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