JP3969586B2 - 過電流保護回路 - Google Patents

Description

本発明は、スイッチング動作する出力デバイスを保護する過電流保護回路に関するものである。

従来の過電流保護回路として、特許文献１，２に記載された回路構成のものを例示することができる。

図４は従来の過電流保護回路の構成図、図５は従来の過電流保護動作のタイミングチャートである。

図４において、１は入力信号端子、２はＡＮＤ回路、３はドライバー回路、４は出力ＭＯＳＦＥＴ、５は過電流検出抵抗、６は電源電圧、７は電圧比較器、８は基準電圧、９はＳＲ−ＦＦ回路、１０はディレイ回路、１１はＮＡＮＤ回路、１２は過電流検出端子、１３，１４，１５はインバータ回路である。

図５において、１０１は入力信号端子１の電圧波形、１０２はＡＮＤ回路２の出力電圧波形、１０３は出力ＭＯＳＦＥＴ４のソース電圧波形、１０４は出力ＭＯＳＦＥＴ４のドレイン電圧波形、１０５は基準電圧波形、１０６は過電流検出セット信号、１０７は過電流検出リセット信号、１０８は過電流検出端子１２の電圧波形である。

以上のように構成された過電流保護回路について、以下に、その動作について説明する。

まず、入力信号端子１に印加された入力信号１０１がドライバー回路３を通り出力ＭＯＳＦＥＴ４を駆動する。次に出力ＭＯＳＦＥＴ４がオンして電流が流れると、過電流検出抵抗５により電圧降下が起こり、その電圧降下が大きく、波形１０４と１０５のように出力ＭＯＳＦＥＴ４のドレイン電圧が基準電圧８より小さくなると、電圧比較器７によって過電流検出として波形１０６のように過電流検出セット信号が出力される。

また、入力信号端子１をディレイ回路１０に接続することにより、ディレイをもった信号が出力され、インバータ回路１３を通り反転した信号と入力信号端子１をＮＡＮＤ回路１１に接続することにより、波形１０７のように入力信号端子１の立ち上がりに同期したパルスを作り、過電流検出リセット信号とする。ただし、ディレイの大きさは１周期の時間より短いものとする。

次に前記の過電流検出セット信号とリセット信号をＳＲ−ＦＦ回路９に入力し、出力をインバータ回路１５を通すと波形１０８のような電圧波形が過電流検出端子１２に出る。過電流検出端子１２をＡＮＤ回路２を介することにより、過電流が検出された場合入力信号をシャットダウンし出力ＭＯＳＦＥＴ４をオフすることで保護する。

図５において、入力信号端子１の電圧波形１０１と過電流検出端子１２の電圧波形１０８とをＡＮＤ回路２を介した結果が、ＡＮＤ回路２の出力電圧波形１０２であり、過電流検出端子１２は入力端子１より必ず回路遅延分だけ遅れる。例え出力ＭＯＳＦＥＴ４のドレイン電圧が基準電圧８より高くなることがなくても（図５(１)）、出力ＭＯＳＦＥＴ４は回路遅延の時間は電流が流れる。波形１０３において、網掛の部分は過電流検出によってオフしている部分を示す。
特開平６−１８７０５５号公報 特開平８−３２３６２号公報

しかしながら、前記従来の構成では、過電流検出をフィードバックした信号により入力信号をシャットダウンしているため、必ず最低でも回路遅延時間分は電流が流れる。また、動作周期が早くなればなるほど、１周期に占める過電流の割合が大きくなり、過電流保護の効果が小さくなるという課題を有していた。

本発明は、前記従来の問題点を解決するものであり、過電流が連続して検出されると、一定期間入力信号をシャットダウンすることができる過電流保護回路を提供することを目的とする。

前記目的を達成するため、本発明の過電流保護回路は、スイッチング動作する出力デバイスと、前記出力デバイスを駆動する信号が入力される信号入力端子と、前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、リセット信号入力端子とクロック信号入力端子とを備え、前記信号入力端子の信号と前記過電流検出回路の反転信号とをＮＯＲ回路に入力した出力信号を前記リセット信号入力端子に入力し、前記過電流検出回路の出力信号を前記クロック信号入力端子に入力して前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、前記第１のカウンターの出力信号を入力してカウント動作を開始しＭ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、を備え、前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させる構成にしている。
また、本発明の過電流保護回路は、スイッチング動作する出力デバイスと、前記出力デバイスを駆動する信号が入力される信号入力端子と、前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、リセット信号入力端子を備え、このリセット信号入力端子に信号を入力してカウンターをリセットし、前記第１のカウンターの出力信号を入力してカウント動作を開始し、Ｍ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、を備え、前記第２のカウンターが、前記Ｍ回のカウント期間に出力される信号と前記信号入力端子の信号とを論理合成した信号によって前記信号入力端子の信号の前記出力デバイスへの導通を遮断し、前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させる構成にしている。
また、本発明の過電流保護回路は、スイッチング動作する出力デバイスと、前記出力デバイスを駆動する信号が入力される信号入力端子と、前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、前記第１のカウンターの出力信号を入力してカウント動作を開始しＭ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、前記第１のカウンターの出力信号を遅延させて前記第１のカウンターの出力信号のエッジから所定幅のパルス信号を生成して出力するパルス信号生成回路と、を備え、前記パルス信号生成回路の出力信号をＳＲ−ＦＦ回路のセット端子に与えた出力信号を反転した信号によって前記第２のカウンターをリセットし、前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させる構成にしている。

本発明によれば、過電流の誤検出によるタイマーの誤作動を防止でき、また、タイマー回路によって一定時間入力信号をシャットダウンすることにより、過電流保護の働きを大きくすることができ、正常動作に自己復帰することができる。

以下、本発明の実施例について図面を参照しながら説明する。

図１は本発明の一実施例における過電流保護回路の構成図であり、図４に示す従来例にて説明した構成部材に対応する部材には同一符号を付した。

図１において、１は入力信号端子、２ａ，２ｂはＡＮＤ回路、３はドライバー回路、４は出力ＭＯＳＦＥＴ、５は過電流検出抵抗、６は電源電圧、７は電圧比較器、８は基準電圧、９はＳＲ−ＦＦ回路、１０はディレイ回路、１１はＮＡＮＤ回路、１２は過電流検出端子、１３，１４，１５はインバータ回路、１６はＮＯＲ回路、１７はクロック端子，リセット端子，正出力端子をもつ４カウント用カウンター回路、１８はディレイ回路、１９はインバータ回路、２０はＮＡＮＤ回路、２１はＳＲ−ＦＦ回路、２２はインバータ回路、２３はＯＲ回路、２４はクロック端子、リセット端子、正出力端子をもつ６４カウント用カウンター回路、２５は基準クロック端子、２６はインバータ回路、２７はリセット付きＤ−ＦＦ回路、２８は電源電圧である。

図２は本実施例における過電流保護回路のカウンター回路１７が連続４回カウントするまでのタイミングを示すタイミングチャートであり、２０１は入力信号端子１の電圧波形、２０２は過電流検出端子１２の電圧波形、２０３はカウンター回路１７のリセット端子の電圧波形、２０４はカウンター回路１７の出力端子の電圧波形、２０５はカウンター回路１７の立ち上がりに同期したパルス波形、２０６はＤ−ＦＦ回路２７のリセット端子の入力信号の波形、２０７はカウンター回路２４のリセット信号、２０８は基準クロックの波形、２０９はカウンター回路２４の出力端子の電圧波形である。

図３は本実施例の過電流保護回路の回路動作を説明するためのタイムチャートであって、カウンター回路１７が連続４回カウントしてからカウンター回路２４が連続６４回カウントするまでのタイミングチャートであり、２１１はカウンター回路１７の出力端子の電圧波形、２１２はカウンター回路１７の立ち上がりに同期したパルス波形、２１３はＤ−ＦＦ回路３１のリセット端子の入力信号の波形、２１４はカウンター回路２４のリセット信号、２１５はカウンター回路２４の出力端子の電圧波形、２１６はＤ−ＦＦ回路２７の出力端子の電圧波形である。

以上のように構成された本実施例の過電流保護回路について、以下に、その回路動作を説明する。

図１において従来例と同一回路から、過電流検出端子１２をカウンター回路１７のクロック端子に接続し、過電流検出をカウントする。だだし、入力信号に対して連続して過電流検出がないと、誤動作と認識させるため、入力信号と過電流検出信号１２の反転をＮＯＲ回路１６を介してカウンター回路１７のリセット端子に接続する。なぜなら、正常動作の時は過電流検出信号はＨＩＧＨであり、入力信号がＬＯＷのときにリセット信号を出し、カウンタはその都度リセットされる。

過電流を検出したときは、ＳＲ−ＦＦ回路２１により一度検出すると入力信号が立ち上がるまで過電流検出信号１２はＬＯＷ信号であるので、入力信号がＬＯＷになってもリセット信号はＬＯＷのままであり、カウントされ、連続４回カウントされると過電流検出と認識し、出力端子にＨＩＧＨ信号が出力される。これにより誤認識か過電流検出かを判断する。次に、カウンター回路１７の出力によってカウンター回路２４を動作スタートさせるために、ＳＲ−ＦＦ回路２１でカウンター回路２４のリセット信号をＬＯＷにする。

そこで、カウンター回路１７の出力端子をＳＲ−ＦＦ回路２１のセット端子に接続するが、カウンター回路２４がカウントしているときは入力信号端子をシャットダウンしているため、カウンター回路１７の出力端子がＨＩＧＨになったままになる可能性がある。そうなると、カウンター回路２４が６４回カウントして正常動作に戻るときに、セット端子にＨＩＧＨが入力された状態ならリセット端子にどんな信号を入力しても出力端子はＬＯＷ信号にはならない。

それを解決するために、ディレイ回路１８とインバータ回路１９とＮＡＮＤ回路２０によってカウンター回路１７の出力信号の立ち上がりに同期したパルスを作成する。そのパルスをＳＲ−ＦＦ回路２１のセット端子に接続することで前記の問題を解決することができる。

次にＳＲ−ＦＦ回路２１のセット端子にＨＩＧＨの信号が入力されると、インバータ回路２２の出力がＬＯＷになり、かつ、Ｄ−ＦＦ回路２７の出力はＬＯＷであるのでＯＲ回路２３によりカウンター回路２４のリセット端子がＬＯＷになり、リセットが解除されて基準クロック２５を６４カウントし始める。カウントが開始されると、カウンター回路２４の出力端子はＨＩＧＨになり、インバータ回路２６を介してＡＮＤ回路２ａに接続され入力信号端子の信号をシャットダウンする。

また、６４回カウントすると、カウンター回路２４の出力端子はＬＯＷになり、インバータ回路２６の出力はＨＩＧＨになり入力信号端子のシャットダウンが解除され、かつＤ−ＦＦ回路２７にクロックが入力されて、出力端子がＨＩＧＨになりＳＲ−ＦＦ回路２１がリセットされて、ＳＲ−ＦＦ回路２１の出力端子からインバータ回路２２を通った信号はＨＩＧＨになりＤ−ＦＦ回路２７はリセットされ、出力端子がＬＯＷになり、ＳＲ−ＦＦ回路２１のリセット端子はＬＯＷになりカウンター回路１７の入力待ち状態に戻る。

また、Ｄ−ＦＦ回路２７の出力端子がＨＩＧＨになると、ＮＯＲ回路１６の出力端子がＨＩＧＨになり、カウンター回路２４がリセットされている状態に戻る。すなわち、カウンター回路１７が一定連続回数過電流検出をカウントすると、カウンター回路２４により一定時間入力信号をシャットダウンすることで過電流から出力ＭＯＳＦＥＴ４を保護し、一定時間経過すると、瞬時にカウンター回路１７の出力待ちの状態に戻ることができる。

以上のように、本実施例によれば、過電流検出をカウントし、４回数連続検出されたときクロック６４回分入力信号をシャットダウンすることにより出力ＭＯＳＦＥＴに流れる過電流を４／６４に減らすことができる。

なお、本実施例では立ち上がりに同期したパルスを作成する回路は、入力信号をディレイ回路を通し、インバータ回路を通した信号と入力信号をＮＡＮＤ回路を通したが、入力信号をディレイ回路を通した信号と入力信号をインバータ回路を通した信号をＮＯＲ回路を通してパルスを作成してもよい。

また、本実施例では過電流検出を連続４回カウントとしたが、連続Ｎ回カウントでもよい。

なお、本実施例では基準クロックを６４回カウントとしたが、Ｍ回カウントでもよい。

本発明は、スイッチング動作する出力デバイスを保護する過電流保護回路に適用され、特に、過電流の誤検出によるタイマーの誤作動を防止し、また、過電流保護の働きを大きくして、正常動作に自己復帰することを可能にする過電流保護回路に用いて有用である。

本発明の一実施例における過電流保護回路の構成図 本実施例における過電流保護回路のカウンター回路が連続４回カウントするまでのタイミングチャート 本実施例の過電流保護回路の回路動作を説明するためのタイムチャート 従来の過電流保護回路の構成図 従来の過電流保護回路の各部におけるタイミングチャート

符号の説明

１ 入力信号端子
２ａ，２ｂ ＡＮＤ回路
３ ドライバー回路
４ 出力ＭＯＳＦＥＴ
５ 過電流検出抵抗
６ 電源電圧
７ 電圧比較器
８ 基準電圧
９ ＳＲ−ＦＦ回路
１０ ディレイ回路
１１ ＮＡＮＤ回路
１２ 過電流検出端子
１３，１４，１５ インバータ回路
１６ ＮＯＲ回路
１７ ４カウント用カウンター回路
１８ ディレイ回路
１９ インバータ回路
２０ ＮＡＮＤ回路
２１ ＳＲ−ＦＦ回路
２２ インバータ回路
２３ ＯＲ回路
２４ ６４カウント用カウンター回路
２５ 基準クロック端子
２６ インバータ回路
２７ リセット付きＤ−ＦＦ回路
２８ 電源電圧

Claims (11)

1. スイッチング動作する出力デバイスと、
   前記出力デバイスを駆動する信号が入力される信号入力端子と、
   前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、
   リセット信号入力端子とクロック信号入力端子とを備え、前記信号入力端子の信号と前記過電流検出回路の反転信号とをＮＯＲ回路に入力した出力信号を前記リセット信号入力端子に入力し、前記過電流検出回路の出力信号を前記クロック信号入力端子に入力して前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、
   前記第１のカウンターの出力信号を入力してカウント動作を開始しＭ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、を備え、
   前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させることを特徴とする過電流保護回路。
2. 前記第１のカウンターが、前記過電流検出回路の出力信号の連続する信号をＮ回（Ｎ；整数値）カウントした信号を出力することを特徴とする請求項１記載の過電流保護回路。
3. 前記第２のカウンターの前記Ｍ回のカウント期間に前記信号入力端子の信号入力を遮断することを特徴とする請求項１記載の過電流保護回路。
4. スイッチング動作する出力デバイスと、
   前記出力デバイスを駆動する信号が入力される信号入力端子と、
   前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、
   前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、
   リセット信号入力端子を備え、このリセット信号入力端子に信号を入力してカウンターをリセットし、前記第１のカウンターの出力信号を入力してカウント動作を開始し、Ｍ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、を備え、
   前記第２のカウンターが、前記Ｍ回のカウント期間に出力される信号と前記信号入力端子の信号とを論理合成した信号によって前記信号入力端子の信号の前記出力デバイスへの導通を遮断し、前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させることを特徴とする過電流保護回路。
5. スイッチング動作する出力デバイスと、
   前記出力デバイスを駆動する信号が入力される信号入力端子と、
   前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、
   前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、
   前記第１のカウンターの出力信号を入力してカウント動作を開始しＭ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、
   前記第１のカウンターの出力信号を遅延させて前記第１のカウンターの出力信号のエッジから所定幅のパルス信号を生成して出力するパルス信号生成回路と、を備え、
   前記パルス信号生成回路の出力信号をＳＲ−ＦＦ回路のセット端子に与えた出力信号を反転した信号によって前記第２のカウンターをリセットし、
   前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させることを特徴とする過電流保護回路。
6. 前記過電流検出回路がＳＲ−ＦＦ回路を備え、前記電流検出回路の出力信号を前記ＳＲ−ＦＦ回路のセット端子に与え、前記パルス信号生成回路の出力信号をリセット端子に与え、該出力信号を前記過電流検出回路の出力とすることを特徴とする請求項１記載の過電流保護回路。
7. 前記出力デバイスがＭＯＳ構造を備えたトランジスタであって、前記トランジスタのドレイン端子に抵抗を介して電源に接続し、前記トランジスタのドレイン端子を電圧比較器の正入力端子に接続し、該電圧比較器の負入力端子に基準電圧を接続し、前記電圧比較器の出力端子を前記過電流検出回路の前記ＳＲ−ＦＦ回路のセット端子に与えることを特徴とする請求項１記載の過電流保護回路。
8. 前記整数値Ｎが４であることを特徴とする請求項１又は２記載の過電流保護回路。
9. 前記整数値Ｍが６４であることを特徴とする請求項１又は３記載の過電流保護回路。
10. 入力信号端子を第１のＡＮＤ回路の一方の入力端子に接続し、該第１のＡＮＤ回路の出力端子を第２のＡＮＤ回路の一方の入力端子に接続し、該第２のＡＮＤ回路の出力端子を増幅回路を介してＭＯＳＦＥＴのゲート端子に接続し、該ＭＯＳＦＥＴのソース端子を接地し、かつドレイン端子を抵抗を介して電源電圧に接続し、該ドレイン端子を電圧比較器の正入力端子に接続し、該電圧比較器の負入力端子に基準電圧を接続しかつ出力端子を第１のインバータ回路の入力端子に接続し、該第１のインバータ回路の出力端子をＳＲフリップフロップ（以下、ＳＲ−ＦＦという）回路のセット端子に接続し、前記ＳＲ−ＦＦ回路の出力端子を第２のインバータ回路に接続し、また前記第１のＡＮＤ回路の出力端子を第１のディレイ回路を介して第３のインバータ回路に接続し、該第３のインバータ回路の出力端子を第１のＮＡＮＤ回路の一方の入力端子に接続し、前記第１のＡＮＤ回路の出力端子を前記第１のＮＡＮＤ回路の他方の入力端子に接続し、該第１のＮＡＮＤ回路の出力端子を前記ＳＲ−ＦＦ回路のリセット端子に接続し、前記第２のインバータ回路の出力端子を前記第２のＡＮＤ回路の他方の入力端子と第４のインバータ回路の入力端子に接続し、第４のインバータ回路の出力端子をＮＯＲ回路の一方の入力端子に接続し、該ＮＯＲ回路の他方の入力端子に前記第１のＡＮＤ回路の出力端子を接続し、前記ＮＯＲ回路の出力端子をリセット端子とクロック端子と正負出力端子を有するクロックを４回カウントする第１のカウンター回路のリセット端子に接続し、該第１のカウンター回路のクロック端子には前記第２のインバータ回路の出力端子を接続し、前記第２のインバータ回路の正出力端子に第２のディレイ回路を接続し、第５のインバータ回路を介して第２のＮＡＮＤ回路の一方の入力端子に接続し、第２のＮＡＮＤ回路の他方の入力端子に前記第１のカウンター回路の正出力端子を接続し、第２のＮＡＮＤ回路の出力端子を第２のＳＲ−ＦＦ回路のセット端子に接続し、第２のＳＲ−ＦＦ回路の出力端子を第６のインバータ回路を介してＯＲ回路の一方の入力端子に接続し、該ＯＲ回路の出力端子をリセット端子とクロック端子と正負出力端子を有してクロックを６４回カウントする第２のカウンター回路のリセット端子に接続し、第２のカウンター回路のクロック端子に基準クロック端子を接続し、第２のカウンター回路の正出力端子を第７のインバータ回路を介して、前記第１のＡＮＤ回路の他方の入力端子とＤフリップフロップ（以下、Ｄ−ＦＦという）回路のクロック端子に接続し、該Ｄ−ＦＦ回路の入力端子を電源電圧に接続し、前記Ｄ−ＦＦ回路のリセット端子に前記第６のインバータ回路の出力端子を接続し、前記Ｄ−ＦＦ回路の正出力端子を前記第２のＳＲ−ＦＦ回路のリセット端子と前記ＯＲ回路の他方の入力端子に接続したことを特徴とする過電流保護回路。
11. 前記Ｄ−ＦＦ回路の正出力端子と前記第２のＳＲ−ＦＦ回路のリセット端子の間にＯＲ回路を接続し、他方の入力端子をオンリセット端子に接続したことを特徴とする請求項１０記載の過電流保護回路。

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