[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4787296B2 - 半導体内蔵モジュール及びその製造方法 - Google Patents

半導体内蔵モジュール及びその製造方法 Download PDF

Info

Publication number
JP4787296B2
JP4787296B2 JP2008186864A JP2008186864A JP4787296B2 JP 4787296 B2 JP4787296 B2 JP 4787296B2 JP 2008186864 A JP2008186864 A JP 2008186864A JP 2008186864 A JP2008186864 A JP 2008186864A JP 4787296 B2 JP4787296 B2 JP 4787296B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
external connection
resin
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008186864A
Other languages
English (en)
Other versions
JP2010027832A (ja
Inventor
賢一 川畑
敏一 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2008186864A priority Critical patent/JP4787296B2/ja
Priority to US12/458,636 priority patent/US8742589B2/en
Publication of JP2010027832A publication Critical patent/JP2010027832A/ja
Application granted granted Critical
Publication of JP4787296B2 publication Critical patent/JP4787296B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体内蔵モジュール及びその製造方法に関する。
一般に、半導体装置（ＩＣチップやその他の半導体能動素子）等の電子部品の搭載基板（電子部品内蔵基板）は、単一又は複数の樹脂層からなる基板にベアチップ状態の半導体装置（ダイ（Die））が固定された構造を有しており、電子機器の高性能化及び小型化の要求に応えるべく、半導体装置等の能動部品や抵抗、コンデンサといった受動部品が高密度で実装されたモジュール化が進んでいる。
近年、例えば携帯電話機等の携帯端末に代表される携帯機器には、従来にも増して更なる高密度実装が熱望されており、さらに近時は、薄型化や狭小化への要求が特に高まっている。これに対し、かかる携帯機器等に用いられる半導体内蔵モジュールにも、更なる高密度化、薄型化、及び狭ピッチ化が切望されており、電子部品自体の更なる薄型化も急速に進んでいる。このような半導体内蔵モジュールとして、例えば、特許文献１には、ＩＣチップに再配線を施したＣＳＰ（チップサイズパッケージ）を樹脂基板内の内蔵したモジュールが提案されている。
特開２００４−７２０３２号公報
ところで、基板に内蔵されモジュール化されたＩＣチップやＣＳＰから、基板上に配線を引き出すには、ＩＣチップの配線層（再配線層）上にビアを開口する必要があるが、前述の如く、装置や部品の小型化及び狭ピッチ化に伴い、ＩＣチップの外部接続用パッドとビア開口との位置合わせを精度よく行うことが困難となってきている。もし、ＩＣチップの外部接続用パッドからずれた位置にビアが開口されてしまうと、その開口位置にＩＣチップの回路やＣＳＰの再配線が存在していた場合、その回路や配線を損傷してしまうおそれがある。
そこで、本発明は、かかる事情に鑑みてなされたものであり、半導体装置の外部接続用にビアを形成する際に、半導体装置の回路や配線の損傷を防止することができる半導体内蔵モジュール及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明による半導体内蔵モジュールは、配線層が形成又は接続された半導体装置と、配線層における外部接続用パッドが露呈するように配線層の周囲に設けられた第１絶縁層と、第１絶縁層上に設けられており、かつ、第１絶縁層よりも研削レートが大きい第２絶縁層とを備える。
このように構成された半導体内蔵モジュールにおいては、半導体装置を外部接続するための外部接続用パッド上にビアを形成するべく、第２絶縁層を研削する際に、ビアの形成位置が目的の位置からたとえずれたとしても、第２絶縁層の研削レートが第１絶縁層のそれよりも大きく、逆に言えば、第１絶縁層の方が第２絶縁層よりも研削され難いので、半導体装置が第１絶縁層で保護され、半導体装置上の回路や内部配線が研削によって損傷されることがない。
このように、ビアの開口位置が外部接続用パッドから多少ずれたとしても、すなわち、外部接続用パッドの少なくとも一部、及び、第１絶縁層の少なくとも一部の上に開口したビアを有していても、半導体装置を損傷することなく、配線を確実に外部へ引き出すことができる。
より具体的には、第１絶縁層がイミド系樹脂又はイミド系樹脂を含む樹脂組成物で形成されており、第２絶縁層がエポキシ系樹脂又はエポキシ系樹脂を含む樹脂組成物で形成されていると、両者の研削レートに有意な差異があるので好適である。
また、本発明による半導体内蔵モジュールの製造方法は、本発明の半導体内蔵モジュールを有効に製造するための方法であり、配線層が形成された半導体装置を準備する工程と、配線層における外部接続用パッドが露呈するように配線層の周囲に第１絶縁層を設ける工程と、第１絶縁層上に、第１絶縁層よりも研削レートが大きい第２絶縁層を設ける工程と、外部接続用パッドの上方部位における第２絶縁層を研削してビアを形成し、外部接続用パッドを露出させる工程とを含む。その際、第２絶縁層上における外部接続用パッドの上方部位に開口が形成されたマスクを設ける工程を実施し、外部接続用パッドを露出させる工程において、そのマスクを用いたブラスト処理により、第２絶縁層を研削してビアを形成し、外部接続用パッドを露出させてもよい。
また、ブラスト処理としてウェット（湿式）ブラストを用いると、ドライ（乾式）ブラストに比して帯電を防止し易いので有用である。
本発明によれば、半導体装置の周囲に設けられた第１絶縁層の更に上に設けられた第２絶縁層の研削レートが、第１絶縁層の研削レートより大きいので、外部接続するための外部接続用パッド上にビアを形成するべく、第２絶縁層を研削する際に、ビアの形成位置が目的位置からずれたとしても、半導体装置が第１絶縁層で保護され、半導体装置上の回路や内部配線等が研削によって損傷されることを確実に防止することができる。
以下、本発明の実施の形態について詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
図１は、本発明による半導体内蔵モジュールの一実施形態の概略構成を示す断面図である。半導体内蔵モジュール１は、樹脂層１０（第２絶縁層）内にベアチップ状態の半導体ＩＣ（ダイ）等の電子部品である半導体装置２０が埋設されたものである。
半導体装置２０は、略矩形板状をなすその主面２０ａに多数のランド電極（図示せず）を有しており、そこに再配線層２２（配線層）が接続されたものである。再配線層２２上には保護層２４（第１絶縁層）が設けられており、再配線層２２における外部接続用パッドＰの部分が露呈するように開口が設けられている。また、樹脂層１０は、保護層２４を覆うように形成されており、再配線層２２における外部接続用パッドＰの位置に、ビアＶが開口形成されている。
このように構成された半導体内蔵モジュール１を製造する手順の一例は以下のとおりである。まず、再配線層２２が接続された半導体装置２０を用意し、その主面２０ａ上に、保護層２４を成膜する。保護層２４としては、硬化後の研削レートが、樹脂層１０よりも小さいものを適宜選択して使用することができ、種類は特に制限されないが、例えば、イミド系樹脂（イミド基：R-CONHCO-R'を有するもの）、ベンゾシクロブテン（ＢＣＢ）樹脂、フッ化樹脂（変成含む）、樹脂層１０よりも軟らかいエポキシ樹脂等の有機系絶縁材料が挙げられ、又は、樹脂以外でも、窒化タンタルや窒化シリコン等の無機系絶縁材料を用いることもできる。
次に、保護層２４における再配線層２２の外部接続用パッドＰの部位を開口する。この開口は、成膜した保護層２４の開口部位を除去して形成してもよく、或いは、開口部位を予めマスクした状態で保護層２４を形成した後、そのマスクを除去することにより形成してもよい。次いで、保護層２４に開口が形成された状態の半導体装置２０を樹脂層１０内に埋め込む。樹脂層１０としては、硬化後の研削レートが、保護層２４よりも大きいものを適宜選択して用いることができ、種類は特に制限されず、例えば、エポキシ系樹脂等の熱硬化性樹脂（保護層２４もエポキシ樹脂の場合には、それよりも硬いもの）の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させた材料、或いは、液晶ポリマー（ＬＣＰ）、液晶ポリエステル等が挙げられる。
次いで、樹脂層１０上のビアＶの開口位置以外の部分にメタルマスクＭをパターニング形成する。より具体的には、樹脂層１０上に、例えば銅膜等の金属膜を成膜し、それを、フォトリソグラフィとエッチングを用いてコンフォーマル加工することにより、ビアＶを形成する位置が開口したメタルマスクＭのパターンを形成する。このとき、開口径としては、外部接続用パッドＰと同等かやや広めが好ましい。
そして、その上から、例えばアルミナ等の無機砥粒を用いたウェットブラスト処理を行って、開口部の樹脂層１０を研削してビアＶを形成する。このとき、樹脂層１０の研削レートが保護層２４の研削レートよりも大きい（研削され易い）、逆言すれば、保護層２４の研削レートが樹脂層１０の研削レートよりも小さい（研削され難い）ので、ビアＶの形成が進行して保護層２４に達したとしても、樹脂層１０の研削条件では、図示の如く、保護層２４が実質的に研削されず残存した状態で、外部接続用パッドＰがビアＶ内に露出する。換言すれば、外部接続用パッドＰの一部と保護層２４の一部の上にビアＶが開口した状態が生起される。
このように、半導体内蔵モジュール１によれば、樹脂層１０を研削して、半導体装置２０を外部接続するための外部接続用パッドＰ上にビアＶを形成する際に、そのビアＶの形成位置が目的の位置からずれてしまっても、保護層２４が研削されることがないので、半導体装置２０が保護層２４で保護され、その結果、半導体装置２０上の回路や内部配線が研削によって損傷してしまうことを有効に防止することができる。
図２は、本発明による半導体内蔵モジュールに内蔵される半導体装置の他の一例を示す断面図であり、図３は、その半導体装置を内蔵した半導体内蔵モジュールの一例を示す断面図である。
半導体装置４０は、その主面４０ａに形成された配線パッド４１の層に保護層４２（パッシベーション膜）が設けられ、ビア導体４４を介して配線パッド４１に再配線層４６（配線層）が接続されたものである。ビア導体４４及び再配線層４６は、樹脂層４８（第１絶縁層）内に埋め込まれており、樹脂層４８には、再配線層４６における外部接続用パッドＰの部分が露呈するように開口が設けられている。
また、図３に示す如く、半導体内蔵モジュール２は、図２に示す状態の半導体装置４０が、樹脂層５０（第２絶縁層）中に埋め込まれた構造を有している。この樹脂層５０は、樹脂層４８に比して研削レートが大きい材料から形成されている。また、図示においては、樹脂層５０上に、開口を有するメタルマスクＭが形成された状態を示す。このメタルマスクＭを用いてブラスト処理を行い、開口部の下の樹脂層５０を研削してビアを形成し、再配線層４６の外部接続用パッドＰを露出させる。
ここで、図４及び図５は、半導体内蔵モジュール２において、開口径の異なるメタルマスクＭのマスクパターンを形成してブラスト処理を行った場合の一例を示す部分断面図である。図４においては、メタルマスクＭの開口が、再配線層４６の外部接続用パッドＰと略同径の場合で、かつ、外部接続用パッドＰの位置からややずれた位置に形成された状態を示す。この場合、ブラスト処理が進行していくと、メタルマスクＭの開口位置がずれているので、ビアＶが樹脂層４８に達するものの、樹脂層４８は、樹脂層５０よりも研削レートが小さいので、樹脂層５０のブラスト処理条件では実質的に研削されず、樹脂層４８下の再配線層４６や半導体装置４０は、その樹脂層４８で保護される。
一方、図５においては、メタルマスクＭの開口が、再配線層４６の外部接続用パッドＰよりも大径の場合で、かつ、外部接続用パッドＰの位置を包含する位置に形成された状態を示す。この場合、ブラスト処理が進行していくと、メタルマスクＭの開口径が大きくされているので、ビアＶが樹脂層４８に達するものの、図４に示す場合と同様に、樹脂層４８は、樹脂層５０よりも研削レートが小さいので、樹脂層５０のブラスト処理条件では研削されず、樹脂層４８下の再配線層４６や半導体装置４０は、その樹脂層４８で保護される。
なお、上述したとおり、本発明は上記実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。例えば、半導体内蔵モジュール１，２は、複数の半導体装置が搭載されていてもよく、半導体装置以外の電子部品が搭載されていてもよい。また、ビアＶの形成には、ウェットブラストに代えてドライブラストによる処理を行ってもよいが、帯電を有効に防止できる観点からは、ウェットブラストが好ましい。さらに、ビアＶの形成には、ブラスト処理以外に、例えば、エッチング処理、その他の機械加工、レーザ加工等を用いてもよく、機械加工やレーザ加工を用いる場合には、ビアＶを形成した後にデスミア処理を行ってもよい。またさらに、ビアＶを形成するためにメタルマスクＭ（コンフォーマルマスク）を形成しなくてもよく、この場合、吐出されるブラスト径が、ビアＶの孔径に適応できる程度であれば、メタルマスクＭが無くともビアＶの開口が可能である。さらにまた、このときにも、ブラスト処理に代えて他の加工処理を用いてもよい。加えて、第１絶縁層と第２絶縁層の研削レートの差異としては、第１絶縁層のブラスト処理条件では第２絶縁層の研削が実質的に行われない程度の差であれば、特に制限されるものではない。
以上説明した通り、本発明による半導体内蔵モジュール及びその製造方法によれば、半導体装置上の回路や内部配線が研削によって損傷されることを確実に防止することができるので、半導体装置を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるものに広く且つ有効に利用することができる。
本発明による半導体内蔵モジュールの一実施形態の概略構成を示す断面図である。 本発明による半導体内蔵モジュールに内蔵される半導体装置の他の一例を示す断面図である。 図２に示す半導体装置を内蔵した半導体内蔵モジュールの一例を示す断面図である。 半導体内蔵モジュール２において、開口径の異なるメタルマスクＭのマスクパターンを形成してブラスト処理を行った場合の一例を示す部分断面図である。 半導体内蔵モジュール２において、開口径の異なるメタルマスクＭのマスクパターンを形成してブラスト処理を行った場合の一例を示す部分断面図である。
符号の説明
１，２…半導体内蔵モジュール、１０…樹脂層（第２絶縁層）、２０，４０…半導体装置、２０ａ，４０ａ…主面、２２…再配線層、２４…保護層（第１絶縁層）、４１…配線パッド、４２…保護層、４４…ビア導体、４６…再配線層、４８…樹脂層（第１絶縁層）、５０…樹脂層（第２絶縁層）、Ｍ…メタルマスク（マスク）、Ｐ…外部接続用パッド、Ｖ…ビア。

Claims (6)

  1. 配線層が形成又は接続された半導体装置と、
    前記配線層における外部接続用パッドが露呈するように該配線層の周囲に、該配線層に接するように設けられており、かつ、樹脂又は樹脂組成物で形成された第１絶縁層と、
    前記配線層における外部接続用パッドが露呈するように前記第１絶縁層上に設けられており、該第１絶縁層よりも研削レートが大きく、かつ、樹脂又は樹脂組成物で形成された第２絶縁層と、
    前記配線層における外部接続用パッドが露呈され、かつ、前記第１絶縁層及び前記第２絶縁層を貫通して連通するように設けられたビアと、
    を備える半導体内蔵モジュール。
  2. 前記外部接続用パッドの少なくとも一部、及び、前記第１絶縁層の少なくとも一部の上に開口したビアを有する、
    請求項１記載の半導体内蔵モジュール。
  3. 前記第１絶縁層がイミド系樹脂又はイミド系樹脂を含む樹脂組成物で形成されており、
    前記第２絶縁層がエポキシ系樹脂又はエポキシ系樹脂を含む樹脂組成物で形成されている、
    請求項１記載の半導体内蔵モジュール。
  4. 配線層が形成された半導体装置を準備する工程と、
    前記配線層における外部接続用パッドが露呈するように該配線層の周囲に、該配線層に接するように、樹脂又は樹脂組成物で形成される第１絶縁層を設ける工程と、
    前記第１絶縁層上に、該第１絶縁層よりも研削レートが大きく、かつ、樹脂又は樹脂組成物で形成される第２絶縁層を設ける工程と、
    前記外部接続用パッドの上方部位における前記第２絶縁層を研削し、前記第１絶縁層及び前記第２絶縁層を貫通して連通するように設けられるビアを形成し、前記外部接続用パッドを露出させる工程と、
    を含む半導体内蔵モジュールの製造方法。
  5. 前記第２絶縁層上における前記外部接続用パッドの上方部位に開口が形成されたマスクを設ける工程を含み、
    前記外部接続用パッドを露出させる工程においては、前記マスクを用いたブラスト処理により、前記第２絶縁層を研削してビアを形成する、
    請求項４記載の半導体内蔵モジュールの製造方法。
  6. 前記ブラスト処理として、ウェットブラストを用いる、
    請求項５記載の半導体内蔵モジュールの製造方法。
JP2008186864A 2008-07-18 2008-07-18 半導体内蔵モジュール及びその製造方法 Active JP4787296B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008186864A JP4787296B2 (ja) 2008-07-18 2008-07-18 半導体内蔵モジュール及びその製造方法
US12/458,636 US8742589B2 (en) 2008-07-18 2009-07-17 Semiconductor embedded module and method for producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008186864A JP4787296B2 (ja) 2008-07-18 2008-07-18 半導体内蔵モジュール及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010027832A JP2010027832A (ja) 2010-02-04
JP4787296B2 true JP4787296B2 (ja) 2011-10-05

Family

ID=41529580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008186864A Active JP4787296B2 (ja) 2008-07-18 2008-07-18 半導体内蔵モジュール及びその製造方法

Country Status (2)

Country Link
US (1) US8742589B2 (ja)
JP (1) JP4787296B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8304917B2 (en) * 2009-12-03 2012-11-06 Powertech Technology Inc. Multi-chip stacked package and its mother chip to save interposer
JP5466096B2 (ja) * 2010-06-21 2014-04-09 新光電気工業株式会社 半導体装置及びその製造方法
JP5590984B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 電子装置及びその製造方法
JP5590985B2 (ja) * 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
US8772976B2 (en) * 2011-03-30 2014-07-08 Intel Corporation Reconfigurable coil techniques
WO2015026344A1 (en) 2013-08-21 2015-02-26 Intel Corporation Bumpless die-package interface for bumpless build-up layer (bbul)
TWI517322B (zh) 2014-02-19 2016-01-11 鈺橋半導體股份有限公司 半導體元件及其製作方法
DE202015009284U1 (de) * 2015-07-06 2017-01-20 Infineon Technologies Ag Isolierter Die
US9570372B1 (en) 2016-03-24 2017-02-14 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with heat spreader and integrated dual build-up circuitries and method of making the same
US20200312732A1 (en) 2018-09-14 2020-10-01 Mediatek Inc. Chip scale package structure and method of forming the same
US11450606B2 (en) 2018-09-14 2022-09-20 Mediatek Inc. Chip scale package structure and method of forming the same
US11277917B2 (en) 2019-03-12 2022-03-15 Advanced Semiconductor Engineering, Inc. Embedded component package structure, embedded type panel substrate and manufacturing method thereof
US11296030B2 (en) 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US10950551B2 (en) 2019-04-29 2021-03-16 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
EP3772094A3 (en) * 2019-08-01 2023-01-04 MediaTek Inc. Chip scale package structure and method of forming the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985454A (en) * 1990-02-05 1999-11-16 Sermatech International Incorporated Anti-fouling coating for turbomachinery
JP3558139B2 (ja) * 1995-01-11 2004-08-25 鐘淵化学工業株式会社 熱硬化性樹脂組成物とその製造方法
KR100266138B1 (ko) * 1998-06-24 2000-09-15 윤종용 칩 스케일 패키지의 제조 방법
JP2000183239A (ja) * 1998-12-11 2000-06-30 Toray Ind Inc 半導体装置
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP4022105B2 (ja) * 2002-06-27 2007-12-12 京セラ株式会社 多層配線基板の製造方法
JP3951854B2 (ja) 2002-08-09 2007-08-01 カシオ計算機株式会社 半導体装置およびその製造方法
JP2004079816A (ja) * 2002-08-20 2004-03-11 Sony Corp チップ状電子部品の製造方法及びチップ状電子部品、並びにその製造に用いる疑似ウェーハの製造方法及び疑似ウェーハ、並びに実装構造
EP1454356A1 (en) * 2002-11-21 2004-09-08 Casio Computer Co., Ltd. High frequency signal transmission structure
JP4089402B2 (ja) * 2002-11-28 2008-05-28 カシオ計算機株式会社 半導体装置
JP3595323B2 (ja) * 2002-11-22 2004-12-02 沖電気工業株式会社 半導体装置及びその製造方法
JP2004273591A (ja) * 2003-03-06 2004-09-30 Seiko Epson Corp 半導体装置及びその製造方法
JP3900093B2 (ja) * 2003-03-11 2007-04-04 日立電線株式会社 モールド金型及びそれを用いた半導体装置の製造方法
JP2006120943A (ja) * 2004-10-22 2006-05-11 Shinko Electric Ind Co Ltd チップ内蔵基板及びその製造方法
JP2007073681A (ja) * 2005-09-06 2007-03-22 Renesas Technology Corp 半導体装置およびその製造方法
KR101168731B1 (ko) * 2005-09-06 2012-07-26 삼성전자주식회사 액정표시장치용 기판
JP5137320B2 (ja) 2006-04-17 2013-02-06 株式会社テラミクロス 半導体装置およびその製造方法
JP4337858B2 (ja) 2006-10-06 2009-09-30 カシオ計算機株式会社 半導体装置

Also Published As

Publication number Publication date
US20100013103A1 (en) 2010-01-21
JP2010027832A (ja) 2010-02-04
US8742589B2 (en) 2014-06-03

Similar Documents

Publication Publication Date Title
JP4787296B2 (ja) 半導体内蔵モジュール及びその製造方法
JP3953027B2 (ja) 半導体装置およびその製造方法
US7074703B2 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP4395775B2 (ja) 半導体装置及びその製造方法
US6713859B1 (en) Direct build-up layer on an encapsulated die package having a moisture barrier structure
US10163860B2 (en) Semiconductor package structure
CN110660680A (zh) 半导体结构的形成方法
US8053807B2 (en) Semiconductor packages, stacked semiconductor packages, and methods of manufacturing the semiconductor packages and the stacked semiconductor packages
US20140104803A1 (en) Circuit board incorporating electronic component and manufacturing method thereof
WO2009158250A2 (en) Apparatus and methods of forming package-on-package interconnects
JP2005332887A (ja) 多層配線の形成方法および多層配線基板の製造方法
JP6269626B2 (ja) 半導体装置、電子部品内蔵基板、及びこれらの製造方法
JP2008047732A (ja) 半導体装置及びその製造方法
JP5903973B2 (ja) 電子部品内蔵基板及びその製造方法
JP4599834B2 (ja) 半導体装置およびその製造方法
JP7486934B2 (ja) 回路基板
CN111564423B (zh) 半导体装置及其制造方法
JP4200812B2 (ja) 半導体装置とその製造方法および電子回路装置
JP4052237B2 (ja) 半導体装置およびその製造方法
US20200203278A1 (en) Circuit board and its manufacturing method
JP4591100B2 (ja) 半導体装置およびその製造方法
JP2006216768A (ja) 半導体装置およびその製造方法
JP5098211B2 (ja) 半導体装置及びその製造方法
US20240079356A1 (en) Integrated Circuit Packages and Methods of Forming the Same
JP4894343B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100316

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100510

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110714

R150 Certificate of patent or registration of utility model

Ref document number: 4787296

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140722

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250