[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3953027B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP3953027B2
JP3953027B2 JP2003415516A JP2003415516A JP3953027B2 JP 3953027 B2 JP3953027 B2 JP 3953027B2 JP 2003415516 A JP2003415516 A JP 2003415516A JP 2003415516 A JP2003415516 A JP 2003415516A JP 3953027 B2 JP3953027 B2 JP 3953027B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
buffer layer
substrate
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003415516A
Other languages
English (en)
Other versions
JP2005175317A (ja
Inventor
修 山形
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2003415516A priority Critical patent/JP3953027B2/ja
Priority to US10/989,395 priority patent/US7157796B2/en
Priority to KR1020040100531A priority patent/KR101071761B1/ko
Priority to EP16166194.7A priority patent/EP3067922B1/en
Priority to EP04292958.8A priority patent/EP1542279B1/en
Publication of JP2005175317A publication Critical patent/JP2005175317A/ja
Priority to US11/330,155 priority patent/US7462511B2/en
Application granted granted Critical
Publication of JP3953027B2 publication Critical patent/JP3953027B2/ja
Priority to KR1020110063591A priority patent/KR101127516B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は半導体装置およびその製造方法に関し、特に、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる形態の半導体装置およびその製造方法に関するものである。
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
上記のような半導体装置において、半導体基板（チップ）上において再配線層とも称せられる多層配線を形成する場合、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、熱酸化法あるいはスピン塗布などの手法により絶縁層を１μｍ以下の膜厚で形成し、ダイシング処理を行って個片化された半導体装置としていた。
上記の製造方法においては、絶縁層に発生する段差やウェハの反りが発生しても、ダイシング時のブレードやチッピングにのみ注意していれば十分であり、レジストの段切れやウェハの反りに注目する必要はなかった。
さらに、半導体基板（チップ）上に形成される再配線層を絶縁する絶縁層の層間に、コイルなどの受動素子や他の半導体チップが埋め込まれ、ウェハレベルでパッケージ化されたシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
このＳｉＰの製造方法としては、例えば、トランジスタなどの半導体素子が形成された半導体ウェハの表面に、ポリイミド樹脂などの絶縁層を複数層積層し、各絶縁層間に配線を埋め込んで形成することで、複数層の配線から構成される再配線層が絶縁層中に埋め込まれて形成された構成となる。この絶縁層とともに半導体ウェハをスクライブラインに沿って切断（ダイシング）することで、ウェハレベルでＳｉＰ化された半導体装置を製造することができる。
ところで、上記の複数の絶縁層について、１層あたりの膜厚を最低で１０μｍとしても例えば３層積層されていると３０μｍとなる。絶縁層間にコイルなどの受動素子を形成する場合や、半導体チップを埋め込む場合にはさらに厚くなってしまうので、例えば半導体ウェハ（基板）が５０μｍ程度にまで薄くなってくると相対的に再配線層の絶縁層の膜厚を無視することができなくなり、例えば半導体ウェハと絶縁層部分との熱膨張係数の違いなどから、半導体ウェハに反りが生じてしまう。
そこで、半導体チップ上に複数の樹脂層が積層して構成され、この樹脂層中に再配線層が埋め込まれたＳｉＰ形態の半導体装置において、各樹脂層の側面と上面および半導体チップの上面とから階段状に形成されている半導体装置が開発された。
図１１（ａ）は上記の半導体装置となる半導体チップが複数個集積化された半導体ウェハのスクライブライン近傍における断面図である。
トランジスタなどの半導体素子を含む電子回路が形成された半導体チップが集積された半導体ウェハ１０の各半導体チップ領域において、第１樹脂層２０、第２樹脂層２１、第３樹脂層２２および第４樹脂層２３が積層して構成された絶縁層が形成され、これらの積層した樹脂層からなる絶縁層中に、第１配線層（３０，３１）、第２配線層（３２，３３）および第３配線層（３４，３５）からなる配線層が埋め込まれて形成され、また、第４樹脂層２３の上層にもこれらに接続する不図示の配線層が形成されている。
上記の半導体チップが集積された半導体ウェハ１０において、各樹脂層の側面と上面および半導体ウェハの上面とから階段状に形成されており、スクライブラインＳＬが露出しているので、半導体ウェハに応力がかからず反りは生じない。
一方、上記のＳｉＰ形態の半導体装置において、実装基板との二次接続信頼性向上のために、応力緩和機能を有するバッファ層を設け、バッファ層を貫通する銅からなるポストを介してハンダなどのバンプに接続する構成が知られている。
図１１（ａ）に示す構成の半導体ウェハに対してバッファ層、ポストおよびバンプを形成するには、以下のような工程が行われる。
まず、図１１（ａ）の構成の半導体チップが集積された半導体ウェハ１０に対して、図１１（ｂ）に示すように、第４絶縁層２３の上層に形成された不図示の配線層に接続して、銅からなるポスト３６を形成する。
次に、図１２（ａ）に示すように、例えばスクリーン印刷などにより、ポスト３６を被覆して全面に、ポリアミドイミド樹脂などの応力緩和機能を有する樹脂を供給し、バッファ層２４を形成する。バッファ層２４はスクライブラインまで埋め込んで形成される。
次に、図１２（ｂ）に示すように、バッファ層２４上面から研削によりポスト３６の頭出しを行い、さらにポスト３６に接続するようにハンダボールなどのバンプ３７を形成する。
次に、図１３に示すように、ダイシングブレードＢを用いて半導体ウェハ１０をスクライブラインＳＬに沿って切断（ダイシング）することで、バッファ層を介してバンプ接続する形態のウェハレベルでＳｉＰ化された半導体装置を製造することができる。
しかし、上記の図１２（ａ）に示すように、スクライブラインを埋め込んで全面にバッファ層を形成すると、全面に樹脂の絶縁層を形成していたときと同様の理由により、半導体ウェハに反りが発生する。
半導体ウェハに反りが発生すると、上記のバンプ３７として搭載するハンダボールの搭載不良、バンプを印刷して形成する場合の高さバラツキ、上層の配線工程、メッキ工程におけるハンドリング装置の吸着エラー、および、最終的にウェハを個片化したときの高さのバラツキなどの原因となる。
また、バッファ層によりスクライブラインが隠れてしまい、通常スクライブライン上に形成されているアライメントマークや製造している製品のタイプ名が見えなくなってしまう。
このため、図１３に示す切断（ダイシング）工程においてはバンプの位置をスクライブのアライメントターゲットとしなければならず、ダイシング作業ミスの原因となり、作業性が低下してしまう。
また、半導体ウェハのタイプ名の確認はバンプの位置から判別するしかなくなり、これによっても作業性が低下してしまう。
さらに、図１３に示す切断（ダイシング）工程においては、バッファ層と半導体基板を同時に切断するので、ダイシングのカットスピードを１０ｍｍ／ｓ程度までしか上げられず、製造工程のスループットを高めることが困難となっていた。
解決しようとする問題点は、ＳｉＰ形態の半導体装置において、バッファ層を介してバンプ接続する形態とした場合、製造工程においてウェハの反りが発生しやすく、作業性が低下し、低スループットとなってしまう点である。
本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置であって、基板と、前記基板の外周部を除く領域において、前記基板上に複数の樹脂層が積層して形成された絶縁層と、前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、前記配線層に接続して形成された導電性ポストと、前記複数の樹脂層のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域であって、前記複数の樹脂層のうちの最上層の樹脂層の外周から幅２０μｍ以上の領域を除く領域において、前記絶縁層上に、前記導電性ポストに貫通され、前記導電性ポストの表面と平坦化された表面となるように形成され、前記実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層と、前記バッファ層の表面から突出するように前記導電性ポストに接続して形成された突起電極とを有する。
上記の本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置であって、基板上に複数の樹脂層が積層して絶縁層が形成され、電子回路に接続するように絶縁層中に埋め込まれて配線層が形成され、配線層に接続して導電性ポストが形成され、絶縁層上に、導電性ポストに貫通され、導電性ポストの表面と平坦化された表面となるように、実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層が形成され、バッファ層の表面から突出するように導電性ポストに接続して突起電極が形成されている。
ここで、絶縁層は基板の外周部を除く領域において形成され、また、バッファ層は複数の樹脂層のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域であって、複数の樹脂層のうちの最上層の樹脂層の外周から幅２０μｍ以上の領域を除く領域において、形成されている。
また、本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置の製造方法であって、半導体基板の表面に、スクライブラインを除いて、複数の樹脂層が積層した絶縁層と、前記電子回路に接続するように前記絶縁層中に埋め込まれた配線層とを形成する工程と、前記絶縁層上において前記配線層に接続する導電性ポストを形成する工程と、前記導電性ポストの外周部であって前記複数の樹脂層のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域における前記絶縁層上に、前記半導体装置が前記実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層を形成する工程と、前記導電性ポストが前記バッファ層を貫通するように前記バッファ層と前記導電性ポストの表面を平坦化する工程と、前記バッファ層の表面から突出するように前記導電性ポストに接続して突起電極を形成する工程と、前記スクライブラインにおいて前記基板を切断する工程とを有し、前記バッファ層を形成する工程において、厚さ１０μｍ以下のメッシュスクリーンと前記バッファ層の膜厚相当の厚さのメタルマスクを組み合わせた印刷用マスクと加圧スキージを用いた印刷法により、前記複数の樹脂層のうちの最上層の樹脂層の外周から２０μｍ以上の幅で前記印刷用マスクが前記最上層の樹脂層に接するように位置合わせして配置し、前記最上層の樹脂層の外周部の少なくとも幅２０μｍの領域を除く領域において前記最上層の樹脂層上に前記バッファ層を形成する。
上記の本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置の製造方法であり、まず、半導体基板の表面にスクライブラインを除いて複数の樹脂層が積層した絶縁層と電子回路に接続するように絶縁層中に埋め込まれた配線層とを形成する。
次に、絶縁層上において配線層に接続する導電性ポストを形成し、導電性ポストの外周部であって複数の樹脂層のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域における絶縁層上に、半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層を形成する。
次に、導電性ポストがバッファ層を貫通するようにバッファ層と導電性ポストの表面を平坦化し、さらに、バッファ層の表面から突出するように導電性ポストに接続して突起電極を形成する。
さらに、スクライブラインにおいて基板を切断する。
ここで、バッファ層を形成する工程において、厚さ１０μｍ以下のメッシュスクリーンとバッファ層の膜厚相当の厚さのメタルマスクを組み合わせた印刷用マスクと加圧スキージを用いた印刷法により、複数の樹脂層のうちの最上層の樹脂層の外周から２０μｍ以上の幅で印刷用マスクが最上層の樹脂層に接するように位置合わせして配置し、最上層の樹脂層の外周部の少なくとも幅２０μｍの領域を除く領域において最上層の樹脂層上にバッファ層を形成する。
本発明の半導体装置は、バッファ層を介してバンプ接続する形態としたＳｉＰ形態の半導体装置であって、基板の外周部には絶縁層もバッファ層も形成されていない構成となっている。従って、ダイシング前の半導体ウェハにおいてもスクライブラインには絶縁層もバッファ層も形成されていないので、製造工程においてウェハの反りが抑制され、スクライブラインが視認できるので作業性が低下することはなく、ダイシング速度を高めて高スループット化できる。
本発明の半導体装置の製造方法は、バッファ層を介してバンプ接続する形態としたＳｉＰ形態の半導体装置を製造するときに、ダイシング前の半導体ウェハにおいてスクライブラインには絶縁層もバッファ層も形成されていないので、ウェハの反りが抑制され、スクライブラインが視認できるので作業性が低下することはなく、ダイシング速度を高めて高スループット化できる。
以下に、本発明の実施の形態に係る半導体装置とその製造方法について、図面を参照して説明する。
図１は、本実施形態に係る半導体装置の模式断面図である。
トランジスタなどの半導体素子を含む電子回路が形成されたシリコンからなる半導体基板（基板）１０ａの表面に、電子回路から取り出された電極（不図示）が形成されており、半導体基板１０ａ上に、第１樹脂層２０、第２樹脂層２１、第３樹脂層２２および第４樹脂層２３が積層した絶縁層が形成されている。
上記の積層した樹脂層からなる絶縁層中に、第１配線層（３０，３１）、第２配線層（３２，３３）および第３配線層（３４，３５）からなる配線層が埋め込まれて形成されている。この配線層は、不図示の部分で半導体基板１０ａの電子回路から取り出された電極に電気的に接続して形成されている。
また、絶縁層を構成する最上層の樹脂層（第４樹脂層２３）の上層に、実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層２４が形成されている。
バッファ層２４を貫通して導電性ポスト３６が形成されている。導電性ポスト３６は、不図示の部分で第１〜第３配線層（３０〜３５）からなる配線層に電気的に接続している。さらにバッファ層２４の表面から突出するように導電性ポスト３６に接続してバンプ（突起電極）３７が形成されている。
上記の構成において、第１樹脂層２０、第２樹脂層２１、第３樹脂層２２および第４樹脂層２３からなる絶縁層は、半導体基板１０ａの外周部を除く領域において形成されている。
本実施形態においては、例えば、第１樹脂層２０、第２樹脂層２１、第３樹脂層２２および第４樹脂層２３からなる絶縁層は、半導体チップ１０ａから遠くなるにつれて、形成されている面積が半導体基板１０ａの上面の面積から徐々に小さくなり、第１樹脂層２０、第２樹脂層２１、第３樹脂層２２および第４樹脂層２３の各層の側面と上面および半導体チップ１０ａの上面とから階段状に形成されている。
上記の階段状に形成されている部分において露出している各樹脂層（２０，２１，２２の上面の幅（Ｄ1 ，Ｄ2 ，Ｄ3 ）は５μｍ以上であることが好ましく、例えば５μｍである。尚、第１樹脂層２０からはみ出して露出している半導体チップ１０ａの幅Ｄ0 はダイシング前の半導体ウェハにおけるスクライブラインの幅に依存し、例えば数１０μｍ程度となっている。上記の幅（Ｄ1 ，Ｄ2 ，Ｄ3 ）が５μｍ以上であると、製造方法においてスクライブラインを被覆するレジスト膜のカバレージが良好となる。
また、バッファ層２４は絶縁層を構成する第１〜第４樹脂層（２０〜２３）のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域において形成されている。
本実施形態においては、例えば、バッファ層２４は絶縁層を構成する最上層の樹脂層（第４樹脂層２３）の外周部を除く領域において、この最上層の樹脂層（第４樹脂層２３）上に形成されている。
上記のバッファ層が形成されていない第４樹脂層２３の上面の幅ＤBは２０μｍ以上であることが好ましい。上記の幅ＤBが２０μｍ以上であると、製造工程においてバッファ層が他の領域に回り込んで形成されるのを防止して形成することができる。
上記の本実施形態に係る半導体装置は、バッファ層を介してバンプ接続する形態として実装基板との二次接続信頼性向上したＳｉＰ形態の半導体装置であって、絶縁層を構成する第１〜第４樹脂層（２０〜２３）は半導体基板１０ａの外周部を除く領域において形成され、また、バッファ層２４は第１〜第４樹脂層（２０〜２３）のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域において形成されている。即ち、半導体基板１０ａの外周部には第１〜第４樹脂層（２０〜２３）の絶縁層もバッファ層２４も形成されていない構成である。
従って、ダイシング前の半導体ウェハにおいてもスクライブラインには第１〜第４樹脂層（２０〜２３）の絶縁層もバッファ層２４も形成されていないので、製造工程においてウェハの反りが抑制される。
また、スクライブラインが視認できるので、スクライブラインのアライメントマークをターゲットとしてダイシング処理を行うことができ、また、スクライブライン上に記された製品のタイプ名も見えるので容易にタイプを確認でき、作業性の低下を防止できる。
さらに、ダイシング工程において切断するのは半導体基板（ウェハ）のみであるので、ダイシング速度を高めて高スループット化できる。
上記においては、半導体基板１０ａにトランジスタなどの半導体素子を含む電子回路が形成された構成について説明しているが、これに限らず、例えばトランジスタなどの半導体素子を含む電子回路が形成された半導体チップが第１〜第４樹脂層（２０〜２３）からなる樹脂層中に埋め込まれ、第１〜第３配線層（３０〜３５）などからなる配線層に電気的に接続している構成としてもよい。この場合には、半導体基板１０ａには上記同様に電子回路が形成されていても、あるいは形成されていなくてもよい。
また、第１〜第３配線層（３０〜３５）などからなる配線層の一部は、静電容量素子やインダクタンスなどの受動素子を構成することができる。例えばこれらの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと電子回路に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。
次に、上記の半導体装置の製造方法について、図面を参照して説明する。
まず、図２（ａ）に示すように、半導体ウェハ１０に、トランジスタなどの半導体素子を含み、複数の半導体チップに対応する電子回路（不図示）を集積して形成する。さらに、電子回路から取り出すように半導体ウェハ１０の表面に電極（不図示）を形成する。
次に、図２（ｂ）に示すように、半導体ウェハ１０の表面に、ダイシング領域となるスクライブラインＳＬを除いて、第１樹脂層２０を例えば１０μｍ程度の膜厚でパターン形成する。
第１樹脂層としては、例えばポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などのネガ型の感光性樹脂材料を用いて、スピンコート法、印刷法あるいはＣＶＤ法などによりに成膜し、フォトマスクを用いてスクライブラインを除く領域に光が照射されるように露光する。露光は、例えば感光性ポリイミド樹脂を用いる場合には、ｇ線、ｈ線およびｉ線の光をカバーするブロードバンド露光により３００ｍＪ／ｃｍ2 のエネルギーで露光する。エポキシ樹脂の場合には、２０００ｍＪ／ｃｍ2 でエネルギーで露光する。
さらに、２．３８％の水酸化トリメチルアンモニウム水溶液などを現像液として現像処理を行う。用いている樹脂が感光性であるので、現像段階でスクライブラインＳＬが開口する。ここで、ネガ型感光性樹脂の場合、光反応により硬化が進行するため、パターン形状は露光条件や現状条件により左右されるが、開口にテーパーがついた形状となる。
スクライブラインＳＬは、例えば７８μｍの幅で形成する。
次に、図２（ｃ）に示すように、例えばスパッタリング法により、シード層３０を全面に形成する。銅をメッキするためのシード層としては、例えばＴｉ／Ｃｕを１６０ｎｍ／６００ｎｍの膜厚で成膜する。
次に、図３（ａ）に示すように、例えばスピン塗布により、シード層３０上にネガ型あるいはポジ型のレジスト膜を成膜し、所定の配線回路パターンの第１配線層の形成領域を除く領域にパターンが残るようにフォトマスクを用いてパターン露光し、現像処理を行って、第１レジスト膜Ｒ１をパターン形成する。第１レジスト膜Ｒ１が形成されていない領域が第１配線層の形成領域となる。スクライブラインＳＬには第１配線層を形成しないため、第１レジスト膜Ｒ１で被覆するようにする。
次に、図３（ｂ）に示すように、シード層３０を一方の電極とする電解メッキ処理により、第１レジスト膜Ｒ１の形成領域を除く領域に銅を成膜し、所定の配線回路パターンで銅メッキ層３１を形成する。
次に、図３（ｃ）に示すように溶剤処理などにより第１レジスト膜Ｒ１を剥離して銅メッキ層３１を露出させ、図４（ａ）に示すように銅メッキ層３１をマスクとしてウェットエッチングなどを行い、各銅メッキ層３１間におけるシード層３０を除去して絶縁する。これにより、シード層３０および銅メッキ層３１からなる第１配線層が形成される。第１配線層は図面上は省略しているが、半導体ウェハ１０の表面に設けられた電極（不図示）に接続するように形成されている。
次に、図４（ｂ）に示すように、第１配線層（３０，３１）の上層に、ダイシング領域となるスクライブラインＳＬおよびビアホールＶＨを除いて、第２樹脂層２１を例えば１０μｍ程度の膜厚でパターン形成する。
第２樹脂層２１は第１樹脂層２０と同様の手段および材料で形成することができるが、第２樹脂層２１を形成する工程においては、第１樹脂層２０より小さい面積で形成し、第１樹脂層２０および第２樹脂層２１の各層の側面と上面とから階段状となるように形成する。
上記の階段状に形成されている部分において、第２樹脂層２１からはみ出して露出している第１樹脂層２０の上面の幅Ｄ1 は５μｍ以上であることが好ましく、例えば５μｍとする。
また、第１配線層（３０，３１）に接続するビアホールＶＨも同様にして形成可能である。
次に、図４（ｃ）に示すように、例えばスパッタリング法により、上記と同様にしてシード層３２を全面に形成する。
上記の第２樹脂層２１からはみ出して露出している第１樹脂層２０の上面の幅Ｄ1 が５μｍ以上となっているので、スクライブラインを被覆するシード層３２のカバレージが良好となり、シード層３２に段切れが発生するのを防止することができる。
次に、図５（ａ）に示すように、例えばスピン塗布により、シード層３２上にレジスト膜を成膜し、第２配線層の形成領域以外とスクライブラインＳＬを保護する第２レジスト膜Ｒ２をパターン形成する。
上記の第２樹脂層２１からはみ出して露出している第１樹脂層２０の上面の幅Ｄ1 が５μｍ以上となっているので、スクライブラインを被覆するレジスト膜Ｒ２のカバレージが良好となり、レジスト膜Ｒ２に段切れが発生するのを防止することができる。
次に、図５（ｂ）に示すように、シード層３２を一方の電極とする電解メッキ処理により、第２レジスト膜Ｒ２の形成領域を除く領域に銅を成膜し、所定の配線回路パターンで銅メッキ層３３を形成する。
次に、図５（ｃ）に示すように第２レジスト膜Ｒ２を剥離し、図６（ａ）に示すようにエッチングにより各銅メッキ層３３間におけるシード層３２を除去し、シード層３２および銅メッキ層３３からなる第２配線層とする。第２配線層は、ビアホールＶＨを介して第１配線層と電気的に接続して形成される。
次に、図６（ｂ）に示すように、上記と同様の工程を繰り返すことにより、第３樹脂層２２および第４樹脂層２３は、第１樹脂層２０および第２樹脂層２１と同様にして、また、第３配線層（３４，３５）は第１配線層（３０．３１）および第２配線層（３２，３３）と同様にして、それぞれ形成する。第３配線層（３４，３５）はビアホールにおいて第２配線層（３２，３３）と接続するように形成する。
ここで、第３樹脂層２２を形成する工程においては、第２樹脂層２１より小さい面積で、第２樹脂層２１および第３樹脂層２２の各層の側面と上面とから階段状となるように形成し、また、第４樹脂層２３を形成する工程においては、第３樹脂層２２より小さい面積で、第３樹脂層２２および第４樹脂層２３の各層の側面と上面とから階段状となるように、上層の樹脂層からはみ出して露出している下層の樹脂層の上面の幅（Ｄ2 ，Ｄ3 ）が５μｍ以上、例えば５μｍとなるように形成する。
これにより、各銅メッキ層（３１，３３，３５）などをメッキするときにパターン形成するスクライブラインを被覆するレジスト膜のカバレージが良好となり、レジスト膜に段切れが発生するのを防止することができる。
次に、第４樹脂層２３上に第１〜第３配線層（３０〜３５）に接続して、これらと同様にして導電性ポストを形成するが、このときにはシード層（不図示）を除去しないでおく。
次に、図６（ｃ）に示すように、例えば感光性ドライフィルムを貼り合わせ、あるいはレジスト膜を成膜し、パターン露光および現像して導電性ポスト用の開口部を形成し、第４樹脂層２３上に形成したシード層（不図示）を一方の電極として銅の電解メッキを行い、高さ１００〜１５０μｍ、径１５０μｍの導電性ポスト３６を形成し、この後にドライフィルムあるいはレジスト膜を除去し、さらにシード層（不図示）を剥離する。導電性ポストは、転倒防止のためにアスペクト比を１以下とすることが好ましい。
銅からなる導電性ポストの表面の高さのバラツキは、ウェハ面内で±２．５％程度である。
次に、第４樹脂層２３の上層に、導電性ポスト３６を被覆して、本実施形態に係る半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層２４を形成する。バッファ層材料としては、例えばポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などを用いる。
ここで、バッファ層２４は、絶縁層を構成する第１〜第４樹脂層（２０〜２３）のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域における絶縁層上に形成する。
例えば、第１〜第４樹脂層（２０〜２３）のうちの最上層の樹脂層（第４樹脂層２３）の外周部を除く領域において、例えば外周部の幅２０μｍ以上の領域を除く領域において、形成する。
上記のようにバッファ層２４を形成するには、例えば、印刷用マスクと加圧スキージを用いた印刷法を用いることができる。
図７（ａ）は印刷用マスクを半導体ウェハに位置合わせして配置する工程の断面図である。例えば半導体ウェハに設けられた４点のアライメントマークを基準として、印刷用マスクを半導体ウェハに位置合わせして配置する。
また、図７（ｂ）は印刷用マスクの斜視図である。印刷用マスクは、厚さ１０μｍ以下のメッシュスクリーンＳＣとバッファ層の膜厚相当の厚さのメタルマスクＭＫを組み合わせた構成であり、メタルマスクＭＫは第１の方向に延伸する複数の第１のメタルマスクと、これに直交して延伸する複数の第２のメタルマスクから構成されている。
半導体ウェハとマスクとの位置合わせにより、図７（ａ）に示すように、メタルマスクＭＫが、スクライブラインＳＬに沿って、最上層の樹脂層（第４樹脂層２３）の外周から２０μｍ以上の幅ＤBで接するような配置とする。
図７（ｃ）は上記の印刷用マスクを用いてバッファ層を印刷して形成する工程を示す断面図である。
バッファ層を構成する樹脂材料ＲＳとして、例えば粘度が１３０Ｐａ・ｓのポリアミドイミド樹脂をメッシュスクリーンＳＣ上に供給し、スキージＳＱを例えば１×１０5〜１×１０6Ｐａの圧力で加圧し、メッシュスクリーンＳＣ上において所定の方向、即ち、図７（ｂ）に示す第１のメタルマスクおよび第２のメタルマスクの延伸方向に対する角度θが４５°となって交差する方向ＤＲSQに、スキージＳＱを５〜１０ｍｍ／ｓの速度で摺動させて印刷する。これにより、印刷時に印加する圧力で印刷用マスクが破損することを防止でき、また、バッファ層が他の領域に回り込むことも防止できる。
これにより、上記のように、導電性ポスト３６を被覆して、本実施形態に係る半導体装置が実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層２４を形成される。
このとき、上記のようにメタルマスクＭＫが第４樹脂層２３の外周から２０μｍ以上の幅ＤBで接するようにしていることで、バッファ層が他の領域に回り込んで形成されるのを防止して形成することができる。この幅ＤBは、バッファ層を構成する樹脂材料ＲＳの粘度などに応じて適宜変更できる。
バッファ層の印刷工程において、２回以上に分けて印刷することもできる。１回で十分な膜厚が得られない場合においても、２回以上印刷することで十分な膜厚を得ることができる。
また、粘度の異なるバッファ層材料を２回以上印刷して形成することが好ましい。このとき、最初に低粘度のバッファ層材料を印刷し、次に、高粘度バッファ層材料を印刷することが好ましい。先に低粘度のバッファ層材料を印刷することで、導電性ポストの周囲などにボイドが形成されるのを防止できる。
銅の導電性ポスト３６の配置がエリアアレイの場合や０．３ｍｍ以下のピッチの場合には、マスクの厚さを薄く設定し、メタルマスクのスクライブラインに沿った土手の部分を広くとり、バッファ層材料の粘度を１００Ｐａ・ｓ以下にすることで、導電性ポストの近傍に出現するボイドを抑制することができる。
上記のようにバッファ層を形成した後、例えば、５０〜１００℃、１５分程度のプリベーク処理を行い、バッファ層材料中の溶剤を気化させてバッファ層を硬化させる。
プリベーク処理としては、例えば、温度を変えながら行うプリベーク処理、雰囲気を変えながら行うプリベーク処理が好ましい。
具体的には、低温でバッファ層からの溶媒の気化を妨げた状態で行うプリベーク処理を含むことが好ましく、例えば半導体ウェハ全体を覆うように蓋をした状態で行うプリベーク処理を含む。例えば、５０℃、７０℃、１００℃の３ステップで行う場合、５０℃のときにはホットプレートに蓋を設置し、ウェハ全体を覆うように蓋をして、溶剤の気化を防止、抑制する。このように、低温でのベーキングによりボイドを流動させることで、ボイドを消滅させることができる。この後、溶剤の気化を促進するために、蓋を取り去り、温度を７０℃および１００℃に上げて処理する。気化が進行すると、ボイドの流動がなくなる。
上記のようにして、図８（ａ）に示すように、第４樹脂層２３の上層に導電性ポスト３６を被覆して、第３樹脂層２２の外周部の幅２０μｍ以上の領域（ＤB）を除く領域において、バッファ層２４を形成した後、図８（ｂ）に示すように、バッファ層２６の樹脂硬化後に、研削により導電性ポスト３６の頭出しを行う。これにより、導電性ポスト３６の外周部であって、絶縁層を構成する第１〜第４樹脂層（２０〜２３）のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域における絶縁層上に形成されたバッファ層２４となる。
このときの条件は、例えば＃６００のホイール（砥石）を用い、スピンドル回転数１５００ｒｐｍ、送り速度（０．２ｍｍ／ｓ＋０．１ｍｍ／ｓ）とする。これにより、銅の導電性ポストとバッファ層が均一に研削れて、表面が平坦化される。
次に、図９（ａ）に示すように、導電性ポスト３６に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）３７を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
次に、図９（ｂ）に示すように、ダイシングブレードＢ（ブレード回転数３０００ｒｐｍ）を用いてスクライブラインＳＬに沿って半導体ウェハ１０をハーフカットダイシングし、さらに裏面研削することで、個々の半導体チップ１０ａに切断する。あるいは、裏面研削の後、フルカットダイシングにより個片化してもよい。
ここで、スクライブラインＳＬにおける半導体ウェハ１０上には第１〜第４樹脂層（２０，２１，２２，２３）は形成されておらず、さらにバッファ層２４も形成されておらず、半導体ウェハ１０の上面が露出しており、切断するのは半導体ウェハのみであり、樹脂層を切断する必要がなく、これにより特殊なブレードを選定する必要もないという利点がある。
以上で、図１に示す個片化した半導体装置とする。
上記において、例えばトランジスタなどの半導体素子を含む電子回路が形成された半導体チップを第１〜第４樹脂層（２０〜２３）からなる樹脂層中に埋め込んで形成する場合には、ダイアタッチフィルムなどを用いてマウントし、所定の樹脂層に埋め込み、半導体チップのパッドに対するビアホールを介して第１〜第３配線層（３０〜３５）などからなる配線層に電気的に接続して形成する。この場合には、半導体基板１０ａには上記同様に電子回路が形成されていても、あるいは形成されていなくてもよい。
上記の本実施形態に係る半導体装置の製造方法によれば、バッファ層を介してバンプ接続する形態として実装基板との二次接続信頼性向上したＳｉＰ形態の半導体装置の製造方法において、半導体ウェハの表面に、スクライブラインを除いて、絶縁層を構成する第１〜第４樹脂層（２０〜２３）を形成し、また、バッファ層２４を第１〜第４樹脂層（２０〜２３）のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域において形成しているので、ダイシング前の半導体ウェハにおいてスクライブラインには第１〜第４樹脂層（２０〜２３）の絶縁層もバッファ層２４も形成していないので、製造工程においてウェハの反りが抑制される。
また、ダイシング工程においてスクライブラインが視認できるので、スクライブラインのアライメントマークをターゲットとしてダイシング処理を行うことができ、また、スクライブライン上に記された製品のタイプ名も見えるので容易にタイプを確認でき、作業性の低下を防止できる。
さらに、ダイシング工程において切断するのは半導体基板（ウェハ）のみであるので、ダイシング速度を高めて高スループット化できる。
（変形例）
上記の製造方法においては、第１〜第４樹脂層（２０〜２３）のうちの最上層の樹脂層（第４樹脂層２３）の外周部を除く領域においてバッファ層２４を形成する場合について説明したが、これに限らず、バッファ層２４は、絶縁層を構成する第１〜第４樹脂層（２０〜２３）のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域における絶縁層上に形成することができる。
図１０（ａ）は、上述のように、絶縁層を構成する第１〜第４樹脂層（２０〜２３）のうちの最大の面積で設けられた樹脂層、即ち、第１樹脂層２０の形成領域を越えない領域における絶縁層（第１〜第４樹脂層（２０〜２３））上にバッファ層２４を形成した状態を示している。
バッファ層２４を上記のように形成することで、ダイシング前の半導体ウェハにおいてスクライブラインには第１〜第４樹脂層（２０〜２３）の絶縁層もバッファ層２４も形成していないので、製造工程においてウェハの反りが抑制される。
また、図１０（ｂ）に示すダイシング工程において、図９（ｂ）に示す工程と同様に、スクライブラインが視認できるので、スクライブラインのアライメントマークをターゲットとしてダイシング処理を行うことができ、また、スクライブライン上に記された製品のタイプ名も見えるので容易にタイプを確認でき、作業性の低下を防止できる。
さらに、ダイシング工程において切断するのは半導体基板（ウェハ）のみであるので、ダイシング速度を高めて高スループット化できる。
本実施形態に係る半導体装置の製造方法によれば、下記の利点を享受できる。
（１）ウェハレベルで樹脂層およびバッファ層を積層させたときに、スクライブラインを除いて樹脂層およびバッファ層を積層させていることにより、特殊な物性の樹脂層材料を用いなくても、半導体ウェハの反りを防止することができる。例えば、樹脂層を５層積層した８インチウェハのウェハ全体の反りは、一端部を基準面に抑えたときの他端部の基準面からの距離として測定して、６００μｍ以下に抑えることができる。このような反りの低減により、製造装置の吸着エラーなどを防止でき、また、個片化した後の厚さのバラツキを１０％以下に抑えることができる。
（２）スクライブライン以外での表面において積層した樹脂層およびバッファ層の膜厚が反りの原因となるため、スクライブラインを除去しない構成と比べて積層した樹脂層およびバッファ層の膜厚を厚くすることができる。即ち、１層あたりの樹脂層の膜厚を変えないとすると、樹脂層の積層させる層数を増やすことが可能となる。
（３）同じ物性値の樹脂層を用いた場合には、スクライブラインを広くするだけでもウェハの反りの低減に寄与する。
（４）ダイシング工程において、切断するのは半導体ウェハのみであり、樹脂層を切断する必要がなく、これにより特殊なブレードを選定する必要もなくなる。さらに、ダイシング時の半導体ウェハと樹脂層の剥がれが起きにくく、ブレードの送り速度調節などが不要となり、例えば８０〜１００ｍｍ／ｓ程度にまで高速化でき、これにより高スループット化することができる。
（５）ダイシング工程においてスクライブラインが常に露出しているので、スクライブラインのアライメントを自動制御で行うことができる。
（６）スクライブラインが常に露出していることから、ＳｉＰのタイプ情報などをスクライブラインに記すことで、識別が容易となる。
本発明は上記の説明に限定されない。
例えば、半導体基板上に樹脂層を積層して形成する工程やそれら界面に配線層を形成する工程において、下層あるいは上層の配線層と電気的に接続するような形態となるように電子素子および／または半導体チップを埋め込んで形成してもよい。
また、実施形態においては、樹脂層を４層積層しているが、この層数に限定はなく、２層、３層、あるいは５層以上の積層体としてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用することができる。
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。
図１は本発明の実施形態に係る半導体装置の断面図である。 図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図４（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図５（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図６（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図７（ａ）は印刷用マスクを半導体ウェハに位置合わせして配置する工程の断面図であり、図７（ｂ）は印刷用マスクの斜視図であり、図７（ｃ）は印刷用マスクを用いてバッファ層を印刷して形成する工程を示す断面図である。 図８（ａ）および図８（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図９（ａ）および図９（ｂ）は本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 図１０（ａ）および図１０（ｂ）は本発明の実施形態の変形例に係る半導体装置の製造工程を示す断面図である。 図１１（ａ）および図１１（ｂ）は従来例に係る半導体装置の製造工程を示す断面図である。 図１２（ａ）および図１２（ｂ）は従来例に係る半導体装置の製造工程を示す断面図である。 図１３は従来例に係る半導体装置の製造工程を示す断面図である。
符号の説明
１０…半導体ウェハ、１０ａ…半導体基板、２０…第１樹脂層、２１…第２樹脂層、２２…第３樹脂層、２３…第４樹脂層、２４…バッファ層、３０，３１…第１配線層、３２，３３…第２配線層、３４，３５…第３配線層、３６…導電性ポスト、３７…バンプ、ＳＬ…スクライブライン、，ＶＨ…ビアホール、Ｒ１…第１レジスト膜、Ｒ２…第２レジスト膜、ＭＫ…メタルマスク、ＳＣ…メッシュスクリーン、ＳＱ…スキージ，ＲＳ…樹脂材料、Ｂ…ダイシングブレード。

Claims (14)

  1. 電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置であって、
    基板と、
    前記基板の外周部を除く領域において、前記基板上に複数の樹脂層が積層して形成された絶縁層と、
    前記電子回路に接続するように前記絶縁層中に埋め込まれて形成された配線層と、
    前記配線層に接続して形成された導電性ポストと、
    前記複数の樹脂層のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域であって、前記複数の樹脂層のうちの最上層の樹脂層の外周から幅２０μｍ以上の領域を除く領域において、前記絶縁層上に、前記導電性ポストに貫通され、前記導電性ポストの表面と平坦化された表面となるように形成され、前記実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層と、
    前記バッファ層の表面から突出するように前記導電性ポストに接続して形成された突起電極と
    を有する半導体装置。
  2. 前記絶縁層は、前記基板から遠くなるにつれて形成されている面積が前記基板の上面の面積から徐々に小さくなり、前記樹脂層の各層の側面と上面および前記基板の上面とから階段状に形成されている
    請求項１に記載の半導体装置。
  3. 前記基板が半導体基板であり、前記配線層に接続するように前記電子回路が設けられている
    請求項１に記載の半導体装置。
  4. 前記絶縁層中に前記配線層に接続するように前記電子回路が設けられた半導体チップが埋め込まれている
    請求項１に記載の半導体装置。
  5. 電子回路が設けられた半導体を含んでパッケージ化され、実装基板に実装されて用いられる半導体装置の製造方法であって、
    半導体基板の表面に、スクライブラインを除いて、複数の樹脂層が積層した絶縁層と、前記電子回路に接続するように前記絶縁層中に埋め込まれた配線層とを形成する工程と、
    前記絶縁層上において前記配線層に接続する導電性ポストを形成する工程と、
    前記導電性ポストの外周部であって前記複数の樹脂層のうちの最大の面積で設けられた樹脂層の形成領域を越えない領域における前記絶縁層上に、前記半導体装置が前記実装基板に実装されたときに発生する応力を緩和する絶縁性のバッファ層を形成する工程と、
    前記導電性ポストが前記バッファ層を貫通するように前記バッファ層と前記導電性ポストの表面を平坦化する工程と、
    前記バッファ層の表面から突出するように前記導電性ポストに接続して突起電極を形成する工程と、
    前記スクライブラインにおいて前記基板を切断する工程と
    を有し、
    前記バッファ層を形成する工程において、厚さ１０μｍ以下のメッシュスクリーンと前記バッファ層の膜厚相当の厚さのメタルマスクを組み合わせた印刷用マスクと加圧スキージを用いた印刷法により、前記複数の樹脂層のうちの最上層の樹脂層の外周から２０μｍ以上の幅で前記印刷用マスクが前記最上層の樹脂層に接するように位置合わせして配置し、前記最上層の樹脂層の外周部の少なくとも幅２０μｍの領域を除く領域において前記最上層の樹脂層上に前記バッファ層を形成する
    半導体装置の製造方法。
  6. 前記絶縁層を形成する工程において、前記基板から遠くなるにつれて形成されている面積が前記基板の上面の面積から徐々に小さくなり、前記樹脂層の各層の側面と上面および前記基板の上面とから階段状になるように形成する
    請求項５に記載の半導体装置の製造方法。
  7. 前記バッファ層を形成する工程において、前記メタルマスクとして、第１の方向に延伸する複数の第１のメタルマスクと前記第１のメタルマスクと直交して延伸する複数の第２のメタルマスクを含むマスクを用い、
    前記第１のメタルマスクおよび第２のメタルマスクの延伸方向に対して４５°の角度で交差する方向に前記マスク上でスキージを摺動させて印刷する
    請求項５に記載の半導体装置の製造方法。
  8. 前記バッファ層を形成する工程が、前記基板に設けられた４点のアライメントマークを基準として前記基板と前記マスクを位置合わせする工程を含む
    請求項５に記載の半導体装置の製造方法。
  9. 前記バッファ層を形成する工程において、粘度の異なるバッファ層材料を２回以上印刷して形成する
    請求項５に記載の半導体装置の製造方法。
  10. 前記バッファ層を形成する工程が、低粘度のバッファ層材料を印刷する工程と、前記低粘度のバッファ層材料の印刷後に高粘度バッファ層材料を印刷する工程とを含む
    請求項９に記載の半導体装置の製造方法。
  11. 前記バッファ層を形成する工程が、プリベーク処理として、前記バッファ層からの溶媒の気化を妨げた状態で行うプリベーク処理を含む
    請求項５に記載の半導体装置の製造方法。
  12. 前記プリベーク処理が、前記半導体基ウェハ全体を覆うように蓋をした状態で行うプリベーク処理を含む
    請求項１１に記載の半導体装置の製造方法。
  13. 前記基板として、前記電子回路が設けられている半導体基板を用いる
    請求項５に記載の半導体装置の製造方法。
  14. 前記絶縁層を形成する工程が、前記絶縁層中に前記配線層に接続するように前記電子回路が設けられた半導体チップを埋め込む工程を含む
    請求項５に記載の半導体装置の製造方法。
JP2003415516A 2003-12-12 2003-12-12 半導体装置およびその製造方法 Expired - Fee Related JP3953027B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2003415516A JP3953027B2 (ja) 2003-12-12 2003-12-12 半導体装置およびその製造方法
US10/989,395 US7157796B2 (en) 2003-12-12 2004-11-17 Semiconductor device and the method of producing the same
KR1020040100531A KR101071761B1 (ko) 2003-12-12 2004-12-02 반도체 장치 및 그 제조 방법
EP04292958.8A EP1542279B1 (en) 2003-12-12 2004-12-13 Method of producing a semiconductor device
EP16166194.7A EP3067922B1 (en) 2003-12-12 2004-12-13 Method of producing a semiconductor device
US11/330,155 US7462511B2 (en) 2003-12-12 2006-01-12 Semiconductor device and the method of producing the same
KR1020110063591A KR101127516B1 (ko) 2003-12-12 2011-06-29 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003415516A JP3953027B2 (ja) 2003-12-12 2003-12-12 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2005175317A JP2005175317A (ja) 2005-06-30
JP3953027B2 true JP3953027B2 (ja) 2007-08-01

Family

ID=34510579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003415516A Expired - Fee Related JP3953027B2 (ja) 2003-12-12 2003-12-12 半導体装置およびその製造方法

Country Status (4)

Country Link
US (2) US7157796B2 (ja)
EP (2) EP1542279B1 (ja)
JP (1) JP3953027B2 (ja)
KR (2) KR101071761B1 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224042B1 (en) * 2005-06-29 2007-05-29 Actel Corporation Integrated circuit wafer with inter-die metal interconnect lines traversing scribe-line boundaries
JP2007103717A (ja) * 2005-10-05 2007-04-19 Sony Corp 半導体装置及びその製造方法
JP5105168B2 (ja) * 2005-11-02 2012-12-19 イビデン株式会社 多層プリント配線板
CN101432869B (zh) * 2006-04-27 2011-09-14 株式会社半导体能源研究所 半导体器件及其方法、以及具有半导体器件的电子装置
JP2007317692A (ja) * 2006-05-23 2007-12-06 Casio Comput Co Ltd 半導体装置およびその製造方法
JP5055895B2 (ja) * 2006-08-25 2012-10-24 ソニー株式会社 印刷用マスク、印刷用マスクの使用方法及び半導体装置の製造方法
KR100789571B1 (ko) * 2006-08-31 2007-12-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
JP5055900B2 (ja) * 2006-09-01 2012-10-24 ソニー株式会社 印刷用マスクの拭き取り装置及び拭き取り方法
JP5006026B2 (ja) * 2006-12-27 2012-08-22 ローム株式会社 半導体装置
US20080265445A1 (en) * 2007-04-30 2008-10-30 International Business Machines Corporation Marks for the Alignment of Wafer-Level Underfilled Silicon Chips and Method to Produce Same
US8009935B2 (en) 2007-07-30 2011-08-30 Casio Computer Co., Ltd. Pixel interpolation circuit, pixel interpolation method, and recording medium
US8704336B2 (en) * 2007-08-31 2014-04-22 Intel Corporation Selective removal of on-die redistribution interconnects from scribe-lines
JP5064157B2 (ja) * 2007-09-18 2012-10-31 新光電気工業株式会社 半導体装置の製造方法
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
TWI419268B (zh) * 2007-09-21 2013-12-11 Teramikros Inc 半導體裝置及其製造方法
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP2009135420A (ja) * 2007-11-05 2009-06-18 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4666028B2 (ja) 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
JP2010118635A (ja) * 2008-11-12 2010-05-27 Ibiden Co Ltd 多層プリント配線板
US8309396B2 (en) * 2009-01-26 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for 3D integrated circuit stacking
JP5226640B2 (ja) * 2009-10-09 2013-07-03 株式会社テラミクロス 半導体装置および半導体装置の製造方法
US8482105B2 (en) * 2010-01-29 2013-07-09 Headway Technologies, Inc. Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
US8541886B2 (en) * 2010-03-09 2013-09-24 Stats Chippac Ltd. Integrated circuit packaging system with via and method of manufacture thereof
TWI431574B (zh) 2010-08-06 2014-03-21 E Ink Holdings Inc 電子紙顯示裝置及其製造方法
CN102375282B (zh) * 2010-08-11 2014-09-24 元太科技工业股份有限公司 电子纸显示装置及其制造方法
JP6046416B2 (ja) * 2011-08-23 2016-12-14 日本碍子株式会社 ハニカム構造体の製造方法
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
KR102012935B1 (ko) 2012-06-13 2019-08-21 삼성전자주식회사 전기적 연결 구조 및 그의 제조방법
US8874535B2 (en) * 2012-10-16 2014-10-28 International Business Machines Corporation Performance of RCU-based searches and updates of cyclic data structures
US9059106B2 (en) 2012-10-31 2015-06-16 International Business Machines Corporation Compensating for warpage of a flip chip package by varying heights of a redistribution layer on an integrated circuit chip
US9646894B2 (en) 2013-03-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US9070644B2 (en) 2013-03-15 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US9355967B2 (en) * 2013-06-24 2016-05-31 Qualcomm Incorporated Stress compensation patterning
US9466581B2 (en) * 2013-10-18 2016-10-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device and manufacturing method thereof
US20150311132A1 (en) * 2014-04-28 2015-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line structure and method of forming same
KR102283505B1 (ko) 2014-08-05 2021-07-30 삼성전자주식회사 반도체 패키지 및 반도체 모듈
KR20160069275A (ko) 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 관통 비아 및 메탈 레이어를 이용하여 전기적 연결을 갖는 반도체 장치 및 그 적층 방법
DE102016115788A1 (de) 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und Verfahren
US10304700B2 (en) 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10204732B2 (en) * 2015-10-23 2019-02-12 Analog Devices Global Dielectric stack, an isolator device and method of forming an isolator device
US9666530B1 (en) * 2015-12-28 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
TWI761375B (zh) * 2016-09-26 2022-04-21 日商昭和電工材料股份有限公司 樹脂組成物、半導體用配線層積層體及半導體裝置
JP6536710B2 (ja) * 2018-04-26 2019-07-03 大日本印刷株式会社 多層配線構造体
WO2019229802A1 (ja) * 2018-05-28 2019-12-05 三菱電機株式会社 半導体装置の製造方法
KR102534733B1 (ko) 2018-07-31 2023-05-19 삼성전자 주식회사 재배선 구조물을 가지는 팬 아웃 반도체 패키지
KR102378837B1 (ko) * 2018-08-24 2022-03-24 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지
KR102571558B1 (ko) 2018-09-17 2023-08-29 삼성전자주식회사 반도체 장치
KR20240044946A (ko) * 2022-09-29 2024-04-05 엘지이노텍 주식회사 반도체 패키지

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686171A (en) * 1993-12-30 1997-11-11 Vlsi Technology, Inc. Integrated circuit scribe line structures and methods for making same
JPH0878785A (ja) * 1994-08-31 1996-03-22 Sharp Corp 半導体レーザ素子およびその製造方法
JPH08264489A (ja) * 1995-03-28 1996-10-11 Nippon Precision Circuits Kk 半導体装置
US5727461A (en) * 1997-02-06 1998-03-17 Amtx, Inc. Method of forming fiducials, and stencils containing such fiducials
JPH1142867A (ja) * 1997-07-28 1999-02-16 Process Lab Micron:Kk スクリーン印刷用マスク、その製造方法および使用方法
JP3312874B2 (ja) * 1998-07-15 2002-08-12 松下電工株式会社 半導体装置の製造方法、この方法に用いるスキージ装置および半導体装置
JP2000216184A (ja) * 1999-01-25 2000-08-04 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
TW478089B (en) * 1999-10-29 2002-03-01 Hitachi Ltd Semiconductor device and the manufacturing method thereof
JP3770007B2 (ja) 1999-11-01 2006-04-26 凸版印刷株式会社 半導体装置の製造方法
JP3996315B2 (ja) * 2000-02-21 2007-10-24 松下電器産業株式会社 半導体装置およびその製造方法
JP2001244372A (ja) 2000-03-01 2001-09-07 Seiko Epson Corp 半導体装置およびその製造方法
JP3772066B2 (ja) 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
EP1198003B1 (en) * 2000-03-23 2013-08-28 Seiko Epson Corporation Method of manufacturing a semiconductor device and electronic device
JP4401527B2 (ja) * 2000-04-03 2010-01-20 イビデン株式会社 半導体チップの製造方法
US6326698B1 (en) * 2000-06-08 2001-12-04 Micron Technology, Inc. Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices
JP3640876B2 (ja) * 2000-09-19 2005-04-20 株式会社ルネサステクノロジ 半導体装置及び半導体装置の実装構造体
JP4413452B2 (ja) * 2001-05-30 2010-02-10 パナソニック株式会社 半導体装置およびその製造方法
US6372619B1 (en) * 2001-07-30 2002-04-16 Taiwan Semiconductor Manufacturing Company, Ltd Method for fabricating wafer level chip scale package with discrete package encapsulation
JP3530158B2 (ja) * 2001-08-21 2004-05-24 沖電気工業株式会社 半導体装置及びその製造方法
US6732619B2 (en) 2001-11-01 2004-05-11 Brady Worldwide, Inc. Cutter mechanism
TWI280641B (en) * 2001-12-28 2007-05-01 Via Tech Inc Chip structure
JP2003218277A (ja) 2002-01-25 2003-07-31 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003324115A (ja) * 2002-05-01 2003-11-14 Canon Inc 封止樹脂の印刷方法
US6885108B2 (en) * 2003-03-18 2005-04-26 Micron Technology, Inc. Protective layers formed on semiconductor device components so as to reduce or eliminate the occurrence of delamination thereof and cracking therein
JP4032006B2 (ja) * 2003-03-28 2008-01-16 三井金属鉱業株式会社 電子部品実装用フィルムキャリアテープ
SG148877A1 (en) * 2003-07-22 2009-01-29 Micron Technology Inc Semiconductor substrates including input/output redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies

Also Published As

Publication number Publication date
EP1542279A2 (en) 2005-06-15
US7157796B2 (en) 2007-01-02
EP1542279A3 (en) 2012-03-14
EP1542279B1 (en) 2017-05-17
KR101127516B1 (ko) 2012-03-22
EP3067922B1 (en) 2021-07-28
KR101071761B1 (ko) 2011-10-11
KR20050059418A (ko) 2005-06-20
US20060118959A1 (en) 2006-06-08
KR20110089387A (ko) 2011-08-08
EP3067922A1 (en) 2016-09-14
US20050127512A1 (en) 2005-06-16
US7462511B2 (en) 2008-12-09
JP2005175317A (ja) 2005-06-30

Similar Documents

Publication Publication Date Title
JP3953027B2 (ja) 半導体装置およびその製造方法
JP4395775B2 (ja) 半導体装置及びその製造方法
JP2005327984A (ja) 電子部品及び電子部品実装構造の製造方法
JP4206885B2 (ja) 半導体装置の製造方法
JP4403407B2 (ja) 半導体装置およびその製造方法
JP5245209B2 (ja) 半導体装置及びその製造方法
JP2008047732A (ja) 半導体装置及びその製造方法
JP4654598B2 (ja) 半導体装置およびその製造方法
JP2007103716A (ja) 半導体装置及びその製造方法
JP4599834B2 (ja) 半導体装置およびその製造方法
JP2007318059A (ja) 半導体装置及びその製造方法
JP4380551B2 (ja) 半導体装置およびその製造方法
JP4052237B2 (ja) 半導体装置およびその製造方法
JP4894343B2 (ja) 半導体装置の製造方法
JP4591100B2 (ja) 半導体装置およびその製造方法
JP5055895B2 (ja) 印刷用マスク、印刷用マスクの使用方法及び半導体装置の製造方法
JP5098211B2 (ja) 半導体装置及びその製造方法
JP2007318060A (ja) 半導体装置及びその製造方法
JP4325478B2 (ja) 半導体装置およびその製造方法
JP4133782B2 (ja) 電子部品実装構造及びその製造方法
JP2007103717A (ja) 半導体装置及びその製造方法
JP2007103715A (ja) 半導体装置及びその製造方法
JP2006216769A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070314

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070410

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070423

R151 Written notification of patent or utility model registration

Ref document number: 3953027

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100511

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110511

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120511

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130511

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130511

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees