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JP4777127B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Description

本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
ＦｅＲＡＭのメモリセルは、例えば特許文献１に記載されているように、シリコン基板に形成されたＭＯＳトランジスタと、シリコン基板及びＭＯＳトランジスタ上に形成された第１層間絶縁膜と、第１層間絶縁膜上に形成された強誘電体キャパシタと、強誘電体キャパシタ及び第１層間絶縁膜上に形成された第２層間絶縁膜と、第１及び第２層間絶縁膜に形成されたホール内に埋め込まれてＭＯＳトランジスタに接続される導電性プラグと、導電性プラグと強誘電体キャパシタの上部電極を接続する第１の配線パターンと、第１の配線パターン及び第２層間絶縁膜の上に形成された第３の層間絶縁膜と、第３の層間絶縁膜上に形成された第２の配線パターンとを有している。
特開２００１−６０６６９号公報 特開２００１−３６０２５号公報 特開平１１−３３０３９０号公報
強誘電体キャパシタを覆う層間絶縁膜は、圧縮(compressive)応力が強く、自らが膨張しようとする方向の力が働く。従って、強誘電体キャパシタの上に層間絶縁膜をさらに重ねて形成する毎に、強誘電体キャパシタには収縮力が加わることになり、強誘電体キャパシタの特性を劣化させる。
また、第１の配線パターンをアルミニウムから形成する場合には、第１の配線パターンの引っ張り力により強誘電体キャパシタの残留分極特性が劣化する。これに対して、強誘電体キャパシタを構成する強誘電体膜のキュリー点を超える温度でアルミニウム膜を加熱して引っ張り力を緩和した後に、アルミニウム膜をパターニングして配線パターンを形成することが、特許文献２に記載されている。
しかし、第１の配線パターン同士の隙間には依然として層間絶縁膜が存在するので、第１の配線パターンの応力の如何に関わらず層間絶縁膜の圧縮応力が強誘電体キャパシタを劣化するという問題は残っている。
これに対して、強誘電体キャパシタに対して引張応力となるように層間絶縁膜を形成することが特許文献３に記載されている。しかし、引張応力を有する層間絶縁膜は水分含有量が多く、水分により強誘電体キャパシタを劣化させてしまうという別の問題が生じてしまう。
本発明の目的は、層間絶縁膜に覆われるキャパシタの特性を良好にすることができる半導体装置及びその製造方法を提供することにある。
上記した課題は、半導体基板と、前記半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜に形成された第１ホールと、前記第１ホール内に形成された第１導電性プラグと、前記第１導電性プラグの上面を覆う導電性酸素バリア膜と、前記導電性酸素バリア膜の横の前記第１絶縁膜上に形成された絶縁性酸素バリア膜と、前記導電性酸素バリア膜上に形成され且つ下部電極、強誘電体膜及び上部電極を有するキャパシタと、前記キャパシタ及び前記第１絶縁膜の上方に形成された圧縮応力の第２絶縁膜と、前記キャパシタの上方に形成された前記第２絶縁膜の上であってメモリセル領域の全体を覆う領域に形成された引張応力の金属パターンとを有する半導体装置により解決する。
本発明によれば、導電性酸素バリアにより、第１導電性プラグが酸化されてコンタクト不良を起こすのを防止することができる。
又は、上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜に第１ホールを形成する工程と、前記第１ホール内に第１導電性プラグを形成する工程と、前記第１導電性プラグと前記第１絶縁膜の上に導電膜を形成する工程と、前記導電膜の上にハードマスクを形成する工程と、前記ハードマスクをエッチングマスクにして前記導電膜をエッチングすることにより、前記第１導電性プラグを覆う導電性酸素バリア膜を形成する工程と、前記ハードマスクと前記第１絶縁膜の上に絶縁性酸素バリア膜を形成する工程と、前記絶縁性酸素バリア膜と前記ハードマスクとを研磨して平坦化する工程と、前記ハードマスクを除去する工程と、前記ハードマスクを除去した後、絶縁性酸素バリア膜の上面を下げる工程と、前記上面を下げた後、前記導電性酸素バリア膜の上に、下部電極、強誘電体膜、及び上部電極を有するキャパシタを形成する工程と、前記キャパシタ及び前記第１絶縁膜の上方に圧縮応力の第２絶縁膜を形成する工程と、前記第２絶縁膜の上に金属膜を形成する工程と、前記金属膜をパターニングして前記キャパシタが形成されたメモリセル領域の全体を覆う金属パターンを形成する工程と、前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を引張応力に変化させる工程とを有する半導体装置の製造方法によって解決する。
ここで、絶縁性酸素バリア膜の上面を下げる工程は、導電性酸素バリア膜と絶縁性酸素バリア膜の上に犠牲膜を形成し、犠牲膜と絶縁性酸素バリア膜とをエッチバックすることにより行ってもよい。
これによれば、犠牲膜のエッチバックにより被エッチング面が平坦なままに下に下がり、エッチバック終了後には、エッチバック前の犠牲膜の平坦な上面が絶縁性酸素バリア膜に転写される。
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１〜図１３は本発明の第１実施形態の半導体装置の製造方法を工程順に示す断面図である。図１４は、図１３の平面図である。
まず、図１に示す断面構造を形成するまでの工程を説明する。
図１に示すように、ｐ型シリコン（半導体）基板１表面の一部に、ＬＯＣＯＳ（Local Oxidation of Silicon）を素子分離絶縁膜２として形成する。素子分離絶縁膜２としてはＬＯＣＯＳの他の素子分離構造、例えばＳＴＩ(Shallow Trench Isolation)を採用してもよい。
素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａ、周辺回路領域Ｂにおける所定の活性領域にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３及びｎウェル４を形成する。なお、図１には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェルも形成される。
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜５としてシリコン酸化膜を形成する。
次に、シリコン基板１の上側全面にアモルファスシリコン膜及びタングステンシリサイド膜を形成し、これらのアモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極６ａ，６ｂ，６ｃ及び配線７を形成する。なお、アモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
メモリセル領域Ａでは、１つのｐウェル３上には２つのゲート電極６ａ，６ｂがほぼ平行に配置され、それらのゲート電極６ａ、６ｂはワード線ＷＬの一部を構成する。
次に、メモリセル領域Ａのｐウェル３において、ゲート電極６ａ，６ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース・ドレインとなるｎ型不純物拡散領域８ａ，８ｂを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成してもよい。続いて、周辺回路領域Ｂのｎウェル４において、ゲート電極６ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース・ドレインとなるｐ型不純物拡散領域９を形成する。ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
その後に、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極６ａ，６ｂ，６ｃ及び配線７の両側部分にのみサイドウォール１０として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（SiO2）を形成する。
次に、プラズマＣＶＤ法によりシリコン基板１の全面に、カバー膜として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、カバー膜の上に酸化シリコン（SiO2）を約１．０μｍの厚さに成長させる。これらSiON膜及びSiO2膜により第１の層間絶縁膜（第１絶縁膜）１１が構成される。なお、ＴＥＯＳを用いてプラズマＣＶＤ法により形成されるSiO2膜を、以下にＴＥＯＳ膜ともいう。
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１を化学的機械研磨（Chemical Mechanical Polishing：以下、ＣＭＰという）法により研磨して第１の層間絶縁膜１１上面を平坦化する。
次に、フォトリソグラフィー法により、メモリセル領域Ａのゲート電極６ａ，６ｂ両側のｎ型不純物拡散領域８ａ，８ｂと周辺回路領域Ｂのｐ型不純物拡散層９にそれぞれ到達する深さのコンタクトホール１１ａ〜１１ｄと、周辺回路領域Ｂの配線７に到達する深さのビアホール１１ｅをそれぞれ第１の層間絶縁膜１１に形成する。その後、第１の層間絶縁膜１１上面とホール１１ａ〜１１ｆ内面に膜厚２０ｎｍのTi（チタン）薄膜と膜厚５０ｎｍのTiN （窒化チタン）薄膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン（Ｗ）をTiN 薄膜上に成長する。この結果、コンタクトホール１１ａ〜１１ｄ、ビアホール１１ｅ内にタングステン膜が埋め込まれる。
その後、第１の層間絶縁膜１１上面が露出するまでタングステン膜、ＴｉＮ薄膜及びＴｉ薄膜をＣＭＰ法により研磨する。この研磨後にホール１１ａ〜１７ｅ内に残存するタングステン膜等は、後述の配線を不純物拡散領域８ａ，８ｂ，９と配線１４に電気的接続するための導電性プラグ１３ａ〜１３ｅとして使用される。
メモリセル領域Ａの１つのｐウェル３において、２つのゲート電極６ａ，６ｂに挟まれるｎ型不純物拡散領域８ａ上の第１の導電性プラグ１３ａは後述するビット線に接続され、さらに、第１の導電性プラグの両側の第２の導電性プラグ１３ｂは後述するキャパシタに接続される。
次に、導電性プラグ１３ａ〜１３ｅの酸化を防止するために、プラズマＣＶＤ法により、第１の層間絶縁膜１７上と導電性プラグ１３ａ〜１３ｅ上にSiON膜１４を１００ｎｍの厚さに形成し、さらに、成膜ガスにＴＥＯＳを用いてSiO2膜１５を１５０ｎｍの厚さに形成する。その後、SiON膜１４、SiO2膜１５は脱ガスのために６５０〜７００℃の温度で加熱される。
次に、図２に示す構造を形成するまでの工程を説明する。
まず、ＤＣスパッタ法によりSiO2膜１５上に、Ti層とPt層をそれぞれ２０ｎｍと１７５ｎｍの厚さに順に堆積させて二層構造の第１の導電膜１６を形成する。
続いて、ＲＦスパッタ法により、第１の導電膜１６の上に強誘電体材料であるチタン酸ジルコン酸鉛（ＰＺＴ;Pb(Zr1-xTix)O3）を１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成してＰＺＴ膜１７を形成する。
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Deposition)法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(TaxNb1-x)2O9（但し、０＜ｘ＜１）、Bi4Ti2O12などがある。更に、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
そして、ＰＺＴ膜１７の結晶化処理として、酸素雰囲気中で温度７５０℃、６０秒間の条件でＲＴＡ(Rapid Thermal Annealing)を行う。
さらに、ＰＺＴ膜１７の上に第２の導電膜１８としてIrOx膜をＤＣスパッタ法により約２００ｎｍの厚さに形成する。
次に、図３の構造を形成するまでの工程について説明する。
まず、第２の導電膜１８をパターニングして上部電極１８ａを形成した後に、強誘電体であるＰＺＴ膜１７のダメージ除去のために、例えば酸素雰囲気中で６５０℃、６０分の条件でＰＺＴ膜１７を回復アニールする。
さらに、ＰＺＴ膜１７をパターニングして少なくとも上部電極１８ａの下にキャパシタの誘電体膜１７ａとして残した後に、酸素雰囲気中で例えば３５０℃、６０分の条件で誘電体膜１７ａをアニールする。
続いて、図４に示すように、上部電極１８ａ、誘電体膜１７ａ及び第１の導電膜１６の上にスパッタにより酸化アルミニウム（Al2O3）よりなる第１のキャパシタ保護絶縁膜１９を５０ｎｍの厚さに形成する。その後に、スパッタにより受けた誘電体膜１７ａのダメージを緩和するために、例えば酸素雰囲気中で５５０℃、６０分の条件で誘電体膜１７ａをアニールする。
その後に、図５に示すように、第１の導電膜１６をパターニングして下部電極１６ａを形成する。第１のキャパシタ保護絶縁膜１９は第１の導電膜１６とともにパターニングされる。
これにより、上部電極１８ａ、誘電体膜１７ａ及び下部電極１６ａにより強誘電体キャパシタ２０が構成される。続いて、酸素雰囲気中で６５０℃、３０分の条件で強誘電体キャパシタ２０をアニールする。
次に、図６に示す構造を形成するまでの工程を説明する。
まず、強誘電体キャパシタ２０及びSiO2膜１５の全面に第２の層間絶縁膜２１を形成する。第２の層間絶縁膜２１は、最初に、ＴＥＯＳを用いて形成された厚さ約４８０ｎｍの絶縁膜と、その上に形成された厚さ約９０ｎｍのＳＯＧ膜の二層構造に形成される。その後に、第２の層間絶縁膜２１を約３００ｎｍの厚さ分程度にエッチングバックして約２７０ｎｍの厚さにされる。
その後に、３５０℃の温度でN2Oガスを用いて第２の層間絶縁膜２１及びその下の各種の膜に対してプラズマアニールを行う。このプラズマアニールは、プラズマ発生装置のチャンバー内にシリコン基板１を載置し、そのチャンバー内にN2Oガスを７００sccm、N2ガスを２００sccmの流量でそれぞれ導入し、４５０℃以下の基板温度で１分以上の時間で第２の層間絶縁膜２１及びその下の各種の膜をプラズマに曝す。これにより、第２の層間絶縁膜２１の表面から深くまで窒素が入り込んで、水分の侵入が防止される。以降、この処理をN2Oプラズマ処理と呼ぶ。この実施形態では、加熱温度と加熱時間として、例えば３５０℃、２分が選択される。
次に、図７に示す構造を形成するまでの工程を説明する。
まず、フォトリソグラフィ法により第２の層間絶縁膜２１のうち強誘電体キャパシタ２０の上部電極１６ａの上に第１のコンタクトホール２１ａを形成する。同時に、図に対して垂直方向に配置される下部電極１６ａのコンタクト領域の上にもコンタクトホール（不図示）を形成する。その後、誘電体膜１７ａに対して回復アニールを実施する。具体的には、酸素雰囲気中で５５０℃の温度で６０分間加熱する。
次に、第２の層間絶縁膜２１、SiO2膜１５、SiON膜１４をフォトリソグラフィー法によりパターニングして、メモリセル領域Ａのｐウェル３の両端寄りの第２の導電性プラグ１３ｂの上にそれぞれ第２のコンタクトホール２１ｂを形成して第２の導電性プラグ１３ｂを露出させる。そして、第２の層間絶縁膜２１上とコンタクトホール２１ａ，２１ｂ内に、膜厚１２５ｎｍのTiN膜をスパッタ法により形成する。続いて、そのTiN膜をフォトリソグラフィー法でパターニングすることにより、メモリセル領域Ａにおいてコンタクトホール２１ａ，２１ｂを通して第２の導電性プラグ１８ｂと強誘電体キャパシタ２０の上部電極１８ａとを電気的接続するための局所配線２２ａを形成する。その後に、第２の層間絶縁膜２１に対して窒素（N2）雰囲気中で３５０℃、３０分の条件で加熱する。
さらに、局所配線２２ａ及び第２の層間絶縁膜２１の上にスパッタ法により酸化アルミニウムよりなる第２のキャパシタ保護絶縁膜２３を２０ｎｍの厚さに形成する。
続いて、局所配線２２ａと第２の層間絶縁膜２１の上に、ＴＥＯＳガスを使用してプラズマＣＶＤ法により酸化シリコン膜を約３００ｎｍの厚さに形成し、この酸化シリコン膜を第３の層間絶縁膜２４とする。その後に、N2Oプラズマ処理によって第３の層間絶縁膜２４の改質を行う。このN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
次に、図８に示す構造を形成するまでの工程を説明する。
まず、メモリセル領域Ａにおける第３の層間絶縁膜２４からその下方のSiON膜１４までをフォトリソグラフィー法によりパターニングすることにより、ｐウェル３の中央位置の第１の導電性プラグ１３ａの上にコンタクトホール２４ａを形成する。それと同時に、周辺回路領域Ｂの各導電性プラグ１３ｃ〜１３ｅ上にもコンタクトホール２４ｃ〜２４ｅを形成する。
さらに、第３の層間絶縁膜２４の上とコンタクトホール２４ｃ〜２４ｅの中に厚さ２０ｎｍのTi膜、厚さ５０ｎｍのTiN膜、厚さ６００ｎｍのAl-Cu膜、厚さ５ｎｍのTi膜及び厚さ１５０ｎｍのTiN膜の５層を順次積層し、これらの金属膜をパターニングすることにより、メモリセル領域Ａでビット線２５ａを形成するとともに、周辺回路領域Ｂでは配線２５ｂ，２５ｃ，２５ｄを形成する。なお、Al-Cu膜は、例えばCuを０．５％含有している。ビット線２５ａ、配線２５ｂ，２５ｃ，２５ｄは一層目のアルミニウム配線である。
次に、ＴＥＯＳガスを用いたプラズマＣＶＤ法により、約２．３μｍの厚さのSiO2からなる第４の層間絶縁膜（第２絶縁膜）２６を第３の層間絶縁膜２４、ビット線２５ａ及び配線２５ｂ〜２５ｄ上に形成する。
その後、第４の層間絶縁膜２６を平坦化するために、その上面をＣＭＰ法により研磨する工程を採用する。その研磨量は約１．２μｍである。その後に、N2Oプラズマ処理によって第４の層間絶縁膜２６の改質を行う。このN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
次に、図９に示すように、ＴＥＯＳを用いてプラズマＣＶＤ法により再堆積層間絶縁膜２７を層間絶縁膜３３の上に約３００ｎｍの厚さに形成する。続いて、N2Oプラズマ処理によって再堆積層間絶縁膜２７の改質を行う。このN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
次に、図１０に示す構造を形成するまでの工程を説明する。
まず、再堆積層間絶縁膜２７及び第４の層間絶縁膜２６をフォトリソグラフィ法によりパターニングして、一層目のアルミニウム配線、例えば周辺回路領域Ｂの配線２５ｃに到達するビアホール２６ａを形成する。
続いて、ビアホール２６ａの内面と再堆積層間絶縁膜２７の上面に、厚さ２０ｎｍのTi膜と厚さ５０ｎｍのTiN膜をスパッタリングにより順次形成し、それらの膜をグルーレイヤ２９ａとする。その後、WF6（六フッ化タングステン）ガスとSiH4（シラン）ガス及びH2（水素）を用いて３７０℃の成長温度でグルーレイヤー２９ａの上にタングステン膜２９ｂを形成する。
続いて、エッチバックによりタングステン膜２９ｂを除去して、ビアホール２６ａ内にのみ残存させる。このとき、グルーレイヤー２９ａは除去しない。ここで、ビアホール２６ａ内に残ったタングステン膜２９ｂを導電性プラグ２８ｃとして使用する。
その後に、厚さ６００ｎｍのAl-Cu膜２９ｃと厚さ１５０ｎｍのTiN 膜２９ｄをグルーレイヤー２９ａ及び導電性プラグ２８ｃ上に形成する。ここで、Al-Cu膜２９ｃは、Cuを３％含んでいる。
次に、グルーレイヤー２９ａ、Al-Cu膜２９ｃ及びTiN膜２９ｄからなる多層金属膜をパターニングすることにより、メモリセル領域Ａにおける複数の強誘電体キャパシタ２０を上方で覆う金属パターン３１と、周辺回路領域Ｂに金属配線３０を形成する。その後に、３５０℃に保ったサセプター上にシリコン基板１を固定し、２Torrの酸素雰囲気中で３０分間アニールを行った後に、酸素をカットした減圧下、例えば１mTorr以下の雰囲気中で３５０℃のアニールを９０分間行った。
金属パターン３１は、強誘電体キャパシタ２０を十分に覆うように配置されておおり、その占有面積はメモリセル領域Ａの広さによって変化する。ここで、セル効率を、メモリセル領域の面積Ｓ1をチップ面積Ｓ2で割った値の百分率（Ｓ1／Ｓ2×１００％）と定義すると、例えば、セル効率が３０％ならば、金属パターン３１の面積はチップ面積の３０％以上とする。
これによれば、常にメモリセル領域Ａの全体を覆うように金属パターン３１が配置されるため、金属パターン３１の面積のチップ面積に対する割合は、セル効率よりも高い数値となる。このことは、後述の第２実施形態でも同様である。金属パターン３１と金属配線３０を構成するTi膜、TiN膜、Al-Cu膜及びTiN膜の多層金属膜ストレスは、多層金属膜の形成直後では１×１０8dyne/cm2の弱い引張応力（tensile stress）を及ぼすが、真空中でアニールを加えると、６×１０9dyne/cm2〜１×１０9dyne/cm2に変化し、成膜直後よりも引張方向に強いストレスとなる。そのストレスの変化が下方の強誘電体キャパシタ２０に好ましい応力を与えるので、強誘電体キャパシタ２０の強誘電体特性が向上する。
グルーレイヤー２９ａを構成するTiN膜とTiN膜２９ｄは成膜当初では圧縮応力を有し、Al-Cu膜２９ｃは引張応力を有し、全体の多層金属膜としては僅かに引張応力となっている。
なお、多層金属膜の比抵抗は、アニールにより５〜１０％上昇する。
上記した例では、多層金属膜をパターニングして金属パターン３１と金属配線３０を形成した後に、多層金属膜をアニールした。しかし、多層金属膜の成膜直後に多層金属膜を上記した条件でアニールし、その後に、多層金属膜のパターニングして金属パターン３１及び金属配線３０を形成しても、金属パターン３１と金属配線３０には最終的に同じストレス効果が生じる。つまり、金属パターン３１と金属配線３０を構成する金属膜のストレスを阻害しなような処理がなされなければ、どの段階で多層金属膜をアニールしても同じ効果が期待できる。例えば、次の工程で形成される第１のカバー膜（第３絶縁膜）３２の形成後であってもよい。
金属パターン３１の電位は、固定電位であるか、あるいは電気的に孤立した浮遊電位となる。
次に、図１１に示すように、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１００ｎｍの酸化シリコンよりなる第１のカバー膜３２を金属パターン３１と金属配線３０と再堆積層間絶縁膜２７の上に形成する。その後に、第１のカバー膜３２をN2Oプラズマ処理する。そのN2Oプラズマ処理の条件は、第２の層間絶縁膜２１に対するN2Oプラズマ処理の条件と同じにする。
次に、図１２に示すように、ＣＶＤ法により厚さ３５０ｎｍの窒化シリコンからなる第２のカバー膜３３を第１のカバー膜３２上に形成する。続いて、シリコン基板１のチップ領域（半導体装置チップ領域）の最外周に近い領域で、第１及び第２のカバー膜３２，３３をフォトリソグラフィー法によりパターニングして図しない二層目のアルミニウム配線に接続されるホール（不図示）を形成する。
この後に、図１３に示すように、パッケージ時のクラック対策のためにポリイミド樹脂３４を第２のカバー膜３３の上に塗り、さらにポリイミド樹脂３４にボンディング用の開口（不図示）を形成する、その後に、２５０℃の温度でポリイミド樹脂３４をキュアーする。これにより、ＦｅＲＡＭが完成する。
なお、図１３に示した半導体装置の平面構造は図１４のようになる。ただし、図１４において、素子分離絶縁膜２以外の絶縁膜は省略されている。
上記した実施形態において、強誘電体キャパシタ２０の上方に形成された再堆積層間絶縁膜２７の上であってメモリセル領域Ａの全体を覆う領域に引張応力の金属パターン３１を形成している。これにより、圧縮応力をもつ層間絶縁膜２７，２６，２４及びカバー膜３２，３３により強誘電体キャパシタ２０に加わる力は、金属パターン３１により緩和される。しかも、金属パターン３１は、絶縁膜とは異なって水分が出ることはないので、強誘電体キャパシタ２０を劣化させることはない。
ところで、金属パターン３１を構成する多層金属膜２９ａ，２９ｃ，２９ｄを酸素雰囲気中でアニールする工程を経て形成されたＦｅＲＡＭの歩留まりと、そのようなアニール工程を経ないで形成されたＦｅＲＡＭの歩留まりについて調査したところ、図１５に示すような結果が得られた。
図１５において、ＰＴ１は、ＦｅＲＡＭの形成初期の強誘電体キャパシタの特性を測定することによって調査した初期生産量に対する歩留まりを示し、ＰＴ２は、ＦｅＲＡＭを２００℃で４時間加熱して強誘電体キャパシタのリテンション及びインプリントの特性を測定することによる初期生産量に対する歩留まりを示している。
また、図１５において、「O2anneal」は、金属パターン３１を構成する多層金属膜を酸素雰囲気中で加熱する工程を経て形成されたＦｅＲＡＭを示し、また、「SiO2有り＋O2anneal」は、多層金属パターン３１の上に第１のカバー膜３２として厚さ８０ｎｍのSiO2膜を形成した後に金属パターン３１をアニールする工程を経て形成されたＦｅＲＡＭを示し、さらに、「アニールなし」は、金属パターン３１を構成する多層金属膜をアニールする工程を経ないで形成されたＦｅＲＡＭを示している。
図１５によれば、金属パターン３１を構成する多層金属膜をアニールする工程を経て形成されたＦｅＲＡＭについて、ＰＴ１とＰＴ２については違いはなく、ＦｅＲＡＭの製造直後で良好な製品は２００℃で４時間加熱の後にもそのままメモリセル特性が維持できていた。
これに対して、多層金属膜をアニールする工程を経ないで形成されたＦｅＲＡＭについては、ＰＴ１の歩留まりよりもＰＴ２の歩留まりが低下し、２００℃、４時間の加熱によってＦｅＲＡＭが劣化することがわかった。
次に、図１５に用いた３種類のＦｅＲＡＭの完成直後の強誘電体キャパシタについて、スイッチングチャージＱswと、蓄積電荷飽和電圧Ｖ90を調べたところ、図１６に示すような結果が得られた。なお、蓄積電荷飽和電圧Ｖ90は、蓄積電荷が飽和値の９０％となる電圧値である。
図１６によれば、金属パターン３１を構成する金属膜をアニールすることにより強誘電体キャパシタ特性が改善されることがわかる。
次に、金属膜のアニールによるストレスの変動について調査した。調査試料として、シリコン基板を覆っている厚さ１００ｎｍのSiO2膜の上に、金属膜として厚さ５００ｎｍのAl-Cu膜と厚さ１００ｎｍのTiN膜を形成し、その後に金属膜をアニールしてストレスの変動を調べたところ、図１７に示すような結果が得られた。なお、アニール条件は、２．２Torrの雰囲気内で３５０℃の温度とし、アニール時間を３０分、６０分、１２０分とし、アニール雰囲気に導入するガスを酸素ガス、窒素ガスのいずれかとした。
図１７において、横軸はアニールされる場合の条件を示している。また、図１７において◆はアニールされない状態を示していて横軸で示した条件でアニールされていない。
図１７によれば、酸素又は窒素が導入される減圧雰囲気において金属膜をアニールすると、アルミニウム膜を含む金属膜はアニール時間が長いほど引張応力が大きくなることがわかった。即ち、引張応力は、時間により制御できることになり、層間絶縁膜の圧縮応力の大きさに対する最適値を選択できる。
ところで、上記した実施形態では、再堆積層間絶縁膜２７の上でメモリセル領域Ａの全体を覆う金属パターンを、Al-Cu膜を含む多層金属膜から構成しているが、多層金属膜でなくてもよい。即ち、金属パターン３１を構成する金属膜として、アルミニウム、銅、タングステン、チタン、タンタルのいずれかの膜、またはそれらのいずれかの元素との合金又は混合物の膜であってもよい。アルミニウム膜を形成する場合にはその厚さを２５０ｎｍ以上にすることが好ましい。タングステンから金属パターン３１を形成する例として、例えば膜２９ｂを導電性プラグ２８ｃを形成するタングステン膜２９ｂをメモリセル領域Ａの再堆積層間絶縁膜２７の上に選択的に残してこれを金属パターン３１としてもよい。銅膜は、成膜初期の状態では−５×１０10dyne/cm2の圧縮応力を有するが、不活性ガス雰囲気中で例えば３７０℃の温度でアニールすると、５×１０10dyne/cm2の引張応力に変化する。
なお、金属パターン３１を構成する金属膜のアニールは、酸素雰囲気、酸素含有雰囲気、不活性ガス雰囲気、不活性ガス含有雰囲気のいずれの中で行ってもよい。
また、そのアニールにおいて金属膜をその融点以上に加熱してしまうと金属膜が溶融し、金属膜が所望のストレスを生じなくなるので、アニール温度は金属膜の融点以下にする必要がある。
（第２の実施の形態）
本発明は、ダマシンプロセスにも適用し得る。以下、それについて説明する。図１８〜図３２は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この例では、スタック型のFeRAMについて説明するが、本実施形態はこれに限定されず、プレーナー型のFeRAMにも適用し得る。
まず、図１８（ａ）に示す断面構造を形成するまでの工程を説明する。
図１８（ａ）に示すように、ｎ型のシリコン（半導体）基板５１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んでSTI用の素子分離絶縁膜５２を形成する。なお、ＬＯＣＯＳ法により形成した絶縁膜を素子分離絶縁膜５２として採用してもよい。
続いて、シリコン基板５１の所定のトランジスタ形成領域にｐ型不純物を選択的に導入してｐウエル５３を形成し、さらに、シリコン基板５１のｐウエル５３の表面を熱酸化して、ゲート絶縁膜５４となるシリコン酸化膜を形成する。
次に、シリコン基板５１の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート絶縁膜５４の上にゲート電極５６ａ、５６ｂとして残す。なお、それらのゲート電極５６ａ、５６ｂはワード線（ＷＬ）の一部を構成する。
次に、ゲート電極５６ａ、５６ｂの両側のｐウエル５３にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃを形成する。さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（SiO2）膜をシリコン基板５１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極５６ａ、５６ｂの両側部分に絶縁性のサイドウォール５７として残す。
続いて、ゲート電極５６ａ、５６ｂとサイドウォール５７とをマスクに使用して、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃに再びｎ型不純物をイオン注入する。これにより、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃのそれぞれに高濃度不純物領域が形成され、該第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃはＬＤＤ（Lightly Doped Drain）構造となる。
上記の拡散領域のうち、第１、第３のｎ型不純物拡散領域５５ａ、５５ｃは後述するキャパシタの下部電極に電気的に接続され、第２のｎ型不純物拡散領域５５ｂは後述するビット線に電気的に接続される。
以上の工程により、ｐウエル５３上にはゲート電極５６ａ、５６ｂとｎ型不純物拡散領域５５ａ〜５５ｃを有する２つのｎ型のＭＯＳトランジスタＴ1、Ｔ2が１つのｎ型不純物拡散領域５５ｂを共通にして形成されたことになる。
次いで、ＭＯＳトランジスタＴ1、Ｔ2を覆うカバー絶縁膜５８として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板５１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、下地絶縁膜５９として厚さが１．０μｍ程度の酸化シリコン（SiO2）をカバー絶縁膜５８の上に形成する。
続いて、下地絶縁膜５９の上面を化学機械研磨（ＣＭＰ）法により平坦化する。その後、N2雰囲気中、約６５０℃で下地絶縁膜５９を約３０分間アニールすることにより、下地絶縁膜５９の緻密化と脱水処理とを行う。
次に、図１８（ｂ）に示す構造を得るまでの工程について説明する。
まず、フォトリソグラフィー法によりカバー絶縁膜５８と下地絶縁膜５９とをパターニングして、第１〜第３のｎ型不純物拡散領域５５ａ〜５５ｃに至る深さのコンタクトホール５９ａ〜５９ｃを形成する。
次いで、下地絶縁膜５９の上面とコンタクトホール５９ａ〜５９ｃの内面にグルー膜６０として厚さ約２０nmのチタン（Ti）と厚さ約５０nmの窒化チタン（TiN）とをスパッタ法によりこの順に形成する。更に、六フッ化タングステン（WF6）を用いるＣＶＤ法によりタングステン（W）膜６１をグルー膜６０上に成長させて各コンタクトホール５９ａ〜５９ｃ内を完全に埋め込む。
次いで、図１８（ｃ）に示すように、下地絶縁膜５９を研磨ストッパー膜として使用しながら、タングステン膜６１とグルー膜６０とをＣＭＰ法により選択的に研磨して下地絶縁膜５９の上面上から除去する。これにより、タングステン膜６１とグルー膜６０とがコンタクトホール５９ａ〜５９ｃ内に第１導電性プラグ６２ａ、６２ｃ、及び第２導電性プラグ６２ｂとして残されることになる。
次に、図１９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、全面にIr膜をスパッタ法により厚さ２００〜４００nm程度、例えば２５０nmに形成する。その後、そのIr膜上にスパッタ法によりTiN膜６３ａを厚さ２００〜４００nm程度、例えば２００nmに全面に形成し、更にその上にTEOSを使用するプラズマＣＶＤ法によりSiO2膜６３ｂを厚さ８００〜９００nm程度、例えば８００nmに全面に形成する。そして、このSiO2膜６３ｂ上に不図示のレジストパターンを形成し、そのレジストパターンをエッチングマスクにしてSiO2膜６３ｂとTiN膜６３ａとをパターニングし、それらをハードマスク６３とする。
その後、シリコン基板５１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００kHzのバイアス用の高周波電力を７００Ｗ印加することにより、シリコン基板５１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６MHzの高周波電力をアンテナパワーとして８００Ｗ印加し、チャンバ内にHBr、O2、及びC4F8をそれぞれ１０sccm、４０sccm、５sccmの流量で導入して、チャンバ内の圧力を０．４Paに保持すると共に、基板温度を４００℃にする。これにより、チャンバ内はIrに対するエッチング雰囲気となる。なお、エッチング雰囲気中に上記のようにC4F8を添加するのは、エッチングプロセスを安定させるためである。
上記のエッチング雰囲気に対し、ハードマスク６３はエッチング耐性を有するので、ハードマスク６３がエッチングマスクとして機能し、その下のIr膜が選択的にエッチングされてパターニングされる。その結果、Ir膜よりなる導電性酸素バリア膜６４ａ、６４ｃが第１導電性プラグ６２ａ、６２ｃ上に選択的に残されることになる。
その導電性酸素バリア膜６４ａ、６４ｃは、酸素透過防止能力に優れているIr膜よりなるので、その下の第１導電性プラグ６２ａ、６２ｃが後で行われる種々の熱工程において酸化されてコンタクト不良を起こすのを防止することができる。
次に、図１９（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、酸化防止絶縁膜６５ａとしてSiON膜をプラズマＣＶＤ法により厚さ約１００nm程度に全面に形成する。その後、TEOSを使用するプラズマＣＶＤ法により、酸化防止絶縁膜６５ａ上に絶縁性密着膜６５ｂとしてSiO2膜を厚さ約４００nm程度に形成する。
続いて、この絶縁性密着膜６５ｂの上面上からＣＭＰ法により研磨を行い、TiN膜６３ａの表面上において研磨をストップさせる。これにより、図１９（ｃ）に示すように、SiO2膜６３ｂが除去されてTiN膜６３ａの表面が露出することになる。
その後、露出したTiN膜６３ａを過酸化アンモニア水溶液に曝すことにより、図２０（ａ）に示すように、TiN膜６３ａを除去する。
続いて、図２０（ｂ）に示すように、犠牲膜６６としてレジストを約１０００nmの厚さに全面に塗布する。そのようなレジストとしては、エッチレートが酸化防止絶縁膜６５ａ及び絶縁性密着膜６５ｂのエッチレートと略同じものを使用する。そのような犠牲膜６６をプラズマエッチングによりエッチバックすることにより、被エッチング面が平坦なまま下に下がり、エッチバック終了後には、図２０（ｃ）に示すように、エッチバック前の犠牲膜６６の平坦な上面が酸化防止絶縁膜６５ａ及び絶縁性密着膜６５ｂに転写されることになる。その後、残存する酸化防止絶縁膜６５ａと絶縁性密着膜６５ｂとを絶縁性酸素バリア膜６５として使用する。
絶縁性酸素バリア膜６５中の酸化防止絶縁膜６５ａは、既述のようにSiON膜よりなり、その下の第２導電性プラグ６２ｂが種々の熱工程により酸化されるのを防ぐ役割を担う。
次に、図２１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、全面にIr膜とIrO2膜とをこの順にスパッタ法によりそれぞれ厚さ約２００nm、約３０nmに形成し、それらをIrO2/Ir膜６７とする。このIrO2/Ir膜６７のうち、最下層のIr膜は、その下の第１導電性プラグ６２ａの酸化を防止し、コンタクト特性が劣化するのを防止するように機能する。
その後、IrO2/Ir膜６７上にPtO膜とPt膜とをこの順にスパッタ法によりそれぞれ厚さ約３０nm、約５０nmに形成し、それらをPt/PtO膜６８とする。Pt/PtO膜６８のうち、Pt膜は、その上に後で形成される強誘電体膜の配向を揃える役割を果たす。
そして、これらIrO2/Ir膜６７とPt/PtO膜６８とを下部電極用導電膜６９として使用する。
なお、下部電極用導電膜６９の形成前又は後に、例えば膜剥がれ防止のために絶縁性密着膜６５ｂをアニールしてもよい。そのアニール方法としては、例えば、アルゴン雰囲気中、７５０℃、６０秒間のＲＴＡが採用され得る。
次いで、下部電極用導電膜６９上に、強誘電体膜７０としてPZT膜をスパッタ法により約１８０nmの厚さに形成する。強誘電体膜７０の成膜方法としては、スパッタ法の他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法等がある。また、強誘電体膜７０の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。更に、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
次いで、酸素含有雰囲気中で強誘電体膜７０をアニールにより結晶化する。そのアニールとして、例えはArとO2の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
続いて、強誘電体膜７０の上に、上部電極用導電膜７１として例えば厚さが２００nmのIrO2膜をスパッタ法により形成する。その後、この上部電極用導電膜７１の成膜時に強誘電体膜７０が受けたダメージを回復させるため、６５０℃の酸素雰囲気のファーネス（不図示）中でアニールを約６０分間行う。
次に、図２１（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、上部電極用導電膜７１の上にTiN膜９５をスパッタ法により形成し、更にその上にTEOSを使用するプラズマＣＶＤ法によりSiO2膜９６を形成する。その後、このTiN膜９５とSiO2膜９６とをフォトリソグラフィーによりキャパシタ形状にパターニングし、それらをハードマスク９７とする。
次いで、シリコン基板５１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００kHzのバイアス用の高周波電力を７００Ｗ印加することによりシリコン基板５１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６MHzの高周波電力をアンテナパワーとして８００Ｗ印加し、チャンバ内にHBrとO2をそれぞれ１０sccm、４０sccmの流量で導入して、チャンバ内の圧力を０．４Paに保持すると共に、基板温度を４００℃にする。これにより、エッチングチャンバ内はIrO2に対するエッチング雰囲気となり、IrO2よりなる上部電極用導電膜７１がエッチングされる。そして、上部電極用導電膜７１が１０%オーバーエッチされたところでエッチングを終了することにより、上部電極用導電膜７１がハードマスク９７の形状にエッチングされて上部電極７１ａとなる。なお、１０%のオーバーエッチングとは、上部電極用導電膜７１の膜厚２００nmの１０%分、すなわち２０nmだけ上部電極用導電膜７１を過剰にエッチングすることを言う。
続いて、バイアスパワーとアンテナパワーとをそのままにし、エッチングガスを４０sccmのCl2と１０sccmのArに変えることにより、チャンバ内をPZTに対するエッチング雰囲気にし、PZTよりなる強誘電体膜７０をハードマスク９７の形状にエッチングしていく。そして、終点検出器でエッチングの終点をモニターすることにより、エッチングを下部電極用導電膜６９上で停止させる。これにより、強誘電体膜７０はエッチングされて、キャパシタ用の誘電体膜７０ａとなる。
次いで、エッチングガスを再び１０sccmのHBrと４０sccmのO2にして下部電極用導電膜６９のエッチングを開始し、１０%のオーバーエッチングとなったところでエッチングを終了する。これにより、下部電極用導電膜６９は、ハードマスク９７の形状にエッチングされ、下部電極６９ａとなる。
この工程により、下部電極６９ａ、強誘電体膜７０ａ、及び上部電極７１ａをこの順に積層してなる強誘電体キャパシタＱ１、Ｑ２が、導電性酸素バリア膜６４ａ、６４ｃと絶縁性酸素バリア膜６５とを介して下地絶縁膜９の上に形成されたことになる。その強誘電体キャパシタＱ１、Ｑ２は、導電性酸素バリア膜６４ａ、６４ｃと第１導電性プラグ６２ａ、６２ｃとを介して、それぞれ第１の拡散領域５５ａ及び第３の拡散領域５５ｃと電気的に接続される。
この強誘電体キャパシタＱ１、Ｑ２の一部は絶縁性酸素バリア膜６５上に形成されるが、絶縁性酸素バリア膜６５の最上層をSiO2よりなる絶縁性密着膜６５ｂとしたことで、強誘電体キャパシタＱ１、Ｑ２の下部電極６９ａが絶縁性酸素バリア膜６５から剥がれるのを防止することができる。
続いて、エッチングによる誘電体膜７０ａのダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
そのような回復アニールを行っても、絶縁性酸素バリア膜６５によって第２導電性プラグ６２ｂの酸化を防ぐことができ、また、導電性酸素バリア膜６４ａ、６４ｃによって第１導電性プラグ６２ａ、６２ｃの酸化を防止することができる。なお、ハードマスク９７は、強誘電体キャパシタＱ１、Ｑ２を形成後に除去される。
次に、図２２（ａ）に示すように、強誘電体キャパシタＱ１、Ｑ２上、及び絶縁性酸素バリア膜６５上に、第１キャパシタ保護絶縁膜７３として厚さ約５０nmのアルミナをスパッタ法により形成する。この第１キャパシタ保護絶縁膜７３は、プロセスダメージから強誘電体キャパシタＱ１、Ｑ２を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
その後、TEOSを使用するプラズマＣＶＤ法により、この第１キャパシタ保護絶縁膜７３上に第２キャパシタ保護絶縁膜７２としてSiO2膜を厚さ約１００nmに形成する。
次に、図２２（ｂ）に示すように、SiH4を使用するＨＤＰＣＶＤ（High Density Plasma）法により、SiO2よりなる第１絶縁膜７４を第２キャパシタ絶縁膜７２上に約１．５μmの厚さに形成する。そのようなＨＤＰＣＶＤ法では、シリコン基板５１にバイアス電圧を印加することで、ボイドの発生無しに、高アスペクトレシオの強誘電体キャパシタＱ１、Ｑ２間に埋め込み性の良い第１絶縁膜７４を形成することができる。
但し、上記のＨＤＰＣＶＤ法では、還元性のある水素を有するSiH4を反応ガスとして使用しているので、その水素によって誘電体膜７０ａが劣化する恐れがある。そこで、O2をSiH4の流量の５倍以上供給することにより、雰囲気中の水素をできるだけ酸化し、水素による誘電体膜７０ａの劣化を極力防ぐのが好ましい。
また、理由は不明であるが、TEOSを使用するプラズマＣＶＤ法で第２キャパシタ保護絶縁膜７２を形成すると、第１キャパシタ保護絶縁膜７３を単層で使用する場合よりも強誘電体キャパシタＱ１、Ｑ２の劣化がより良好に防止することができる。
その後、図２３（ａ）に示すように、TEOSを使用するプラズマＣＶＤ法により、第１絶縁膜７４上にＣＭＰ用の犠牲膜７５としてSiO2膜を厚さ約５００nmに形成する。
そして、犠牲膜７５をＣＭＰで研磨することにより、図２３（ｂ）に示すように、第１絶縁膜７４の表面を平坦化して、上部電極７１ａ上での第１絶縁膜７４の厚さを約５００nmとする。
次に、図２４（ａ）に示すように、平坦化された第１絶縁膜７４上に、第１低誘電率絶縁膜７６としてＢＮ膜（誘電率：約２）を厚さ約２００nm程度に形成する。
第１低誘電率絶縁膜７６は、配線段差の無い平坦化された第１絶縁膜７４上に形成されるものであるから、その成膜方法として埋め込み性が良いもの、例えば基板バイアスを印加するＨＤＰＣＶＤ法を採用する必要がない。よって、上記のＢＮ膜は、シリコン基板５１にバイアス電圧を印加しない（ノンバイアス）で成膜することができ、例えは、B2H6とN2とを反応ガスとして使用するノンバイアスのプラズマＣＶＤ法により形成することができる。
ノンバイアスなので、成膜ガス中の水素がバイアス電圧によりシリコン基板５１に引き込まれることがなく、水素によって強誘電体キャパシタＱ１、Ｑ２が劣化してしまうのを防止することができる。
なお、低誘電率絶縁膜７６としては、ＢＮ膜の他に、SOL-GEL法で形成されたものを使用してもよい。この場合は、低誘電率膜７６からの脱ガスをブロックするブロック膜（不図示）を第１絶縁膜７４上に形成し、このブロック膜上に第１低誘電率絶縁膜７６を形成するのが好ましい。そのようなブロック膜としては、例えは、Ｃａｔ−ＣＶＤ（Catalytic Chemical Vapor Deposition）法で形成されたSiN膜、SiO2膜、SiC膜、及びTiOx膜等が挙げられる。
続いて、TEOSを使用するプラズマＣＶＤ法により、厚さ１００nmのSiO2膜を第１キャップ膜７７として第１低誘電率膜７６上に形成する。この第１キャップ膜７７は、第１低誘電率膜７６からの脱ガスが上方に拡散するのを防止する役割を担う。なお、第１キャップ膜７７としては、上述のＣａｔ−ＣＶＤ法で形成した種々の膜を使用しても良い。そして、この第１キャップ膜７７も平坦な表面上に形成されるものであるからＨＤＰＣＶＤ法で成膜する必要が無い。
この工程により、各絶縁膜７２〜７４、７６〜７７で構成される第１の層間絶縁膜１１８が、強誘電体キャパシタＱ１、Ｑ２を覆って形成されたことになる。
次に、図２４（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第１キャップ膜７７上にフォトレジストを塗布し、それを露光・現像することにより、ホール形状のレジスト開口７８ａを有する第１レジストパターン７８とする。次いで、この第１レジストパターン７８をエッチングマスクとして使用しながら、第１キャップ膜７７、第１低誘電率絶縁膜７６、第１絶縁膜７４、第２キャパシタ保護絶縁膜７２をエッチングし、各膜に第１ホール７２ａ、７４ａ、７６ａ、７７ａを形成する。
この場合のエッチングガスとしては、例えばCF4、C4F8、O2、及びArの混合ガスが使用される。
このエッチングにおけるアルミナとSiO2とのエッチング選択比は、（アルミナ）：（SiO2）＝１：２〜３程度なので、アルミナよりなる第１キャパシタ保護絶縁膜７３がこのエッチングにおけるエッチングストッパ膜の役割を果たす。
このエッチングが終了後、第１レジストパターン７８を酸素プラズマによりアッシングして除去する。
次に、図２５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、ホール形状の第１レジスト開口７９ａと配線形状の第２レジスト開口７９ｂとを有する第２レジストパターン７９とする。次いで、この第２レジストパターン７９をエッチングマスクとして使用しながら、第１レジスト開口７９ａ下の第１キャップ膜７７、第１低誘電率絶縁膜７６、第１絶縁膜７４、第２キャパシタ保護絶縁膜７２をエッチングし、それぞれの膜に第３ホール７７ｃ、７６ｃ、及び第２ホール７４ｂ、７２ｂを形成する。このエッチングにおけるエッチングガスとしては、例えばCF4、C4F8、O2、及びArの混合ガスが使用される。
なお、これらのホールを先のエッチング工程（図２４（ｂ））において形成することも可能であるが、これらのホールを合わせた深さが強誘電体キャパシタＱ１、Ｑ２上の各ホール７２ａ、７４ａ、７６ａ、７７ａの合計深さよりも深いため、強誘電体キャパシタＱ１、Ｑ２上の第１キャパシタ保護絶縁膜７３がエッチングされ、強誘電体キャパシタＱ１、Ｑ２がエッチング雰囲気に長時間曝されてダメージを受ける恐れがある。
再び図２５（ａ）を参照する。上記のエッチングでは、第２レジスト開口７９ｂ下の第１キャップ膜７７と第１低誘電率絶縁膜７６もエッチングされ、それぞれの膜に第２ホール７７ｂ、７６ｂが形成される。第１配線溝８０は、その第２ホール７７ａ、７６ｂにより構成される。
なお、このエッチングでは、第１ホール７２ａ下の第１キャパシタ保護絶縁膜７３がエッチングされ、そこに第１ホール７３ａが形成される。これにより、各ホール７２ａ〜７４ａで構成される第１コンタクトホール８１が第１配線溝８０の底部から下に延びて形成され、その第１コンタクトホール８１内に強誘電体キャパシタＱ１、Ｑ２の上部電極７１ａが露出することになる。
この工程が終了後、第２レジストパターン７９は酸素プラズマによりアッシングされて除去される。
その後、強誘電体キャパシタＱ１、Ｑ２の形成後からここまでの工程において強誘電体キャパシタＱ１、Ｑ２が受けたダメージを回復させるため、５５０℃の酸素雰囲気中で６０分間の酸素アニールを行う。この酸素アニールの際、第２導電性プラグ６２ｂの上に絶縁性酸素バリア膜６５を形成しているので、第２導電性プラグ６２ｂの酸化を防ぐことができる。
次に、図２５（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、配線形状のレジスト開口８２ａを有する第３レジストパターン８２とする。
次いで、この第３レジストパターン８２をエッチングマスクに使用しながら、レジスト開口８２ａ下の第１キャップ膜７７と第１低誘電率絶縁膜７６とをエッチングし、それぞれの膜に第４ホール７７ｄ、７６ｄを形成してそれらを第２配線溝８３として使用する。このエッチングにおけるエッチングガスとしては、例えば、CF4、C4F8、O2、及びArの混合ガスが使用される。
また、このエッチングにおいては、第２ホール７２ｂ下の第１キャパシタ保護絶縁膜７３、絶縁性密着膜６５ｂ、及び酸化防止絶縁膜６５ａもエッチングされて、それぞれの膜に第２ホール７３ｂ、第１ホール６５ｄ、６５ｃが形成される。そして、各ホール７４ｂ、７２ｂ、７３ｂ、６５ｄ、６５ｃを第２コンタクトホール８４として使用する。
なお、この工程が終了後、第３レジストパターン８２は酸素プラズマによりアッシングされて除去される。
次に、図２６（ａ）に示す断面構造を得るまでの工程について説明する。
まず、上部電極７１ａと第２導電性プラグ６２ｂの各上面をArプラズマにより約２０nmエッチングして清浄面を出す。その後、第１、第２コンタクトホール８１、８４、及び第１、第２配線溝８０、８３の各内面に、銅の拡散を防止するための第１拡散防止膜８５としてTaNをスパッタ法により厚さ約５０nmに形成する。
次に、図２６（ｂ）に示すように、全面に不図示のCuシード層を形成してそれに対して給電を行い、第１、第２コンタクトホール８１、８４、及び第１、第２配線溝８０、８３の各内面を完全に埋め込む厚さの第１銅膜８６をめっき法により形成する。そのめっき法においては、硫酸銅の他、銅の埋め込み性を良くするための有機物が添加されためっき液が使用される。めっき法では、基板５１を加熱しないためサーマルバジェットが低下し、強誘電体キャパシタＱ１、Ｑ２が熱によりダメージを受けるのを防ぐことができる。
なお、めっき法に代えて、ＣＶＤ法により第１銅膜８６を形成してもよい。そのＣＶＤ法においては、図３３に示すチャンバ１２４内の基板載置台１２５上にシリコン基板５１を載置し、チャンバ１２４の上方からCl2ガスを導入する。そして、高周波電源１２８で発生した周波数１３．５６MHz、パワー３０００Wの高周波電力をコイル１２６に供給することにより、チャンバ１２４内にClプラズマを生成させ、そのClプラズマを温度約３００℃に保持された銅板１２７の開口１２７ａに通す。このようにすると、銅板１２７の銅がClプラズマに曝されてCuxClyなる銅の塩化物が生成し、それがシリコン基板５１上に付着する。シリコン基板５１は、Clプラズマよりも低い約２００℃に保持されているため、シリコン基板５１とプラズマの温度差によってCuxCly中のClが脱離し、シリコン基板５１上にはCuのみが堆積し、第１銅膜８６が形成されることになる。
このようにＣＶＤ法で第１銅膜８６を形成する場合は、第１銅膜８６の表面に自然酸化膜が形成されるのを防ぐため、第１銅膜８６の形成後にそれを大気に曝すのは避けた方がよい。
次に、図２７に示す断面構造を得るまでの工程について説明する。
まず、第１キャップ膜７７よりも上にある第１銅膜８６及び第１拡散防止膜８５をＣＭＰ法により研磨して除去し、それらを第１、第２配線溝８０、８３、及び第１、第２コンタクトホール８１、８４内に残して、第１、第２銅配線８６ａ、８６ｃ及び第１、第２銅プラグ８６ｂ、８６ｄとする。なお、第１銅配線８６ａは、第１銅プラグ８６ｂを介して強誘電体キャパシタＱ１、Ｑ２の上部電極７１ａと電気的に接続されて、プレート線として機能する。そして、第２銅配線８６ｃは、ビット線として機能し、第２銅プラグ８６ｄと第２導電性プラグ６２ｂとを介して第２のｎ型不純物拡散領域５５ｂと電気的に接続される。
そのような銅配線の形成方法は、デュアルダマシンプロセスと称される。
次いで、銅の上方への拡散を防止するために、第２拡散防止膜８７を全面に形成する。この第２拡散防止膜８７としては、例えば厚さが７０nmのSiN膜が採用され得るが、強誘電体キャパシタＱ１、Ｑ２のダメージを避けるため、ノンバイアスのプラズマＣＶＤ法によりSiN膜を形成するのが好ましい。或いは、SiN膜に代えて、BN膜、SiC膜、及びアルミナ膜を採用しても良い。更に、このような絶縁膜に代えて、スパッタ法で形成されたTa、TaN、Ti、TiN等の導電膜を第２拡散防止絶縁膜８７として採用しても良い。そのような導電膜を使用する場合は、各銅配線８６ａ、８６ｃが電気的に接続されるのを防止するため、導電膜を形成後にそれを各銅配線８６ａ、８６ｃの形状にパターニングする工程が行われる。
続いて、図２８に示す断面構造を得るまでの工程について説明する。
まず、TEOSを使用するプラズマＣＶＤ法により、第２絶縁膜８８として厚さ約５００nmのSiO2膜を第２拡散防止膜８７上に形成する。その後、B2H6とN2とを反応ガスとして使用するノンバイアスのプラズマＣＶＤ法により、この第２絶縁膜８８上に第２低誘電率絶縁膜８９としてＢＮ膜を厚さ約２００nm程度に形成する。続いて、TEOSを使用するプラズマＣＶＤ法により、厚さ１００nmのSiO2膜を第２キャップ膜９０として第２低誘電率膜８９上に形成する。この第２キャップ膜９０は、第２低誘電率膜８９からの脱ガスが上方に拡散するのを防止するように機能する。
ここまでの工程により、各絶縁膜８７〜９０で構成される第２の層間絶縁膜１１９が形成されたことになる。
次に、図２９に示す断面構造を得るまでの工程について説明する。
まず、第２キャップ膜９０上に不図示のフォトレジストを塗布し、それを露光・現像することにより、金属パターン形状の開口を有するレジストパターン（不図示）を形成する。次いで、そのレジストパターンをエッチングマスクとして使用し、第２キャップ膜９０と第２低誘電率絶縁膜８９とをエッチングして、金属パターン用溝９２を構成する第１ホール８９ａ、９０ａをこれらの膜に形成する。その金属パターン用溝９２は、キャパシタQ1、Q２を含むセル領域を覆うように、キャパシタQ1、Q２とその周囲の上方に形成される。
次に、図３０に示すように、この金属パターン用溝９２内に第３拡散防止膜１３０としてTaN膜を厚さ３０nm程度に形成し、更にスパッタ法、或いは記述のめっき法やＣＶＤ法により、この第３拡散防止膜１３０上に第２銅膜１３１を形成する。その第２銅膜１３１の厚さは、金属パターン用溝９２を完全に埋める深さとする。
続いて、図３１に示すように、第３拡散防止膜１３０と第２銅膜１３１とをＣＭＰ法により研磨する。これにより、第３拡散防止膜１３０と第２銅膜１３１は、第２キャップ膜９０の上面上から除去されると共に、金属パターン用溝９２内に残されて金属パターン１３２を構成することになる。
この金属パターン１３２は、強誘電体キャパシタＱ１、Ｑ２を十分に覆うようにセル領域よりも広く形成され、また、その電位は限定されず、固定電位、及び電気的に孤立した浮遊電位のいずれでもよい。
その後、３７０℃に保ったサセプター上にシリコン基板５１を固定し、不活性ガスの減圧雰囲気中、例えば圧力２TorrのＮ2雰囲気中で金属パターン１３２を３０分間アニールする。
このアニール前、金属パターン１３２中の第２銅膜１３１は−５×１０10dyne/cm2の圧縮応力を有するが、このアニール後には、５×１０10dyne/cm2の引っ張り応力に変化する。このストレスの変化が下方の強誘電体キャパシタＱ１、Ｑ２に好ましい応力を与えるので、強誘電体キャパシタＱ１、Ｑ２の強誘電体特性が向上する。
なお、上記では、第３拡散防止膜１３０と第２銅膜１３１とで構成される金属膜をＣＭＰで研磨した後に金属パターン１３２をアニールしたが、金属パターン１３２の形成とアニールの順序は限定されない。例えば、ＣＭＰ前の金属膜に対して上記の条件でアニールを行っても、金属パターン１３２には上記と同様のストレス効果が生じると期待できる。更に、金属パターン１３２の上に後述の第４拡散防止膜１００を形成した後にアニールを行ってもよい。
そのアニールにおいて金属膜をその融点以上に加熱してしまうと金属膜が溶融し、金属膜が所望のストレスを生じなくなるので、アニール温度は金属膜の融点以下にする必要がある。
更に、このアニールは、不活性ガスの減圧雰囲気中に限らず、酸素雰囲気、酸素含有雰囲気、不活性ガス含有雰囲気中で行ってもよい。
次に、図３２に示す断面構造を得るまでの工程について説明する。
まず、金属パターン１３２上と第２キャップ膜９０上とに、第４拡散防止膜１００として厚さ約７０nmのアルミナ膜又はTa膜をスパッタ法により形成する。第４拡散防止膜１００をスパッタ法で形成することで、成膜雰囲気が還元雰囲気にならないので、還元雰囲気によってキャパシタＱ１、Ｑ２が劣化するのを防止することができる。
なお、Ta膜を第４拡散防止膜１００として使用する場合は、金属パターン１３２がそれと同一層内にある配線（不図示）と電気的に接続されるのを防止するため、Ta膜を形成後にそれを金属パターン１３２の形状にパターニングする。
次いで、その第４拡散防止膜１００上に、TEOSを使用するプラズマＣＶＤ法により厚さ約１００nmのSiO2膜を形成し、それを第３絶縁膜１０１とする。その後、この第３絶縁膜１０１上に第３低誘電率絶縁膜１０２としてＢＮ膜を厚さ約２００nmに形成し、更にその上にTEOSを使用するプラズマＣＶＤ法により厚さ約１００nmのSiO2膜を形成し、それを第３キャップ膜１０３とする。
続いて、デュアルダマシンプロセスを使用して、これら第３拡散防止膜１００、第３絶縁膜１０１、第３低誘電率絶縁膜１０２、及び第３キャップ膜１０３に第３銅プラグ１０４と第３銅配線１０５とを埋め込む。第３銅プラグ１０４と第３銅配線１０５は、いずれもTiN膜と銅膜との二層構造を有し、下方の金属パターン１３２と電気的に接続される。
ここで、金属パターン１３２を浮遊電位とする場合は、第３銅プラグ１０４を金属パターン１３２に接続する必要は無い。この場合は、金属パターン１３２にホールを形成し、そのホールに触れずにその中を通って第１銅配線８６ａに至るように第３銅プラグ１０４を形成すればよい。こうする場合は、第３銅プラグ１０４が埋め込まれるホールを各絶縁膜８７〜９０に形成することになる。
次に、この第３銅配線１０５上と第３キャップ膜１０３上とに、第５拡散防止膜１０６として厚さ約７０nmのアルミナ膜又はTa膜をスパッタ法により形成する。Ta膜を第５拡散防止膜１０６として使用する場合は、Ta膜を形成後にそれを第３銅配線１０５の形状にパターニングする。
その後、TEOSを使用するプラズマＣＶＤ法により、第５拡散防止膜１０６上に第４絶縁膜１０７としてSiO2膜を厚さ約５００nmに形成する。更に、この第４絶縁膜１０７上にＢＮ膜等の第４低誘電率絶縁膜１０８を厚さ約２００nmに形成し、その上に、TEOSを使用するプラズマＣＶＤ法によりSiO2膜を形成し、それを第４キャップ膜１０９とする。
そして、デュアルダマシンプロセスにより、これら第５拡散防止膜１０６、第４絶縁膜１０７、第４低誘電率絶縁膜１０８、及び第４キャップ膜１０９に第４銅配線１１０を埋め込む。この第４銅配線１１０は、TiN膜と銅膜との二層構造を有し、不図示の銅プラグにより第３銅配線１０５と電気的に接続される。
続いて、第４銅配線１１０上と第４キャップ膜１０９上とに、第６拡散防止膜１１１としてアルミナ膜又はTa膜をスパッタ法により厚さ約７０nm程度に形成する。Ta膜を第４拡散防止膜１１１として使用する場合は、Ta膜を形成後にそれを第６銅配線１１０の形状にパターニングする。その後、TEOSを使用するプラズマＣＶＤ法により第６拡散防止膜１１１上に厚さ約５００nmのSiO2膜を形成し、それを第５絶縁膜１１２とする。そして、フォトリソグラフィー法により第５絶縁膜１１２と第４拡散防止膜１１１とにホールを形成し、そのホール内に第３導電性プラグ１１３を形成する。その第３導電性プラグ１１３は、例えば、下から順にTaN膜、TiN膜、及びタングステン膜を積層した構造を有する。
その後、第３導電性プラグ１１３上と第５絶縁膜１１２上とに多層金属膜を形成する。その多層金属膜として、例えば、厚さ６０nmのTi膜、厚さ３０nmのTiN膜、厚さ４００nmのAl-Cu膜、厚さ５nmのTi膜、及び厚さ７０nmのTiN膜をスパッタ法により順に形成する。そして、フォトリソグラフィーによりその多層金属膜をパターニングして、最終金属配線１１５とする。
そして、TEOSを使用するプラズマＣＶＤ法により、最終金属配線１１５を覆う第６絶縁膜１１４として厚さ約１．５μmのSiO2膜を形成する。
そして最後に、デバイス表面を保護するための表面保護膜１１６として、SiN膜を厚さ約５００nmに形成する。そのSiN膜は、キャパシタＱ１、Ｑ２にダメージを与えないために、ノンバイアスのプラズマＣＶＤ法で形成されるのが好ましい。
上記した本実施形態によれば、第２の層間絶縁膜１１９に金属パターン用溝９２を設け、そこに引っ張り応力を有する金属パターン１３２を形成する。そのため、第２の層間絶縁膜１１９内の第２絶縁膜８８等で発生する圧縮応力が金属パターンによって緩和され、強誘電体キャパシタＱ１、Ｑ２に作用する正味の応力が低減し、強誘電体キャパシタＱ１、Ｑ２の強誘電体特性が向上する。
なお、上記では第２の層間絶縁膜１１９を複数の絶縁膜８８〜９０で構成したが、単層の絶縁膜で第２層間絶縁膜１１９を形成してもよい。
更に、上記では金属パターン１３２を第３拡散防止膜１３０と第２銅膜１３１との多層金属膜で構成したが、多層金属膜でなくてもよい。即ち、アルミニウム、チタン、銅、タンタル、タングステンのいずれかの膜、又はそれらのいずれかの元素との合金又は混合物の膜であってもよい。
図１は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図２は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図３は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図４は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図５は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図６は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。 図７は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。 図８は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その８）である。 図９は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その９）である。 図１０は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。 図１１は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。 図１２は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１２）である。 図１３は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１３）である。 図１４は、本発明の第１実施形態に係る半導体装置の平面図である。 図１５は、本発明の第１実施形態に係るＦｅＲＡＭの歩留まりと従来技術により形成されたＦｅＲＡＭの歩留まりを示す図である。 図１６は、本発明の第１実施形態に係るＦｅＲＡＭ内の強誘電体キャパシタの特性と従来技術により形成されたＦｅＲＡＭ内の強誘電体キャパシタの特性を示す図である。 図１７は、金属膜のアニールによるストレスの変化を示す図である。 図１８は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図１９は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図２０は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図２１は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図２２は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図２３は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その６）である。 図２４は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その７）である。 図２５は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その８）である。 図２６は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その９）である。 図２７は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。 図２８は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。 図２９は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１２）である。 図３０は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１３）である。 図３１は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１４）である。 図３２は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１５）である。 図３３は、本発明の第２実施形態に係る半導体装置の形成工程に使用される銅膜形成装置の構成図である。
符号の説明
Ａ…メモリセル領域、Ｂ…周辺回路領域、１，５１…シリコン（半導体）基板、２，５２…素子分離絶縁膜、３ａ，３ｂ，５３…ｐウェル、４…ｎウェル、５，５４…ゲート絶縁膜、６ａ〜６ｃ，５６ａ，５６ｂ…ゲート電極、７…引出電極、８ａ，８ｂ，５５ａ〜５５ｃ…ｎ型不純物拡散領域、９…ｐ型不純物拡散領域、１０，５７…サイドウォール、１１…層間絶縁膜、１２ａ〜１２ｅ…ホール、１３ａ〜１３ｅ…コンタクトプラグ、１４…SiON膜、１５…SiO２膜、１６…第１の導電膜、１６ａ…下部電極、１７…強誘電体膜、１７ａ…誘電体膜、１８…第２の導電膜、１８ａ…上部電極、１９…第１のキャパシタ保護絶縁膜、２０…キャパシタ、２１… 層間絶縁膜、２２ａ…局所配線、２３…第２のキャパシタ保護絶縁膜、２４…層間絶縁膜、２４ａ〜２４ｆ…ホール、２５ａ…ビット線、２５ｂ〜２５ｄ…配線、２６…層間絶縁膜、２６ｃ，２６ｅ…ホール、２７…再堆積層間絶縁膜、２８ｃ…導電性プラグ、３０…金属配線、３１，１３２…金属パターン、３２，３３…カバー膜、５８…カバー絶縁膜、５９…下地絶縁膜、６０…グルー膜、６１…タングステン膜、５９ａ〜５９ｃ…コンタクトホール、６２ａ，６２ｃ…第１導電性プラグ、６２ｂ…第２導電性プラグ、６３ａ…TiN膜、６３ｂ…SiO2膜、６３…ハードマスク、６４ａ，６４ｂ…導電性酸素バリア膜、６５ａ…酸化防止絶縁膜、６５ｂ…絶縁性密着膜、６５…絶縁性酸素バリア膜、６６，７５…犠牲膜、６７…IrO2/Ir膜、６８…Pt/PtO膜、６９…下部電極用導電膜、６９ａ…下部電極、７０…強誘電体膜、７０ａ…誘電体膜、７１…上部電極用導電膜、７１ａ…上部電極、７２…第２キャパシタ保護絶縁膜、７３…第１キャパシタ保護絶縁膜、７４…第１絶縁膜、７６…第１低誘電率絶縁膜、７７…第１キャップ膜、７８…第１レジストパターン、７２ａ，７４ａ，７６ａ，７７ａ…第１ホール、７４ｂ，７２ｂ，７６ｂ，７７ｂ…第２ホール、７６ｃ，７７ｃ…第３ホール、７６ｄ，７７ｄ…第４ホール、７８ａ…レジストパターン、７９…第２レジストパターン、８０…第１配線溝、８１…第１コンタクトホール、８２…第３レジストパターン、８３…第２配線溝、８４…第２コンタクトホール、８５…第１拡散防止膜、８６…第１銅膜、８６ａ…第１銅配線、８６ｂ…第１銅プラグ、８６ｃ…第２銅配線、８６ｄ…第２銅プラグ、８７…第２拡散防止膜、８８…第２絶縁膜、８９…第２低誘電率絶縁膜、９０…第２キャップ膜、９０ａ，８９ａ…第１ホール、９２…金属パターン用溝、９５…TiN膜、９６…SiO2膜、９７…ハードマスク、１００…第４拡散防止膜、１０１…第３絶縁膜、１０２…第３低誘電率絶縁膜、１０３…第３キャップ膜、１０４…第３銅プラグ、１０５…第３銅配線、１０６…第５拡散防止膜、１０７…第４絶縁膜、１０８…第４低誘電率絶縁膜、１０９…第４キャップ膜、１１０…第４銅配線、１１１…第６拡散防止膜、１１２…第５絶縁膜、１１３…第３導電性プラグ、１１４…第６絶縁膜、１１５…最終金属配線、１１６…表面保護膜、１２４…チャンバ、１２５…基板載置台、１２６…コイル、１２７…銅板、１２７ａ…開口、１２８…高周波電源、１３０…第３拡散防止膜、１３１…第２銅膜。

Claims (10)

  1. 半導体基板と、
    前記半導体基板の上方に形成された第１絶縁膜と、
    前記第１絶縁膜に形成された第１ホールと、
    前記第１ホール内に形成された第１導電性プラグと、
    前記第１導電性プラグの上面を覆う導電性酸素バリア膜と、
    前記導電性酸素バリア膜の横の前記第１絶縁膜上に形成された絶縁性酸素バリア膜と、
    前記導電性酸素バリア膜上に形成され且つ下部電極、強誘電体膜及び上部電極を有するキャパシタと、
    前記キャパシタ及び前記第１絶縁膜の上方に形成された圧縮応力の第２絶縁膜と、
    前記第２絶縁膜の上であって前記キャパシタが形成されたメモリセル領域の全体を覆う領域に形成された引張応力の金属パターンと
    を有することを特徴とする半導体装置。
  2. 絶縁性酸素バリア膜は、酸化防止絶縁膜と絶縁性密着膜とを順に形成してなることを特徴とする請求項１に記載の半導体装置。
  3. 前記酸化防止絶縁膜は、前記導電性酸素バリア膜の側面を覆うことを特徴とする請求項２に記載の半導体装置。
  4. 前記酸化防止絶縁膜はSiON膜よりなり、前記絶縁性密着膜はSiO2膜よりなることを特徴とする請求項２に記載の半導体装置。
  5. 前記導電性酸素バリア膜はIrよりなることを特徴とする請求項１に記載の半導体装置。
  6. 前記キャパシタと前記絶縁性酸素バリア膜のそれぞれの上方に形成された第２絶縁膜を更に有すると共に、
    前記第１絶縁膜は、内部に第２導電性プラグが形成された第２ホールを備え、
    前記第２導電性プラグの上方の前記絶縁性酸素バリア膜と前記第２絶縁膜にそれぞれ第３ホール及び第４ホールが形成され、
    前記第３ホール及び前記第４ホールに、前記第２導電性プラグに電気的に接続された第３導電性プラグが形成されたことを特徴とする請求項１に記載の半導体装置。
  7. 半導体基板の上方に第１絶縁膜を形成する工程と、
    前記第１絶縁膜に第１ホールを形成する工程と、
    前記第１ホール内に第１導電性プラグを形成する工程と、
    前記第１導電性プラグと前記第１絶縁膜の上に導電膜を形成する工程と、
    前記導電膜の上にハードマスクを形成する工程と、
    前記ハードマスクをエッチングマスクにして前記導電膜をエッチングすることにより、前記第１導電性プラグを覆う導電性酸素バリア膜を形成する工程と、
    前記ハードマスクと前記第１絶縁膜の上に絶縁性酸素バリア膜を形成する工程と、
    前記絶縁性酸素バリア膜と前記ハードマスクとを研磨して平坦化する工程と、
    前記ハードマスクを除去する工程と、
    前記ハードマスクを除去した後、絶縁性酸素バリア膜の上面を下げる工程と、
    前記上面を下げた後、前記導電性酸素バリア膜の上に、下部電極、強誘電体膜、及び上部電極を有するキャパシタを形成する工程と、
    前記キャパシタ及び前記第１絶縁膜の上方に圧縮応力の第２絶縁膜を形成する工程と、
    前記第２絶縁膜の上に金属膜を形成する工程と、
    前記金属膜をパターニングして前記キャパシタが形成されたメモリセル領域の全体を覆う領域に金属パターンを形成する工程と、
    前記金属パターンの形成の前又は後に、前記金属膜の融点以下で前記金属膜を加熱することにより前記金属膜の応力を引張応力に変化させる工程とを有することを特徴とする半導体装置の製造方法。
  8. 前記絶縁性酸素バリア膜の上面を下げる工程は、
    前記導電性酸素バリア膜と前記絶縁性酸素バリア膜の上に犠牲膜を形成し、
    前記犠牲膜と前記絶縁性酸素バリア膜とをエッチバックすることにより行われることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記ハードマスクとしてTiN膜とSiO2膜とをこの順に形成し、
    前記ハードマスクを研磨して平坦化する工程において、前記TiN膜の表面上において研磨を停止させることを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記第１ホールの形成と同時に前記第１絶縁膜に第２ホールを形成する工程と、
    前記第１導電性プラグの形成と同時に前記第２ホール内に第２導電性プラグを形成する工程と、
    前記第２絶縁膜を形成する工程の後であって、前記金属膜を形成する工程の前に、前記第２導電性プラグの上方の前記絶縁性酸素バリア膜と前記第２絶縁膜に第２コンタクトホールを形成する工程及び前記第２コンタクトホール内に前記第２導電性プラグに電気的に接続された第３導電性プラグを形成する工程と
    を有することを特徴とする請求項７に記載の半導体装置の製造方法。
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