JP4763689B2 - 半導体装置及び基準電圧生成方法 - Google Patents

Description

本発明は半導体装置に関し、特にメモリセルとは別に設けたリファレンスセルにより読み出し時や書き込み時の基準レベルを作成し、メモリセルへのデータの書き込みや読み出したデータの判定を行う半導体装置に関する。

半導体装置、特に不揮発性メモリの場合、メモリセルとは別に読み出し、メモリセルの読み出し時のリファレンス用のメモリセルが設けられている。例えば、データを記憶するコアセル領域内に、コアセルと、第１の内部リファレンスセルと第２の内部リファレンスセルとを設け、第１の内部リファレンスセルと第２の内部リファレンスセルとの出力から基準電圧を生成し、コアセルから読み出したデータとこの基準電圧とを比較することで、データが０であるのか、１であるのかを判定している。

コアセルは、データの書き換えや消去によって劣化が起こる。フラッシュメモリの場合は、電荷蓄積層に蓄えられた電荷の量によって情報を記憶するため、経時的に電荷が抜けてしまうという劣化現象がある。よって、コアセル領域にリファレンスセルを設けることで、コアセルのデータとリファレンセルのデータのデータ劣化特性を同じにすることができる。コアセルと一緒に消去されたリファレンスセルは、消去後に再設定される。

図１に第１の内部リファレンスセルと第２の内部リファレンスセルとの閾値電圧の分布を示す。第１と第２のリファレンスセルはそれぞれ複数あるため、閾値に一定の幅を持つことになる。よって、これらを読み出したときの平均電流から生成される基準電圧Ｖｒｅｆも同様に一定の幅を持つことになる。従って、基準電圧Ｖｒｅｆは、コアセルの劣化による閾値電圧の変動量と同様にできる反面、読み出しマージン（ΔＭＧ０、ΔＭＧ１）が少なくなってしまう。

そこで、特許文献１では、図２に示すように外部リファレンスセル１０４をさらに設けて、第１及び第２の内部リファレンスセル１０２、１０３と、外部リファレンスセル１０４との出力から基準電圧Ｖｒｅｆを生成している。外部リファレンスセル１０４ではデータの書き換えが行われないので、経時変化を起こさない。また、これは一つのメモリセルによって構成するため、閾値に分布幅を持たない。従って、これら３つの内部リファレンスセルの出力の平均を基準電圧Ｖｒｅｆとすることで、仮想的なリファレンスセルの閾値電圧の分布を狭くすることができ、データを正しく読み出すことができるとしている。なお、仮想的なリファレンスセルの閾値電圧の分布とは、基準電圧の生成に使用するすべてのリファレンスセルの電圧分布をまとめて１つの仮想的なリファレンスセルの閾値電圧の分布に見立てたものである。

日本国特許公開公報 特開２００４−１１０８８１号公報

しかしながら、リファレンスセルごとの経時変化による変動量は一定ではないため、外部リファレンスセルを設けても読み出し時のマージンが減ってしまうという問題は依然として残っている。

基準電圧Ｖｒｅｆは、経時変化のない外部リファレンスセルの出力と、経時変化の起こる第１のリファレンスセル及び第２のリファレンスセルの出力とから生成される。第１のリファレンスセルと第２のリファレンスセルの書き換えによる経時変化によって、‘０’のデータのリファレンスセルがΔＶ２だけ外部リファレンスセルの出力する電圧に近づき、‘１’のデータのリファレンスセルがΔＶ１だけ外部リファレンスセルの出力する電圧から遠ざかった場合、仮想的なリファレンスセルの分布は、
ΔＶ３＝（ΔＶ１＋ΔＶ２）／３
だけ劣化する。

ここで、図３に示すようにΔＶ２の変動が大きかった場合、仮想的なリファレンスセルの分布は、外部リファレンスセルの電圧の影響によって余り大きな変動をしないので、‘０’のデータのリファレンスセルの分布が仮想的なリファレンスセルの分布に近づき、これらの間のマージン（図３に示すΔＭＧ０）が無くなってしまうという問題が生じる。

本発明は上記事情に鑑みてなされたものであり、内部リファレンスセルの経時変化の変動量に応じて最適な基準電圧を設定することができる半導体装置及び基準電圧生成方法を提供することを目的とする。

かかる目的を達成するために本発明の半導体装置は、少なくとも２つのリファレンスセルと、少なくとも２つのカレントミラー回路を備え、前記少なくとも２つのリファレンスセルに流れる電流に依存する電圧を各々少なくも２つの出力経路に出力するカスコード回路と、前記少なくとも２つの出力経路を、定められた出力端に選択的に接続するスイッチとを有する構成としている。少なくとも２つのリファレンスセルは、第１の論理値または第２の論理値のデータを記憶する状態の第１のリファレンスセルと、第１および第２の論理値の記憶状態の中間の状態の第２のリファレンスセルとを含む。カスコード回路は、少なくとも２つのリファレンスセル各々に対応して配置され、各々が少なくとも２つのカレントミラー回路を有し対応のリファレンスセルを流れる電流に依存する電圧を少なくとも２つの出力経路に出力する少なくとも２つのカスコード回路を備える。このように本発明は、リファレンスセルを増やすことなく、電圧の出力数を増やしたり、減らしたりすることができる。従って、これらの電圧から求める基準電圧の調整が容易となり、コアセルからのデータの読み出しのときに、マージンを減らすことなく読み出しを行うことができる。

本発明の半導体装置は、コアセルの領域内に設けられた少なくとも１つの内部リファレンスセルと、前記コアセルの領域外に設けられた少なくとも１つの外部リファレンスセルと、少なくとも２つのカレントミラー回路を備え、前記少なくとも１つの内部リファレンスセルに流れる電流に依存する第１の電圧を少なくも２つの第１の出力経路に出力する第１のカスコード回路と、選択された前記第１の電圧を前記定められた出力端に出力するため、前記少なくとも２つの第１の出力経路を、前記定められた出力端に選択的に接続する第１のスイッチと、前記少なくとも１つの外部リファレンスセルに流れる電流を第２の電圧に変換して少なくとも２つの第２の出力経路に出力する第２のカスコード回路と、第２のカスコード回路の出力する第２の電圧を定められた出力端に伝達する第２のスイッチとを有する構成としている。内部リファレセンスセルは、第１の論理値または第２の論理値のデータを記憶する状態の第１の内部リファレンスセルを含む。外部リファレンスセルは、第１および第２の論理値のデータを記憶する状態の中間の状態にある。第１のカスコード回路は、少なくとも１つの内部リファレンスセルに１対１対応で配置される。このように本発明は、内部リファレンスセルや外部リファレンスセルを増やすことなく、電圧の出力数を増やしたり減らしたりすることができる。内部リファレンスセルは経時変化によって劣化するが、リファレンスセルによって劣化度合いが異なるため、リファレンスセルから読み出される電圧も変動する。このため、複数のリファレンスセルからの電圧から生成される基準電圧も一定しない。そのため、電圧の出力数を増やしたり減らしたりして基準電圧を調整することで、コアセルからのデータの読み出しのときに、マージンを減らすことなく読み出しを行うことができる。

上記構成の半導体装置において、前記第２のカスコード回路は、少なくとも２つのカレントミラー回路を備え、前記少なくも１つの外部リファレンスセルに流れる電流から前記第２の電圧を生成し、前記第２の電圧を少なくとも２つの第２の出力経路に出力し、前記第２のスイッチは、前記少なくとも２つの第２の出力経路と、前記定められた出力端とを選択的に接続する。従って、外部リファレンスセルを増やすことなく、電圧の出力数を増やしたり減らしたりすることができる。

上記半導体装置において、前記少なくとも２つの前記第１の出力経路と、前記少なくとも２つの前記第２の出力経路とは短絡されているとよい。これらの出力経路が短絡されていることで、これらの経路の出力から基準電圧を生成することができる。

上記半導体装置において、前記少なくとも１つの内部リファレンスセルは、データ０の状態を有する第１の内部リファレンスセルと、データ１の状態を有する第２の内部リファレンスセルとを含み、前記少なくとも１つの外部リファレンスセルは、データ０とデータ１との中間の状態を有しているとよい。従って、コアセルに書き込まれたデータを精度よく読み出すことができる。

上記構成の半導体装置において、前記コアセルからの出力と、前記定められた出力端の出力の平均である基準電圧とを比較し、前記コアセルに格納されたデータを読み出すセンスアンプを備えているとよい。従って、コアセルから読み出したデータの判定を精度よく行うことができる。

上記構成の半導体装置において、前記第１のスイッチと前記第２のスイッチとを制御し、経年変化を補償するため前記基準電圧を変更する制御回路を有しているとよい。従って、リファレンスセルの経時変化の特性に応じた基準電圧を生成することができる。

本発明の基準電圧生成方法は、少なくとも第１または第２の論理値のデータを記憶する状態の第１のリファレンスセルおよび前記第１および第２の論理値を記憶する状態の中間の状態にある第２のリファレンスセルとに流れる電流各々からカレントミラー動作により第１および第２の電圧を少なくとも生成して各生成された電圧を少なくとも２つの出力経路にそれぞれ出力するステップと、基準電圧を得るために、前記第１および第２の電圧各々の前記少なくとも２つの出力経路を定められた出力端に選択的に接続するステップとを備えている。従って、これらの電圧から求める基準電圧の調整が容易となり、コアセルからのデータの読み出しのときに、マージンを減らすことなく読み出しを行うことができる。

本発明は、内部リファレンスセルの経時変化に応じて最適な判定電圧を設定することができる。

従来の不揮発性メモリにおいて、基準電圧を発生する仮想的なリファレンスセルの閾値分布の変化を示す図である。 従来の不揮発性メモリ装置の構成を示す構成図である。 従来の不揮発性メモリにおいて、基準電圧を発生する仮想的なリファレンスセルの閾値分布の変化を示す図である。 本発明の半導体装置の構成を示す図である。 カスコード回路の構成を示す図である。 カスコード回路の他の構成を示す図である。 本発明の半導体装置において、基準電圧を発生する仮想的なリファレンスセルの閾値分布の変化を示す図である。 動作手順を示すフローチャートである。

添付図面を参照しながら本発明を実施するための最良の形態について説明する。

まず、図４を参照しながら本実施例の構成を説明する。本実施例の半導体装置１は、図４に示すようにコアセル領域２に２つのリファレンスセル領域を設けると共に、コアセルの領域外に１つのリファレンスセルを設けた不揮発性の半導体装置である。コアセル領域２のメモリセルは、仮想接地型のメモリアレイであり、メモリセルの配列、ワード線、ビット線等を含み、各メモリセルに２ビットのデータを記憶する。コントロールゲートと基板との間に、酸化膜、窒化膜、酸化膜の順に積層した膜を形成し、この窒化膜に電荷をトラップさせることでしきい値を変化させて、データ“０”と“１”とを区別する。窒化膜等のトラップ層は絶縁膜のため、電荷は移動しない。トラップ層の両端に電荷を蓄えることで１セルに２ビットを記録することができる。１セルに２ビットを記録する方式をミラービット方式と呼ぶこともある。また、セルアレイ５は、電荷を蓄える層として、多結晶シリコンからなるフローティングゲートを用いるメモリセルであっても良い。なお、ここに挙げたメモリセルの構造は、一例であってリファレンスセルを用いてコアセルのデータを判定して読み出す構成の半導体装置に対して幅広く適用することができる。

第１の内部リファレンスセル４は、例えばデータ０の状態を有しており、第２の内部リファレンスセル５は、データ１の状態を有している。また外部リファレンスセルは、データ０とデータ１との中間の状態を有している。

また、この半導体装置１には、基準電圧発生回路１０と、カスコード回路７、８と、センスアンプ９とが設けられている。基準電圧発生回路１０内には、選択回路１１、２０と、カスコード回路１５、１６と、制御回路１７とが設けられている。

選択回路１１におけるスイッチＳＷＡＸ１２，ＳＷＡＢ１３，ＳＷＢＸ１４をオンすることで、第１の内部リファレンスセル４、第２の内部リファレンスセル５、外部リファレンスセル６の出力（電流）がそれぞれカスコード回路１５、１６、８に出力される。

カスコード回路１５では、第１の内部リファレンスセル４に流れる電流に対応する電圧（第１の電圧）を生成する。同様にカスコード回路１６は、第２の内部リファレンスセル５に流れる電流に対応する電圧（第１の電圧）を生成する。またカスコード回路８は、外部リファレンスセル６に流れる電流に対応する電圧（第２の電圧）を生成する。

カスコード回路１５の出力電圧は、出力経路５１、５２（第１の出力経路）に出力される。これらの出力経路５１、５２には、スイッチＳＷＡＲ１（２１）、スイッチＳＷＡＲ２（２２）（第１のスイッチ）がそれぞれ設けられている。スイッチＳＷＡＲ１（２１）、スイッチＳＷＡＲ２（２２）のオン、オフを制御回路１７で制御することで、カスコード回路１５の出力電圧が、出力端２７に出力される。なお、本実施例では、出力経路５１、５２のそれぞれにスイッチを設けているが、いずれか一方の経路だけにスイッチを設けるものであってもよい。

カスコード回路１６の出力電圧は、出力経路５３、５４（第１の出力経路）に出力される。これらの出力経路５３、５４には、スイッチＳＷＢＲ１（２３）、スイッチＳＷＢＲ２（２４）（第１のスイッチ）がそれぞれ設けられている。スイッチＳＷＢＲ１（２３）、スイッチＳＷＢＲ２（２４）のオン、オフを制御回路１７で制御することで、カスコード回路１６の出力電圧が、出力端２７に出力される。なお、出力経路５３、５４のそれぞれにスイッチを設けているが、いずれか一方の経路だけにスイッチを設けるものであってもよい。

カスコード回路８の出力電圧は、出力経路５５、５６（第２の出力経路）に出力される。これらの出力経路５５、５６には、スイッチＳＷＸＲ１（２５）、スイッチＳＷＸＲ２（２６）（第２のスイッチ）がそれぞれ設けられている。スイッチＳＷＸＲ１（２５）、スイッチＳＷＸＲ２（２６）のオン、オフを制御回路１７で制御することで、カスコード回路８の出力電圧が、出力端２７に出力される。なお、出力経路５５、５６のそれぞれにスイッチを設けているが、いずれか一方の経路だけにスイッチを設けるものであってもよい。

選択回路２０におけるスイッチＳＷＡＲ１（２１），ＳＷＡＲ２（２２），ＳＷＢＲ１（２３），ＳＷＢＲ２（２４），ＳＷＸＲ１（２５），ＳＷＸＲ２（２６）をオンすることでカスコード回路１５、１６、８の出力が短絡され、定められた出力端２７に電圧が出力される。出力端２７に出力された電圧の平均値から基準電圧Ｖｒｅｆが生成される。

制御回路１７は、例えば不揮発性のトリミング用メモリセルを含んで、製品評価時に得たメモリセルの劣化特性に応じて、このトリミング用メモリセルに当該情報を予め設定しておき、選択回路１１におけるスイッチＳＷＡＸ１２，ＳＷＡＢ１３、ＳＷＢＸ１４および選択回路２０におけるスイッチＳＷＡＲ１、ＳＷＡＲ２，ＳＷＡＲ１，ＳＷＡＲ２，ＳＷＸＲ１，ＳＷＸＲ２のオン、オフ制御を行うものである。従って、製品出荷後はこのトリミング用メモリセルによって、所定のスイッチのオン、オフが決定されることになる。尚、トリミング用メモリセルとして、コアセルの一部を利用しても良い。

センスアンプ９は、基準電圧発生回路１０からの基準電圧Ｖｒｅｆと、コアセル３からのデータ出力（電流）をカスコード回路７で電流−電圧変換した信号（コアセル３内の任意のメモリセルから読み出されたデータ電圧（データを読み出すメモリセルの閾値によって決まる電圧）とを比較することで、コアセル３からの読み出しデータ出力が『０』であるか、或いは『１』であるかを判定する。

図５に、カスコード回路１５の構成を示す。なお、他のカスコード回路８、１６もカスコード回路１５と同様な構成を備えているため、これらの説明は省略する。カスコード回路１５は、図５に示すようにｐチャネルＭＯＳトランジスタ３０とｎチャネルＭＯＳトランジスタ３１とを直列に接続し、ｎＭＯＳトランジスタのソース側に第１の内部リファレンスセル４を接続している。またｐチャネルＭＯＳトランジスタ３０のゲート電極にｐチャネルＭＯＳトランジスタ３３のゲート電極と、ｐＭＯＳトランジスタ３４のゲート電極とを接続し、カレントミラー回路を構成している。

ｐチャネルＭＯＳトランジスタ３０とｎチャネルＭＯＳトランジスタ３１との接続点であるノード３５の電圧は、内部リファレンスセルに流れる電流Ｉによって変動する。すなわち、内部リファレンスセルに流れる電流Ｉが多くなるとノード３５の電圧が下がり、内部リファレンスセルに流れる電流量Ｉが少なくなるとノード３５の電圧が上がる。このノード３５の電圧の変化をカレントミラー回路によってｐチャネルＭＯＳトランジスタ３３、３４のドレイン側のＳＡ１、ＳＡ２に伝える。ＳＡ１とＳＡ２には負荷としてＩＬの定電流源が接続されている。定電流源は、例えばポリシリコンからなる抵抗である。ＳＡ１と出力端との間には、制御回路１７によってコントロールされるスイッチＳＷＡＲ１が置かれ、ＳＡ２と出力端との間には、制御回路１７によってコントロールされるスイッチＳＷＡＲ２が置かれる。スイッチＳＷＡＲ１，ＳＷＡＲ２を閉じることで、他のカスコード回路１６、８の出力と平均された基準電圧Ｖｒｅｆとしてセンスアンプ９に出力される。尚、スイッチＳＷＡＲ１，ＳＷＡＲ２は、どちらか一方のみ形成しても良い。

本実施例は、スイッチＳＷＡＲ１，ＳＷＡＲ２，ＳＷＢＲ１，ＳＷＢＲ２，ＳＷＸＲ１，ＳＷＸＲ２のオン／オフを切り換えることによって、内部リファレンスセルの特性に応じた基準電圧Ｖｒｅｆを作り出すことができる。例えば、スイッチＳＷＡＲ１，ＳＷＡＲ２，ＳＷＢＲ１，ＳＷＢＲ２と、外部リファレンスセルのスイッチＳＷＸＲ１をオンにすることで、第１のリファレンスセル４に流れる２倍の電流と、第２のリファレンスセル５に流れる２倍の電流と、外部リファレンスセルに流れる１倍の電流からなる基準電圧Ｖｒｅｆが生成される。

図６に、カスコード回路１５の変形例を示す。ｐチャネルＭＯＳトランジスタ３３、３４のＶｃｃ電源側と定電流源ＩＬのＶｓｓ電源側に、これらを流れる電流パスをカットできるＭＯＳトランジスタ３６、３７、３８、３９が設けられている。これらのＭＯＳトランジスタは、スイッチＳＷＡＲ１，ＳＷＡＲ２と同じ機能をする。この構成では、基準電圧Ｖｒｅｆのノードにスイッチに起因する寄生容量がつかないため、精度の高いＶｒｅｆを生成することができる。尚、ＭＯＳトランジスタはＳＡ１側またはＳＡ２側のどちらか一方のみに形成しても良い。

図７を参照しながら本実施例の作用について詳細に説明する。図７に示すように第１のリファレンスセル４と、第２のリファレンスセル５の書き換えによる経時変化によって、‘０’データのリファレンスセルがΔＶ２だけ外部リファレンスセルの出力する電圧に近づき、‘１’データのリファレンスセルがΔＶ１だけ外部リファレンスセルの出力する電圧から遠ざかり、仮想的なリファレンスセルの分布がΔＶ３だけ劣化したとする。

このとき、図４に示すスイッチＳＷＡＲ１，ＳＷＡＲ２，ＳＷＢＲ１，ＳＷＢＲ２，ＳＷＸＲ１をオンさせていると（以下、この状態を状態Ａと呼ぶ）、仮想的なリファレンスセルの分布の劣化は、ΔＶ３＝２／５×（ΔＶ１＋ΔＶ２）となる（図７（Ｂ）参照）。また、スイッチＳＷＡＲ１，ＳＷＢＲ１，ＳＷＸＲ１をオンさせた場合（以下、この状態を状態Ｂと呼ぶ）、仮想的なリファレンスセルの分布の劣化は、ΔＶ３＝１／３×（ΔＶ１＋ΔＶ２）となる。また、図４に示すスイッチＳＷＡＲ１，ＳＷＢＲ１，ＳＷＸＲ１，ＳＷＸＲ２をオンさせると（以下、この状態を状態Ｃと呼ぶ）、仮想的なリファレンスセルの分布の劣化は、ΔＶ３＝１／４×（ΔＶ１＋ΔＶ２）となる。従って、状態Ａでは、基準電圧Ｖｒｅｆを（ΔＶ１＋ΔＶ２）の２／５にすることができ、状態Ｂでは、（ΔＶ１＋ΔＶ２）の１／３にすることができ、状態Ｃでは、（ΔＶ１＋ΔＶ２）の１／４にすることができる。

従って、第１の内部リファレンスセル４と第２の内部リファレンスセル５の経時変化による劣化の度合いに応じて、基準電圧Ｖｒｅｆを簡単に調整することができる。従って、リファレンスセルを増やすことなく、基準電圧Ｖｒｅｆに経時変化を持たせることが可能となり、マージンを減らすことなく読み出しができる。

次に、図８に示すフローチャートを参照しながら本実施例の動作手順を説明する。制御回路１７は、製品評価時に得たメモリセルの劣化特性に応じて選択回路２０のスイッチのうち、オンさせるスイッチを選択してオンする。

次に、第１及び第２の内部リファレンスセル４、５と外部リファレンスセル６とを選択してセル電流を流し（ステップＳ２）、この電流をそれぞれのカスコード回路１５、１６、８で電圧に変換する（ステップＳ３）。スイッチがオンされた経路を図４に示す出力端２７に接続し、第１及び第２の内部リファレンスセル４、５と、外部リファレンスセル６の出力から基準電圧Ｖｒｅｆを生成する（ステップＳ４）。この基準電圧Ｖｒｅｆと、コアセル３に流れる電流を電圧変換した値とを比較しコアセル３に書き込まれたデータを判定する（ステップＳ５）。

上述した実施例は本発明の好適な実施例である。但しこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

Claims (8)

1. データ“第１の論理値”または“第２の論理値”を記憶する状態の第１のレファレンスセルと前記データ“第１の論理値”および“第２の論理値”の記憶状態の中間の状態の第２のレファレンスセルとを含む少なくとも２つのリファレンスセルと、
   前記少なくとも２つのリファレンスセルにそれぞれ対応して設けられ、各々が少なくとも２つのカレントミラー回路を備えかつ前記少なくとも２つのリファレンスセルの対応のリファレンスセルに流れる電流に依存する電圧を少なくも２つの出力経路に出力する少なくとも２つのカスコード回路と、
   前記少なくとも２つのカスコード回路各々の前記少なくとも２つの出力経路を、定められた出力端に選択的に接続するスイッチと、
   を有することを特徴とする半導体装置。
2. コアセルの領域内に設けられてデータ“第１の論理値”または“第２の論理値”を記憶する状態の第１のリファレンスセルを含む少なくとも１つの内部リファレンスセルと、
   前記コアセルの領域外に設けられて前記データ“第１の論理値”および“第２の論理値”の記憶状態の中間の状態の少なくとも１つの外部リファレンスセルと、
   前記少なくとも１つの内部リファレンスセルに１対１対応で対応して設けられ、各々が少なくとも２つのカレントミラー回路を備え、前記少なくとも１つの内部リファレンスセルの対応の第１のリファレンスセルに流れる電流に依存する第１の電圧を少なくとも２つの第１の出力経路に出力する少なくとも１つの第１のカスコード回路と、
   前記少なくとも１つの第１のカスコード回路それぞれの前記少なくとも２つの第１の出力経路を、定められた出力端に選択的に接続して選択された前記第１の電圧を前記定められた出力端に出力する第１のスイッチと、
   前記少なくとも１つの外部リファレンスセルに流れる電流を第２の電圧に変換する第２のカスコード回路と、
   前記第２のカスコード回路の出力する第２の電圧を前記定められた出力端に選択的に伝達する第２のスイッチと、
   を有することを特徴とする半導体装置。
3. 前記第２のカスコード回路は、少なくとも２つのカレントミラー回路を備え、前記少なくも１つの外部リファレンスセルに流れる電流から前記第２の電圧を生成し、前記第２の電圧を少なくとも２つの第２の出力経路に出力し、
   前記第２のスイッチは、前記少なくとも２つの第２の出力経路と前記定められた出力端とを選択的に接続することを特徴とする請求項２記載の半導体装置。
4. 前記少なくとも２つの前記第１の出力経路と、前記少なくとも２つの前記第２の出力経路とは短絡されていることを特徴とする請求項３記載の半導体装置。
5. 前記少なくとも１つの内部リファレンスセルは、前記第１の論理値のデータであるデータ０の状態を有する前記第１の内部リファレンスセルに加えて、前記第２の論理値のデータであるデータ１の状態を有する第２の内部リファレンスセルを含み、前記少なくとも１つの第１のカスコード回路はそれぞれ前記第１および第２の内部リファレンスセルに対応して設けられる２つの第１のカスコード回路を備え、前記第１のスイッチは、前記２つの第１のカスコード回路に対応して設けられることを特徴とする請求項２記載の半導体装置。
6. 前記コアセルからの出力と、前記定められた出力端の出力の平均である基準電圧とを比較し、前記コアセルに格納されたデータを読み出すセンスアンプをさらに備えることを特徴とする請求項２から５のいずれか１項記載の半導体装置。
7. 前記第１のスイッチと前記第２のスイッチとを制御し、経年変化を補償するため前記基準電圧を変更する制御回路をさらに有することを特徴とする請求項６記載の半導体装置。
8. 少なくとも第１の論理値または第２の論理値を記憶する状態の第１のリファレンスセルと前記第１および第２の論理値を記憶する状態の中間の状態の第２のリファレンスセルに流れる電流各々からカレントミラー動作によりそれぞれ第１および第２の電圧を少なくとも生成して各生成された電圧を少なくとも２つの出力経路にそれぞれ出力するステップと、
   前記第１および第２の電圧に対して各々設けられる前記少なくとも２つの出力経路を定められた出力端に選択的に接続して基準電圧を得るステップとを有することを特徴とする基準電圧生成方法。

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