JP4237337B2 - 不揮発性メモリセルを読み出すための装置および方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリセルを読み出すための方法および装置に関する。
【０００２】
【従来の技術】
周知の様にメモリセルは、現在の所、適宜にバイアスされたセルに流れ込む電流を電圧に変換し、この様にして得られた電圧を基準セルで生成された基準電圧と比較する事によって、読み取られている。基準セルのチャージ状態は既知であり、かつ通常バージンセルである。実際、読み取られたメモリセルは、蓄積されたチャージ状態によって異なる電流を導通し、基準セル中を流れる電流との比較（センス・アンプによって実行される）によって、セルが書き込まれているか消去されているか、そして記憶されたデータが「０」あるいは「１」であるかの検出が可能である。
【０００３】
図１は、読み取るべきセルアレイ２および基準セル３に接続された読み取り装置（センス・アンプ）１の、簡略化した図を示している。センス・アンプ１は、ソフト書き込み（セルの疑似書き込み）を防止するための回路４と、電流−電圧コンバータ５およびコンパレータ６を備えている。
セル読み取りの正確さは、したがって基準セルの満足な動作にかなり大きく依存する。
【０００４】
現在、ＥＰＲＯＭメモリ内において、基準セルは各出力に対して１個、アレイの１個のコラムを基準として使用して、メモリアレイ内に形成されている。この解決方法は、例えば、メモリセルしきい値に対する基準セルしきい値の分散度が低い事；メモリセルと一緒に基準セルをバイアスする事によってタイミングが単純化される事；およびセンス・アンプ分岐のバランス、のような幾つかの長所を有している。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記解決方法はフラッシュタイプメモリに適用する事は出来ない。このタイプのメモリでは、（セクタにおいて生じる）メモリセル消去の間において、基準セルが空乏化（過消去）されるのを防止するために、基準セルをメモリセルの接地とは別に接地する事が必要である。更に、フラッシュタイプメモリでは、メモリアレイ内部への基準セルの配置は、例えば、サイクル問題を引き起こす事、更に基準セルの数が多い事に起因して、テストステップで必要な場合もある、基準しきい値の修正が妨げられる事、の様な基準セル自身へのストレスを引き起こす。従ってフラッシュ・メモリでは、基準セルは、メモリアレイの外部に配置された小さなアレイ中に集められている。これによって基準セルは、可能な最良の基準（しかしながらこれは全てのセンス・アンプに対して同じである) を得るために、テストステップの間に、消去しおよび／または書き込む事ができる。
【０００６】
更に、メモリセルの正しい読み取りのために重要な特徴は、それらの分布を考慮に入れて、書き込まれかつ消去されたメモリセルの特性と比較し、基準セルの特性（基準特性）の位置付けに関係している。特に図２を参照すると、基準特性の位置は、最も悪く消去されたセルアレイの特性（しきい値Ｖtcを有するカーブＩ_E ）と最悪にプログラムされたセルの特性（しきい値Ｖtsを有するカーブＩ_W ）の中間であるべきである。このために、２個の解に基づいて既知のＩ／Ｖコンバータ、即ち、図２の基準特性Ｒ1 を提供する不均衡コンバータと、図３の基準特性Ｒ2 を提供する半並列コンバータが構成される。
【０００７】
この２個の解は、異なる応用分野を有している。図２の、その第１は、高い電源レベル（５Ｖ）で作動するメモリに適し；図３のその第２は低電圧（３Ｖ未満）で作動するメモリに適している。
これらのコンバータにおいて、基準を正確に位置決めする事の必要性、およびＩ／Ｖコンバータ５の負荷の修正によって、セルトランス特性の利得（外部から見た利得）を正確に選択する事の必要性に由来して、重要な問題が生じる。実際、これらの動作はデリケートで時間を消費するものであり；更に基準セル（または複数の基準セル）はセルアレイの全体分布を代表するものではなく、更にその結果センス・アンプによるレスポンス分布の上昇をもたらす。最後に、基準セルは異なるストレスを受け、セルアレイと同じプログラム／消去サイクルを経験せず、しかもその一方で、読み取りの間にほぼ連続してバイアスされているので、セルアレイと同様にエイジングされる事はない。
【０００８】
従って、基準セルの設計および制御は、困難でかつ複雑である。
本発明の目的は、従って上述の欠点を克服する事である。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、未知のチャージ状態を記憶する２個のメモリセル（Ｆ１、Ｆ２）のそれぞれに接続可能な２個の入力ノード（１１、１２）を有する、不揮発性メモリセル（Ｆ１、Ｆ２）を読み出すための装置（１０）であって、２入力コンパレータ回路（５８）を備え、該２入力コンパレータ回路（５８）は前記２入力ノード（１１、１２）の各１個にそれぞれ接続された２個の入力（４１ａ、４１ｂ）を有し、前記チャージ状態を互いに比較し、更に出力において前記チャージ状態をコーディングする２ビット信号（０１、０２）を生成する事を特徴とする、不揮発性メモリセルを読み出すための装置が提供される。
【００１０】
更に、それぞれ未知のチャージ状態を記憶する２個のメモリセル（Ｆ１、Ｆ２）に同時に供給し；前記チャージ状態のそれぞれの１個に関係する２個の電気量（Ｖａ、Ｖｂ）を生成する；各ステップからなり、前記２個の電気量（Ｖａ、Ｖｂ）を互いに比較し；前記比較に基づいて２ビット信号（０１、０２）を生成する；各ステップを特徴とする、不揮発性メモリセルを読み出すための方法、が提供される。
【００１１】
【発明の実施の形態】
実際、本発明による読み取り装置は、既知のチャージ状態を有する特別の基準セルを使用する事は無いが、しかし２ビットの読み取り、好ましくは１バイトの２ビットを、これらを互いのダイナミック基準として使用して、同時に互いに比較する。
【００１２】
本発明を理解するために、好ましい実施形態を、全くの非限定的な事例として、添付図面と共に詳細に説明する。
図４において、一般に１０で示す読出装置は、メモリセルＦ１およびＦ２にそれぞれ接続された第１および第２の入力ノード１１、１２と、出力電圧０１および０２を供給する第１および第２の出力ノード１３、１４を有している。不揮発性タイプで、特にフラッシュ・タイプのセルＦ１、Ｆ２は、好ましくは同時に読み出される単一バイトのセルであり、電源電圧が十分な値を有している場合、電源電圧Ｖccと同じ値を有し、かつそれ以外は適当な回路によってここでは議論しないがそれ自身周知の方法で昇圧された読出電圧ＶR によって、そのゲート端子がバイアスされている。
【００１３】
各入力ノード１１、１２は、各フィードバックカスケード回路１７、１８によって、各第１の電流ミラー回路１９、２０の入力ノード１９ａ、２０ａに接続されている。フィードバックカスケード回路１７、１８はノード１１、１９ａ及び１２、２０ａ間にそれぞれ配置された各ＮＭＯＳトランジスタ２１と、ノード１１、１２および各ＮＭＯＳトランジスタ２１のゲート端子間にそれぞれ配置されたインバータ２２を備えている。フィードバックカスケード回路１７、１８は、周知の方法でソフト書き込み現象を防止するために、入力ノード１１、１２上に現れる電圧を調整する。第１の電流ミラー回路１９、２０は、ノード１９ａ、２０のそれぞれとＶccにセットされた電源ライン３０間にダイオード接続されたＰＭＯＳ２３と、電源ライン３０と各出力ノード１９ｂ、２０ｂ間に接続されたトランジスタ２４を備えている。トランジスタ２３および２４は互いに接続されたゲート端子を有している。出力ノード１９ｂ、２０ｂはフィードバックカスケード回路１７、１８に等しい各フィードバックカスケード回路３１、３２によって、トランジスタ３５および３６を含むＮＭＯＳタイプの各第２の電流ミラー回路３３、３４の入力ノード３３ａ、３４ａに接続され、その結果通常供給されるものよりも低いしきい値電圧を有する。特に、トランジスタ３５は各入力ノード３３ａ、３４ａおよび接地３８間にダイオード接続されており；トランジスタ３６は接地３８に接続されたソース端子と各出力ノード３３ｂ、３４ｂを形成するドレイン端子を有している。出力ノード３３ｂ、３４ｂは、各フィードバックカスケード回路３９、４０によって、電流／電圧コンバータ４１の第１および第２の入力／出力ノード４１ａ、４１ｂにそれぞれ接続されている。
【００１４】
インバータ２２がノード３３ｂ、各３４ｂに接続された第１の入力と外部から供給されるイネーブル信号ＥＮを受信するその他の入力を有するＮＯＲゲート４２によって置き換えられている事実を除くと、フィードバックカスケード回路３９、４０はフィードバックカスケード回路１７、１８と類似している。ＮＯＲゲート４２の出力は、ノード３３ｂ、各３４ｂ、およびノード４１ａ、各４１ｂ間に配置されたＮＭＯＳトランジスタ４３のゲート端子に接続されている。ＮＭＯＳタイプの第１の等化トランジスタ４４が、ノード３３ｂおよび３４ｂ間に接続され、信号ＡＴＤを受信する制御端子を有している。ＮＭＯＳタイプの第２の等化トランジスタ４５が、ＮＭＯＳトランジスタ４３のゲート端子間に接続され、また信号ＡＴＤを受信する制御端子を有している。更に、ＮＭＯＳタイプの第３の等化トランジスタ４６が、電流／電圧コンバータ４１の入力／出力ノード４１ａ、４１ｂ間に接続され、また信号ＡＴＤを受信する制御端子を有している。等化トランジスタ４４〜４６は、周知の方法で、ノード３３ｂ３４ｂに現れる電圧と更に等化ステップにおいてノード４１ａ、４１ｂ上に現れる電圧を互いに等化するように動作する。この場合、信号ＡＴＤ（本読み取り装置を備えるメモリにおいてアドレス遷移の検出によって生成される）は、高い値を有し、かつ、セルＦ１およびセルＦ２にそれぞれ接続された２個の装置分岐（デバイスブランチ）が独立して進展し、セルＦ１、Ｆ２が書き込まれているかあるいは消去されているかに依存して、入力／出力ノード４１ａ、４１ｂに達する事が可能となるように、実際の読み取りステップの間にスイッチオフされる。
【００１５】
電流／電圧コンバータ４１は、一対のＮＭＯＳタイプの負荷トランジスタ４９、５０を備えている。これらのトランジスタは、ダイオード接続され、かつ入力ノード４１ａ、各４１ｂ、電源ライン３０に接続されたドレイン端子、ドレイン端子に接続されたゲート端子、およびソース端子に接続されたバルクを有している。負荷トランジスタ４９、５０は、図５の断面図において示されている様に、３重のウエルタイプである。図５において、負荷トランジスタ４９、５０のバルクは、Ｎ+ タイプのソース領域１０１およびドレイン領域１０２を収容するＰウエルを含むものとして示されている。Ｐウエル１００はソース領域１０１に電気的に接続され、ＶccにバイアスされたＮウエル１０５中に収容されており、更に接地された基板１０６中に形成されている。それによって、バルクは基板１０６から電気的に分離され、ソース領域１０１と同じ電位を有し、その結果負荷トランジスタ４９、５０は特に低いしきい値電圧を有する。このしきい値電圧は、人体効果(body effect) （この効果によると、人体とソース領域間の電圧降下が増加すると、しきい値電圧が増加する）によって影響されない。
【００１６】
各バイアス分岐５１、５２は各負荷トランジスタ４９、５０に並列に配置され；バイアス分岐５１、５２は互いに等しく、更にＰＭＯＳトランジスタ５３とネイティブタイプのＮＭＯＳトランジスタ５４を備え；ＰＭＯＳトランジスタ５３は電源ライン３０に接続されたソース端子と、接地３８に接続されたゲート端子と、更にＮＭＯＳトランジスタ５４のドレイン端子に接続されたドレイン端子を有し；ＮＭＯＳトランジスタ５４は信号ＡＴＤを受信するゲート端子と各入力／出力ノード４１ａ、４１ｂに接続されたソース端子を有している。等化期間において、信号ＡＴＤがハイの場合、バイアス分岐５１、５２は電流の流量を周知の方法で初期設定し、かつ入力／出力ノード４１ａ、４１ｂをネイティブトランジスタのしきい値電圧よりも小さい電圧Ｖccに保持する。
【００１７】
電流／電圧コンバータ４１の第１および第２の入力／出力ノード４１ａ、４１ｂはコンパレータ回路５８に接続されており、この回路５８は互いに等しくかつ互いに並列に配置された第１および第２の分岐５９、６０を含んでいる。詳しく言うと、第１のブランチ５９はＰＭＯＳトランジスタ６３と、電源ライン３０と接地３８間に直列に接続された３個のＮＭＯＳトランジスタ６５、６７、６９を備え；第２の分岐６０はＰＭＯＳトランジスタ６４と、同様に電源ライン３０と接地３８間に接続された３個のＮＭＯＳトランジスタ６６、６８、７０を備えている。ＮＭＯＳトランジスタはネイティブで、しきい値の低いタイプであり；第１の分岐５９のＰＭＯＳトランジスタ６３およびＮＭＯＳトランジスタ６７、６９は、全て第１の入力／出力ノード４１ａに接続されたゲート端子を有しており；第２の分岐６０のＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６８、７０は全て、第２の入力／出力ノード４１ｂに接続されたゲート端子を有している。第１、第２の分岐５９、６０のＮＭＯＳトランジスタ６５および６６はダイオード接続され、各ソース端子に接続されたバルクを有し、かつ同様に負荷トランジスタ４９、５０の様に三重ウエルタイプである。第１、第２の分岐５９、６０のＰＭＯＳトランジスタ６３、６４は電源ライン３０に接続されたソース端子とＮＭＯＳトランジスタ６５、６６のドレイン端子に接続されたゲート端子を有し；各ＮＭＯＳトランジスタ６５、６７および６６間の中間ノードは、読み取り装置１０の第１の出力１３と各第２の出力１４を形成し；ＮＭＯＳトランジスタ６９、７０のソース端子は接地３８に接続されている。
【００１８】
通常の状態において、セルＦ１、Ｆ２が同じバイトに属する場合、全バイトを読み取るためには、上記読み取り装置１０と同様の構造の４個の読み取り装置が必要である。
図４の回路は以下の様に動作する。
消去された両メモリセルＦ１、Ｆ２
この場合、２個のセルＦ１およびＦ２が異なる電流を吸収しても、それらが吸収する電流は第１および第２の電流ミラー回路１９、２０および３３、３４において鏡映される。その後、等化ステップの終わりにおいて、信号ＡＴＤが再び低くなると、入力／出力ノード４１ａ、４１ｂ上に現れる電圧は、第２の電流ミラー回路３３、３４のＮＭＯＳトランジスタ３６のほぼしきい値まで降下する。このしきい値は、ＮＭＯＳトランジスタ３６がネイティブタイプであるため、非常に低い（約０．５Ｖ）。その結果、コンパレータ回路５８のＰＭＯＳトランジスタ６３、６４はスイッチオンし、ＮＭＯＳトランジスタ６９、７０はスイッチオフする。この状態において、ＰＭＯＳトランジスタ６３、６４は、両出力１３、１４を、ネイティブＮＭＯＳトランジスタ６５、６６のしきい値よりも低い電源電圧Ｖccと同じ値を有する電圧値に設定し、その結果電圧０１および０２は両方ともハイとなって、論理状態“１１”（２ビット論理信号）に対応する。この状態は、図６のシミュレーションに相当し、ここでＶａは第1 の入力/ 出力ノード４１ａに現れる電圧であり、Ｖｂは第２の入力／出力ノード４１ｂに現れる電圧であり、かつその他の電圧は既に説明した意味を有する。
【００１９】
書き込まれたメモリセルＦ１およびＦ２
この場合、セルは電流を吸収せず、或いは小さな電流のみを吸収し、この電流値は互いに異なる場合もある。最も悪い状態にあっても、セルＦ１、Ｆ２によって吸収されかつ第１および第２の電流ミラー回路１９、２０および２２、２３において鏡映される電流は、入力／出力ノード４１ａ、４１ｂにおける電圧を低下させるに充分ではない。この電圧は、実際理想的な状態ではその最大値に達し、この値はネイティブな負荷トランジスタ４９、５０のしきい値（０．５Ｖ）よりも低い電源電圧Ｖccに等しい。その結果、コンパレータ回路５８のＰＭＯＳトランジスタ６３、６４はスイッチオフのままであり、かつＮＭＯＳトランジスタ６７〜７０はスイッチオンのままである。出力１３、１４における電圧０１および０２はこの様にして低く、論理状態“００”に相当する。この状態は図７のシミュレーションに対応する。
【００２０】
消去されたセルＦ１および書き込まれたセルＦ２
この場合、セルＦ１は高電流を導通し、一方セルＦ２は電流を導通せずあるいは非常に小さな電流を導通する。従って、第１の入力／出力ノード４１ａの電圧Ｖａは低く、第２の入力／出力ノード４１ｂの電圧Ｖｂは高く；ＰＭＯＳトランジスタ６３はスイッチオンし、ＮＭＯＳトランジスタ６７、６９はスイッチオフし、ＰＭＯＳトランジスタ６４はスイッチオフのままであり、更にＮＭＯＳトランジスタ６９、７０はスイッチオンのままである。第１の出力１３の電圧０１は従って高く、第２の出力１４の電圧０２は低く、論理状態“１０”に相当する。この状態は、図８のシミュレーションに相当する。
【００２１】
書き込まれたセルＦ１と消去されたセルＦ２
この状態は、上述の状態と二元的な状態であり、その結果、論理状態“０１”を得る。電圧０１および０２は、その後、それらの値を完全なＣＭＯＳ値に設定する構造によって、都合良くバッファされる。
実際、記載した装置において、２個のメモリセルの内容を比較しその結果を出力に２ビット信号として供給するコンパレータ回路を使用する事、および、コンパレータ回路と同様に電流／電圧コンバータにおいて、ネイティブで、しきい値が低いトランジスタを使用する事は、出力において、全４個の可能な状態（書き込み、消去）をコーディングする不明瞭でない２値信号を提供する。この４個の可能な状態は、２個のメモリセルによって記憶され、そのチャージ状態は、基準セルまたは複数の基準セルの特性および配置が正確に分かっている既知の回路とは異なって、予め知られていない。
【００２２】
説明した装置および方法の利点は以下の通りである。基準セルの削除によって、上述の精密性と、設計および制御の問題が解決され；更にＥＷＳ（電気的ウエファ分類）におけるメモリセルまたは複数のメモリセルの制御および配置のために必要な全ての回路の削除が可能となる。更に、ＥＷＳステップにおいて時間を節約し、更に全バイトを読み取るために、説明したように４個の回路のみしか必要としない。
【００２３】
最後に、ここに記載し説明した読み取り装置および方法に対して種々の修正および変更が可能であり、またこの修正および変更は請求の範囲に規定するように、本発明の範囲内である事は明白である。
【図面の簡単な説明】
【図１】既知のタイプのセンス・アンプの回路図形を示す。
【図２】既知の電流／電圧変換解におけるメモリセルおよび基準セルの特性を示す。
【図３】既知の電流／電圧変換解におけるメモリセルおよび基準セルの特性を示す。
【図４】本発明による読み取り装置の簡略化された回路図形を示す。
【図５】図４の部品を提供する半導体材料ウエハーの一部分を通る断面図を示す。
【図６】異なる３個の読み出し状態において、図４の回路上で測定された、電気量プロットを示す。
【図７】異なる３個の読み出し状態において、図４の回路上で測定された、電気量プロットを示す。
【図８】異なる３個の読み出し状態において、図４の回路上で測定された、電気量プロットを示す。
【符号の説明】
１０…読み取り装置
１１、１２…入力ノード
１３、１４…中間ノード
Ｆ１、Ｆ２…メモリセル
１７〜５４…チャージ検出手段
１９、２０、３３、３４…電流ミラー回路
３０、３８…基準電位構造
４１…コンパレータ
４１ａ、４１ｂ…入力
４９、５０…負荷トランジスタ
５８…２入力比較回路
５９、６０…第１および第２の分岐
６３、６４、６５、６６、６７、６８、６９、７０…トランジスタ

Claims (11)

1. 未知のチャージ状態を記憶する２個のメモリセル（Ｆ１、Ｆ２）のそれぞれに接続可能な２個の入力ノード（１１、１２）を有する、不揮発性メモリセル（Ｆ１、Ｆ２）を読み出すための装置（１０）であって、２入力コンパレータ回路（５８）を備え、該２入力コンパレータ回路（５８）は前記２入力ノード（１１、１２）の各１個にそれぞれ接続された２個の入力（４１ａ、４１ｂ）を有し、前記チャージ状態を互いに比較し、更に出力において前記チャージ状態をコーディングする２ビット信号（０１、０２）を生成する事を特徴とする、不揮発性メモリセルを読み出すための装置。
2. 前記２入力コンパレータ回路（５８）は、互いに等しくかつ第１および第２の基準電位構造（３０、３８）間に並列に接続された第１および第２の分岐（５９、６０）を備え；前記第１の分岐（５９）は前記２入力コンパレータ回路の前記２個の入力の第１のもの（４１ａ）を定義し、前記第２の分岐（６０）は前記２個の入力の第２のものを定義する事を特徴とする、請求項１に記載の不揮発性メモリセルを読み出すための装置。
3. 前記第１および第２の分岐（５９、６０）は、それぞれ、互いに直列に接続されかつ相補型である第１（６３、６４）および第２（６９、７０）のトランジスタを備え、各分岐の前記第１および第２のトランジスタは共に接続されかつ前記２入力コンパレータ回路（５８）の前記第１および第２の入力（４１ａ、４１ｂ）のそれぞれの１個に接続されたゲート端子を有する事を特徴とする、請求項２に記載の不揮発性メモリセルを読み出すための装置。
4. 前記２入力コンパレータ回路（５８）の各分岐（５９、６０）は、付加的に、前記第１（６３、６４）と第２（６９、７０）のトランジスタ間に直列に接続された第３（６５、６６）と第４（６７、６８）のトランジスタを備え；前記第３および第４のトランジスタは低しきい値タイプであり、かつ互いの間で前記２入力コンパレータ回路（５８）の各出力を形成する中間ノード（１３、１４）を定義する事を特徴とする、請求項３に記載の不揮発性メモリセルを読み出すための装置。
5. 前記第１の基準電位構造（３０）は電源電圧Ｖccに接続されており、前記第２および第２の分岐（５９、６０）の前記第２のトランジスタ（６３、６４）は前記第１の基準電位構造（３０）に接続されており、前記第１および第2 の分岐（５９、６０）の前記第３のトランジスタ（６５、６６）は前記２入力コンパレータ回路（５８）の前記それぞれの第１のトランジスタおよびそれぞれの出力（１３、１４）間にダイオード接続されており、更に３重ウエルタイプで有る事を特徴とする、請求項４に記載の不揮発性メモリセルを読み出すための装置。
6. 前記２入力ノード（１１、１２）および前記２入力コンパレータ回路（５８）の前記２入力（４１ａ、４１ｂ）間に配置され、更に前記チャージ状態に関連した電気量を生成する検出手段（１７〜５４）を特徴とする、請求項１乃至５の何れか１項に記載の不揮発性メモリセルを読み出すための装置。
7. 前記チャージ検出手段は、電流／電圧コンバータ（４１）を備える事を特徴とする、請求項６に記載の不揮発性メモリセルを読み出すための装置。
8. 前記電流／電圧コンバータ（４１）は２個の分岐を備え、各分岐は、それぞれの入力ノード（１１、１２）と電源ライン（３０）間に接続された少なくとも１個の負荷トランジスタ（４９、５０）を含み；前記負荷トランジスタはダイオード接続されかつ３重ウエルタイプで有る事を特徴とする、請求項６または７に記載の不揮発性メモリセルを読み出すための装置。
9. 前記電流／電圧コンバータ（４１）の各分岐は付加的に、それぞれの入力ノード（１１、１２）とそれぞれの負荷トランジスタ（４９、５０）間に配置された第１（１９、２０）と第２（３３、３４）の電流ミラー回路を備える事を特徴とする、請求項８に記載の不揮発性メモリセルを読み出すための装置。
10. 前記電流ミラー回路（３３、３４）は前記それぞれの負荷トランジスタ（４９、５０）に接続され、かつ低しきい値タイプである事を特徴とする、請求項９に記載の不揮発性メモリセルを読み出すための装置。
11. それぞれ未知のチャージ状態を記憶する２個のメモリセル（Ｆ１、Ｆ２）に同時に供給し；
    前記チャージ状態のそれぞれの１個に関係する２個の電気量（Ｖａ、Ｖｂ）を生成する；各ステップからなり、
    前記２個の電気量（Ｖａ、Ｖｂ）を互いに比較し；
    前記比較に基づいて２ビット信号（０１、０２）を生成する；各ステップを特徴とする、不揮発性メモリセルを読み出すための方法。

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