JP4748892B2 - Circuit device manufacturing method - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、回路装置およびその製造方法に関し、特に支持基板を不要にし且つ封止する絶縁樹脂層との接着強度を強化した薄型の回路装置およびその製造方法に関するものである。
【0002】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【0003】
例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図15のように、プリント基板PSに実装される。
【0004】
またこのパッケージ型半導体装置は、半導体チップ2の周囲を樹脂層3で被覆し、この樹脂層3の側部から外部接続用のリード端子4が導出されたものである。
【0005】
しかしこのパッケージ型半導体装置1は、リード端子4が樹脂層3から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。
【0006】
そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSP、またはチップサイズよりも若干大きいサイズのCSPが開発されている。
【0007】
図16は、支持基板としてガラスエポキシ基板5を採用した、チップサイズよりも若干大きいCSP6を示すものである。ここではガラスエポキシ基板5にトランジスタチップTが実装されたものとして説明していく。
【0008】
このガラスエポキシ基板5の表面には、第1の電極7、第2の電極8およびダイパッド9が形成され、裏面には第1の裏面電極10と第2の裏面電極11が形成されている。そしてスルーホールTHを介して、前記第1の電極7と第1の裏面電極10が、第2の電極8と第2の裏面電極11が電気的に接続されている。またダイパッド9には前記ベアのトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極7がボンディングワイヤー12を介して接続され、トランジスタのベース電極と第2の電極8がボンディングワイヤー12を介して接続されている。更にトランジスタチップTを覆うようにガラスエポキシ基板5に樹脂層13が設けられている。
【0009】
前記CSP6は、ガラスエポキシ基板5を採用するが、ウェハスケールCSPと違い、チップTから外部接続用の裏面電極10、11までの延在構造が簡単であり、安価に製造できるメリットを有する。
【0010】
また前記CSP6は、図15のように、プリント基板PSに実装される。プリント基板PSには、電気回路を構成する電極、配線が設けられ、前記CSP6、パッケージ型半導体装置1、チップ抵抗CRまたはチップコンデンサCC等が電気的に接続されて固着される。
【0011】
そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられる。
【0012】
つぎに、このCSPの製造方法を図17および図18を参照しながら説明する。
【0013】
まず基材(支持基板)としてガラスエポキシ基板5を用意し、この両面に絶縁性接着剤を介してCu箔20、21を圧着する。(以上図17Aを参照)
続いて、第1の電極7,第2の電極8、ダイパッド9、第1の裏面電極10および第2の裏面電極11に対応するCu箔20、21に耐エッチング性のレジスト22を被覆し、Cu箔20、21をパターニングする。尚、パターニングは、表と裏で別々にしても良い。(以上図17Bを参照)
続いて、ドリルやレーザを利用してスルーホールTHのための孔を前記ガラスエポキシ基板に形成し、この孔にメッキを施し、スルーホールTHを形成する。このスルーホールTHにより第1の電極7と第1の裏面電極10、第2の電極8と第2の裏面電極10が電気的に接続される。(以上図17Cを参照)
更に、図面では省略をしたが、ボンデイングポストと成る第1の電極7,第2の電極8にNiメッキを施すと共に、ダイボンディングポストとなるダイパッド9にAuメッキを施し、トランジスタチップTをダイボンディングする。
【0014】
最後に、トランジスタチップTのエミッタ電極と第1の電極7、トランジスタチップTのベース電極と第2の電極8をボンディングワイヤー12を介して接続し、樹脂層13で被覆している。(以上図17Dを参照)
以上の製造方法により、支持基板5を採用したCSP型の電気素子が完成する。この製造方法は、支持基板としてフレキシブルシートを採用しても同様である。
【0015】
一方、セラミック基板を採用した製造方法を図18のフローに示す。支持基板であるセラミック基板を用意した後、スルーホールを形成し、その後、導電ペーストを使い、表と裏の電極を印刷し、焼結している。その後、前製造方法の樹脂層を被覆するまでは図16の製造方法と同じであるが、セラミック基板は、非常にもろく、フレキシブルシートやガラスエポキシ基板と異なり、直ぐに欠けてしまうため金型を用いたモールドができない問題がある。そのため、封止樹脂をポッティングし、硬化した後、封止樹脂を平らにする研磨を施し、最後にダイシング装置を使って個別分離している。
【0016】
【発明が解決しようとする課題】
図16に於いて、トランジスタチップT、接続手段7〜12および樹脂層13は、外部との電気的接続、トランジスタの保護をする上で、必要な構成要素であるが、これだけの構成要素で小型化、薄型化、軽量化を実現する回路素子を提供するのは難しかった。
【0017】
また、支持基板となるガラスエポキシ基板5は、前述したように本来不要なものである。しかし製造方法上、電極を貼り合わせるため、支持基板として採用しており、このガラスエポキシ基板5を無くすことができなかった。
【0018】
そのため、このガラスエポキシ基板5を採用することによって、コストが上昇し、更にはガラスエポキシ基板5が厚いために、回路素子として厚くなり、小型化、薄型化、軽量化に限界があった。
【0019】
更に、ガラスエポキシ基板やセラミック基板では必ず両面の電極を接続するスルーホール形成工程が不可欠であり、製造工程も長くなり量産に向かない問題もあった。
【0020】
【課題を解決するための手段】
本発明は、前述した多くの課題に鑑みて成され、分離溝により電気的に分離された各搭載部の複数の導電パターンと、前記分離溝を埋めて前記導電パターン表面を覆う熱硬化性樹脂層と、前記熱硬化性樹脂層上に固着された回路素子と、該回路素子を被覆し前記熱硬化性樹脂層と結合した前記導電パターンを一体に支持する絶縁性樹脂と、前記導電パターンの裏面を露出した外部電極とを備えたことを特徴とする。
【0021】
本発明では、分離溝を埋めて導電パターン表面を覆う熱硬化性樹脂層を設けることにより、回路素子を被覆する絶縁性樹脂との結合が強化され良好な封止構造の小型化、薄型化、軽量化の回路装置が実現でき、従来の課題を解決することができる。また、導電パターンを厚く残した外部電極を設けることで極めて放熱性の高い回路装置を実現できる。
【0022】
本発明の製造方法では、導電箔を用意し、少なくとも導電パターンと成る領域を除いた前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成する工程と、前記分離溝を埋めて前記導電パターン表面を熱硬化性樹脂層で覆う工程と、前記導電パターン上の前記回路素子の電極を接続する部分の前記熱硬化性樹脂層を選択的に除去する工程と、前記熱硬化性樹脂層上に回路素子を固着する工程と、前記回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、前記回路素子を被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモールドする工程と、前記分離溝部分の残された前記導電箔を除去して前記熱硬化性樹脂層裏面より突出した外部電極を形成する工程とを具備することを特徴とする。
【0023】
この製造方法では、分離溝に熱硬化性樹脂層を埋め込み且つ絶縁性樹脂と結合させるので、絶縁性樹脂と導電パターンの接着強度が増して良好な封止構造を得られ、従来の課題を解決することができる。また分離溝部分の残された前記導電箔を除去することで熱硬化性樹脂層裏面より突出した外部電極を容易に形成でき、放熱性に富んだ回路装置を製造できる。
【0024】
【発明の実施の形態】
本発明の回路装置の実施の形態
本発明の回路装置について図1を参照して説明する。
【0025】
本発明に依る回路装置は、分離溝により電気的に分離された各搭載部の複数の導電パターンと、前記分離溝を埋めて前記導電パターン表面を覆う熱硬化性樹脂層と、前記熱硬化性樹脂層から露出された所望の前記導電パターン上に固着された回路素子と、該回路素子を被覆し前記熱硬化性樹脂層と結合した前記導電パターンを一体に支持する絶縁性樹脂と、前記導電パターンの裏面を露出した外部電極とから構成されている。
【0026】
図1には、熱硬化性樹脂層50Aに埋め込まれた導電パターン51を有し、前記導電パターン51上には回路素子52が固着され、前記熱硬化性樹脂層50Aと結合した絶縁性樹脂50Bで導電パターン51を支持して成る回路装置53が示されている。
【0027】
本構造は、回路素子52、複数の導電パターン51と、この導電パターン51を埋め込む熱硬化性樹脂層50Aおよびそれと結合する絶縁性樹脂50Bの4つの材料で構成され、導電パターン51間には、この熱硬化性樹脂層50Aで充填された分離溝61が設けられる。そして熱硬化性樹脂層50Aおよび絶縁性樹脂50Bにより前記導電パターン51が支持されている。
【0028】
本発明の特徴である熱硬化性樹脂層50Aとしては、エポキシ樹脂等の熱硬化性樹脂が用いられ、分離溝61を埋め込み且つ導電パターン51の表面を被覆するように設けられる。この熱硬化性樹脂層50Aは熱硬化性樹脂を有機溶剤に溶かした液状の材料をキャスティングして分離溝61および導電パターン51表面に塗布し、半硬化して有機溶剤を飛ばした後に本硬化して形成される。また熱硬化性樹脂層50Aにはシリカ、アルミナ等のフィラーを混入して導電パターン51との熱膨張係数を緩和すると良い。一般的にエポキシ樹脂の熱膨張係数は50ppm/℃であり、上記したフィラー入りのエポキシ樹脂の熱膨張係数は15〜30ppm/℃であり、導電パターン51を形成する銅の熱膨張係数は18ppm/℃であるので、エポキシ樹脂と銅との熱膨張係数のミスマッチを改善できる。
【0029】
また熱硬化性樹脂層50Aは液状の状態で分離溝61に充填されるので、トランスファーモールドされるエポキシ樹脂に比較して低粘度のため分離溝61の内壁に密着でき、両者の接着強度が大幅に増加できる。
【0030】
更に熱硬化性樹脂層50Aは予め半硬化したシート状のフィルムを加熱圧着して本硬化して、溶融したエポキシ樹脂で分離溝61および導電パターン51表面に付着する方法も採用できる。
【0031】
絶縁性樹脂50Bとしては、エポキシ樹脂等の熱硬化性樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。しかし、熱硬化性樹脂層50Aとの結合強度を考慮すると、同種の樹脂が好ましいので絶縁性樹脂50Bとしてはエポキシ樹脂等の熱硬化性樹脂を用いる。
【0032】
導電パターン51としては、Cuを主材料とした導電箔、Alを主材料とした導電箔、またはFe−Ni等の合金から成る導電箔等を用いることができる。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発する導電材が好ましい。
【0033】
回路素子52の接続手段は、フェースアップ構造の場合はボンディングワイヤー55を用い、フェースダウン構造の場合はロウ材から成る導電ボール、扁平する導電ボール、半田等のロウ材を用いる。これら接続手段は、回路素子52の種類、回路素子52の実装形態で選択される。
【0034】
なおボンディングワイヤー55あるいはロウ材が固着される導電パターン51は選択的に熱硬化性樹脂層50Aから露出されており、露出された導電パターン51表面には導電被膜54が設けられている。この導電被膜54として考えられる材料は、Ag、Au、PtまたはPd等であり、蒸着、スパッタリング、CVD等の低真空、または高真空下の被着、メッキまたは焼結等により被覆される。
【0035】
外部電極56は本発明の特徴とする点であり、導電パターン51の分離溝61の下側に残された導電箔60を利用して形成され、熱硬化性樹脂層50Aの裏面より突出した形状に形成される。従って、外部電極56は導電箔60の一部を用いて約100μmほど突出した電極となる。そのために図1(A)に示すように、外部電極56に付着される半田等のロウ材57は外部電極56の側面まで回り、外部電極56のプリント基板の導電路等への固着強度が強まる。
【0036】
また、発熱を伴う半導体チップ等を固着した導電パターン51は外部電極56Aと共に導電箔60の厚みのヒートシンクを構成するので、極めて低熱抵抗の構造を提供できる。
【0037】
更に、図1(B)に示すように、外部電極56の表面に薄く金メッキ層57’を施せば、ランドグリッドアレイ(LGA)構造を実現できるのでわざわざメッキ処理をして突起電極を形成する工程が不要となる。
【0038】
本回路装置は、導電パターン51は熱硬化性樹脂層50Aおよび絶縁性樹脂50Bで支持しているため、支持基板が不要となる。この構成は、本発明の特徴である。従来の技術の欄でも説明したように、従来の回路装置の導電路は、支持基板で支持されていたり、リードフレームで支持されているため、本来不要にしても良い構成が付加されている。しかし、本回路装置は、必要最小限の構成要素で構成され、支持基板を不要としているため、薄型で安価となる特徴を有する。
【0039】
また、回路素子52を被覆し且つ導電パターン51間の分離溝61に充填された熱硬化性樹脂層50Aを有し、お互いの絶縁がはかれるメリットを有する。
【0040】
また、回路素子52を被覆し且つ導電パターン51間の分離溝61に充填され導電パターン51の裏面のみを露出して一体に支持する熱硬化性樹脂層50Aおよび絶縁性樹脂50Bを有している。
【0041】
回路素子52は導電パターン51を被覆する熱硬化性樹脂層50A上に絶縁性接着剤58で固着され、回路素子52と導電パターン51とは電気的に絶縁されている。この結果、回路素子52の下にはファインパターンの導電パターン51が自由に配線でき、配線の自由度が大幅に増大する。回路素子52の各電極パッドは周辺に設けた導電パターン51の一部で形成されるボンデイングパッドと供する導電被膜54にボンディングワイヤー55で接続されている。従って裏面電極56を回路素子52の下にある導電パターン51にも形成でき、等価的に2層配線構造を実現できる。
【0042】
この導電パターンの裏面を露出する点は、本発明の特徴の一つである。導電パターンの裏面が外部電極56として外部との接続に供することができると共に、外部電極56がヒートシンクや突起電極として働くことができる。
【0043】
しかも回路素子52は薄い熱硬化性樹脂層50A上に絶縁性接着剤58で固着配置されているので、回路素子52から発生する熱は熱硬化性樹脂層50Aを通して導電パターン51を介して実装基板に伝えることができる。特に放熱により、駆動電流の上昇等の特性改善が可能となる半導体チップに有効である。
【0044】
なお、他の実施例として熱硬化性樹脂層50Aの代わりにUV硬化樹脂を用いることもできる。すなわち、UV硬化樹脂を真空ラミネータで塗膜した後に、UV照射、現像して本硬化すると、分離溝61および導電パターン51の所望の表面を被覆するようにUV硬化樹脂を形成することができる。UV硬化樹脂もエポキシ樹脂系であり、熱硬化性樹脂層50Aと同様の効果が得られる。
本発明の回路装置の製造方法の実施の形態
まず本発明の回路装置の製造方法について図2を参照しながら説明する。
【0045】
本発明は、導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成して導電パターンを形成する工程と、熱硬化性樹脂で分離溝および導電パターンを被覆する工程と、所定の導電パターン表面をレーザーエッチングで露出する工程と、露出された導電パターンに選択的に導電被膜を形成する工程と、前記各搭載部の熱硬化性樹脂層上に回路素子を固着する工程と、回路素子の電極と導電パターンの導電被膜とをワイヤーボンディングする工程と、各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、前記分離溝部分の前記導電箔を除去する工程と、複数個の前記ブロックを前記絶縁性樹脂を当接させて粘着シートに貼り付ける工程と、前記粘着シートに貼り付けられた状態で前記ブロックの各搭載部の前記回路素子の特性の測定を行う工程と、前記粘着シートに貼り付けられた状態で前記ブロックの前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程とから構成されている。
【0046】
図2に示すフローは上述した工程とは一致していないが、Cu箔、ハーフエッチングの2つのフローで導電パターンの形成が行われる。熱硬化性樹脂のフローで分離溝および導電パターン表面を熱硬化性樹脂で覆う。ダイボンドおよびワイヤーボンディングの2つのフローで各搭載部への回路素子の固着と回路素子の電極と導電パターンの接続が行われる。トランスファーモールドのフローでは絶縁性樹脂による共通モールドが行われる。裏面Cu箔除去のフローでは分離溝部分の導電箔のエッチングが行われる。裏面処理のフローでは裏面に露出した外部電極の表面処理が行われる。粘着シートのフローでは粘着シートに複数個のブロックが貼り付けられる。測定のフローでは各搭載部に組み込まれた回路素子の良品判別や特性ランク分けが行われる。ダイシングのフローでは絶縁性樹脂からダイシングで個別の回路素子への分離が行われる。
【0047】
以下に、本発明の各工程を図1および図3〜図13を参照して説明する。
【0048】
本発明の第1の工程は、図3から図5に示すように、導電箔60を用意し、少なくとも回路素子52の搭載部を多数個形成する導電パターン51を除く領域の導電箔60に導電箔60の厚みよりも浅い分離溝61を形成してブロック毎の導電パターン51を形成することにある。
【0049】
本工程では、まず図3Aの如く、シート状の導電箔60を用意する。この導電箔60は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。
【0050】
導電箔の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましく、ここでは125μmの銅箔を採用した。しかし300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔60の厚みよりも浅い分離溝61が形成できればよい。
【0051】
尚、シート状の導電箔60は、所定の幅、例えば45mmでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔60が用意され、後述する各工程に搬送されても良い。
【0052】
具体的には、図3Bに示す如く、短冊状の導電箔60に多数の搭載部が形成されるブロック62が4〜5個離間して並べられる。各ブロック62間にはスリット63が設けられ、モールド工程等での加熱処理で発生する導電箔60の応力を吸収する。また導電箔60の上下周端にはインデックス孔64が一定の間隔で設けられ、各工程での位置決めに用いられる。
【0053】
続いて、ブロック毎の導電パターン51を形成する。
【0054】
まず、図4に示す如く、Cu箔60の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電パターン51となる領域を除いた導電箔60が露出するようにホトレジストPRをパターニングする。そして、図5Aに示す如く、ホトレジストPRを介して導電箔60を選択的にエッチングする。
【0055】
エッチングにより形成された分離溝61の深さは、例えば20〜30μmであり、その側面は、酸化処理や化学研磨処理されて粗面化され、熱硬化性樹脂層50Aとの接着強度が向上される。
【0056】
またこの分離溝61の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。
【0057】
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Cuを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
【0058】
またレーザでは、直接レーザ光を当てて分離溝61を形成でき、この場合は、どちらかといえば分離溝61の側面はストレートに形成される。
【0059】
図5Bに具体的な導電パターン51を示す。本図は図3Bで示したブロック62の1個を拡大したものに対応する。黒く塗られた部分の1個が1つの搭載部65であり、導電パターン51を構成し、1つのブロック62には5行10列のマトリックス状に多数の搭載部65が配列され、各搭載部65毎に同一の導電パターン51が設けられている。各ブロックの周辺には枠状のパターン66が設けられ、それと少し離間してその内側にダイシング時の位置合わせマーク67が設けられている。枠状のパターン66はモールド金型との嵌合に使用され、また導電箔60の裏面エッチング後には絶縁性樹脂50の補強をする働きを有する。
【0060】
本発明の第2の工程は、図6に示す如く、分離溝61および導電パターン51の表面を被覆するように熱硬化性樹脂層50Aを形成することにある。
【0061】
本工程は本発明の特徴とする工程であり、熱硬化性樹脂層50Aとしては、エポキシ樹脂等の熱硬化性樹脂が用いられ、分離溝61を埋め込み且つ導電パターン51の表面を被覆するように設けられる。この熱硬化性樹脂層50Aは熱硬化性樹脂を有機溶剤に溶かした液状の材料をキャスティングして分離溝61および導電パターン51表面に塗布し、80℃から100℃の加熱をして半硬化させ有機溶剤を飛ばした後に、150℃から170℃で1.5時間程度加熱して本硬化して形成される。従って、半硬化の状態では熱硬化性樹脂はBステージの状態であり、熱硬化されていない。
【0062】
また熱硬化性樹脂層50Aにはシリカ、アルミナ等のフィラーを混入して導電パターン51との熱膨張係数を緩和すると良い。一般的にエポキシ樹脂の熱膨張係数は50ppm/℃であり、上記したフィラー入りのエポキシ樹脂の熱膨張係数は15〜30ppm/℃であり、導電パターン51を形成する銅の熱膨張係数は18ppm/℃であるので、エポキシ樹脂と銅との熱膨張係数のミスマッチを改善できる。
【0063】
また熱硬化性樹脂層50Aは液状の状態で分離溝61に充填されるので、トランスファーモールドされるエポキシ樹脂に比較して低粘度のため分離溝61の内壁に密着でき、両者の接着強度が大幅に増加できる。この結果、今まででは約60μmの分離溝61で接着強度を確保していたが、接着強度の向上により分離溝61は20〜30μmと半分の深さで済み、導電パターン51をよりファインパターンに形成できる利点が得られる。
【0064】
他の方法として、熱硬化性樹脂層50Aは予め半硬化したシート状の熱硬化性樹脂フィルムを加熱圧着して本硬化して、溶融したエポキシ樹脂で分離溝61および導電パターン51表面に付着する方法も採用できる。熱硬化性樹脂フィルムをその表面をクッション紙で覆い、1cm2当たり100kgで圧着して150℃から170℃で加熱して溶融したエポキシ樹脂で分離溝61および導電パターン51表面を被覆した状態で本硬化させる。
【0065】
なお、本工程では分離溝61と熱硬化性樹脂層50Aとの接着強度を高めるために分離溝61の内壁を酸化処理するか、有機酸系のエッチング処理液を用いて分離溝61の壁面を化学研磨して粗面化すると良い。有機酸系のエッチング液としては、メック(株)製CZ−8100を用い、このエッチング液に数分間浸漬して表面に1〜2μm程度の凹凸を形成する。これにより分離溝61の内壁表面が粗面化されるので、分離溝61と熱硬化性樹脂層50Aとの接着強度を高めることができる。
【0066】
また本工程では、他の実施例として熱硬化性樹脂の代わりにUV硬化樹脂を用いることもできる。すなわち、UV硬化樹脂を真空ラミネータで塗膜した後に、UV照射、現像して本硬化すると、分離溝61および導電パターン51の所望の表面を被覆するようにUV硬化樹脂を形成することができる。この場合は、次の第3の工程を一緒に行うので、工程が簡単になる。
【0067】
本発明の第3の工程は、図7に示す如く、所望の導電パターン51表面の熱硬化性樹脂層50Aをレーザーエッチングで除去して露出することにある。
【0068】
本工程では、直接描画でレーザーエッチングにより熱硬化性樹脂層50Aを選択的に取り除き、導電パターン51を露出させる。レーザーとしては、炭酸ガスレーザーが好ましいが、エキシマレーザーやYAGレ−ザーも利用できる。またレーザーで絶縁樹脂を蒸発させた後、開口部の底部に残査がある場合は、過マンガン酸ソーダまたは過硫酸アンモニウム等でウェットエッチングもしくはエキシマレーザー等でドライエッチングし、この残査を取り除く。
【0069】
本発明の第4の工程は、図8に示す如く、露出された導電パターン51に導電被膜54を形成する。
【0070】
この導電被膜54は残された熱硬化性樹脂層50Aをマスクとして用い、金、銀あるいはパラジュームを電界あるいは無電界メッキで付着され、ダイパッド、ボンディングパッドとして活用される。
【0071】
例えば銀被膜は、金線と接着する。また銀の導電被膜にはAu細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜54をそのままボンディングパッドとして活用できるメリットを有する。
【0072】
本発明の第5の工程は、図9に示す如く、各搭載部65の熱硬化性樹脂性層50A上に回路素子52を絶縁性接着剤58で固着し、各搭載部65の回路素子52の電極と所望の導電パターン51とを電気的に接続する接続手段を形成することにある。
【0073】
回路素子52としては、トランジスタ、ダイオード、ICチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、CSP、BGA等のフェイスダウンの半導体素子も実装できる。更に回路素子52は複数個のICチップを積み重ねたり、平面的に配置しても良い。
【0074】
ここでは、ベアのトランジスタチップ52熱硬化性樹脂層50A上にエポキシ樹脂等の絶縁接着剤58で固着され、ICチップ52の各電極と各搭載部65の周囲に配列された導電パターン51上の導電被膜54とが熱圧着によるボールボンディングあるいは超音波によるウェッヂボンディング等により固着されたボンディングワイヤー55を介して接続される。
【0075】
本工程では、各ブロック62に多数の導電パターン51が集積されているので、回路素子52の固着およびワイヤーボンディングが極めて効率的に行える利点がある。
【0076】
本発明の第6の工程は、図10に示す如く、各搭載部63の回路素子52を一括して被覆し、分離溝61に充填された熱硬化性樹脂層50Aと結合するように絶縁性樹脂50Bで共通モールドすることにある。
【0077】
本工程では、図10Aに示す如く、既に前の工程で分離溝61および複数の導電パターン51は熱硬化性樹脂層50Aで被覆されているので、絶縁性樹脂50Bは回路素子52を被覆し、分離溝61および導電パターン51表面に残された熱硬化性樹脂層50Aと結合される。特に、熱硬化性樹脂層50Aと絶縁性樹脂50Bとは同種のエポキシ樹脂等の熱硬化性樹脂を用いればお互いに馴染みが良いのでより強力な接着強度を得られる。更に強い接着強度を実現するには絶縁性樹脂50Bでモールドする前に、熱硬化性樹脂層50Aの表面をUV照射もしくはプラズマ照射して熱硬化性樹脂層50A表面の樹脂の極性基を活性化すると良い。そして熱硬化性樹脂層50Aと絶縁性樹脂50Bとで一体となりより導電パターン51が支持されている。
【0078】
また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0079】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図10Bに示すように各ブロック62は1つの共通のモールド金型に搭載部63を納め、各ブロック毎に1つの絶縁性樹脂50で共通にモールドを行う。このために従来のトランスファーモールド等の様に各搭載部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れ、モールド金型の共通化も図れる。
【0080】
導電箔60表面に被覆された絶縁性樹脂50Bの厚さは、回路素子52の最頂部から約約100μm程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
【0081】
本工程の特徴は、絶縁性樹脂50Bを被覆するまでは、導電パターン51となる導電箔60が支持基板となることである。従来では、図16の様に、本来必要としない支持基板5を採用して導電路7〜11を形成しているが、本発明では、支持基板となる導電箔60は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【0082】
また分離溝61は、導電箔の厚みよりも浅く形成されているため、導電箔60が導電パターン51として個々に分離されていない。従ってシート状の導電箔60として一体で取り扱え、絶縁性樹脂50Bをモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【0083】
本発明の第7の工程は、同様に図11に示す如く、分離溝61部分の導電箔60を除去することにある。
【0084】
本工程では導電箔60の裏面にレジスト層59を分離溝61に対応する部分を除いて付着し、このレジスト層59をマスクとして導電箔60の塩化第二鉄等の溶液で化学的なエッチングを行う。この結果、分離溝61部分の導電箔60が選択的に除去され、熱硬化性樹脂層50Aの底面が露出される。導電箔60の分離溝61を設けていない連結部分が除去されるので、導電箔60の厚さの導電パターン51となって分離される。
【0085】
この結果、熱硬化性樹脂層50Aにほぼ埋め込まれた導電パターン51の裏面が露出する構造となり、熱硬化性樹脂層50Aの裏面から約100μmほど突出した外部電極56が突起電極として形成される。すなわち、外部電極56は導電箔60の分離溝61を設けていない連結部分を用いて突起電極として形成されることを意味する。
【0086】
更に、外部電極56の裏面処理を行い、図1に示す最終構造を得る。すなわち、その表面に半田等の導電材を被着した外部電極56を形成し、回路装置として完成する。この場合半田等の導電材は外部電極56の側面まで回り、プリント基板の導電路と外部電極56の表面及び側面で固着でき、固着強度が増加する。
【0087】
更にまた、外部電極56に薄い金メッキ層57’を設けると、ランドグリッドアレイ(LGA)構造を実現できる。
【0088】
この裏面処理では、外部電極56のみが熱硬化性樹脂層50Aおよび絶縁性樹脂50Bから露出されているので、マスクを用いる必要が無く極めて簡単にできる利点がある。
【0089】
本発明の第8の工程は、図12に示す如く、複数個のブロック62を絶縁性樹脂50Bを当接させて粘着シート80に貼り付けることにある。
【0090】
前工程で導電箔60の裏面エッチングをした後に、導電箔60から各ブロック62が切り離される。このブロック62は熱硬化性樹脂層50Aと絶縁性樹脂50Bで導電箔60の残余部と連結されているので、切断金型を用いず機械的に導電箔60の残余部から剥がすことで達成できる。
【0091】
本工程では、ステンレス製のリング状の金属枠81に粘着シート80の周辺を貼り付け、粘着シート80の中央部分には4個のブロック62をダイシング時のブレードが当たらないような間隔を設けて絶縁性樹脂50Bを当接させて貼り付けられる。粘着シート80としてはUVシート(リンテック社製)が用いられるが、各ブロック62は絶縁性樹脂50Bで機械的強度があるので、安価なダイシングシートでも使用できる。
【0092】
本発明の第9の工程は、図13に示す如く、粘着シート80に貼り付けられた状態で熱硬化性樹脂層50Aと絶縁性樹脂50Bで一括してモールドされた各ブロック62の各搭載部65の回路素子52の特性の測定を行うことにある。
【0093】
各ブロック62の裏面には図1に示すように、外部電極56が露出されており、各搭載部65が導電パターン51形成時と全く同一にマトリックス状に配列されている。この導電パターン51の絶縁性樹脂50Bから露出した外部電極56にプローブ68を当てて、各搭載部65の回路素子52の特性パラメータ等を個別に測定して良不良の判定を行い、不良品には磁気インク等でマーキングを行う。
【0094】
本工程では、各搭載部65の回路装置53は絶縁性樹脂50Bでブロック62毎に一体で支持されているので、個別にバラバラに分離されていない。従って、粘着シート80に貼り付けられた複数個のブロック62をテスターの載置台に真空で吸着させ、ブロック62毎に搭載部65のサイズ分だけ矢印のように縦方向および横方向にピッチ送りをすることで、極めて早く大量にブロック62の各搭載部65の回路装置53の測定を行える。すなわち、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にでき、更に複数個のブロック62を同時に処理するので、測定時間の大幅な短縮を図れる。
【0095】
本発明の第10の工程は、図14に示す如く、粘着シート80に貼り付けられた状態でブロック62の熱硬化性樹脂層50Aと絶縁性樹脂50Bを各搭載部65毎にダイシングにより分離することにある。
【0096】
本工程では、粘着シート80に貼り付けられた複数個のブロック62をダイシング装置の載置台に真空で吸着させ、ダイシングブレード69で各搭載部65間のダイシングライン70に沿って分離溝61上の熱硬化性樹脂層50Aと絶縁性樹脂50Bをダイシングし、個別の回路装置53に分離する。
【0097】
本工程で、ダイシングブレード69は完全に熱硬化性樹脂層50Aと絶縁性樹脂50Bを切断し粘着シートの表面に達する切削深さでダイシングを行い、完全に各搭載部65毎に分離する。ダイシング時は予め前述した第1の工程で設けた各ブロックの周辺の枠状のパターン66の内側に設けた位置合わせマーク67を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングライン70をダイシングをした後、載置台を90度回転させて横方向のダイシングライン70に従ってダイシングを行う。
【0098】
また本工程では、ダイシングライン70には分離溝61に充填された熱硬化性樹脂層50Aとその上に結合された絶縁性樹脂50Bしか存在しないので、ダイシングブレード69の摩耗は少なく、金属バリも発生せず極めて正確な外形にダイシングできる特徴がある。
【0099】
更に本工程後でも、ダイシング後も粘着シート80の働きで個別の回路装置にバラバラにならず、その後のテーピング工程でも効率よく作業できる。すなわち、粘着シート80に一体に支持された回路装置は良品のみを識別してキャリアテープの収納孔に吸着コレットで粘着シート80から離脱させて収納できる。このために微小な回路装置であっても、テーピングまで一度もバラバラに分離されない特徴がある。
【0100】
以上に本発明の製造方法を詳述したが、測定工程とダイシング工程を逆にしても粘着シート80で一体に支持されているので、問題なく測定をテスターで行えることは言うまでもない。ただダイシング後は粘着シート80での支持のために測定時に粘着シート80が撓むことを配慮すれば足りる。
【0101】
【発明の効果】
本発明では、導電パターンの材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいは回路素子の実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電パターンとして分離する時は、絶縁性樹脂を支持基板にして機能させている。従って、回路素子、導電箔、絶縁性樹脂の必要最小限で製造できる。従来例で説明した如く、本来回路装置を構成する上で支持基板が要らなくなり、コスト的にも安価にできる。また支持基板が不要であること、導電パターンが絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能であることにより、非常に薄い回路装置が形成できるメリットもある。
【0102】
また、熱硬化性樹脂で分離溝および導電パターンを覆うので、熱硬化性樹脂が低粘度で分離溝との接着強度を増加できる利点がある。更に、熱硬化性樹脂と絶縁性樹脂との結合が樹脂同士であり馴染み易く、両者が一体となってより封止性の高い実装構造を実現できる。従って、導電パターンの片面モールドの構造でありながら、分離溝からの熱硬化性樹脂層と絶縁性樹脂とが剥がれやすい欠点を十分に克服できる。また接着強度の向上により分離溝は20〜30μmと半分の深さで済み、導電パターンをよりファインパターンに形成できる利点が得られる。
【0103】
更に、導電パターンは熱硬化性樹脂層と導電被膜で覆われているので表面の酸化が防止でき、特に銅箔を用いた場合の銅箔表面の酸化防止を実現する構造となる利点がある。
【0104】
更に、導電箔の分離溝を設けない連結部分を用いて外部電極を形成するので、容易に突起電極を実現でき、それをヒートシンクとして用いれば回路素子の放熱性も向上できる。
【0105】
更に、導電パターンを回路素子の下で自由に引き回せるので、多層配線はできないが多層配線に近い配線密度を単層で実現できる。
【0106】
本発明の製造方法では、導電パターン形成後にすぐに半硬化した熱硬化性樹脂層で被覆するので、液状の低粘度の熱硬化性樹脂で分離溝を完全に充填でき、両者の接着強度を著しく向上できる利点がある。また熱硬化性樹脂層は導電パターン形成後すぐに導電パターンを覆うので、導電パターン表面がその後のダイボンドやワイヤーボンディング等の加熱工程で酸化されず信頼性の向上に寄与できる。
【0107】
また、熱硬化性樹脂層はレーザーエッチングにより容易に選択的に除去することができ、残された熱硬化性樹脂層をマスクとして導電被膜をメッキで形成でき、工程をシンプル化できる。
【0108】
更に、従来の分離溝にトランスファーモールドで絶縁性樹脂を充填する場合、絶縁性樹脂の粘度が高いために分離溝に絶縁性樹脂を十分に充填できないため、分離溝と絶縁性樹脂の接着強度は十分に得られず絶縁性樹脂が導電パターンから剥がれる問題があった。本発明では分離溝と熱硬化性樹脂層との接着強度は低粘度の半硬化した熱硬化性樹脂を用いることで解決し、熱硬化性樹脂層と絶縁性樹脂は樹脂同士で馴染みが良いので、導電パターンと熱硬化性樹脂層および絶縁性樹脂との接着強度はより大幅に向上できる。
【0109】
更に、分離溝部分の導電箔の連結部分を選択的にエッチング除去して外部電極を形成するので、メッキ処理なしで容易に突起電極を実現できる。
【0110】
更に、導電箔は分離溝部分を除きすべてを導電パターンと外部電極で用いるので極めて廃棄する部分が少ない省資源な製造方法を提供できる。
【図面の簡単な説明】
【図1】本発明の回路装置を説明する図である。
【図2】本発明の製造フローを説明する図である。
【図3】本発明の回路装置の製造方法を説明する図である。
【図4】本発明の回路装置の製造方法を説明する図である。
【図5】本発明の回路装置の製造方法を説明する図である。
【図6】本発明の回路装置の製造方法を説明する図である。
【図7】本発明の回路装置の製造方法を説明する図である。
【図8】本発明の回路装置の製造方法を説明する図である。
【図9】本発明の回路装置の製造方法を説明する図である。
【図10】本発明の回路装置の製造方法を説明する図である。
【図11】本発明の回路装置の製造方法を説明する図である。
【図12】本発明の回路装置の製造方法を説明する図である。
【図13】本発明の回路装置の製造方法を説明する図である。
【図14】本発明の回路装置の製造方法を説明する図である。
【図15】従来の回路装置の実装構造を説明する図である。
【図16】従来の回路装置を説明する図である。
【図17】従来の回路装置の製造方法を説明する図である。
【図18】従来の回路装置の製造方法を説明する図である。
【符号の説明】
50A 熱硬化性樹脂層
50B 絶縁性樹脂
51 導電パターン
52 回路素子
53 回路装置
56 外部電極
61 分離溝
62 ブロック
80 粘着シート[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit device and a method for manufacturing the circuit device, and more particularly to a thin circuit device that eliminates the need for a support substrate and has enhanced adhesion strength with an insulating resin layer to be sealed and a method for manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a circuit device set in an electronic device is used in a mobile phone, a portable computer, and the like.
[0003]
For example, a semiconductor device as an example of a circuit device will be described. As a general semiconductor device, there is a package type semiconductor device sealed by a conventional transfer mold. This semiconductor device is mounted on a printed circuit board PS as shown in FIG.
[0004]
In this package type semiconductor device, the periphery of the
[0005]
However, the package
[0006]
Therefore, various companies have competed to develop various structures to achieve miniaturization, thinning, and weight reduction, and recently called CSP (chip size package), wafer scale CSP equivalent to chip size, or chip size A slightly larger CSP has been developed.
[0007]
FIG. 16 shows a
[0008]
A
[0009]
The CSP 6 employs the glass epoxy substrate 5, but unlike the wafer scale CSP, the extending structure from the chip T to the
[0010]
The CSP 6 is mounted on the printed circuit board PS as shown in FIG. The printed circuit board PS is provided with electrodes and wirings constituting an electric circuit, and the
[0011]
And the circuit comprised with this printed circuit board is attached in various sets.
[0012]
Next, a method for manufacturing the CSP will be described with reference to FIGS.
[0013]
First, a glass epoxy substrate 5 is prepared as a base material (support substrate), and Cu foils 20 and 21 are pressure-bonded to both surfaces via an insulating adhesive. (See FIG. 17A above)
Subsequently, the Cu foils 20, 21 corresponding to the
Subsequently, a hole for the through hole TH is formed in the glass epoxy substrate by using a drill or a laser, and the hole is plated to form the through hole TH. The
Further, although omitted in the drawing, the
[0014]
Finally, the emitter electrode and the
With the above manufacturing method, a CSP type electric element employing the support substrate 5 is completed. This manufacturing method is the same even if a flexible sheet is adopted as the support substrate.
[0015]
On the other hand, a manufacturing method employing a ceramic substrate is shown in the flow of FIG. After preparing the ceramic substrate as the support substrate, through holes are formed, and then the front and back electrodes are printed and sintered using a conductive paste. After that, it is the same as the manufacturing method of FIG. 16 until the resin layer of the previous manufacturing method is coated. However, the ceramic substrate is very brittle, and unlike a flexible sheet or a glass epoxy substrate, it is easily chipped. There is a problem that can not be molded. Therefore, the potting resin is potted and cured, and then polishing for flattening the sealing resin is performed, and finally, the dicing apparatus is used for individual separation.
[0016]
[Problems to be solved by the invention]
In FIG. 16, the transistor chip T, the connecting means 7 to 12 and the resin layer 13 are necessary components for electrical connection with the outside and protection of the transistor. It has been difficult to provide a circuit element that can be made thinner, thinner and lighter.
[0017]
Moreover, the glass epoxy board | substrate 5 used as a support substrate is an essentially unnecessary thing as mentioned above. However, since the electrodes are bonded together in the manufacturing method, it is adopted as a support substrate, and the glass epoxy substrate 5 cannot be eliminated.
[0018]
For this reason, the use of the glass epoxy substrate 5 increases the cost. Further, since the glass epoxy substrate 5 is thick, it becomes thick as a circuit element, and there is a limit to miniaturization, thickness reduction, and weight reduction.
[0019]
Furthermore, a glass epoxy substrate or a ceramic substrate always requires a through-hole forming process for connecting electrodes on both sides, and the manufacturing process becomes long and is not suitable for mass production.
[0020]
[Means for Solving the Problems]
The present invention has been made in view of the above-described many problems, and includes a plurality of conductive patterns of each mounting portion electrically separated by a separation groove, and a thermosetting resin that fills the separation groove and covers the surface of the conductive pattern. A layer, a circuit element fixed on the thermosetting resin layer, an insulating resin covering the circuit element and integrally supporting the conductive pattern bonded to the thermosetting resin layer, and the conductive pattern And an external electrode with the back surface exposed.
[0021]
In the present invention, by providing a thermosetting resin layer that fills the separation groove and covers the surface of the conductive pattern, the bonding with the insulating resin that covers the circuit element is strengthened, and the size and thickness of the good sealing structure are reduced. A weight-reduced circuit device can be realized and conventional problems can be solved. In addition, by providing an external electrode that leaves the conductive pattern thick, a circuit device with extremely high heat dissipation can be realized.
[0022]
In the manufacturing method of the present invention, a step of preparing a conductive foil, forming a conductive pattern by forming a separation groove shallower than the thickness of the conductive foil on the conductive foil excluding at least a region to be a conductive pattern, A step of filling the separation groove and covering the surface of the conductive pattern with a thermosetting resin layer; a step of selectively removing the portion of the thermosetting resin layer connecting the electrodes of the circuit elements on the conductive pattern; Fixing the circuit element on the thermosetting resin layer; forming a connection means for electrically connecting the electrode of the circuit element and the desired conductive pattern; covering the circuit element; A step of bonding with a thermosetting resin layer and molding with an insulating resin, and a step of removing the conductive foil left in the separation groove and forming an external electrode protruding from the back surface of the thermosetting resin layer; To have And butterflies.
[0023]
In this manufacturing method, since the thermosetting resin layer is embedded in the separation groove and bonded to the insulating resin, the adhesive strength between the insulating resin and the conductive pattern is increased, and a good sealing structure can be obtained and the conventional problems are solved. can do. Further, by removing the conductive foil remaining on the separation groove, an external electrode protruding from the back surface of the thermosetting resin layer can be easily formed, and a circuit device rich in heat dissipation can be manufactured.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment of the circuit device of the present invention
The circuit device of the present invention will be described with reference to FIG.
[0025]
The circuit device according to the present invention includes a plurality of conductive patterns of each mounting portion electrically separated by a separation groove, a thermosetting resin layer that fills the separation groove and covers the surface of the conductive pattern, and the thermosetting A circuit element fixed on a desired conductive pattern exposed from the resin layer; an insulating resin that integrally covers the conductive pattern that covers the circuit element and is bonded to the thermosetting resin layer; It consists of an external electrode with the back surface of the pattern exposed.
[0026]
In FIG. 1, a
[0027]
This structure is composed of four materials, that is, a
[0028]
As the
[0029]
In addition, since the
[0030]
Further, the
[0031]
As the insulating
[0032]
As the
[0033]
As the connection means of the
[0034]
The
[0035]
The
[0036]
In addition, since the
[0037]
Further, as shown in FIG. 1B, a land grid array (LGA) structure can be realized if a thin gold plating layer 57 'is applied on the surface of the
[0038]
In this circuit device, since the
[0039]
Further, it has a
[0040]
Further, it has a
[0041]
The
[0042]
The point that the back surface of the conductive pattern is exposed is one of the features of the present invention. The back surface of the conductive pattern can serve as an
[0043]
Moreover, since the
[0044]
As another example, a UV curable resin may be used instead of the
Embodiment of a method of manufacturing a circuit device of the present invention
First, a method for manufacturing a circuit device of the present invention will be described with reference to FIG.
[0045]
The present invention provides a conductive foil, and forms a conductive pattern by forming a separation groove shallower than the thickness of the conductive foil in the conductive foil in a region excluding the conductive pattern that forms at least a large number of circuit element mounting portions. A step, a step of covering the separation groove and the conductive pattern with a thermosetting resin, a step of exposing a predetermined conductive pattern surface by laser etching, a step of selectively forming a conductive film on the exposed conductive pattern, The step of fixing the circuit element on the thermosetting resin layer of each mounting part, the step of wire bonding the electrode of the circuit element and the conductive film of the conductive pattern, and the circuit element of each mounting part are collectively covered A step of performing a common molding with an insulating resin so as to fill the separation groove, a step of removing the conductive foil in the separation groove portion, and a plurality of the blocks as the insulating resin. A process of contacting and sticking to the adhesive sheet, a process of measuring characteristics of the circuit elements of each mounting portion of the block in a state of being attached to the adhesive sheet, and a state of being attached to the adhesive sheet And the step of separating the insulating resin of the block by dicing for each mounting portion.
[0046]
The flow shown in FIG. 2 does not match the above-described process, but the conductive pattern is formed by two flows of Cu foil and half etching. The separation groove and the surface of the conductive pattern are covered with the thermosetting resin by the flow of the thermosetting resin. The circuit element is fixed to each mounting portion and the electrodes of the circuit element and the conductive pattern are connected in two flows of die bonding and wire bonding. In the transfer mold flow, a common mold using an insulating resin is performed. In the flow of removing the rear Cu foil, the conductive foil in the separation groove is etched. In the back surface processing flow, the surface treatment of the external electrodes exposed on the back surface is performed. In the flow of the adhesive sheet, a plurality of blocks are attached to the adhesive sheet. In the measurement flow, non-defective product discrimination and characteristic rank classification of circuit elements incorporated in each mounting part are performed. In the dicing flow, the insulating resin is separated into individual circuit elements by dicing.
[0047]
Below, each process of this invention is demonstrated with reference to FIG. 1 and FIGS. 3-13.
[0048]
In the first step of the present invention, as shown in FIGS. 3 to 5, a
[0049]
In this step, first, as shown in FIG. 3A, a sheet-like
[0050]
The thickness of the conductive foil is preferably about 10 μm to 300 μm in consideration of later etching, and a 125 μm copper foil is employed here. However, it is basically good if it is 300 μm or more and 10 μm or less. As will be described later, it is only necessary that the
[0051]
In addition, the sheet-like
[0052]
Specifically, as shown in FIG. 3B, 4 to 5
[0053]
Subsequently, a
[0054]
First, as shown in FIG. 4, a photoresist (etching-resistant mask) PR is formed on the
[0055]
The depth of the
[0056]
The side wall of the
[0057]
In the case of dry etching, etching can be performed anisotropically or non-anisotropically. At present, it is said that Cu cannot be removed by reactive ion etching, but it can be removed by sputtering. Etching can be anisotropic or non-anisotropic depending on sputtering conditions.
[0058]
Further, in the laser, the
[0059]
FIG. 5B shows a specific
[0060]
The second step of the present invention is to form the
[0061]
This process is a process characterized by the present invention. As the
[0062]
Further, it is preferable that a thermal expansion coefficient with the
[0063]
In addition, since the
[0064]
As another method, the
[0065]
In this step, the inner wall of the
[0066]
In this step, a UV curable resin may be used instead of the thermosetting resin as another example. That is, when a UV curable resin is coated with a vacuum laminator and then UV-irradiated, developed, and fully cured, the UV curable resin can be formed so as to cover the desired surfaces of the
[0067]
A third step of the present invention is to remove and expose the
[0068]
In this step, the
[0069]
In the fourth step of the present invention, a
[0070]
The
[0071]
For example, a silver film adheres to a gold wire. Further, since an Au fine wire can be adhered to the silver conductive film, wire bonding is also possible. Accordingly, there is an advantage that these
[0072]
In the fifth step of the present invention, as shown in FIG. 9, the
[0073]
The
[0074]
Here, the
[0075]
In this step, since a large number of
[0076]
In the sixth step of the present invention, as shown in FIG. 10, the
[0077]
In this step, as shown in FIG. 10A, since the
[0078]
Further, this step can be realized by transfer molding, injection molding, or dipping. As the resin material, a thermosetting resin such as an epoxy resin can be realized by transfer molding, and a thermoplastic resin such as polyimide resin or polyphenylene sulfide can be realized by injection molding.
[0079]
Further, when performing transfer molding or injection molding in this process, each
[0080]
The thickness of the insulating
[0081]
The feature of this step is that the
[0082]
Further, since the
[0083]
Similarly, the seventh step of the present invention is to remove the
[0084]
In this step, a resist
[0085]
As a result, the back surface of the
[0086]
Further, the back surface treatment of the
[0087]
Furthermore, when a thin
[0088]
In this back surface treatment, only the
[0089]
The eighth step of the present invention is to affix the plurality of
[0090]
After etching the back surface of the
[0091]
In this process, the periphery of the pressure-
[0092]
In the ninth step of the present invention, as shown in FIG. 13, each mounting portion of each
[0093]
As shown in FIG. 1,
[0094]
In this step, the circuit device 53 of each mounting
[0095]
In the tenth step of the present invention, as shown in FIG. 14, the
[0096]
In this step, the plurality of
[0097]
In this step, the dicing blade 69 completely cuts the
[0098]
In this step, the dicing line 70 has only the
[0099]
Further, even after this step, even after dicing, the
[0100]
Although the manufacturing method of the present invention has been described in detail above, it goes without saying that the measurement can be carried out with a tester without any problem because it is integrally supported by the
[0101]
【The invention's effect】
In the present invention, the conductive foil itself, which is the material of the conductive pattern, functions as a support substrate, and the whole is supported by the conductive foil until the separation groove is formed or the circuit element is mounted and the insulating resin is applied. When separating the foil as each conductive pattern, the insulating resin is used as a support substrate to function. Therefore, the circuit element, conductive foil, and insulating resin can be manufactured with the minimum necessary. As described in the conventional example, a support substrate is not necessary in constructing a circuit device originally, and the cost can be reduced. In addition, because the support substrate is not required, the conductive pattern is embedded in the insulating resin, and the thickness of the insulating resin and conductive foil can be adjusted, it is possible to form a very thin circuit device. There is also.
[0102]
Further, since the separation groove and the conductive pattern are covered with the thermosetting resin, there is an advantage that the thermosetting resin has a low viscosity and can increase the adhesive strength with the separation groove. Further, the bonding between the thermosetting resin and the insulating resin is easy to become familiar with each other, and both can be integrated to realize a mounting structure with higher sealing performance. Therefore, it is possible to sufficiently overcome the drawback that the thermosetting resin layer and the insulating resin from the separation groove are easily peeled off while having a single-sided mold structure of the conductive pattern. Moreover, the improvement of the adhesive strength suffices that the separation groove has a half depth of 20 to 30 μm, and an advantage that the conductive pattern can be formed into a fine pattern is obtained.
[0103]
Furthermore, since the conductive pattern is covered with the thermosetting resin layer and the conductive film, the surface can be prevented from being oxidized, and there is an advantage that the structure for realizing the oxidation prevention on the surface of the copper foil particularly when the copper foil is used.
[0104]
Furthermore, since the external electrode is formed by using the connecting portion without the separation groove of the conductive foil, the protruding electrode can be easily realized, and if it is used as a heat sink, the heat dissipation of the circuit element can be improved.
[0105]
Furthermore, since the conductive pattern can be freely routed under the circuit element, multilayer wiring cannot be achieved, but a wiring density close to multilayer wiring can be realized with a single layer.
[0106]
In the manufacturing method of the present invention, since the semi-cured thermosetting resin layer is coated immediately after the conductive pattern is formed, the separation groove can be completely filled with a liquid low-viscosity thermosetting resin, and the adhesive strength between the two is remarkably increased. There is an advantage that can be improved. Further, since the thermosetting resin layer covers the conductive pattern immediately after the formation of the conductive pattern, the surface of the conductive pattern is not oxidized by a subsequent heating step such as die bonding or wire bonding, which can contribute to improvement of reliability.
[0107]
Further, the thermosetting resin layer can be easily and selectively removed by laser etching, and the conductive film can be formed by plating using the remaining thermosetting resin layer as a mask, thereby simplifying the process.
[0108]
Furthermore, when the insulating resin is filled into the conventional separation groove by transfer molding, the insulating resin cannot be sufficiently filled into the separation groove because the viscosity of the insulating resin is high, so the adhesive strength between the separation groove and the insulating resin is There was a problem that the insulating resin could not be obtained sufficiently and peeled off from the conductive pattern. In the present invention, the adhesive strength between the separation groove and the thermosetting resin layer is solved by using a semi-cured thermosetting resin having a low viscosity, and the thermosetting resin layer and the insulating resin are familiar to each other. The adhesive strength between the conductive pattern, the thermosetting resin layer, and the insulating resin can be significantly improved.
[0109]
Furthermore, since the external electrode is formed by selectively etching away the conductive foil connecting portion of the separation groove portion, the protruding electrode can be easily realized without plating.
[0110]
Furthermore, since the conductive foil is entirely used for the conductive pattern and the external electrode except for the separation groove portion, it is possible to provide a resource-saving manufacturing method with very few parts to be discarded.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a circuit device of the present invention.
FIG. 2 is a diagram illustrating a production flow of the present invention.
FIG. 3 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 4 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 5 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 6 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 7 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 8 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 9 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 10 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 11 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 12 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 13 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 14 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 15 is a diagram illustrating a mounting structure of a conventional circuit device.
FIG. 16 is a diagram illustrating a conventional circuit device.
FIG. 17 is a diagram illustrating a conventional method for manufacturing a circuit device.
FIG. 18 is a diagram illustrating a conventional method for manufacturing a circuit device.
[Explanation of symbols]
50A thermosetting resin layer
50B insulating resin
51 Conductive pattern
52 Circuit elements
53 Circuit equipment
56 External electrode
61 Separation groove
62 blocks
80 Adhesive sheet
Claims (12)
前記分離溝を埋めて前記導電パターン表面を熱硬化性樹脂層で覆う工程と、
前記導電パターン上の回路素子の電極を接続する部分の前記熱硬化性樹脂層を選択的に除去する工程と、
前記熱硬化性樹脂層上に前記回路素子を固着する工程と、
前記回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、
前記回路素子を被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモールドする工程と、
前記分離溝部分の残された前記導電箔を除去して前記熱硬化性樹脂層裏面より突出した外部電極を形成する工程と、
前記外部電極にマスクを用いないで裏面処理を行う工程とを具備することを特徴とする回路装置の製造方法。Preparing a conductive foil and forming a conductive pattern by forming a separation groove shallower than the thickness of the conductive foil on the conductive foil excluding at least a region to be a conductive pattern;
Filling the separation groove and covering the surface of the conductive pattern with a thermosetting resin layer;
Selectively removing the portion of the thermosetting resin layer connecting the electrodes of the circuit elements on the conductive pattern;
Fixing the circuit element on the thermosetting resin layer;
Forming a connection means for electrically connecting the electrode of the circuit element and the desired conductive pattern;
Covering the circuit element, bonding with the thermosetting resin layer and molding with an insulating resin;
Removing the conductive foil left in the separation groove portion to form an external electrode protruding from the back surface of the thermosetting resin layer;
And a step of performing a back surface treatment without using a mask for the external electrode.
前記分離溝を埋めて前記導電パターン表面を熱硬化性樹脂層で覆う工程と、
前記導電パターン上の回路素子の電極を接続する部分の前記熱硬化性樹脂層を選択的に除去する工程と、
前記熱硬化性樹脂層上に回路素子を固着する工程と、
前記回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、
前記回路素子を被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモールドする工程と、
前記分離溝部分の残された前記導電箔を除去して前記熱硬化性樹脂層裏面より突出した外部電極を形成する工程とを有し、
前記熱硬化性樹脂層から露出された所望の前記導電パターン上には前記熱硬化性樹脂層をマスクとして用い、前記導電パターンとは異なる金属材料より成る導電被膜を設けることを特徴とする回路装置の製造方法。Preparing a conductive foil and forming a conductive pattern by forming a separation groove shallower than the thickness of the conductive foil on the conductive foil excluding at least a region to be a conductive pattern;
Filling the separation groove and covering the surface of the conductive pattern with a thermosetting resin layer;
Selectively removing the portion of the thermosetting resin layer connecting the electrodes of the circuit elements on the conductive pattern;
Fixing the circuit element on the thermosetting resin layer;
Forming a connection means for electrically connecting the electrode of the circuit element and the desired conductive pattern;
Covering the circuit element, bonding with the thermosetting resin layer and molding with an insulating resin;
Removing the conductive foil left in the separation groove portion and forming an external electrode protruding from the back surface of the thermosetting resin layer,
A circuit device comprising a conductive film made of a metal material different from the conductive pattern on the desired conductive pattern exposed from the thermosetting resin layer, using the thermosetting resin layer as a mask. Manufacturing method.
前記分離溝を埋めて前記導電パターン表面を熱硬化性樹脂層で覆う工程と、
前記導電パターン上の回路素子の電極を接続する部分の前記熱硬化性樹脂層を選択的に除去する工程と、
前記熱硬化性樹脂層上に前記回路素子を固着する工程と、
前記回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、
前記回路素子を被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモールドする工程と、
前記分離溝部分の残された前記導電箔を除去して前記熱硬化性樹脂層裏面より突出した外部電極を形成する工程と、
前記絶縁性樹脂を切断して個別の回路装置に分離する工程とを有し、
前記熱硬化性樹脂層から露出された所望の前記導電パターン上には前記熱硬化性樹脂層をマスクとして用い、前記導電パターンとは異なる金属材料より成る導電被膜を設けることを特徴とする回路装置の製造方法。Preparing a conductive foil and forming a conductive pattern by forming a separation groove shallower than the thickness of the conductive foil on the conductive foil excluding at least a region to be a conductive pattern;
Filling the separation groove and covering the surface of the conductive pattern with a thermosetting resin layer;
Selectively removing the portion of the thermosetting resin layer connecting the electrodes of the circuit elements on the conductive pattern;
Fixing the circuit element on the thermosetting resin layer;
Forming a connection means for electrically connecting the electrode of the circuit element and the desired conductive pattern;
Covering the circuit element, bonding with the thermosetting resin layer and molding with an insulating resin;
Removing the conductive foil left in the separation groove portion to form an external electrode protruding from the back surface of the thermosetting resin layer;
Cutting the insulating resin and separating it into individual circuit devices,
A circuit device comprising a conductive film made of a metal material different from the conductive pattern on the desired conductive pattern exposed from the thermosetting resin layer, using the thermosetting resin layer as a mask. Manufacturing method.
前記分離溝を埋めて前記導電パターン表面を熱硬化性樹脂層で覆う工程と、
前記導電パターン上の複数の回路素子の電極を接続する部分の前記熱硬化性樹脂層を選択的に除去する工程と、
前記熱硬化性樹脂層上に前記複数の回路素子を固着する工程と、
前記回路素子の電極と所望の前記導電パターンとを電気的に接続する接続手段を形成する工程と、
前記複数の回路素子を被覆し、前記熱硬化性樹脂層と結合して絶縁性樹脂でモールドする工程と
前記分離溝部分の残された前記導電箔を除去して前記熱硬化性樹脂層裏面より突出した外部電極を形成する工程とを有し、
前記熱硬化性樹脂層から露出された所望の前記導電パターン上には前記熱硬化性樹脂層をマスクとして用い、前記導電パターンとは異なる金属材料より成る導電被膜を設けることを特徴とする回路装置の製造方法。Preparing a conductive foil and forming a conductive pattern by forming a separation groove shallower than the thickness of the conductive foil on the conductive foil excluding at least a region to be a conductive pattern;
Filling the separation groove and covering the surface of the conductive pattern with a thermosetting resin layer;
Selectively removing the portion of the thermosetting resin layer connecting the electrodes of the plurality of circuit elements on the conductive pattern;
Fixing the plurality of circuit elements on the thermosetting resin layer;
Forming a connection means for electrically connecting the electrode of the circuit element and the desired conductive pattern;
A step of covering the plurality of circuit elements, bonding to the thermosetting resin layer and molding with an insulating resin; and removing the conductive foil left in the separation groove portion from the back side of the thermosetting resin layer Forming a protruding external electrode, and
A circuit device comprising a conductive film made of a metal material different from the conductive pattern on the desired conductive pattern exposed from the thermosetting resin layer, using the thermosetting resin layer as a mask. Manufacturing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001225109A JP4748892B2 (en) | 2001-07-25 | 2001-07-25 | Circuit device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001225109A JP4748892B2 (en) | 2001-07-25 | 2001-07-25 | Circuit device manufacturing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003037214A JP2003037214A (en) | 2003-02-07 |
JP4748892B2 true JP4748892B2 (en) | 2011-08-17 |
Family
ID=19058155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001225109A Expired - Fee Related JP4748892B2 (en) | 2001-07-25 | 2001-07-25 | Circuit device manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4748892B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4007798B2 (en) * | 2001-11-15 | 2007-11-14 | 三洋電機株式会社 | Method for manufacturing plate-like body and method for manufacturing circuit device using the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09260560A (en) * | 1996-03-21 | 1997-10-03 | Toppan Printing Co Ltd | Lead frame and its manufacturing method |
JPH09321173A (en) * | 1996-05-27 | 1997-12-12 | Shinko Electric Ind Co Ltd | Semiconductor device package, semiconductor device and their manufacture |
JP3983930B2 (en) * | 1999-05-18 | 2007-09-26 | 大日本印刷株式会社 | Circuit member manufacturing method |
-
2001
- 2001-07-25 JP JP2001225109A patent/JP4748892B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003037214A (en) | 2003-02-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100825 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101027 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110202 |
|
A521 | Written amendment |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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