JP4531017B2

JP4531017B2 - 多用途電流加算を用いたデジタル／アナログ変換方法及びシステム

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Publication number: JP4531017B2
Application number: JP2006204096A
Authority: JP
Inventors: ヨッヘン・リヴォア
Original assignee: Verigy Singapore Pte Ltd
Current assignee: Verigy Singapore Pte Ltd
Priority date: 2005-07-27
Filing date: 2006-07-27
Publication date: 2010-08-25
Anticipated expiration: 2026-07-27
Also published as: ATE395749T1; US7333042B2; JP2007037147A; DE602005006792D1; EP1748564B1; EP1748564A1; US20070024481A1

Description

本発明は、デジタル信号をアナログ信号に変換する方法及び対応するシステムに関する。

デジタル／アナログ変換は、電子信号処理において広く応用されている。既知の変換技法は、複数の２進重み付き電流源を加算してアナログ信号を形成するいわゆる電流制御ナイキストデジタル／アナログ変換器（ＤＡＣ）を用いる。このようなナイキストＤＡＣは、比較的少ない電流源を用いて高速変換を行う。出力アナログ信号は、重み付き電流源の不整合により、特に大きな電流範囲で不正確さを示す。さらに、出力信号をフィルタリングして出力信号中の高調波を抑制するためにハードウェアフィルタ、例えばローパスフィルタが必要である。

別の既知の変換技法は、等電流源のみを加算し、よって低減された変換速度で高い精度を提供するいわゆるマルチビットデルタシグマ変換器を用いる。個々の等電流源の不整合誤差を平均化することにより精度をさらに高めるために、ダイナミックエレメントマッチング（ＤＥＭ）ユニットを用いて合計Ｎ個の電流源のうちのｎ個から成るサブセットを選択することができる。出力信号をフィルタリングするためにハードウェアフィルタが依然として必要である。

本発明の目的は、改良されたデジタル／アナログ変換方法及びシステムを提供することである。この目的は独立請求項によって解決される。さらなる実施形態が従属請求項によって規定される。

本発明の実施形態によれば、均等振幅出力信号源、例えば等電流源又は等電圧源がマルチビットデルタシグマ変調に用いられる。これに続くフィルタリングは、有限インパルス応答（ＦＩＲ）フィルタを用いて行うことができ、ＦＩＲチェインは分割され、ＦＩＲの入力が列挙される。分解能、精度、帯域幅、及び速度の最適化は、本発明の変換を信号毎に、すなわち、変換される信号の解析及び／又は生成される信号の要件に基づいて適応させることによって達成される。デジタル成分は、プロセスポータビリティ及び／又は性能スケーラビリティを可能にするために最大化される。

したがって、本発明の実施形態は、上記変換のサンプルレートと分解能との間で最良のトレードオフを達成するために、上記変換の帯域幅及び精度に関する必要性に応じて当該変換を信号毎に適応させることを含む。

さらなる実施形態において、２進重み付き信号源のみを用いることによって、いわゆるセグメントＤＡＣをオーバーサンプリング変換器として用いる。セグメントＤＡＣは、変換される信号のＬ個の最下位ビット用のＬ個の２進重み付き振幅出力信号源を備える。さらに、セグメントＤＡＣは、変換される信号の最上位ビット用の２^M個の均等振幅出力信号源を備える。重み付き振幅出力信号源の出力及び均等振幅出力信号源の出力は加算されてアナログ信号が形成される。

本発明の実施形態は、任意の種類のデータ記憶媒体に記憶されるか、又は任意の種類のデータ記憶媒体により他の方法で提供されることができ、任意の適切なデータ処理ユニットにおいて、又は任意の適切なデータ処理ユニットによって実行され得る１つ又は複数の適切なソフトウェアプログラムにより部分的に又は完全に具現化又はサポートされ得る。信号源のサブセットを選択して、分解能、帯域幅、及びフィルタ効率の間の、ソフトウェアによりプログラム可能なトレードオフを可能にするフレキシブル動的選択ロジックを制御するためにソフトウェアプログラム又はルーチンが適用されることが好ましい。

本発明の実施形態の他の目的及び付随する利点の多くは、以下の実施形態のより詳細な説明を添付図面と共に参照することにより容易に認識され、より良く理解されるであろう。実質的又は機能的に等しいか又は似たような特徴は、同じ参照符号により参照される。

図１は、本発明の概念を表すブロック図を示す。変換されるデジタル信号から導出されるデータストリーム１２が、より詳細に後述する論理ユニットを含むフレキシブル動的選択ユニット１４に供給される。このフレキシブル動的選択ユニット１４は、変換サイクル中は静的である設定１６によって制御され、この静的な設定は上記データストリーム、及び／又は精度と帯域幅との間の上記トレードオフに適応される。フレキシブル動的選択ユニット１４は、Ｎ個の出力信号１８を供給して、Ｎ個の信号源２０、例えばＮ個の電流源を制御する。Ｎ個の信号源２０の出力は加算されて、加算器２４の出力において上記アナログ信号５０が形成される。

フレキシブル動的選択ユニット１４は、信号源２０のサブセットを選択して、分解能、帯域幅、及びフィルタ効率の間の、ソフトウェアによりプログラム可能なトレードオフを可能にする。設定１６はソフトウェアによりプログラム可能であることが好ましい。データストリーム１２は、変換されるデジタル信号であっても、又は変換されるデジタル信号から導出された信号であってもよい。さらなる実施形態において、データストリームは、メモリユニット（図示せず）から読み出されるため、信号前処理から入手可能であり、リアルタイムで供給されなくてもよい。

フレキシブル動的選択ユニット１４内で、データストリームは分割され、異なるデータ処理を行う２つの異なる信号経路に供給され得る。第１の経路においてデータストリームはオーバーサンプリングされ、一方で、第２の経路においてデータストリームは実質的に変更されない。ソフトウェアにより制御される、よってプログラム可能な選択により、第１の経路又は第２の経路の出力信号、又は第１の経路と第２の経路の出力信号の組み合わせを、上記Ｎ個の信号源２０を制御する論理ユニットへ送る。

図２は、本発明の第１の実施形態を示す。データストリーム１２は、８ビット幅のデジタル信号によって形成される。好ましくは、データストリーム１２はオーバーサンプリングされる。フレキシブル動的選択ユニット１４は入力において２つの経路を含み、これらの経路はともに、データストリーム１２を処理して、設定１６によって制御される選択ユニット４０へ送る。

第１の経路は、８ビット幅のデータストリーム１２を２４ビット幅の信号２６に逆多重化してデルタシグマ変調器２８に供給するデマルチプレクサ２２を含む。デマルチプレクサ２２の入力において３つの８ビット幅ワードが合成されて、１つの２４ビット幅ワードがデマルチプレクサ２２の出力において形成される。デルタシグマ変調器２８は、設定１６によって、すなわちデルタシグマ変調器２８の出力における分解能を決める符号数（符号の数）に関連する制御信号１６ａによって制御される。例えば、デルタシグマ変調器の出力における符号数が２５６である場合、８ビット幅の出力信号３０が供給される。デルタシグマ変調器２８は、２５６個の異なる別個の出力値に対応する８ビット幅の出力信号３０を有するものとして示されるが、２つの別個の連続する出力値の中間の出力値を生成することができる。これは、オーバーサンプリングされたデータストリーム１２を使用すること、及びオーバーサンプリングにより利用できる時間部分に対して２つの別個の連続値間で平均化することによって達成されることが好ましい。例えば、３０倍（30-fold）のオーバーサンプリングの場合、図２に示す場合のデルタシグマ変調器は、有効な変換済み出力信号３０を送出する前に１０個の変換クロックにわたって平均化を行ってもよい。

第２の経路は、データストリーム１２を選択ユニット４０に直接ルーティングする。選択ユニット４０の制御信号１６ｂに従って、第１の経路及び第２の経路のいずれか一方が選択され、サーモメータコード符号化ユニット３２に接続される。このサーモメータコード符号化ユニット３２は、符号数に関連する制御信号１６ａによって選択されるレベル数を有する出力信号を供給する。

サーモメータコード符号化ユニット３２の出力信号３４は、設定１６の一部として制御信号１６ｃによって制御される有限インパルス応答（ＦＩＲ）フィルタユニット３６に供給される。制御信号１６ｃはＦＩＲフィルタユニット３６のフィルタ次数を設定する。ＦＩＲフィルタユニット３６は、いくつかの均等振幅出力信号源２０、例えばＮ個の等電流源を制御する論理ユニットを含む。

サーモメータコード符号化ユニット３２は、全ての物理的電流源の起動を周期的に循環させ、よって全ての物理的電流源の均衡の取れた負荷を保証することにより上記均等振幅出力信号源２０内の不整合誤差を補償することによって精度を高めるダイナミックエレメントマッチングユニットをさらに備える。

符号数に関連する制御信号１６ａ、フィルタ次数に関連する制御信号１６ｃ、及びＮ個の等電流源２０の数は互いに関連する、すなわち、符号数は、Ｎ個の等電流源２０の数とフィルタ次数の商に対応する。

図３は、例えばＮ＝２５６個の等電流源２０の場合の符号数、フィルタ次数、並びに結果として得られる分解能及びフィルタ次数、の相互依存性を示す。

図３の上側部分には、制御信号１６ｂが「０」であり、よって選択ユニット４０が第１の経路をサーモメータコード符号化ユニット３２に接続する場合の相互依存性が示される。符号数が２５６である場合、第１の経路は、フィルタ次数を「１」として、すなわちフィルタ機能を用いずに８ビットのハードウェアによるデルタシグマ変換を実現する。この結果得られる精度は高いが、帯域幅は狭く、これに対応して速度も遅くなる。符号数を減らすと、それに対応してフィルタ次数が増加し、よって精度が下がり帯域幅が広くなる。例えば、所与のＮ＝２５６＝２⁸個の等電流源の場合、符号数が２³＋１すなわち９であれば、フィルタ次数は２⁵すなわち３２である。

図３の下側部分には、制御信号１６ｂが「１」であり、よって選択ユニット４０が第２の経路をサーモメータコード符号化ユニット３２に接続し、よって第１の経路のようなハードウェアによるデルタシグマ変調が存在しない場合の相互依存性が示される。その代わりに、ソフトウェアによるデルタシグマ変換又はダイナミックエレメントマッチングを用いるナイキスト変換を実現することができる。この場合も、フィルタ機能が実現され、所与の数Ｎの等電流源２０に対する符号数及びフィルタ次数の適切な選択によってフィルタ次数を選択することができる。例えば、符号数が１２９である場合、第２の経路は、７ビットのソフトウェアによるデルタシグマ変換、又はダイナミックエレメントマッチングを用いる７ビットのナイキスト変換器を実現する。これらのフィルタ次数はともに「２」である。この結果得られる精度は高いが、帯域幅は狭く、これに対応して速度も遅くなる。この場合も、符号数を減らすと、それに対応してフィルタ次数が増加し、よって精度が下がり帯域幅が広くなる。例えば、所与のＮ＝２５６＝２⁸個の等電流源の場合、符号数が２⁰＋１すなわち２であれば、フィルタ次数は２⁸すなわち２５６である。ソフトウェアによるデルタシグマ変調器を実現するために、データストリーム１２は前処理されることが好ましい（図示せず）。

図４は、有限インパルス応答（ＦＩＲ）フィルタユニット３６及び等電流源２０の、好ましくは１つの集積回路としての実装を示す。図示の実施形態は、合計１６個の等電流源を備えるため、１、２、４、８又は１６のフィルタ次数を可能にする。したがって、（フィルタ次数が１の場合）１６個全ての入力又は８個、４個、２個の入力のみが用いられるか、又は１つの入力のみが制御信号１６ｃの制御により用いられる。フィルタ次数は、上記等電流源のうちの１つをそれぞれ制御することが可能である１６個の遅延素子から成るチェイン（連鎖）を分割することによってプログラムすることができる。

図５は、図４の実装の一部をより詳細に示す。第１の遅延素子４４の出力は、さらなる外部入力４８を有するスイッチ素子４６の入力に供給される。制御信号５２に応じて、第１の遅延素子４４の出力又は外部入力４８がスイッチ素子４６の出力５４に接続される。出力５４は、図４に示す実装の上記の合計１６個の等電流源２０のうちの１つである電流源５６の制御信号として使用される。さらに、出力５４は第２の遅延素子５８に入力される。この構造が合計１６回繰り返される。

フィルタ次数が最大の１６である場合、全ての制御信号５２は、前の遅延素子４４の出力が次の遅延素子５８の入力に接続されるようにし、よって合計１６個の遅延素子４４、５８から成るチェインを形成する。したがって、フィルタ次数が１６の有限インパルス応答フィルタが、上述のように接続された１６個の電流源及び対応する１６個の遅延素子４４、５８によって形成される。フィルタ次数は、フィルタ次数に関連する制御信号１６ｃによって決められる制御信号５２によって変更することができる。図示の実施形態において、例えば、１５個の遅延素子４４、５８から成るチェインを、それぞれ７個の遅延素子から成る２本のサブチェイン、それぞれ３つの遅延素子から成る４本のサブチェイン、それぞれ１つの遅延素子から成る８本のサブチェイン、又は遅延素子を有しない１６本のサブチェインに分割することができる。

スイッチ素子４６の入力４８は、１６個の電流源５６の場合について図４に示す方式に従って列挙される。選択されたフィルタ次数に応じて、入力の一部のみを使用してもよい。例えば、フィルタ次数が１６である場合、第１の入力Ｄ０のみを使用する。フィルタ次数が８である場合、入力Ｄ０及びＤ１を用いる。原則として、選択されたフィルタ次数がＫである場合、使用される１つの入力の後にＫ−１個の未使用入力が続く。

Ｎ個の等電流源５６の場合、有限インパルス応答フィルタの伝達関数は、次式による移動平均を提供するいわゆるボックスカー（box-car）平均フィルタとなる。
Ｆ（ｚ）＝Ｉ₀（１＋ｚ^-1＋．．．＋ｚ^-(N-1)＋ｚ^-N）

図６は、本発明の第２の実施形態を示す。図６に示す上側部分は図２に示す実施形態と非常によく似ている。第１の差異として、選択ユニット６２は３つの入力、すなわち、デルタシグマ変換器２８の出力３０及びデータストリーム１２への直接接続の他に、第２のデマルチプレクサ６６の出力７０によって供給される第３の入力を有する。出力７０のうち最上位ビット７２のみが選択ユニット６２の第３の入力に供給され、最下位ビット７４は第２の選択ユニット６４に、すなわち第２の選択ユニット６４の第３の入力に供給される。両方の選択ユニット６２、６４は同一の制御信号１６ｂによって制御される。第２の選択ユニット６４の第１の入力及び第２の入力はゼロに結合されている。

第２の選択ユニット６４の出力は、いくつかの２進重み付き振幅出力信号源、例えば２進重み付き電流源を含むユニット６０に供給される。当該２進重み付き電流源の出力は加算器７６において加算され、その結果、さらなるアナログ信号成分７８が得られる。最後に、加算器２４、７６の出力信号５０、７８の出力がさらなる加算器（図示せず）によって加算され、その結果、変換されるデジタル信号に対応する最終的なアナログ信号が得られる。

図６に示す実施形態は、合計６４個の等電流源２０及び合計１０個の２値重み付き電流源６０を含む。データストリーム１２は８ビット幅のデジタル信号である。デマルチプレクサ２２は、８ビット幅のデータストリーム１２を２４ビット幅信号２６に逆多重化してデルタシグマ変調器２８に供給する。合計６４＝２⁶個の等電流源に従って、デルタシグマ変調器２８は、６ビット幅信号を第１の選択ユニット６２の第１の入力に出力する。

図７は、例えばＮ＝６４個の等電流源２０及び１０個の２進重み付き電流源６０の場合の符号数、フィルタ次数、並びに結果として得られる分解能及びフィルタ次数、の相互依存性を示す。図７の上側部分には、制御信号１６ｂが「０」であり、よって選択ユニット６２が第１の経路をサーモメータコード符号化ユニット３２に接続する場合の相互依存性が示される。符号数が６５である場合、第１の経路は、フィルタ次数を「１」として、すなわちフィルタ機能を用いずに６ビットのハードウェアによるデルタシグマ変換を実現する。この結果得られる精度は高いが、帯域幅は狭く、これに対応して速度も遅くなる。符号数を減らすと、それに対応してフィルタ次数が増加し、よって精度が下がり帯域幅が広くなる。例えば、所与のＮ＝６４＝２⁶個の等電流源の場合、符号数が２³＋１すなわち９であれば、フィルタ次数は２³すなわち８である。

図７のさらに下の部分には、制御信号１６ｂが「１」であり、よって選択ユニット６２が第２の選択経路をサーモメータコード符号化ユニット３２に接続し、よって第１の経路のようなハードウェアによるデルタシグマ変調が存在しない場合の相互依存性が示される。その代わりに、ソフトウェアによるデルタシグマ変換を実現することができる。この場合も、フィルタ機能が実現され、所与の数Ｎの等電流源２０に対する符号数及びフィルタ次数の適切な選択によってフィルタ次数を選択することができる。例えば、符号数が３３である場合、第２の経路は、フィルタ次数を「２」とする５ビットのソフトウェアによるデルタシグマ変換を実現する。この結果得られる精度は高いが、帯域幅は狭く、これに対応して速度も遅くなる。この場合も、符号数を減らすと、それに対応してフィルタ次数が増加し、よって精度が下がり帯域幅が広くなる。例えば、所与のＮ＝６４＝２⁶個の等電流源の場合、符号数が２⁰＋１すなわち２であれば、フィルタ次数は２⁶すなわち６４である。ソフトウェアによるデルタシグマ変調器を実現するために、データストリーム１２は前処理されることが好ましい（図示せず）。

図７の下側部分には、制御信号１６ｂが「２」であり、よって選択ユニット６２が最上位ビット７２をサーモメータコード符号化ユニット３２に接続し、且つ第２の選択ユニット６４が最下位ビット７４を２進重み付き電流源６０に接続する場合の相互依存性が示される。この構成により、フィルタ機能を用いない９〜１６ビットのナイキスト変換器を実現することが可能になる。

本発明の概念を表すブロック図である。本発明の第１の実施形態を示す図である。符号（の）数、フィルタ次数、並びに結果として得られる分解能及びフィルタ次数、の相互依存性を示す図である。有限インパルス応答及び等電流源の実装を示す図である。図４の実装の一部をより詳細に示す図である。本発明の第２の実施形態を示す図である。図６の第２の実施形態の場合の、符号数、フィルタ次数、並びに結果として得られる分解能及びフィルタ次数、の相互依存性を示す図である。

符号の説明

１２：データストリーム
１４：フレキシブル動的選択ユニット
２０：信号源
２４：加算器
５０：アナログ信号

Claims

デジタル信号をアナログ信号に変換する方法であって、複数の信号源を用い、少なくとも２つの信号源は均等振幅出力信号を有し、該方法は、
変換される前記デジタル信号に基づいてデジタル入力信号を決定するとともに、該デジタル入力信号を、前記信号源を個別の制御信号によって制御する論理回路に供給するステップと、
前記信号源を前記個別の制御信号によって制御するステップと、
フィルタを用いて前記デジタル入力信号をフィルタリングするステップであって、前記フィルタは、前記論理回路及び前記信号源を含み、かつ、前記アナログ信号を形成するために前記論理回路によって適応可能なフィルタ次数を有している、ステップと、
前記アナログ信号に寄与する前記信号源の出力を加算するステップと、
を含み、
前記信号源の数は、前記フィルタのフィルタ次数に基づいて選択可能であり、該フィルタ次数及び前記信号源の数は、前記変換の精度と帯域幅との間のトレードオフを行うために選択される、方法。
前記論理回路が、複数の遅延素子を備え、前記適応が、該遅延素子の少なくとも１つのチェインを確立することを含み、該チェインの長さは前記フィルタ次数に対応する、請求項１に記載の方法。
前記フィルタ次数の適応のために、好ましくは長さの等しいいくつかのサブチェインが確立される、請求項２に記載の方法。
前記サブチェインの数が、前記論理回路に供給される前記デジタル入力信号のワード幅に対応する、請求項３に記載の方法。
前記デジタル入力信号をサーモメータコード符号化回路によって前記論理回路に供給するステップをさらに含み、該サーモメータコード符号化回路は出力信号を供給し、該出力信号は、前記信号源の数と前記フィルタ次数との商に対応する、選択可能なレベル数を有する、請求項１乃至４のいずれか一項に記載の方法。
前記信号源内の不整合誤差を補償することによって精度を高めるダイナミックエレメントマッチング回路を前記サーモメータコード符号化回路が備えている、請求項５に記載の方法。
第１の選択可能な動作モードにおいて、前記サーモメータコード符号化回路への入力信号がデルタシグマ変調器によって供給され、該入力信号のワード幅は、前記サーモメータコード符号化回路の出力信号の前記レベル数に対応する、請求項５又は６に記載の方法。
前記デルタシグマ変調器が、前記第１の選択可能な動作モードにおいてフレキシブルサンプリングソフトウェア回路によって供給されるオーバーサンプリングされた信号によって駆動される、請求項７に記載の方法。
前記デルタシグマ変調器への入力信号のワード幅が、該デルタシグマ変調器の出力信号よりも広い、請求項７又は８に記載の方法。
前記デルタシグマ変調器への入力信号が、入力データを該デルタシグマ変調器の入力信号の前記広いワード幅へ拡張するデマルチプレクサ回路によって供給される、請求項９に記載の方法。
第２の選択可能な動作モードにおいて、前記サーモメータコード符号化回路への入力信号は、変換される前記デジタル信号に関連する入力データによって供給される、請求項５又は６に記載の方法。
前記信号源の少なくとも一部が、重み付き振幅出力信号源である、請求項１乃至１１のいずれか一項に記載の方法。
前記重み付き振幅出力信号源が、変換される前記デジタル信号に関連する入力データの最下位ビットによって駆動される、請求項１２に記載の方法。
一体型セグメントＤＡＣ回路が使用され、該一体型セグメントＤＡＣ回路は、該回路の異なる入力を出力において加算器へ接続する２つの主経路を含み、第１の主信号経路はオーバーサンプリング変換器及び前記均等振幅出力信号源を備え、第２の主信号経路は重み付き振幅出力信号源を備え、前記適応は、前記一体型セグメントＤＡＣ回路内で前記第１の信号経路を選択し、前記アナログ信号に寄与する前記信号源のみを出力において加算することによって遅くて正確な変換を得ることにより、又は、前記主信号経路の両方の組み合わせを選択し、前記アナログ信号に寄与する、前記均等振幅出力信号源の出力と前記重み付き振幅出力信号源の出力とを加算することによって速いが精度の低い変換を得ることによって実現される、請求項１乃至１３のいずれか一項に記載の方法。
コンピュータ可読媒体に符号化されたソフトウェアプログラム又は製品であって、データ処理システム上で実行されると、請求項１乃至１４のいずれか一項に記載のデジタル信号をアナログ信号に変換する方法を実行するソフトウェアプログラム又は製品。
デジタル信号をアナログ信号に変換するシステムであって、
少なくとも２つの信号源が均等振幅出力信号を有する、複数の信号源と、
論理回路によって前記信号源を制御する手段と、
デジタル入力信号を前記論理回路に供給する手段であって、該デジタル入力信号は、変換される前記デジタル信号から導出される、手段と、
前記デジタル入力信号をフィルタリングするフィルタであって、前記論理回路と前記信号源とを含み、前記変換の帯域幅に関する必要性に応じて前記論理回路によって適応可能なフィルタ次数を有するフィルタと、
前記アナログ信号に寄与する前記信号源の出力を加算する手段と、
を備え、
前記信号源の数は、前記フィルタのフィルタ次数に基づいて選択可能であり、該フィルタ次数及び前記信号源の数は、前記変換の精度と帯域幅との間のトレードオフを行うために選択される、システム。