JP4595144B2 - Silicon carbide semiconductor device and manufacturing method thereof - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、プレーナ型のＭＯＳＦＥＴとして特開平１０−３０８５１０号公報に示されるものが知られている。
【０００３】
このプレーナ型ＭＯＳＦＥＴの断面図を図１２に示す。この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００４】
ｎ+ 型炭化珪素半導体基板（以下、ｎ+型基板という）１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【０００５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ- 型炭化珪素ベース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂ（以下、ｐ-型ベース領域３ａ、３ｂという）が離間して形成されている。また、ｐ- 型ベース領域３ａの表層部における所定領域には、ｐ- 型ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型ベース領域３ｂの表層部における所定領域には、ｐ- 型ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００６】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型エピ層２およびｐ- 型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
また、ｐ- 型ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【０００９】
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型ベース領域３ａ、３ｂと接している。また、ｎ+ 型基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００１０】
このように構成されたＭＯＳＦＥＴにおいては、動作モードをチャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとできるため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくでき、オン抵抗の低減が図れるようになっている。
【００１１】
【発明が解決しようとする課題】
上述したように、蓄積モードのＭＯＳＦＥＴを用いることによりオン抵抗の低減を図ることができる。しかしながら、さらなるオン抵抗の低減が望まれている。
【００１２】
本発明は上記点に鑑みて成され、ＭＯＳＦＥＴのさらなるオン抵抗の低減を図ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するべく、本発明者らは図１２に示す構造のＭＯＳＦＥＴのオン抵抗について検討を行った。
【００１４】
ＭＯＳＦＥＴのオン抵抗のうちチャネル抵抗は、チャネル移動度及びチャネル内でのキャリア濃度により決定される。このうち、キャリア濃度については、表面チャネル層５のドーピング濃度とゲート電位によって決定されるため、キャリア濃度を向上させるためには、ドーピング濃度を高くすることが考えられる。
【００１５】
しかしながら、単に表面チャネル層５のドーピング濃度を高く設定すると、ゲート電位が零であるときに表面チャネル層５を完全空乏化できないため、耐圧が零になってしまう。図１３に、表面チャネル層５のドーピング濃度を従来に対して変化させた場合における耐圧の様子を示す。この図に示されるように、従来と同等の濃度としている場合に対して、１．５倍の濃度にすると大幅に耐圧が低下し、さらに２．０倍の濃度にすると耐圧がほぼ零になってしまう。
【００１６】
そこで、上記目的を達成するため、請求項１に記載の発明においては、表面チャネル層（５）は、半導体層（２）の表面部及びベース領域（３ａ、３ｂ）の表面部にエピタキシャル成長にて形成され、半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）と、ベース領域の表面部において、ベース領域からゲート絶縁膜（７）に向けて延設された第２導電型、若しくは第１のチャネル層よりも低不純物濃度で、かつ、ゲート電極（８）に対して電圧印加を行っていないときにゲート絶縁膜側およびベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）と、を備えて構成されていることを特徴としている。
【００１７】
このように、表面チャネル層を、第１導電型の第１のチャネル層と、第２導電型若しくは第１のチャネル層よりも低不純物濃度となる第２のチャネル層で構成することにより、第２のチャネル層によってノーマリオフとすることができるため、第１のチャネル層を高濃度にしてオン抵抗の低減を図ることができる。
【００１８】
また、第１導電型の第１のチャネル層のみでノーマリオフとする場合には、成立する濃度範囲が狭く、濃度制御が難しくなるため、第１のチャネル層のウェハ上のバラツキによりノーマリオンとなる場所ができる。このため、第２の導電型層を設けることにより第１のチャネル層の濃度バラツキに関係なくノーマリオフとできる。そして、第２のチャネル層によりソース領域（４ａ）と第１のチャネル層（５ａ）の間にポテンシャル障壁を設けることができ、高耐圧を得ることができる。また、第２のチャネル層を第１のチャネル層よりも低不純物濃度で、かつ、ゲート電極に対して電圧印加を行っていないときにゲート絶縁膜側およびベース領域から延びる空乏層にてピンチオフされる構造としても、第２の導電型層を設ける場合と同様の効果を得ることができる。
【００１９】
また、このような構成は、請求項３に示すように、第１、第２のベース領域（３ａ、３ｂ、１００）によって表面チャネル層（５）を挟んだ構成の炭化珪素半導体装置（ＳＩＴ（静電容量型トランジスタ））にも適用可能である。
【００２０】
請求項２に記載の発明においては、第２のチャネル層は、ゲート絶縁膜と接するように構成されていることを特徴としている。
【００２１】
このような構成においては、第２のチャネル層を第２導電型で構成する場合には、第２のチャネル層を反転モードとして動作させることができ、第２のチャネル層を第１導電型で構成する場合には、第２のチャネル層をノーマリオフ型の蓄積モードとして動作させることができるため、第１のチャネル層を蓄積モードとして動作させると共に第２のチャネル層を反転モード又はノーマリオフの蓄積モードとして動作させることになる。
【００２２】
この場合、請求項５に示すように、ゲート電極（８）に電圧を印加していない状態において、第１のチャネル層が電気的導通が可能な状態、つまりノーマリオン状態となる程度に第１のチャネル層を高濃度としてもよい。
【００２３】
請求項４に記載の発明においては、第２のチャネル層は、ソース領域と接するように構成されていることを特徴としている。
【００２４】
このような構成においては、第２のチャネル層と半導体層との間における第１のチャネル層の長さを長くできる。この場合、第２のチャネル層から離れるにしたがいチャネル幅が大きくなることから、オン抵抗をもっとも低減することができる。
【００２５】
請求項６に記載の発明においては、第２のチャネル層は、ゲート絶縁膜から離間されて形成されており、該第２のチャネル層とゲート絶縁膜との間に位置する第１のチャネル層は、ゲート電極に電圧を印加していない状態において、第２のチャネル層側から伸びる空乏層と前記ゲート絶縁膜側から伸びる空乏層とによってピンチオフしていることを特徴としている。
【００２６】
このように、第２のチャネル層をゲート絶縁膜から離間させて構成してもよい。この場合には、第２のチャネル層とゲート絶縁膜との間に位置する第１のチャネル層がノーマリオフとなるように設定されるようにする。
【００２７】
請求項７に記載の発明においては、半導体層（２）及びベース領域（３ａ、３ｂ）の上部に、エピタキシャル成長にて、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）を形成すると共に、該第１のチャネル層の所定領域に、第２導電型不純物をイオン注入してベース領域に接する第２導電型、若しくは第１のチャネル層よりも低不純物濃度で、かつ、ゲート電極（８）に対して電圧印加を行っていないときにゲート絶縁膜側およびベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）を形成することにより、チャネル領域を構成する表面チャネル層（５）を形成する工程を含んでいることを特徴としている。
【００２８】
これにより、請求項１に記載の炭化珪素半導体装置を製造することができる。なお、同様に、請求項９に示す工程により、請求項３に示す炭化珪素半導体装置を製造できる。
【００２９】
請求項８に記載の発明においては、ベース領域形成工程は、半導体層の表層部に第２導電型不純物をイオン注入することによって該ベース領域を形成する工程であり、かつ、ベース領域とする半導体層の表層部のうちの上部に、第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴としている。
【００３０】
このようにすると拡散が抑制される理由を第２導電型不純物としてＢを用いた場合を例に挙げて説明する。ｎ型の半導体層（２）をエピタキシャル成長等によって形成するとき、ｎ型の表面チャネル層（５）をエピタキシャル成長等によって形成するとき、さらにｐ型のベース領域（３）をＢのイオン注入によって形成するとき等において、Ｊ−ＦＥＴ部、表面チャネル層及びｐ型ベース領域に炭素サイトの空孔が形成される。この炭素サイトの空孔が形成されるために、ベース領域のＢが拡散すると考えられる。
【００３１】
そこで、不純物とならないイオン種をイオン注入することにより、半導体層（Ｊ−ＦＥＴ部）をエピタキシャル成長等によって形成したときに発生した炭素サイトの空孔内に不純物とならないイオン種が入り込む。そして、不純物でないイオン種のイオン注入量を多くすることにより、炭素サイトの空孔がほぼなくなるのである。
【００３２】
このように、ベース領域を形成する際に第２導電型不純物をイオン注入する前に、ベース領域とする部分の上部に不活性なイオン種を注入しておくことにより、その部分において第２導電型不純物の熱拡散を抑制でき、下部においては一部に不活性なイオン種を注入しない領域を設けることによって熱拡散が進行するようにできる。これにより、熱拡散が進んだベース領域の下部によってディープベース層としての役割を果たさせることができる。なお、請求項１１においては、第１ベース領域の下部によって、請求項８と同様の効果が得られる。
【００３３】
請求項１０に記載の発明においては、第２のベース領域形成工程は、表面チャネル層の表層部に第２導電型不純物をイオン注入することによって該第２のベース領域を形成する工程であり、かつ、該第２のベース領域とする表面チャネル層の表層部に、第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴としている。
【００３４】
このように、第２のベース領域を形成する際に第２導電型不純物をイオン注入する前に、ベース領域とする部分の上部に不活性なイオン種を注入しておくことにより、第２導電型不純物の熱拡散を抑制できるため、表面チャネル層の幅（厚み）を狭めることなく、第２のベース領域を正確に形成できる。
【００３５】
請求項１２に記載の発明においては、第２導電型不純物としてＢを用いることを特徴としている。
【００３６】
炭素サイトの空孔の大きさは炭素原子の大きさと同等であるため、この空孔内には炭素が最も入り込み易く、比較的小さな濃度のイオン注入によて炭素サイトの空孔をほぼ無くすことが可能である。このように、Ｃをイオン注入することで、ＳｉＣの格子間Ｃ空孔を同じ原子サイズのＣを用いて埋めることができ、Ｂを注入した場合の拡散原因となる格子置換ＢとＣ空孔の組み合わせを無くすことができるため、Ｂの拡散を他の不活性イオンを用いた場合に比べて効率良く防止することができる。なお、シリコン等の炭素以外のイオン種を用いることも可能だが、これらのイオン種は炭素と比べると炭素サイトの空孔内に入り込みにくいため、炭素をイオン注入する場合に比して、イオン注入量を多くすることが好ましい。
【００３７】
請求項１３に記載の発明においては、表面チャネル層形成工程及びソース領域形成工程では、第２のチャネル層とソース領域とを同一マスクを用いたイオン注入によって形成することを特徴としている。
【００３８】
このように、第２のチャネル層とソース領域を同一マスクで形成することにより、第２のチャネル層及びソース領域の形成位置をセルフアラインで設定することができるため、第２のチャネル層の長さを正確に設定することができる。なお、第２のチャネル層は熱拡散によりマスク開口部よりも内側に形成されるようにできる。
【００３９】
請求項１４に記載の発明においては、表面チャネル層形成工程では、第２のチャネル層を斜めイオン注入によって形成することを特徴としている。例えば、請求項１５に示すように、第２のチャネル層を形成するための不純物として、熱拡散量の大きなＢを用いると好適である。
【００４０】
このように、斜めイオン注入によって第２のチャネル層を形成するようにすれば、第２のチャネル層がマスク開口部よりも内側にまで注入されるため、容易に第２チャネル層が第１チャネル層よりもマスク開口部よりも内側に形成されるようにすることができる。
【００４１】
なお、上記手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示している。
【００４２】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００４３】
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００４４】
図１に基づいて本ＭＯＳＦＥＴの構造について説明する。但し、本実施形態におけるＭＯＳＦＥＴは、上述した図１２に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態におけるＭＯＳＦＥＴのうち、図１２に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００４５】
図１２に示すＭＯＳＦＥＴでは、表面チャネル層５を全てｎ型炭化珪素で形成しているが、本実施形態におけるＭＯＳＦＥＴでは表面チャネル層５をｎ型炭化珪素（以下、ｎ型チャネル層という）５ａ及びｐ型炭化珪素（以下、ｐ型チャネル層という）５ｂで形成している。具体的には、本実施形態におけるＭＯＳＦＥＴは、以下のように構成されている。
【００４６】
図１に示すように、ｎ型チャネル層５ａは、ｐ- 型ベース領域３ａ、３ｂの表面部及びｎ- 型エピ層２の表面部に形成されており、高濃度のｎ型半導体で構成されている。一方、ｐ型チャネル層５ｂは、ｐ- 型ベース領域３ａ、３ｂの表面部において、ｎ型チャネル層５ａと接するように形成されている。すなわち、チャネル領域において、ｐ型チャネル層５ｂはｎ型チャネル層５ａに直列に配置されている。このｐ型チャネル層５ｂは、低濃度のｐ型半導体で構成されており、ｎ型チャネル層５ａと比べて長さが短く形成されている。
【００４７】
ところで、ＭＯＳＦＥＴのオン抵抗Ｒonは、ソース電極１０とｎ+ 型ソース領域４ａ、４ｂとのコンタクト抵抗Ｒs-cont、ｎ+ 型ソース領域４ａ、４ｂに内部抵抗（ドリフト抵抗）Ｒsource、表面チャネル層５に形成されたチャネル領域における蓄積チャネル抵抗Ｒchannel 、表面チャネル層５における内部抵抗（蓄積ドリフト抵抗）Ｒacc-drift 、ＪＦＥＴ部におけるＪＦＥＴ抵抗ＲJFET、ｎ+ 型エピ層２における内部抵抗（ドリフト抵抗）Ｒdrift 、ｎ+ 型基板１の内部抵抗Ｒsub 、及びｎ+ 型基板１とドレイン電極１１とのコンタクト抵抗Ｒd-contによって決定される。すなわち、次式で表される。
【００４８】
【数１】
【００４９】
また、上記図１２に示した従来のＭＯＳＦＥＴにおいては、ほぼ表面チャネル層５とゲート酸化膜７の界面にチャネル領域が形成されると共に、このチャネル領域の幅が狭いため、キャリア移動度が比較的低くなっている。特に、チャネル領域の幅が狭いと、エレクトロンが上記界面に衝突して散乱しながら流れるためにキャリア移動度を低下させ、また、ゲート絶縁膜７と表面チャネル層５の界面のラフネス及び残留欠陥によってさらにキャリア移動度を低下させることになる。
【００５０】
これに対して、本実施形態のＭＯＳＦＥＴでは、ｐ型チャネル層５ｂの領域においては、ｐ型チャネル層５ｂとゲート酸化膜７との界面にチャネル領域を形成するが、ｎ型チャネル層５ａの領域においては、ｐ型チャネル層５ｂとゲート酸化膜７との界面よりも深い位置（内側）まで幅広なキャリア領域を形成する。特に、ｐ型チャネル層５ｂの界面付近に形成されるチャネルからｎ型チャネル５ｂへ注入されたキャリアは、深さ方向に広がりながら流れ、ｎ型チャネル層５ａのキャリア領域の幅は、ｐ型チャネル層５ｂから離れるほど大きくなる。
【００５１】
従来のＭＯＳＦＥＴと本実施形態のＭＯＳＦＥＴにおけるキャリア領域の幅を調べた結果を、図２（ａ）、（ｂ）のそれぞれに示す。なお、この図は、表面チャネル層５の深さに対する電流密度を調べたものである。この図からも判るように、従来のＭＯＳＦＥＴよりも本実施形態のＭＯＳＦＥＴのほうが深い位置まで電流密度が高くなっており、幅広なキャリア領域を形成している。
【００５２】
このため、エレクトロンがｎ型チャネル層５ａとゲート酸化膜７との界面にあまり衝突することなく流れ、また該界面のラフネス及び残留欠陥による影響を抑制することができ、キャリア移動度を向上させることができる。
【００５３】
このように、表面チャネル層５の内部抵抗Ｒacc-driftが大幅に低減され、オン抵抗Ｒonの総和が小さくなり、オン抵抗Ｒonを低減することができる。
【００５４】
また、本実施形態のＭＯＳＦＥＴの耐圧について、図３に示す実験結果に基づいて説明する。なお、本実施形態におけるＭＯＳＦＥＴに逆バイアスを印加したときの等電位線を調べたものである。
【００５５】
この図に示されるように、等電位線は、ｎ-型エピ層２の下部においては、ほぼ基板表面に対して平行になっているが、ｎ-型エピ層２の上方に向かうにつれてＪ−ＦＥＴ部に入り込んでいき、ｎ型チャネル層５ａに至ると、ほぼ基板表面に対して垂直を成し、横方向（ｐ型チャネル層５ｂの方向）に細かい間隔になっていることが判る。つまり、ｐ-型ベース領域３ａ、３ｂ上のｎ型チャネル層５ａにおいては、ｐ型チャネル層５ｂの方向へのドレイン電圧増大に伴うポテンシャルの侵入を防ぐことができる。また、ｐ型チャネル層５ｂによりソース領域４ａと表面チャネル層５ａの間にポテンシャル障壁を作れる。このため、本実施形態の構成により高耐圧なＭＯＳＦＥＴとすることができる。
【００５６】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図４〜図７を用いて説明する。
【００５７】
〔図４（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+ 型基板１を用意する。ここで、ｎ+ 型基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長する。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００５８】
〔図４（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+ （若しくはアルミニウム）をイオン注入して、ｐ- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。これにより、ｐ- 型ベース領域３ａ、３ｂは、ドーピング濃度が１×１０17〜５×１０18ｃｍ-3程度、厚さが０．５〜３．０μｍ程度で形成される。
【００５９】
このとき、Ｂ+の注入前に、ｐ- 型ベース領域３ａ、３ｂとする領域に、Ｃ等の不活性なイオン種を注入することにより、Ｃ等が格子位置に置換されて結晶欠陥（Ｃの格子間空孔）が補修されるようにできるため、Ｂ+の熱拡散を抑制することも可能である。すなわち、以下のようにしてＣの格子間空孔の補修が成される。
【００６０】
ｎ-型エピ層２をエピタキシャル成長させるとき、ｎ型チャネル層５ａをエピタキシャル成長させるとき（この後の図４（ｂ）に示す工程）、さらにｐ-型ベース領域３ａ、３ｂをイオン注入によって形成するとき等において、Ｊ−ＦＥＴ部、ｎ型チャネル層５ａ及びｐ-型ベース領域３ａ、３ｂに炭素サイトの空孔が形成される。この炭素サイトの空孔が形成されるために、ｐ-型ベース領域３ａ、３ｂのＢが拡散すると考えられる。
【００６１】
これに対し、このように不純物とならないイオン種をイオン注入することにより、ｎ-型エピ層２（Ｊ−ＦＥＴ部）をエピタキシャル成長させたときに発生した炭素サイトの空孔内に不純物とならないイオン種が入り込む。そして、不純物でないイオン種のイオン注入を多くすることにより、炭素サイトの空孔をほぼなくすことができるのである。
【００６２】
なお、炭素サイトの空孔の大きさは炭素原子の大きさと同等であるため、この空港内には炭素が最も入り込みやすく、Ｃのイオン注入とすれば比較的小さな濃度のイオン注入によって炭素サイトの空孔をほぼなくすことができる。また、シリコン等の炭素以外のイオン種は炭素と比べると炭素サイトの空孔に入り込み難いため、炭素をイオン注入する場合に比してイオン注入量を多くすることが望ましい。
【００６３】
さらに、この場合に、ｐ- 型ベース領域３ａ、３ｂの上部においては不活性なイオン種を注入しておき、下部の一部においては不活性なイオン種を注入しないようにしておけば、下部においては熱拡散が進行するため、ｐ- 型ベース領域３ａ、３ｂをより深くまで形成することができる。このように深くまでｐ- 型ベース領域３ａ、３ｂを形成することにより、後述するディープベース層３０ａ、３０ｂと同様の効果を持たせることも可能である。なお、このように熱拡散させた領域は全体的に丸くなるため、ディープベース層として好適である。
【００６４】
〔図４（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ＬＰＣＶＤによりｎ- 型エピ層２の表面部及びｐ- 型ベース領域３ａ、３ｂの表面部にｎ型チャネル層５ａをエピタキシャル成長させる。このｎ型チャネル層５ａは、ドーピング濃度が１×１０16〜１×１０18ｃｍ-3程度、厚さが０．１〜１．０μｍ程度としている。
【００６５】
〔図５（ａ）に示す工程〕
表面チャネル層５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＢ+（ボロン）をイオン注入し、ｐ型層４０を形成する。このとき、イオン注入条件を１×１０16〜１×１０18ｃｍ-3、厚さ０．１〜１．０μｍのガウシアン分布としている。
【００６６】
〔図５（ｂ）に示す工程〕
次に、１６００℃程度の熱処理を施し、ｐ型層４０におけるｐ型不純物を拡散させる。このとき、注入されているイオン種に応じて所定量拡散することになる。例えば、１６００℃程度の熱処理を０．５時間実施すると、Ｂが２５００ｎｍ程度拡散する。これにより、ＬＴＯ膜２１の開口部分よりも所定量内側まで入り込んだｐ型層４１が形成される。このｐ型層４１のうち、ｎ型チャネル層５ａに拡散した部分がｐ型チャネル層５ｂを構成する。このｐ型チャネル層５ｂのドーピング濃度は、１×１０16〜１×１０18ｃｍ-3程度となる。
【００６７】
〔図５（ｃ）に示す工程〕
続いて、ＬＴＯ膜２１を再びマスクとしてＰ+ をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。これにより、ｎ+ 型ソース領域４ａ、４ｂは、ドーピング濃度が１×１０18〜５×１０19ｃｍ-3、厚さ０．２〜１．０μｍ程度で形成される。
【００６８】
このとき、先の図５（ｂ）で示す工程でｐ型層４１（ｐ型チャネル層５ｂ）を形成するために用いたマスクと、ｎ+ 型ソース領域４ａ、４ｂを形成するために用いたマスクとを同一のＬＴＯ膜２１としてるため、ｐ型層４１とｎ+ 型ソース領域４ａ、４ｂとはセルフアラインで形成され、ｐ型チャネル層５ｂの長さが正確に設定される。なお、本実施形態の場合には、ｐ型チャネル層５ｂをＢで形成しているため、Ｂの熱拡散量がｐ型チャネル層５ｂの長さとなる。
【００６９】
〔図６（ａ）に示す工程〕
ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置する。
【００７０】
〔図６（ｂ）に示す工程〕
ＬＴＯ膜２２をマスクとして、ＲＩＥによりｐ- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００７１】
〔図６（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００７２】
〔図７（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート酸化膜（ゲート絶縁膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００７３】
その後、ゲート酸化膜７の上にＬＰＣＶＤによりポリシリコン層を成膜する。
このときの成膜温度は６００℃としている。この後、ポリシリコン層をパターニングしてゲート電極８を形成する。
【００７４】
〔図７（ｂ）に示す工程〕
引き続き、ゲート酸化膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成してゲート電極８及びゲート酸化膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００７５】
〔図７（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
【００７６】
このようにして、図１に示すＭＯＳＦＥＴが完成する。
【００７７】
次に、このＭＯＳＦＥＴの作用（動作）を説明する。
【００７８】
上述したように、本ＭＯＳＦＥＴは、表面チャネル層５がｎ型チャネル層５ａとｐ型チャネル層５ｂで構成されているため、ｎ型チャネル層５ａの領域においては蓄積モードとして動作し、ｐ型チャネル層５ｂの領域においては反転モードとして動作する。
【００７９】
このとき、ｎ型チャネル層５ａの領域においては、ゲート電極８に電圧を印加しない場合には、ｐ- 型ベース領域３ａ、３ｂとｎ型チャネル層５との静電ポテンシャルの差、及び、ｎ型チャネル層５ａとゲート電極８との間の仕事関数の差により生じた電位によって、空乏層が形成される。しかしながら、ｎ型チャネル層５ａが高濃度で形成されているため、ｎ型チャネル層５ａが全域空乏化されず、ノーマリオンの状態となる。
【００８０】
これに対し、ｐ型チャネル層５ｂの領域においては、ゲート電極８に電圧を印加しない場合においても導通せず、ノーマリオフの状態となる。このため、本ＭＯＳＦＥＴは、ｎ型チャネル層５ａの領域で蓄積モードとして動作しつつ、ｐ型チャネル層５ｂの領域でノーマリオフとなるようにできるようにされている。
【００８１】
そして、ゲート電極８に正電圧を印加すると、ｐ型チャネル層５ｂの表層部が反転してチャネル領域を形成し、表面チャネル層５が導通して、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００８２】
このように、表面チャネル層５をｎ型チャネル層５ａとｐ型チャネル層５ｂを組み合わせることにより、ｎ型チャネル層５ａの領域で蓄積モードで動作させると共にｎ型チャネル層５を高濃度とすることによりノーマリオン特性と同様の低オン抵抗となるようにし、ｐ型チャネル層５ｂの領域でＭＯＳＦＥＴがノーマリオフで動作するようにできる。
【００８３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態におけるＭＯＳＦＥＴの製造工程を変更したものであり、構成については同一であるため、変更部分のみ説明する。
【００８４】
図８に、本実施形態におけるＭＯＳＦＥＴの製造工程を示し、この図に基づいてＭＯＳＦＥＴの製造方法についてて説明する。ただし、第１実施形態と同様の部分については図４〜図７を参照する。
【００８５】
まず、図４（ａ）〜（ｃ）に示す工程を施し、ｎ- 型エピ層２の表面部及びｐ- 型ベース領域３ａ、３ｂの表面部にｎ型チャネル層５ａを形成する。そして、以下に示す図８に示す工程を施す。
【００８６】
〔図８（ａ）に示す工程〕
表面チャネル層５ａの上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＢ（ボロン）を斜めイオン注入し、ｐ型層４０を形成する。このとき、イオン注入条件を１×１０16〜１×１０18ｃｍ-3、厚さ０．１〜１．０μｍのガウシアン分布としている。これにより、ｐ型層４０は、ＬＴＯ膜２１の開口部よりも内側まで注入される。
【００８７】
〔図８（ｂ）に示す工程〕
次に、１６００℃程度の熱処理を施し、ｐ型層４０におけるｐ型不純物を拡散させる。このとき、注入されているイオン種に応じて所定量拡散することになる。これにより、ＬＴＯ膜２１の開口部分よりも所定量内側まで入り込んだｐ型層４１が形成される。このｐ型層４１のうち、ｎ型チャネル層５ａに拡散した部分がｐ型チャネル層５ｂを構成する。
【００８８】
なお、ここでは注入するイオン種として熱拡散し易いＢを用いているが、Ａｌ（アルミニウム）を用いる場合にはあまり熱拡散しないため、イオン注入時におけるエネルギーの設定などによって、ｐ型チャネル層５ｂの長さを正確に設定することが可能である。
【００８９】
続いて、ＬＴＯ膜２１を再びマスクとしてＰ+ （リン）をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００９０】
このとき、先の図５（ｂ）で示す工程でｐ型層４１（ｐ型チャネル層５ｂ）を形成するために用いたマスクと、ｎ+ 型ソース領域４ａ、４ｂを形成するために用いたマスクとを同一のＬＴＯ膜２１としてるため、ｐ型層４１とｎ+ 型ソース領域４ａ、４ｂとはセルフアラインで形成され、ｐ型チャネル層の長さが正確に設定される。
【００９１】
このように、ｐ型チャネル層５ｂを斜めイオン注入によって形成すれば、ｎ+ 型ソース領域４ａ、４ｂの端部よりも内側までイオンが注入されるため、長時間熱拡散しなくてもｐ型チャネル層５ｂが所望の位置に形成されるようにできる。
【００９２】
（第３実施形態）
図９に本実施形態におけるＭＯＳＦＥＴの断面構成を示す。上記第１、第２実施形態においては、ｐ型チャネル層５ｂをｎ+ 型ソース領域４ａ、４ｂと接するように形成しているが、本実施形態においては、ｐ型チャネル層５ｂをｎ+ 型ソース領域４ａ、４ｂから離間させて形成している。
【００９３】
このように、ｐ型チャネル層５ｂをｎ+ 型ソース領域４ａ、４ｂから離間させて形成しても第１実施形態と同様の動作をし、第１実施形態と同様にＭＯＳＦＥＴのオン抵抗のさらなる低減を図ることができる。
【００９４】
なお、本実施形態の場合には、ｐ型チャネル層５ｂを形成するマスクをｎ+ 型ソース領域４ａ、４ｂを形成するためのマスクと別に配置し、ｎ型チャネル層５ａにイオン注入を行うことによって、ｐ型チャネル層５ｂを形成することができる。
【００９５】
（第４実施形態）
図１０に本実施形態におけるＭＯＳＦＥＴの断面構成を示す。上記各実施形態では、ｐ型チャネル層５ｂをｐ-型ベース領域３ａ、３ｂの表面部とゲート酸化膜７とに接するように形成しているが、本実施形態では、ｐ型チャネル層５ｂがゲート酸化膜７とは接しないように離間させて配置している。
【００９６】
この場合、ｐ型チャネル層５ｂとゲート絶縁膜７との挟まれている領域においてのみｎ型チャネル層５ａの幅が狭くなるため、従来ではｐ- 型ベース領域３ａ、３ｂから伸びる空乏層によってチャネル領域をピンチオフしていたものが、本実施形態ではｐ型チャネル層５ｂから伸びる空乏層によってチャネル領域をピンチオフすることができる。
【００９７】
このため、ｎ型チャネル層５ａを高濃度とした場合において、ゲート電位が零である場合においてもチャネル領域をオフできるノーマリオフ型とすることができ、オン抵抗の低減を図ることができる。
【００９８】
なお、本実施形態の場合には、第３実施形態と同様に、ｐ型チャネル層５ｂを形成するためのマスクを設け、イオン注入のエネルギーを調整することで注入表面から所定深さの位置にイオンが注入されるようにすれば、ｐ型チャネル層５ｂを形成することができる。
【００９９】
（第５実施形態）
上記各実施形態では、ＭＯＳＦＥＴに本発明を適用した場合について説明したが、ＳＩＴ（静電容量型トランジスタ）にも本発明を適用可能である。
【０１００】
図１１に、本実施形態におけるＳＩＴの断面図を示し、ＳＩＴについて説明する。ただし、ＳＩＴの構造は概ねＭＯＳＦＥＴの構造と同じであるため、同様の構成の部分については図１と同じ符号を付し、異なる部分についてのみ説明する。
【０１０１】
図１１に示すように、ＳＩＴは、ｎ型チャネル層５ａ及びｐ型チャネル層５ｂの表面部の上にさらに第２のベース領域としてのｐ型層１００が形成された構成となっている。つまり、第１のベース領域としてのｐ- 型ベース領域３ａ、３ｂとｐ型層１００によって表面チャネル層５を挟み込んだ構成となっている。そして、このｐ型層１００の上に直接（図１に示すゲート酸化膜７を介さないで）、ｐ型層１００及びｐ- 型ベース領域３ａ、３ｂに電気的に接続されるゲート電極８が形成されている。
【０１０２】
このように構成されたＳＩＴは、ゲート電極８に電圧を印加していない時にはｐ-型ベース領域３ａ、３ｂのそれぞれから伸びる空乏層によってｎ型チャネル層５ａはピンチオフされる。ｎ-型エピ層２に比べ、ｎ型チャネル層５ａを高濃度にした場合にはピンチオフしないが、ｐ型チャネル層５ｂによりｎ+型ソース領域４ａとｎ型チャネル層５ａの間にポテンシャル障壁を形成できるため、ノーマリオフとすることができる。そして、ゲート電極８に正電圧を印加すると、ｐ-型ベース領域３ａ、３ｂのそれぞれからの空乏層の伸びが少なくなり、表面チャネル層５にチャネル領域が形成され、ソース電極１０とドレイン電極１１の間にキャリアが流れる。
【０１０３】
このように構成されるＳＩＴにおいても、ｐ型チャネル層５ｂを備えることによりｎ型チャネル層５ａを高濃度で形成でき、オン抵抗の低減を図れると共に、ｐ型チャネル層５ｂとｎ型チャネル層５ａとのＰＮ接合によって逆バイアス時における空乏層の伸びを押さえることができるため、高耐圧とすることができる。
【０１０４】
本実施形態におけるＳＩＴは、第１実施形態に示したＭＯＳＦＥＴとほぼ同様に製造することができる。具体的には、、図４（ａ）〜（ｃ）に示す工程を行った後、ｎ型チャネル層５ａ上にｐ型層１００をエピタキシャル成長させ、この後、ｐ型層１００が形成された状態で図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）に示す工程を施し、さらに図７（ａ）、に示す工程を省略して、最後に図７（ｂ）、（ｃ）に示す工程を施すことにより本実施形態におけるＳＩＴを製造できる。ただし、図７（ｂ）に示す工程では、層間絶縁膜９を基板表面全面に形成したのち、所望の位置にコンタクトホールを形成し、その後、図７（ｃ）の工程にて、ソース電極１０と同時にゲート電極８もパターニングするようにしている。
【０１０５】
なお、上記したように、ｐ型層１００をｎ型チャネル層５の形成後にエピタキシャル成長により形成しているが、ｎ型チャネル層５を厚めに形成しておき、ｎ型チャネル層５にｐ型不純物をイオン注入することによって形成してもよい。この場合、ｐ型不純物の注入前に、ｐ型不純物を注入する領域にＣ等の不活性なイオン種を注入しておけば、熱処理時においてｐ型不純物の拡散を抑制することができるため、ｎ型チャネル層５の厚みを狭めることなくｐ型層１００を容易に形成することができる。
【０１０６】
この様に、上面のｐ型層１００と下面のｐ-型ベース領域３ａを同じＢの注入により形成することができ、Ｂの活性化率を合わせることができるため、ｐ型層１００とｐ-型ベース領域３ａ、３ｂのフェルミレベルを合わせることができる。従って、両者に挟まれたｎ型チャネル層５ａ内の深さ方向のポテンシャルバランスを取ることができる。その結果、ゲート電極８にバイアス電圧を印加した場合にｎ型チャネル層５ａ内全面にキャリアを流すことができる。
【０１０７】
（他の実施形態）
以上の第１乃至第５実施形態では、ｎ型チャネル層５ａにｐ型チャネル層５ｂを組み合わせた場合について述べたが、ｐ型チャネル層５ｂの部分をｎ型チャネル層５ａよりも低濃度のｎ型低濃度チャネル層としても同様の効果を得ることができる。
【０１０８】
この場合、第１、第２実施形態において、ｐ型層４０を形成する条件を１０14〜１０16ｃｍ-3、厚さ０．１〜１．０μｍのガウシアン分布とし、拡散量を第１、第２実施形態より少なくし、ｎ型チャネル層５ａをｐ型に反転させず、低濃度ｎ型チャネル層５ｂを形成することができる。
【０１０９】
また、第３、第４実施形態のｐ型チャネル層５ｂを形成するマスクを使用し、注入濃度を少なくすることで、ｎ型チャネル層５ａを反転させず低濃度ｎ型チャネル層５ｂを形成することができる。
【０１１０】
なお、上記実施形態では、ｎ-型エピ層２にイオン注入を行うことによりｐ-型ベース領域３ａ、３ｂを形成するようにしているが、ｎ-型エピ層２の表面全面にｐ型層が配置された基板を用い、Ｊ−ＦＥＴ部形成領域においてｐ型層を貫通する溝を形成した後、この溝をｎ型層で埋め込むことでＪ−ＦＥＴ部を形成すると共にｐ型層にてｐ-型ベース領域３ａ、３ｂを形成するようにしてもよい。この場合には、ｐ-型ベース領域３ａ、３ｂ形成をイオン注入によって行っていないため、ｐ-型ベース領域３ａ、３ｂの表面にイオン注入ダメージが形成されず、その上に形成される表面チャネル層５の結晶性を良好なものにすることができる。これにより、オン抵抗低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＭＯＳＦＥＴの断面図である。
【図２】（ａ）は、従来のＭＯＳＦＥＴにおけるチャネル領域の深さに対する電流密度の関係を示す図であり、（ｂ）は、第１実施形態のＭＯＳＦＥＴにおけるチャネル領域の深さに対する電流密度の関係を示す図である。
【図３】図１に示すＭＯＳＦＥＴに逆バイアスを印加したときの等電位線を示した図である。
【図４】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続くＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くＭＯＳＦＥＴの製造工程を示す図である。
【図７】図６に続くＭＯＳＦＥＴの製造工程を示す図である。
【図８】第２実施形態におけるＭＯＳＦＥＴの製造工程を示す図である。
【図９】第３実施形態におけるＭＯＳＦＥＴの断面図である。
【図１０】第４実施形態におけるＭＯＳＦＥＴの断面図である。
【図１１】第５実施形態におけるＳＩＴの断面図である。
【図１２】従来のＭＯＳＦＥＴの断面図である。
【図１３】図１１に示すＭＯＳＦＥＴの耐圧を説明するための図である。
【符号の説明】
１…ｎ+ 型基板、２…ｎ- 型炭化珪素エピタキシャル層、
３ａ、３ｂ…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、
５ａ…ｎ型チャネル層、５ｂ…ｐ型チャネル層、７…ゲート酸化膜、
８…ゲート電極、１０…ソース電極、１１…ドレイン電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more particularly to an insulated gate field effect transistor, particularly a vertical power MOSFET for high power.
[0002]
[Prior art]
Conventionally, a planar type MOSFET disclosed in Japanese Patent Laid-Open No. 10-308510 is known.
[0003]
A cross-sectional view of this planar MOSFET is shown in FIG. The structure of the planar MOSFET will be described with reference to this figure.
[0004]
n+Type silicon carbide semiconductor substrate (hereinafter n+The mold substrate 1) has an upper surface as a main surface 1a and a lower surface opposite to the main surface as a back surface 1b. This n+On the main surface 1 a of the mold substrate 1, n having a lower dopant concentration than the substrate 1-Type silicon carbide epitaxial layer (hereinafter n-2) (referred to as a type epi layer).
[0005]
n-The predetermined region in the surface layer portion of the type epi layer 2 has a predetermined depth p-Type silicon carbide base regions 3a and p-Type silicon carbide base region 3b (hereinafter, p-Mold base regions 3a and 3b) are formed apart from each other. P-The predetermined region in the surface layer portion of the mold base region 3a includes p-Shallower than the mold base region 3a+The type source region 4a is also p-The predetermined region in the surface layer portion of the mold base region 3b includes p-Shallower than the mold base region 3b+Each of the mold source regions 4b is formed.
[0006]
And n+Type source regions 4a and n+N with the source region 4b-Type epi layer 2 and p-N on the surface of the mold base regions 3a and 3b-A type SiC layer 5 is extended. That is, p-Source regions 4a, 4b and n on the surface of the mold base regions 3a, 3b-N so as to connect to the epitaxial layer 2-A type SiC layer 5 is arranged. This n-The type SiC layer 5 is formed by epitaxial growth, and the epitaxial film crystal is 4H, 6H, or 3C. The epitaxial layer can form various crystals regardless of the underlying substrate. It functions as a channel formation layer on the device surface during device operation. N-The type SiC layer 5 is referred to as a surface channel layer.
[0007]
The dopant concentration of the surface channel layer 5 is 1 × 1015cm-3~ 1x1017cm-3Low concentration, and n-Type epi layer 2 and p-It is below the dopant concentration of the mold base regions 3a and 3b. Thereby, low on-resistance is achieved.
[0008]
P-Mold base regions 3a, 3b, n+Concave portions 6a and 6b are formed in the surface portions of the mold source regions 4a and 4b.
[0009]
The upper surface of the surface channel layer 5 and n+A gate insulating film (silicon oxide film) 7 is formed on the upper surfaces of the mold source regions 4a and 4b. Further, a gate electrode 8 is formed on the gate insulating film 7. The gate electrode 8 is covered with an insulating film 9. As the insulating film 9, an LTO (Low Temperature Oxide) film is used. A source electrode 10 is formed thereon, and the source electrode 10 is n+Type source regions 4a, 4b and p-It is in contact with the mold base regions 3a and 3b. N+A drain electrode layer 11 is formed on the back surface 1 b of the mold substrate 1.
[0010]
In the MOSFET configured as described above, since the operation mode can be an accumulation mode that induces a channel without inverting the conductivity type of the channel formation layer, the channel mobility is higher than that of an inversion mode MOSFET that inverts the conductivity type. The on-resistance can be reduced.
[0011]
[Problems to be solved by the invention]
As described above, the on-resistance can be reduced by using the accumulation mode MOSFET. However, further reduction of on-resistance is desired.
[0012]
The present invention has been made in view of the above points, and an object thereof is to further reduce the on-resistance of a MOSFET.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, the present inventors examined the on-resistance of the MOSFET having the structure shown in FIG.
[0014]
Of the on-resistance of the MOSFET, the channel resistance is determined by the channel mobility and the carrier concentration in the channel. Among these, since the carrier concentration is determined by the doping concentration of the surface channel layer 5 and the gate potential, it is conceivable to increase the doping concentration in order to improve the carrier concentration.
[0015]
However, if the doping concentration of the surface channel layer 5 is simply set high, the surface channel layer 5 cannot be completely depleted when the gate potential is zero, so that the breakdown voltage becomes zero. FIG. 13 shows the withstand voltage when the doping concentration of the surface channel layer 5 is changed from the conventional one. As shown in this figure, the withstand voltage is drastically reduced when the concentration is 1.5 times that of the conventional case, and the withstand voltage is almost zero when the concentration is 2.0 times higher. End up.
[0016]
Therefore, in order to achieve the above object, in the invention according to claim 1, the surface channel layer (5) is formed on the surface portion of the semiconductor layer (2) and the surface portion of the base region (3a, 3b).Epitaxial growthFormedThe impurity concentration is higher than that of the semiconductor layer and constitutes a storage channelFrom the first conductivity type first channel layer (5a) and the second conductivity type extending from the base region toward the gate insulating film (7) in the surface portion of the base region, or from the first channel layer Low impurity concentrationIn addition, when no voltage is applied to the gate electrode (8), the gate electrode is pinched off by a depletion layer extending from the gate insulating film side and the base region.And a second channel layer (5b) of the first conductivity type.
[0017]
As described above, the surface channel layer includes the first conductivity type first channel layer and the second conductivity type or the second channel layer having a lower impurity concentration than the first channel layer. Since the two channel layers can be normally off, it is possible to reduce the on-resistance by increasing the concentration of the first channel layer..
[0018]
Further, when the first channel layer of the first conductivity type is normally off, the concentration range to be established is narrow and it is difficult to control the concentration, so that the first channel layer becomes normally on due to variations on the wafer. There is a place. For this reason, by providing the second conductivity type layer, normally-off can be achieved regardless of the concentration variation of the first channel layer. A potential barrier can be provided between the source region (4a) and the first channel layer (5a) by the second channel layer, and a high breakdown voltage can be obtained.Further, the second channel layer is pinched off by a depletion layer extending from the gate insulating film side and the base region when the impurity concentration is lower than that of the first channel layer and no voltage is applied to the gate electrode. Even with this structure, it is possible to obtain the same effect as in the case where the second conductivity type layer is provided.
[0019]
In addition, as described in claim 3, such a configuration has a silicon carbide semiconductor device (SIT () with a surface channel layer (5) sandwiched between first and second base regions (3a, 3b, 100). It can also be applied to a capacitive transistor)).
[0020]
The invention according to claim 2 is characterized in that the second channel layer is configured to be in contact with the gate insulating film.
[0021]
In such a configuration, when the second channel layer is configured with the second conductivity type, the second channel layer can be operated in the inversion mode, and the second channel layer is configured with the first conductivity type. In the case of the configuration, the second channel layer can be operated as a normally-off type accumulation mode, so that the first channel layer is operated as an accumulation mode and the second channel layer is operated in an inversion mode or a normally-off accumulation mode. Will be operated as.
[0022]
In this case, the claim5As shown in FIG. 2, the first channel layer is highly concentrated to such an extent that the first channel layer is in an electrically conductive state, that is, in a normally-on state when no voltage is applied to the gate electrode (8). It is good.
[0023]
Claim4The second channel layer is configured so as to be in contact with the source region.
[0024]
In such a configuration, the length of the first channel layer between the second channel layer and the semiconductor layer can be increased. In this case, since the channel width increases with distance from the second channel layer, the on-resistance can be reduced most.
[0025]
Claim6In the invention described in (1), the second channel layer is formed to be separated from the gate insulating film, and the first channel layer located between the second channel layer and the gate insulating film is the gate. In a state where no voltage is applied to the electrode, pinch-off is caused by a depletion layer extending from the second channel layer side and a depletion layer extending from the gate insulating film side.
[0026]
As described above, the second channel layer may be configured to be separated from the gate insulating film. In this case, the first channel layer located between the second channel layer and the gate insulating film is set to be normally off.
[0027]
Claim7In the invention described in (1) above the semiconductor layer (2) and the base regions (3a, 3b).In the epitaxial growth, the impurity concentration is higher than that of the semiconductor layer and constitutes a storage channelA first channel layer (5a) of the first conductivity type is formed, and in a predetermined region of the first channel layer,Ion implantation of second conductivity type impuritiesSecond conductivity type in contact with the base region or lower impurity concentration than the first channel layerIn addition, when no voltage is applied to the gate electrode (8), the gate electrode is pinched off by a depletion layer extending from the gate insulating film side and the base region.A step of forming the surface channel layer (5) constituting the channel region by forming the second channel layer (5b) of the first conductivity type is characterized.
[0028]
Thereby, the silicon carbide semiconductor device according to claim 1 can be manufactured. Similarly, the claims9The silicon carbide semiconductor device shown in claim 3 can be manufactured by the steps shown in FIG.
[0029]
Claim8In the present invention, the base region forming step is a step of forming the base region by ion-implanting a second conductivity type impurity into the surface layer portion of the semiconductor layer, and the surface layer of the semiconductor layer serving as the base region The method includes a step of implanting an inactive ion species before the second conductivity type impurity is ion-implanted into an upper portion of the portion.
[0030]
The reason why the diffusion is suppressed in this way will be described by taking as an example the case where B is used as the second conductivity type impurity. When the n-type semiconductor layer (2) is formed by epitaxial growth or the like, when the n-type surface channel layer (5) is formed by epitaxial growth or the like, the p-type base region (3) is further formed by B ion implantation. Occasionally, carbon site vacancies are formed in the J-FET portion, the surface channel layer, and the p-type base region. It is considered that B in the base region diffuses due to the formation of vacancies in this carbon site.
[0031]
Therefore, by ion-implanting ion species that do not become impurities, ion species that do not become impurities enter into the vacancies of the carbon sites generated when the semiconductor layer (J-FET portion) is formed by epitaxial growth or the like. Then, by increasing the ion implantation amount of ionic species that are not impurities, the vacancy at the carbon site is almost eliminated.
[0032]
In this way, before ion implantation of the second conductivity type impurity when forming the base region, an inactive ion species is implanted into the upper portion of the portion to be the base region, so that the second conductivity is formed in that portion. The thermal diffusion of the type impurities can be suppressed, and the thermal diffusion can be advanced by providing a region where an inactive ion species is not implanted in part in the lower part. As a result, the lower portion of the base region where thermal diffusion has advanced can serve as a deep base layer. Claims11In the lower part of the first base region,8The same effect can be obtained.
[0033]
Claim10In the invention described in (2), the second base region forming step is a step of forming the second base region by ion-implanting a second conductivity type impurity into the surface layer portion of the surface channel layer, and A feature is that an inert ion species is implanted into the surface layer portion of the surface channel layer serving as the second base region before ion implantation of the second conductivity type impurity.
[0034]
As described above, before the second conductivity type impurity is ion-implanted when the second base region is formed, an inactive ion species is implanted into the upper portion of the portion to be the base region. Since the thermal diffusion of the type impurities can be suppressed, the second base region can be accurately formed without reducing the width (thickness) of the surface channel layer.
[0035]
Claim12In the invention described in (2), B is used as the second conductivity type impurity.
[0036]
Since the size of the vacancies in the carbon site is the same as the size of the carbon atoms, carbon is most likely to enter the vacancies, and the vacancies in the carbon sites are almost eliminated by ion implantation at a relatively low concentration. Is possible. Thus, by ion implantation of C, the interstitial C vacancies in SiC can be filled with C having the same atomic size, and lattice substitution B and C vacancies that cause diffusion when B is implanted. Therefore, the diffusion of B can be efficiently prevented as compared with the case where other inert ions are used. It is also possible to use ion species other than carbon, such as silicon, but these ion species are less likely to enter the vacancy of the carbon site compared to carbon, so that ion implantation is performed compared to carbon ion implantation. It is preferable to increase the amount.
[0037]
Claim13The surface channel layer forming step and the source region forming step are characterized in that the second channel layer and the source region are formed by ion implantation using the same mask.
[0038]
In this manner, by forming the second channel layer and the source region with the same mask, the formation positions of the second channel layer and the source region can be set by self-alignment. Can be set accurately. The second channel layer can be formed inside the mask opening by thermal diffusion.
[0039]
Claim14The surface channel layer forming step is characterized in that the second channel layer is formed by oblique ion implantation. For example, claims15As shown in FIG. 4, it is preferable to use B having a large thermal diffusion amount as an impurity for forming the second channel layer.
[0040]
In this way, if the second channel layer is formed by oblique ion implantation, the second channel layer is implanted to the inside of the mask opening, so that the second channel layer can be easily formed into the first channel. It can be formed inside the mask opening than the layer.
[0041]
In addition, the code | symbol in the parenthesis of the said means has shown the correspondence with the specific means as described in embodiment mentioned later.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below.
[0043]
FIG. 1 shows a cross-sectional view of a normally-off n-channel type planar MOSFET (vertical power MOSFET) in the present embodiment. This device is suitable when applied to a rectifier for an inverter or an alternator for a vehicle.
[0044]
The structure of this MOSFET will be described with reference to FIG. However, since the MOSFET in the present embodiment has substantially the same structure as the MOSFET shown in FIG. 12 described above, only different parts will be described. Note that, in the MOSFET in this embodiment, the same reference numerals are given to the same parts as those of the MOSFET shown in FIG.
[0045]
In the MOSFET shown in FIG. 12, the surface channel layer 5 is entirely formed of n-type silicon carbide. However, in the MOSFET according to this embodiment, the surface channel layer 5 is formed of n-type silicon carbide (hereinafter referred to as n-type channel layer) 5a and The p-type silicon carbide (hereinafter referred to as p-type channel layer) 5b is used. Specifically, the MOSFET in this embodiment is configured as follows.
[0046]
As shown in FIG. 1, the n-type channel layer 5a is formed of p-Surface portions of the mold base regions 3a and 3b and n-It is formed in the surface part of the type | mold epilayer 2, and is comprised with a high concentration n-type semiconductor. On the other hand, the p-type channel layer 5b has p-In the surface portions of the type base regions 3a and 3b, the n type channel layer 5a is formed so as to be in contact therewith. That is, in the channel region, the p-type channel layer 5b is arranged in series with the n-type channel layer 5a. The p-type channel layer 5b is made of a low-concentration p-type semiconductor and has a shorter length than the n-type channel layer 5a.
[0047]
By the way, the on-resistance Ron of the MOSFET depends on the source electrode 10 and n.+Resistance Rs-cont, n with the source region 4a, 4b+Type source regions 4a and 4b have internal resistance (drift resistance) Rsource, accumulated channel resistance Rchannel in the channel region formed in the surface channel layer 5, internal resistance (accumulated drift resistance) Racc-drift in the surface channel layer 5, and in the JFET portion JFET resistance RJFET, n+Type internal resistance (drift resistance) Rdrift, n+Internal resistance Rsub of mold substrate 1 and n+It is determined by the contact resistance Rd-cont between the mold substrate 1 and the drain electrode 11. That is, it is expressed by the following formula.
[0048]
[Expression 1]
[0049]
In the conventional MOSFET shown in FIG. 12, a channel region is formed almost at the interface between the surface channel layer 5 and the gate oxide film 7, and the width of the channel region is narrow, so that the carrier mobility is relatively low. It is low. In particular, if the width of the channel region is narrow, electrons collide with the interface and flow while being scattered, thereby lowering the carrier mobility, and also due to roughness and residual defects at the interface between the gate insulating film 7 and the surface channel layer 5. Furthermore, the carrier mobility is lowered.
[0050]
On the other hand, in the MOSFET of this embodiment, in the region of the p-type channel layer 5b, a channel region is formed at the interface between the p-type channel layer 5b and the gate oxide film 7, but the region of the n-type channel layer 5a. InpA wide carrier region is formed to a position deeper (inside) than the interface between the mold channel layer 5b and the gate oxide film 7. In particular, carriers injected from the channel formed near the interface of the p-type channel layer 5b into the n-type channel 5b flow while spreading in the depth direction, and the width of the carrier region of the n-type channel layer 5a is p-type channel The distance from the layer 5b increases.
[0051]
The results of examining the width of the carrier region in the conventional MOSFET and the MOSFET of this embodiment are shown in FIGS. In this figure, the current density with respect to the depth of the surface channel layer 5 is examined. As can be seen from this figure, the current density is higher up to a deeper position in the MOSFET of this embodiment than in the conventional MOSFET, and a wide carrier region is formed.
[0052]
Therefore, electrons flow without much collision with the interface between the n-type channel layer 5a and the gate oxide film 7, and the influence of roughness and residual defects at the interface can be suppressed, and carrier mobility is improved. Can do.
[0053]
Thus, the internal resistance Racc-drift of the surface channel layer 5 is greatly reduced, the sum of the on-resistance Ron is reduced, and the on-resistance Ron can be reduced.
[0054]
Further, the breakdown voltage of the MOSFET of this embodiment will be described based on the experimental results shown in FIG. The equipotential lines when a reverse bias is applied to the MOSFET in this embodiment are examined.
[0055]
As shown in this figure, the equipotential lines are n-In the lower part of the type epi layer 2, it is substantially parallel to the substrate surface, but n-As it goes upward of the type epi layer 2, it enters the J-FET portion, and when it reaches the n-type channel layer 5a, it is substantially perpendicular to the substrate surface and in the lateral direction (direction of the p-type channel layer 5b). It can be seen that the intervals are fine. That is, p-In the n-type channel layer 5a on the type base regions 3a and 3b, it is possible to prevent potential intrusion due to an increase in drain voltage in the direction of the p-type channel layer 5b. Further, a potential barrier can be created between the source region 4a and the surface channel layer 5a by the p-type channel layer 5b. For this reason, it can be set as MOSFET with a high pressure | voltage resistance by the structure of this embodiment.
[0056]
Next, the manufacturing process of the MOSFET shown in FIG. 1 will be described with reference to FIGS.
[0057]
[Step shown in FIG. 4 (a)]
First, an n-type 4H, 6H, 3C or 15R-SiC substrate, that is, n+A mold substrate 1 is prepared. Where n+The mold substrate 1 has a thickness of 400 μm, and the main surface 1a is a (0001) Si plane or a (112-0) a plane. The main surface 1a of the substrate 1 has an n thickness of 5 μm.-The epitaxial epitaxial layer 2 is epitaxially grown. In this example, n-A crystal similar to that of the underlying substrate 1 is obtained from the type epi layer 2 and becomes an n-type 4H, 6H, 3C or 15R—SiC layer.
[0058]
[Step shown in FIG. 4B]
n-An LTO film 20 is arranged in a predetermined region on the type epi layer 2 and is used as a mask for B+(Or aluminum) ion implantation, p-Mold base regions 3a and 3b are formed. The ion implantation conditions at this time are a temperature of 700 ° C. and a dose of 1 × 10 6.16cm-2It is said. As a result, p-The mold base regions 3a and 3b have a doping concentration of 1 × 1017~ 5x1018cm-3The thickness is about 0.5 to 3.0 μm.
[0059]
At this time, B+Before the injection of p-By injecting an inert ion species such as C into the regions to be the mold base regions 3a and 3b, C and the like are replaced by lattice positions so that crystal defects (interstitial holes of C) are repaired. B+It is also possible to suppress thermal diffusion. That is, repair of C interstitial vacancies is performed as follows.
[0060]
n-When the epitaxial layer 2 is epitaxially grown, when the n-type channel layer 5a is epitaxially grown (the process shown in FIG. 4B), p-For example, when the type base regions 3a and 3b are formed by ion implantation, the J-FET portion, the n-type channel layer 5a and the p-type base region 3b-Carbon site vacancies are formed in the mold base regions 3a and 3b. Because of the formation of vacancies in this carbon site, p-It is considered that B in the mold base regions 3a and 3b diffuses.
[0061]
On the other hand, by ion-implanting ion species that do not become impurities in this way, n-Ion species that do not become impurities enter the vacancies of the carbon sites generated when the epitaxial epitaxial layer 2 (J-FET portion) is epitaxially grown. And by increasing the number of ion implantations of ionic species that are not impurities, the vacancies in the carbon sites can be almost eliminated.
[0062]
Since the size of the vacancies at the carbon site is the same as the size of the carbon atom, carbon is the most entering the airport.OnlyEasily, if C ion implantation is used, vacancies in the carbon site can be almost eliminated by ion implantation at a relatively small concentration. Further, since ion species other than carbon such as silicon are less likely to enter the vacancy of the carbon site compared to carbon, it is desirable to increase the ion implantation amount as compared with the case of ion implantation of carbon.
[0063]
Furthermore, in this case, p-If inactive ion species are implanted in the upper part of the mold base regions 3a and 3b and inactive ion species are not implanted in a part of the lower part, thermal diffusion proceeds in the lower part. , P-The mold base regions 3a and 3b can be formed deeper. P deep like this-By forming the mold base regions 3a and 3b, it is possible to have the same effect as the deep base layers 30a and 30b described later. In addition, since the area | region thermally diffused in this way becomes round as a whole, it is suitable as a deep base layer.
[0064]
[Step shown in FIG. 4 (c)]
After removing the LTO film 20, n is formed by LPCVD.-Surface portion of the epitaxial layer 2 and p-N-type channel layer 5a is epitaxially grown on the surface portions of type base regions 3a and 3b. The n-type channel layer 5a has a doping concentration of 1 × 1016~ 1x1018cm-3The thickness is about 0.1 to 1.0 μm.
[0065]
[Step shown in FIG. 5A]
An LTO film 21 is arranged in a predetermined region on the surface channel layer 5a, and B is used as a mask.+(Boron) is ion-implanted to form the p-type layer 40. At this time, the ion implantation condition is 1 × 10.16~ 1x1018cm-3The Gaussian distribution has a thickness of 0.1 to 1.0 μm.
[0066]
[Step shown in FIG. 5B]
Next, heat treatment at about 1600 ° C. is performed to diffuse the p-type impurities in the p-type layer 40. At this time, a predetermined amount is diffused according to the implanted ion species. For example, when heat treatment at about 1600 ° C. is performed for 0.5 hour, B diffuses by about 2500 nm. As a result, a p-type layer 41 is formed which enters a predetermined amount inside the opening of the LTO film 21. Of this p-type layer 41, the portion diffused into the n-type channel layer 5a constitutes the p-type channel layer 5b. The doping concentration of the p-type channel layer 5b is 1 × 1016~ 1x1018cm-3It will be about.
[0067]
[Step shown in FIG. 5 (c)]
Subsequently, using the LTO film 21 as a mask again, P+Ion implantation, and n+Mold source regions 4a and 4b are formed. The ion implantation conditions at this time are 700 ° C., and the dose is 1 × 10.15cm-2It is said. As a result, n+The type source regions 4a and 4b have a doping concentration of 1 × 1018~ 5x1019cm-3And a thickness of about 0.2 to 1.0 μm.
[0068]
At this time, the mask used for forming the p-type layer 41 (p-type channel layer 5b) in the step shown in FIG.+In order to use the same LTO film 21 as the mask used to form the type source regions 4a and 4b, the p type layer 41 and the n type+The type source regions 4a and 4b are formed by self-alignment, and the length of the p-type channel layer 5b is accurately set. In the present embodiment, since the p-type channel layer 5b is formed of B, the thermal diffusion amount of B is the length of the p-type channel layer 5b.
[0069]
[Step shown in FIG. 6A]
After removing the LTO film 21, the LTO film 22 is disposed in a predetermined region on the surface channel layer 5 using a photoresist method.
[0070]
[Step shown in FIG. 6B]
Using the LTO film 22 as a mask, p is performed by RIE.-The surface channel layer 5 on the mold base regions 3a and 3b is partially etched away.
[0071]
[Step shown in FIG. 6 (c)]
Further, B is used with the LTO film 22 as a mask.+Are implanted to form deep base layers 30a and 30b. Thereby, a part of base region 3a, 3b becomes thick. The deep base layers 30a and 30b are n+The p-type source regions 4a and 4b are not overlapped with each other, and p-Of the mold base regions 3a and 3b, the portion where the deep base layers 30a and 30b are formed is thicker than the thin portion where the deep base layer 30a is not formed.
[0072]
[Step shown in FIG. 7A]
After removing the LTO film 22, a gate oxide film (gate insulating film) 7 is formed on the substrate by wet oxidation. At this time, the ambient temperature is set to 1080 ° C.
[0073]
Thereafter, a polysilicon layer is formed on the gate oxide film 7 by LPCVD.
The film forming temperature at this time is 600 ° C. Thereafter, the polysilicon layer is patterned to form the gate electrode 8.
[0074]
[Step shown in FIG. 7B]
Subsequently, after unnecessary portions of the gate oxide film 7 are removed, an insulating film 9 made of LTO is formed to cover the gate electrode 8 and the gate oxide film 7. More specifically, the film formation temperature is 425 ° C., and 1000 ° C. annealing is performed after the film formation.
[0075]
[Step shown in FIG. 7C]
Then, the source electrode 10 and the drain electrode 11 are arranged by metal sputtering at room temperature. Further, annealing at 1000 ° C. is performed after film formation.
[0076]
In this way, the MOSFET shown in FIG. 1 is completed.
[0077]
Next, the operation (operation) of this MOSFET will be described.
[0078]
As described above, since the surface channel layer 5 is composed of the n-type channel layer 5a and the p-type channel layer 5b, this MOSFET operates as an accumulation mode in the region of the n-type channel layer 5a. In the region of the layer 5b, it operates as an inversion mode.
[0079]
At this time, in the region of the n-type channel layer 5a, when no voltage is applied to the gate electrode 8, p-A depletion layer is formed by the difference in electrostatic potential between the n-type channel regions 5a and 3b and the n-type channel layer 5 and the potential generated by the difference in work function between the n-type channel layer 5a and the gate electrode 8. The However, since the n-type channel layer 5a is formed at a high concentration, the entire region of the n-type channel layer 5a is not depleted and is in a normally-on state.
[0080]
On the other hand, in the region of the p-type channel layer 5b, even when no voltage is applied to the gate electrode 8, it is not conductive and is normally off. For this reason, this MOSFET can be normally off in the region of the p-type channel layer 5b while operating in the accumulation mode in the region of the n-type channel layer 5a.
[0081]
Then, when a positive voltage is applied to the gate electrode 8, the surface layer portion of the p-type channel layer 5 b is inverted to form a channel region, the surface channel layer 5 becomes conductive, and the source electrode 10 and the drain electrode 11 are connected. A career flows.
[0082]
Thus, by combining the surface channel layer 5 with the n-type channel layer 5a and the p-type channel layer 5b, the surface channel layer 5 is operated in the accumulation mode in the region of the n-type channel layer 5a and the n-type channel layer 5 has a high concentration. Thus, the low on-resistance similar to the normally-on characteristic can be obtained, and the MOSFET can be operated normally off in the region of the p-type channel layer 5b.
[0083]
(Second Embodiment)
A second embodiment of the present invention will be described. In this embodiment, the manufacturing process of the MOSFET in the first embodiment is changed, and the configuration is the same, so only the changed portion will be described.
[0084]
FIG. 8 shows a manufacturing process of the MOSFET in this embodiment, and a manufacturing method of the MOSFET will be described based on this figure. However, FIGS. 4 to 7 are referred to for the same parts as in the first embodiment.
[0085]
First, the steps shown in FIGS. 4A to 4C are performed, and n-Surface portion of the epitaxial layer 2 and p-An n-type channel layer 5a is formed on the surface portions of the mold base regions 3a and 3b. Then, the following process shown in FIG. 8 is performed.
[0086]
[Step shown in FIG. 8 (a)]
An LTO film 21 is disposed in a predetermined region on the surface channel layer 5a, and B (boron) is ion-implanted using this as a mask to form the p-type layer 40. At this time, the ion implantation condition is 1 × 10.16~ 1x1018cm-3The Gaussian distribution has a thickness of 0.1 to 1.0 μm. As a result, the p-type layer 40 is implanted to the inside of the opening of the LTO film 21.
[0087]
[Step shown in FIG. 8B]
Next, heat treatment at about 1600 ° C. is performed to diffuse the p-type impurities in the p-type layer 40. At this time, a predetermined amount is diffused according to the implanted ion species. As a result, a p-type layer 41 is formed which enters a predetermined amount inside the opening of the LTO film 21. Of this p-type layer 41, the portion diffused into the n-type channel layer 5a constitutes the p-type channel layer 5b.
[0088]
Here, B which is easily thermally diffused is used as an ion species to be implanted. However, when Al (aluminum) is used, thermal diffusion is not so much, so that the p-type channel layer 5b depends on the energy setting at the time of ion implantation. It is possible to set the length of.
[0089]
Subsequently, using the LTO film 21 as a mask again, P+(Phosphorus) is ion-implanted and n+Mold source regions 4a and 4b are formed. The ion implantation conditions at this time are 700 ° C., and the dose is 1 × 10.15cm-2It is said.
[0090]
At this time, the mask used for forming the p-type layer 41 (p-type channel layer 5b) in the step shown in FIG.+In order to use the same LTO film 21 as the mask used to form the type source regions 4a and 4b, the p type layer 41 and the n type+The type source regions 4a and 4b are formed by self-alignment, and the length of the p-type channel layer is accurately set.
[0091]
Thus, if the p-type channel layer 5b is formed by oblique ion implantation, n+Since ions are implanted to the inside of the end portions of the type source regions 4a and 4b, the p-type channel layer 5b can be formed at a desired position without thermal diffusion for a long time.
[0092]
(Third embodiment)
FIG. 9 shows a cross-sectional configuration of the MOSFET in this embodiment. In the first and second embodiments, the p-type channel layer 5b is n+In this embodiment, the p-type channel layer 5b is made to be in contact with the n-type source regions 4a and 4b.+The mold source regions 4a and 4b are formed apart from each other.
[0093]
In this way, the p-type channel layer 5b is made n+Even if formed apart from the mold source regions 4a and 4b, the same operation as in the first embodiment can be performed, and the on-resistance of the MOSFET can be further reduced as in the first embodiment.
[0094]
In the present embodiment, the mask for forming the p-type channel layer 5b is n+The p-type channel layer 5b can be formed by arranging the source regions 4a and 4b separately from the mask for forming the source regions 4a and 4b and implanting ions into the n-type channel layer 5a.
[0095]
(Fourth embodiment)
FIG. 10 shows a cross-sectional configuration of the MOSFET in this embodiment. In each of the above embodiments, the p-type channel layer 5b is replaced with p.-In this embodiment, the p-type channel layer 5b is arranged so as not to be in contact with the gate oxide film 7, but is formed so as to be in contact with the surface portions of the type base regions 3a and 3b and the gate oxide film 7. is doing.
[0096]
In this case, the width of the n-type channel layer 5a is narrowed only in the region where the p-type channel layer 5b and the gate insulating film 7 are sandwiched.-Although the channel region is pinched off by the depletion layer extending from the type base regions 3a and 3b, the channel region can be pinched off by the depletion layer extending from the p-type channel layer 5b in this embodiment.
[0097]
Therefore, when the n-type channel layer 5a is highly concentrated, the channel region can be turned off even when the gate potential is zero, and the on-resistance can be reduced.
[0098]
In the case of this embodiment, similarly to the third embodiment, a mask for forming the p-type channel layer 5b is provided, and the ion implantation energy is adjusted so that it is positioned at a predetermined depth from the implantation surface. If ions are implanted, the p-type channel layer 5b can be formed.
[0099]
(Fifth embodiment)
In each of the above embodiments, the case where the present invention is applied to the MOSFET has been described. However, the present invention can also be applied to an SIT (capacitance transistor).
[0100]
FIG. 11 shows a cross-sectional view of the SIT in the present embodiment, and the SIT will be described. However, since the structure of the SIT is generally the same as that of the MOSFET, the same reference numerals as those in FIG.
[0101]
As shown in FIG. 11, the SIT has a configuration in which a p-type layer 100 as a second base region is further formed on the surface portions of the n-type channel layer 5a and the p-type channel layer 5b. That is, p as the first base region-The surface channel layer 5 is sandwiched between the mold base regions 3 a and 3 b and the p-type layer 100. Then, directly on the p-type layer 100 (without the gate oxide film 7 shown in FIG. 1), the p-type layer 100 and p-A gate electrode 8 electrically connected to the mold base regions 3a and 3b is formed.
[0102]
The SIT configured in this way is p when no voltage is applied to the gate electrode 8.-The n-type channel layer 5a is pinched off by a depletion layer extending from each of the type base regions 3a and 3b. n-When the n-type channel layer 5a is made higher in concentration than the p-type epi layer 2, it is not pinched off.+Since a potential barrier can be formed between the type source region 4a and the n-type channel layer 5a, it can be normally off. When a positive voltage is applied to the gate electrode 8, p-The extension of the depletion layer from each of the mold base regions 3 a and 3 b is reduced, a channel region is formed in the surface channel layer 5, and carriers flow between the source electrode 10 and the drain electrode 11.
[0103]
Also in the SIT configured as described above, by providing the p-type channel layer 5b, the n-type channel layer 5a can be formed at a high concentration, the on-resistance can be reduced, and the p-type channel layer 5b and the n-type channel layer 5a can be reduced. The PN junction can suppress the growth of the depletion layer at the time of reverse bias, so that a high breakdown voltage can be achieved.
[0104]
The SIT in this embodiment can be manufactured in substantially the same manner as the MOSFET shown in the first embodiment. Specifically, after performing the steps shown in FIGS. 4A to 4C, the p-type layer 100 is epitaxially grown on the n-type channel layer 5a, and then the p-type layer 100 is formed. 5 (a) to 5 (c) and FIGS. 6 (a) to 6 (c), and the process shown in FIG. 7 (a) is omitted. Finally, FIGS. The SIT in this embodiment can be manufactured by performing the process shown in c). However, in the step shown in FIG. 7B, after the interlayer insulating film 9 is formed on the entire surface of the substrate, a contact hole is formed at a desired position. Thereafter, in the step of FIG. At the same time, the gate electrode 8 is also patterned.
[0105]
As described above, the p-type layer 100 is formed by epitaxial growth after the n-type channel layer 5 is formed. However, the n-type channel layer 5 is formed thicker and the p-type impurity is added to the n-type channel layer 5. May be formed by ion implantation. In this case, if an inert ion species such as C is implanted in the region where the p-type impurity is implanted before the p-type impurity is implanted, the diffusion of the p-type impurity can be suppressed during the heat treatment. The p-type layer 100 can be easily formed without reducing the thickness of the n-type channel layer 5.
[0106]
Thus, the p-type layer 100 on the upper surface and the p-type layer on the lower surface.-Since the type base region 3a can be formed by the same B implantation, and the activation rate of B can be matched, the p type layer 100 and the p type layer 100 can be formed.-The Fermi levels of the mold base regions 3a and 3b can be matched. Therefore, the potential balance in the depth direction in the n-type channel layer 5a sandwiched between the two can be achieved. As a result, when a bias voltage is applied to the gate electrode 8, carriers can flow over the entire surface of the n-type channel layer 5a.
[0107]
(Other embodiments)
In the above first to fifth embodiments, the case where the p-type channel layer 5b is combined with the n-type channel layer 5a has been described. However, the portion of the p-type channel layer 5b is n having a lower concentration than the n-type channel layer 5a. The same effect can be obtained also for the type low concentration channel layer.
[0108]
In this case, in the first and second embodiments, the conditions for forming the p-type layer 40 are 1014-1016cm-3The Gaussian distribution has a thickness of 0.1 to 1.0 μm, the diffusion amount is smaller than those in the first and second embodiments, the n-type channel layer 5a is not inverted to the p-type, and the low-concentration n-type channel layer 5b is formed. Can be formed.
[0109]
Further, by using the mask for forming the p-type channel layer 5b of the third and fourth embodiments and reducing the implantation concentration, the low-concentration n-type channel layer 5b is formed without inverting the n-type channel layer 5a. be able to.
[0110]
In the above embodiment, n-By implanting ions into the type epi layer 2-The mold base regions 3a and 3b are formed, but n-Using a substrate in which a p-type layer is disposed on the entire surface of the p-type epi layer 2, a groove penetrating the p-type layer is formed in the J-FET portion formation region, and then the groove is embedded with an n-type layer. P-type layer and p-type layer-The mold base regions 3a and 3b may be formed. In this case, p-Since the mold base regions 3a and 3b are not formed by ion implantation, p-Ion implantation damage is not formed on the surfaces of the mold base regions 3a and 3b, and the crystallinity of the surface channel layer 5 formed thereon can be improved. Thereby, ON resistance reduction can be aimed at.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a MOSFET according to an embodiment of the present invention.
FIG. 2A is a diagram showing a relationship of current density with respect to channel region depth in a conventional MOSFET, and FIG. 2B is a diagram showing current density with respect to channel region depth in the MOSFET of the first embodiment; It is a figure which shows a relationship.
FIG. 3 is a diagram showing equipotential lines when a reverse bias is applied to the MOSFET shown in FIG. 1;
4 is a diagram showing a manufacturing process of the MOSFET shown in FIG. 1. FIG.
FIG. 5 is a diagram showing a manufacturing step of the MOSFET that follows the manufacturing step of FIG. 4;
6 is a diagram showing the manufacturing process of the MOSFET, following FIG. 5. FIG.
7 is a diagram showing a manufacturing step of the MOSFET that follows the manufacturing step of FIG. 6; FIG.
FIG. 8 is a diagram showing manufacturing steps of the MOSFET in the second embodiment.
FIG. 9 is a cross-sectional view of a MOSFET in a third embodiment.
FIG. 10 is a cross-sectional view of a MOSFET in a fourth embodiment.
FIG. 11 is a cross-sectional view of an SIT according to a fifth embodiment.
FIG. 12 is a cross-sectional view of a conventional MOSFET.
13 is a diagram for explaining the withstand voltage of the MOSFET shown in FIG. 11. FIG.
[Explanation of symbols]
1 ... n+Mold substrate, 2 ... n-Type silicon carbide epitaxial layer,
3a, 3b ... p-Mold base region, 4a, 4b ... n+Type source area,
5 ... surface channel layer (n-Type SiC layer),
5a ... n-type channel layer, 5b ... p-type channel layer, 7 ... gate oxide film,
8 ... gate electrode, 10 ... source electrode, 11 ... drain electrode.
Claims (15)
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記ベース領域及び前記半導体層の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記表面チャネル層は、
前記半導体層の表面部及び前記ベース領域の表面部にエピタキシャル成長にて形成され、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）と、
前記ベース領域の表面部において、前記ベース領域から前記ゲート絶縁膜に向けて延設された第２導電型、若しくは前記第１のチャネル層よりも低不純物濃度で、かつ、前記ゲート電極（８）に対して電圧印加を行っていないときに前記ゲート絶縁膜側および前記ベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）と、
を備えて構成されていることを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on the main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A second conductivity type base region (3a, 3b) formed in a predetermined region of the surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type source region (4a, 4b) formed in a predetermined region of a surface layer portion of the base region and shallower than a depth of the base region;
A surface channel layer (5) made of silicon carbide formed on the base region and the surface portion of the surface portion of the semiconductor layer so as to connect the source region and the semiconductor layer;
A gate insulating film (7) formed on the surface of the surface channel layer;
A gate electrode (8) formed on the gate insulating film;
A source electrode (10) formed in contact with the base region and the source region;
A drain electrode (11) formed on the back surface of the semiconductor substrate;
The surface channel layer is
A first channel layer (5a) of a first conductivity type formed by epitaxial growth on a surface portion of the semiconductor layer and a surface portion of the base region and having a higher impurity concentration than the semiconductor layer and constituting a storage channel ; ,
In the surface portion of the base region , the gate electrode (8) has a lower impurity concentration than the second conductivity type or the first channel layer extending from the base region toward the gate insulating film. A second channel layer (5b) of the first conductivity type that is pinched off by a depletion layer extending from the gate insulating film side and the base region when no voltage is applied to
A silicon carbide semiconductor device comprising:
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１のベース領域（３ａ、３ｂ）と、
前記第１のベース領域の表層部の所定領域に形成され、該第１のベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記第１のベース領域及び前記半導体層の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成された第２導電型の第２のベース領域（１００）と、
前記第１のベース領域に接触すると共に、前記第２のベース領域の上に形成されたゲート電極（８）と、
前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備え、
前記表面チャネル層は、
前記半導体層の表面部及び前記第１のベース領域の表面部にエピタキシャル成長にて形成され、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）と、
前記第１のベース領域の表面部において、前記第１のベース領域から前記第２のベース領域に向けて延設された第２導電型、若しくは前記第１のチャネル層よりも低不純物濃度で、かつ、前記ゲート電極（８）に対して電圧印加を行っていないときに前記第１のベース領域および前記第２のベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）と、
を備えて構成されていることを特徴とする炭化珪素半導体装置。A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on the main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A first base region (3a, 3b) of a second conductivity type formed in a predetermined region of the surface layer portion of the semiconductor layer and having a predetermined depth;
A source region (4a, 4b) of a first conductivity type formed in a predetermined region of a surface layer portion of the first base region and shallower than a depth of the first base region;
On the surface portion of the first base region and the surface portion of the semiconductor layer, a surface channel layer (5) made of silicon carbide formed to connect the source region and the semiconductor layer;
A second base region (100) of the second conductivity type formed on the surface of the surface channel layer;
A gate electrode (8) in contact with the first base region and formed on the second base region;
A source electrode (10) formed in contact with the source region;
A drain electrode (11) formed on the back surface of the semiconductor substrate;
The surface channel layer is
A first channel layer of a first conductivity type that is formed by epitaxial growth on the surface portion of the semiconductor layer and the surface portion of the first base region, has a higher impurity concentration than the semiconductor layer, and constitutes a storage channel. 5a)
In the surface portion of the first base region, a second conductivity type extending from the first base region toward the second base region, or a lower impurity concentration than the first channel layer, The second channel of the first conductivity type is pinched off by a depletion layer extending from the first base region and the second base region when no voltage is applied to the gate electrode (8). Layer (5b);
A silicon carbide semiconductor device comprising:
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記ベース領域及び前記半導体層の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備えてなる炭化珪素半導体装置の製造方法であって、
前記半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる前記半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する前記ベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層及び前記ベース領域の上部に、エピタキシャル成長にて、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）を形成すると共に、該第１のチャネル層の所定領域に、第２導電型不純物をイオン注入して前記ベース領域に接する第２導電型、若しくは前記第１のチャネル層よりも低不純物濃度で、かつ、前記ゲート電極（８）に対して電圧印加を行っていないときに前記ゲート絶縁膜側および前記ベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）を形成することにより、チャネル領域を構成する前記表面チャネル層（５）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域の深さよりも浅い前記ソース領域（４ａ、４ｂ）を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。 A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on the main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A second conductivity type base region (3a, 3b) formed in a predetermined region of the surface layer portion of the semiconductor layer and having a predetermined depth;
A first conductivity type source region (4a, 4b) formed in a predetermined region of a surface layer portion of the base region and shallower than a depth of the base region;
A surface channel layer (5) made of silicon carbide formed on the base region and the surface portion of the surface portion of the semiconductor layer so as to connect the source region and the semiconductor layer;
A gate insulating film (7) formed on the surface of the surface channel layer;
A gate electrode (8) formed on the gate insulating film;
A source electrode (10) formed in contact with the base region and the source region;
A method for manufacturing a silicon carbide semiconductor device comprising a drain electrode (11) formed on the back surface of the semiconductor substrate,
On the main surface of the semiconductor substrate (1), and forming the semiconductor layer also made of a high-resistance silicon carbide from the semiconductor substrate (2),
In a predetermined region of the surface layer portion of the semiconductor layer, and forming the base region having a predetermined depth (3a, 3b),
A first channel layer (5a) of a first conductivity type having an impurity concentration higher than that of the semiconductor layer and forming a storage channel is formed on the semiconductor layer and the base region by epitaxial growth. A second conductivity type impurity is ion-implanted into a predetermined region of the first channel layer to be in contact with the base region, or the impurity concentration is lower than that of the first channel layer , and the gate electrode ( By forming a second channel layer ( 5b ) of the first conductivity type that is pinched off at the depletion layer extending from the gate insulating film side and the base region when no voltage is applied to 8) , forming the surface channel layer for forming a channel region (5),
Carbide wherein a predetermined region of the surface layer portion of the base region, characterized in that it comprises a step of forming a shallow said source region than the depth of said base regions (4a, 4b) with is in contact with the surface channel layer A method for manufacturing a silicon semiconductor device.
前記半導体層の表層部に第２導電型不純物をイオン注入することによって該ベース領域を形成する工程であり、
かつ、前記ベース領域とする前記半導体層の表層部のうちの上部に、前記第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。The base region forming step includes
A step of forming the base region by ion-implanting a second conductivity type impurity into a surface layer portion of the semiconductor layer;
In addition, the method includes a step of implanting an inactive ion species into the upper portion of the surface layer portion of the semiconductor layer serving as the base region before ion implantation of the second conductivity type impurity. A method for manufacturing a silicon carbide semiconductor device according to claim 7 .
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１のベース領域（３ａ、３ｂ）と、
前記第１のベース領域の表層部の所定領域に形成され、該第１のベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記第１のベース領域及び前記半導体層の表面部の表面部上において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成された第２導電型の第２のベース領域（１００）と、
前記第１のベース領域に接触すると共に、前記第２のベース領域の上に形成されたゲート電極（８）と、
前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備えてなる炭化珪素半導体装置の製造方法であって、
前記半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる前記半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する前記第１のベース領域（３ａ、３ｂ）を形成する工程と、
前記半導体層及び前記第１のベース領域の上部に、エピタキシャル成長にて、前記半導体層よりも不純物濃度が高く、蓄積型チャネルを構成する第１導電型の第１のチャネル層（５ａ）を形成すると共に、該第１のチャネル層の所定領域に、第２導電型不純物をイオン注入して前記第１のベース領域に接する第２導電型、若しくは前記第１のチャネル層よりも低不純物濃度で、かつ、前記ゲート電極（８）に対して電圧印加を行っていないときに前記第１のベース領域および前記第２のベース領域から延びる空乏層にてピンチオフされる第１導電型の第２のチャネル層（５ｂ）を形成することにより、チャネル領域を構成する表面チャネル層（５）を形成する工程と、
前記第１のベース領域の表層部の所定領域に、前記表面チャネル層に接すると共に該ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記表面チャネル層の上面に第２導電型の第２のベース領域（１００）を形成する工程と、
前記第１のベース領域及び前記第２のベース領域と接するゲート電極を形成する工程と、
を備えていることを特徴とする炭化珪素半導体装置の製造方法。A first conductivity type semiconductor substrate (1) having a main surface and a back surface opposite to the main surface and made of silicon carbide;
A first conductivity type semiconductor layer (2) made of silicon carbide formed on the main surface of the semiconductor substrate and having a higher resistance than the semiconductor substrate;
A first base region (3a, 3b) of a second conductivity type formed in a predetermined region of the surface layer portion of the semiconductor layer and having a predetermined depth;
A source region (4a, 4b) of a first conductivity type formed in a predetermined region of a surface layer portion of the first base region and shallower than a depth of the first base region;
On the surface portion of the first base region and the surface portion of the semiconductor layer, a surface channel layer (5) made of silicon carbide formed to connect the source region and the semiconductor layer;
A second base region (100) of the second conductivity type formed on the surface of the surface channel layer;
A gate electrode (8) in contact with the first base region and formed on the second base region;
A source electrode (10) formed in contact with the source region;
A method for manufacturing a silicon carbide semiconductor device comprising a drain electrode (11) formed on the back surface of the semiconductor substrate,
Forming on the main surface of the semiconductor substrate (1) the semiconductor layer (2) made of silicon carbide having a higher resistance than the semiconductor substrate;
Forming the first base region (3a, 3b) having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor layer;
A first conductivity type first channel layer (5a) having an impurity concentration higher than that of the semiconductor layer and constituting an accumulation type channel is formed by epitaxial growth on the semiconductor layer and the first base region. In addition, the second conductivity type impurity is ion-implanted into a predetermined region of the first channel layer to be in contact with the first base region, or at a lower impurity concentration than the first channel layer, The second channel of the first conductivity type is pinched off by a depletion layer extending from the first base region and the second base region when no voltage is applied to the gate electrode (8). Forming a surface channel layer (5) constituting a channel region by forming a layer (5b);
Forming a first conductivity type source region (4a, 4b) in contact with the surface channel layer and shallower than a depth of the base region in a predetermined region of a surface layer portion of the first base region;
Forming a second conductivity type second base region (100) on the upper surface of the surface channel layer;
Forming a gate electrode in contact with the first base region and the second base region;
The manufacturing method of the silicon carbide semiconductor device characterized by the above-mentioned.
前記表面チャネル層の表層部に第２導電型不純物をイオン注入することによって該第２のベース領域を形成する工程であり、
かつ、該第２のベース領域とする前記表面チャネル層の表層部に、前記第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。The second base region forming step includes
A step of forming the second base region by ion-implanting a second conductivity type impurity into a surface layer portion of the surface channel layer;
In addition, an inert ion species is implanted into the surface layer portion of the surface channel layer serving as the second base region before ion implantation of the second conductivity type impurity. A method for manufacturing a silicon carbide semiconductor device according to claim 9 .
前記半導体層の表層部に第２導電型不純物をイオン注入することによって該第１のベース領域を形成する工程であり、
かつ、前記第１のベース領域とする前記半導体層の表層部のうちの上部に、前記第２導電型不純物をイオン注入する前に、不活性なイオン種を注入する工程を含んでいることを特徴とする請求項９又は１０に記載の炭化珪素半導体装置の製造方法。The first base region forming step includes
A step of forming the first base region by ion-implanting a second conductivity type impurity into a surface layer portion of the semiconductor layer;
In addition, the method includes a step of implanting an inactive ion species into the upper portion of the surface layer portion of the semiconductor layer serving as the first base region before ion-implanting the second conductivity type impurity. The method for manufacturing a silicon carbide semiconductor device according to claim 9 or 10 , wherein the silicon carbide semiconductor device is manufactured.
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