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JP4423257B2 - Ｃｍｏｓイメージセンサとその製造方法 - Google Patents

Ｃｍｏｓイメージセンサとその製造方法 Download PDF

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JP4423257B2
JP4423257B2 JP2005378007A JP2005378007A JP4423257B2 JP 4423257 B2 JP4423257 B2 JP 4423257B2 JP 2005378007 A JP2005378007 A JP 2005378007A JP 2005378007 A JP2005378007 A JP 2005378007A JP 4423257 B2 JP4423257 B2 JP 4423257B2
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Description

本発明はＣＭＯＳイメージセンサとその製造方法に関し、特にトレイドオフ関係にあるデッドゾーンと暗電流の特性を同時に向上させることのできるＣＭＯＳイメージセンサとその製造方法に関する。
一般に、イメージセンサは、光学的な映像を電気的な信号に変換させる半導体素子であって、電荷結合素子(Charge coupled device：ＣＣＤ)とＣＭＯＳイメージセンサとがある。
ＣＣＤは駆動方式が複雑で、電力消費が大きいばかりでなく、多段階のフォトリソグラフィ工程が要求されるので、製造工程が複雑であるという短所を有する。また、ＣＣＤは制御回路、信号処理回路、アナログ／デジタル変換回路(Ａ／Ｄコンバータ)などを一つのチップに集積させ難いので、製品の小型化が困難であるという問題があるために、最近ではＣＣＤの短所を克服するための次世代イメージセンサとしてＣＭＯＳイメージセンサが注目を浴びている。
ＣＭＯＳイメージセンサは、制御回路や信号処理回路などを周辺回路として用いるＣＭＯＳ技術を用いて、単位画素の数に相当するＭＯＳトランジスタを半導体基板に形成して、そのＭＯＳトランジスタによって各単位画素の出力を順次検出するスイッチング方式を採用した素子である。
ＣＭＯＳイメージセンサはＣＭＯＳ製造技術を用いるので、省電力で、フォトリソグラフィ工程の段階が少ないため製造工程が単純であるという長所を有する。また、ＣＭＯＳイメージセンサは制御回路、信号処理回路、アナログ／デジタル変換回路などをＣＭＯＳイメージセンサチップに集積させることができ、製品の小型化が容易である。
このような長所のため、ＣＭＯＳイメージセンサは現在、デジタルスチルカメラ、デジタルビデオカメラなどのような多様な応用分野で広く用いられている。
一般的なＣＭＯＳイメージセンサを図１と図２を参照して具体的に説明する。図１は、４つのトランジスタを含む４Ｔ型ＣＭＯＳイメージセンサの単位画素のレイアウトを示す図面で、図２は、図１に示したＣＭＯＳイメージセンサの単位画素に対する等価回路図である。
図１と図２に示したように、一般的な４Ｔ型ＣＭＯＳイメージセンサの単位画素は、アクティブ領域１０が区画され、アクティブ領域１０のうち幅の広い部分に一つのフォトダイオード２０が形成され、アクティブ領域１０の残りの部分にそれぞれアクティブ領域にオーバーラップする４つのトランジスタのゲート電極１１０、１２０、１３０、１４０が形成される。
ゲート電極１１０、１２０、１３０、１４０は、それぞれトランスファトランジスタ(Ｔｘ)、リセットトランジスタ(Ｒｘ)、ドライブトランジスタ(Ｄｘ)と、 選択トランジスタ(Ｓｘ)のゲート電極である。
各トランジスタのアクティブ領域１０には各ゲート電極１１０、１２０、１３０、１４０の下側部を除いた部分に不純物イオンが注入され、各トランジスタのソース／ドレイン領域が形成される。
リセットトランジスタ(Ｒｘ)とドライブトランジスタ(Ｄｘ)の間のソース／ドレイン領域には電源電圧(Ｖｄｄ)が印加され、選択トランジスタ(Ｓｘ)の一側のソース／ドレイン領域には電源電圧(Ｖｓｓ)が印加される。
トランスファトランジスタ(Ｔｘ)は、フォトダイオードで生成された光電荷をフローティング拡散領域(Floationg Diffusion layer：ＦＤ)に運ぶ機能を行い、リセットトランジスタ(Ｒｘ)は、フローティング拡散領域の電位調節とリセット機能を行い、ドライブトランジスタ(Ｄｘ)はソースフォロワの機能を行い、セレクトトランジスタ(Ｓｘ)は単位画素の信号を読むようにスイッチングする役割を果たす。
かかる構成を有する従来のＣＭＯＳイメージセンサの製造方法を図３Ａないし図３Ｆに基づいて具体的に説明する。ここで、図３Ａないし図３Ｆは、図１に示したＣＭＯＳイメージセンサの単位画素のＩ−Ｉ’線上の断面図である。
まず、図３Ａに示したように、Ｐ型半導体基板１に低濃度のＰ型(Ｐ−)エピタキシャル層２を形成した後、アクティブ領域と素子分離領域を区画するマスクを用いて露光し現像して、素子分離領域のエピタキシャル層２を所定の深さにエッチングすることで、トレンチを形成する。
エピタキシャル層２上に酸化膜を形成し、化学機械研磨(ＣＭＰ)工程を行ってトレンチを酸化膜で埋め込んで、素子分離領域に素子分離膜３を形成する。
そして、アクティブ領域のエピタキシャル層２にＰ型不純物をイオン注入して、エピタキシャル層２の表面に第１Ｐ型不純物領域４を形成する。ここで、第１Ｐ型不純物領域４は、トランスファトランジスタ(Ｔｘ)の下部のチャンネル領域では閾値電圧を調節するための用途として用いられ、フォトダイオード領域では暗電流を減らすための表面電圧の固定のための用途に用いられる。
図３Ｂに示したように、エピタキシャル層２の全面にゲート絶縁膜と導電層を順次形成し、ゲート絶縁膜と導電層を選択的に除去して、トランスファトランジスタを始めとした各種のトランジスタのゲート絶縁膜５とゲート電極６を形成する。
図３Ｃに示したように、全面に感光膜７を堆積させ、露光と現像工程でフォトダイオード領域が露出するように感光膜７パターンを形成する。即ち、感光膜７パターンは、素子分離膜３に隣接したアクティブ領域の一部をカバーし、ゲート電極６の一部を露出させるように形成する。
そして、高エネルギーイオン注入工程でＮ型不純物イオンを露出したフォトダイオード領域のエピタキシャル層２に注入して、フォトダイオードＮ型不純物領域８を形成した後、感光膜７パターンを除去する。
図３Ｄに示したように、フォトダイオードＮ型不純物領域８を形成した状態で、フォトダイオード領域が露出するように感光膜パターン９を形成した後、フォトダイオードＮ型不純物領域８の表面にＰ型不純物イオンを注入してフォトダイオード第２Ｐ型不純物領域１０を形成するか、或いは次のような方法で第２Ｐ型不純物領域１０を形成する。
上記の図３Ｄのような工程の代わりに、図３Ｅに示したように、フォトダイオードＮ型不純物領域８を形成した状態で、全面に絶縁膜を堆積しエッチバックして、ゲート電極６の側面にスペーサー１１を形成し、フォトダイオード領域が露出するように感光膜パターン９を形成した後、フォトダイオードＮ型不純物領域８の表面にＰ型不純物イオンを注入して、フォトダイオード第２Ｐ型不純物領域１０を形成するようにすることができる。
図３Ｆに示したように、感光膜パターン９を除去して、マスクを用いた高濃度のＮ型不純物イオン注入工程で各トランジスタのソース／ドレイン領域１２を形成する。
このような工程後、図示してはいないが、カラーフィルタ層とマイクロレンズなどを形成して、ＣＭＯＳイメージセンサを製造する。
上述したような従来技術に係るＣＭＯＳイメージセンサでは、フォトダイオードが光の信号を電気的な信号に変換して光電荷を生成し、トランスファトランジスタ(Ｔｘ)がターンオンしたとき、その生成された光電荷がフローティング拡散領域に移動して、ドライブトランジスタ(Ｄｘ)をゲーティングする。
しかしながら、図３Ｄで説明したように、スペーサの形成前にＰ型不純物イオンを注入する場合には、スペーサの下部のエピタキシャル層までピンニングされるので、ＣＭＯＳイメージセンサの暗電流の特性は向上するが、Ｐ型不純物のドーピング濃度が増加する。このため、トランスファトランジスタのソース領域の電位障壁が増加して、光電荷の伝送効率が低下し、このため、光が入射し始めてから一定時間の間信号が発生しないデッドゾーンが現れるという問題があった。
また、図３Ｅで説明したように、ゲート電極の側壁にスペーサを形成した後、Ｐ型不純物イオンを注入する場合には、光電荷の伝送効率は向上するが、スペーサを形成するためのドライエッチング工程時にフォトダイオードの表面にダメージが生じ、暗電流が増加するという問題がある。
本発明は上記のような問題点を解決するためのもので、半導体基板内に不純物イオン領域を形成し、光電荷を伝送できる通路を形成することで、デッドゾーンと暗電流の特性とを同時に向上させることのできるＣＭＯＳイメージセンサとその製造方法を提供することが目的である。
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域とに区画される第１導電型半導体基板と、前記第１導電型半導体基板の素子分離領域に形成される素子分離膜と、前記アクティブ領域内のトランジスタ領域であって前記第１導電型半導体基板上に形成されるゲート電極と、前記ゲート電極の下側の前記半導体基板内に積層構造として形成される第２導電型の第１不純物領域と第１導電型の第１不純物領域と、前記フォトダイオード領域の前記半導体基板内に形成される第２導電型の第２不純物領域と、前記第２導電型の第２不純物領域の表面に形成される第１導電型の第２不純物領域とを含むことを特徴とする。
一実施態様において、ＣＭＯＳイメージセンサは、前記ゲート電極の一側の前記半導体基板内に形成されるソース／ドレイン領域と、前記ソース／ドレイン領域の前記半導体基板に形成される第１導電型の第３不純物領域とを更に含むことを特徴とする。
前記第１導電型の第３不純物領域は、チルトイオン注入方法で第１導電型不純物イオンを注入することで形成することが好ましいが、その際、前記第１導電型の第３不純物領域は、イオン注入角度を調節することによって前記ゲート電極の下部領域まで拡大するように形成されることを特徴としており、前記第１導電型の第３不純物領域を形成するために注入される第１導電型不純物イオンは、Ｂ、ＢＦ２、Ｇａ、またはＩｎのうち何れか一つであることを特徴とする。
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサの製造方法は、アクティブ領域と素子分離領域とが区画された半導体基板のアクティブ領域の表面に第１導電型の第１不純物領域を形成する段階と、前記アクティブ領域内のトランジスタ形成領域であって前記第１導電型の第１不純物領域の下側に第２導電型の第１不純物領域を形成する段階と、前記トランジスタ形成領域の前記半導体基板上にゲート電極を形成する段階と、前記半導体基板内の前記アクティブ領域におけるフォトダイオード形成領域に第２導電型の第２不純物領域を形成する段階と、前記第２導電型の第２不純物領域の表面に第１導電型の第２不純物領域を形成する段階とを含むことを特徴とする。
一実施態様において、ＣＭＯＳイメージセンサの製造方法は、前記ゲート電極の側面の前記半導体基板内に第１導電型の第３不純物領域を形成する段階と、前記ゲート電極の側面の前記半導体基板内にソース／ドレイン領域を形成する段階とを更に含むことを特徴とする。
好ましい実施態様において、前記第１導電型の第３不純物領域は、チルトイオン注入方法で第１導電型不純物イオンを注入することで形成するが、この際、前記第１導電型の第３不純物領域は、イオン注入角度を調節することによって前記ゲート電極の下部領域まで拡張して形成し、前記第１導電型の第３不純物領域を形成するために注入される第１導電型不純物イオンは、Ｂ、ＢＦ２、Ｇａ、またはＩｎのうち何れか一つであることを特徴とする。
本発明に係るＣＭＯＳイメージセンサの製造方法によって製造されたＣＭＯＳイメージセンサは、トランスファトランジスタのゲート電極の下側にＮ型の不純物領域を形成させたので、光電荷の運送通路を増加させ、暗電流特性の劣化なしにデッドゾーンの発生を防止することができる。
また、エピタキシャル層の表面のＰ型不純物領域による電位障壁が存在しない領域に光電荷の運送通路を形成したので、Ｐ型不純物領域を拡張したり、ドーピング濃度を増加させても光電荷の運送効率が低下せず、ＣＭＯＳイメージセンサの暗電流を減少させることができる。
また、トランスファトランジスタのソース／ドレイン領域にＰ型ドーピング層を有するＬＤＤ構造を形成することで、トランスファトランジスタのオフ漏洩電流を減少させることができる。
以下、本発明に係るＣＭＯＳイメージセンサの製造方法を示す図４Ａないし図４Ｆに基づき、本発明の好ましい実施形態を詳細に説明する。
まず、図４Ａに示したように、Ｐ型半導体基板３１に低濃度のＰ型(Ｐ−)エピタキシャル層３２を形成する。そして、アクティブ領域と素子分離領域とを区画するマスクパターンを形成して、素子分離領域のエピタキシャル層３２を所定の深さにエッチングしてトレンチを形成する。
トレンチが埋め込まれるように基板に酸化膜を形成し、化学機械研磨(ＣＭＰ)工程で酸化膜がトレンチ領域にのみ残るようにパターニングして、素子分離領域に素子分離膜３３を形成する。
そして、アクティブ領域のエピタキシャル層３２にＰ型不純物をイオン注入して、エピタキシャル層３２の表面に第１Ｐ型不純物領域３４を形成する。この第１Ｐ型不純物領域３４は、トランスファトランジスタ(Ｔｘ)の下部のチャンネル領域では閾値電圧を調節するための用途として用いられ、フォトダイオード領域では暗電流を減らすための表面電圧の固定のための用途として用いられる。
次いで、マスクを用いた不純物イオン注入工程で、トランスファトランジスタを形成する部分の第１Ｐ型不純物領域３４の下側にＮ型不純物領域３５を形成する。このＮ型不純物領域３５は、光電荷が伝送される通路の役割を果たす。
図４Ｂに示したように、エピタキシャル層３２の全面にゲート絶縁膜と導電層を順次形成し、ゲート絶縁膜と導電層を選択的に除去して、トランスファトランジスタを始めとした各種のトランジスタのゲート絶縁膜３６とゲート電極３７を形成する。
図４Ｃに示したように、全面に感光膜３８を堆積し、露光と現像工程でフォトダイオード領域が露出するように感光膜３８のパターンを形成する。この感光膜パターン３８は、素子分離膜３３に隣接したアクティブ領域の一部をカバーし、ゲート電極３７の一部を露出させるように形成する。
そして、高エネルギーイオン注入工程で、露出したフォトダイオード領域のエピタキシャル層３２にＮ型不純物イオンを注入して、第２Ｎ型不純物領域３９を形成した後、感光膜３８パターンを除去する。
図４Ｄに示したように、第２Ｎ型不純物領域３９を形成した状態で、フォトダイオード領域が露出するように感光膜パターン４０を形成した後、第２Ｎ型不純物領域３９の表面にＰ型不純物イオンを注入して、フォトダイオード第２Ｐ型不純物領域４１を形成する。
図４Ｅに示したように、素子分離領域とフォトダイオード領域をカバーするように、エピタキシャル層３２上に感光膜パターン４２を形成した後、トランスファトランジスタのソース／ドレイン領域に第３Ｐ型不純物領域４３を形成する。
好ましい実施形態において、第３Ｐ型不純物領域４３は、Ｐ型不純物イオンをゲート電極の側面を基準にして大きな角度のチルトイオン注入方法で注入して形成するが、イオンの入射角度を調節することで第３Ｐ型不純物領域がトランスファトランジスタの下部領域まで拡大するように形成させる。この際、イオン注入されるＰ型不純物イオンとしては、Ｂ、ＢＦ２、Ｇａ、Ｉｎなどを用いる。
図４Ｆに示したように、感光膜パターン４２を除去し、ゲート電極３７をマスクに用いて高濃度のＮ型不純物イオンを注入して、トランジスタのソース／ドレイン領域４４を形成する。
即ち、Ｐ型不純物領域に高濃度のＮ型不純物イオンが注入されることでＰ型ＬＤＤ構造が形成される。このＰ型ＬＤＤ構造を用いて、第１Ｐ型不純物領域３４の下側に形成されたＮ型不純物領域３５を介して伝送される光電荷を制御する。
このような工程後、図示してはいないが、カラーフィルタ層とマイクロレンズなど形成して、ＣＭＯＳイメージセンサを製造する。
以上で説明した内容を通じて当業者であれば本発明の技術思想を離脱しない範囲で多様な変更と修正が可能なことが分かるであろう。したがって、本発明の技術的な範囲は実施形態に記載された内容に限定されるものではなく、特許請求範囲によって定められなければならない。
一般的なＣＭＯＳイメージセンサの単位画素の等価回路図である。 図１に示したＣＭＯＳイメージセンサの単位画素のレイアウトを示す図面である。 従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 従来技術に係るＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。 本発明の一実施形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
符号の説明
３１ 基板、３２ エピタキシャル層、３３ 素子分離膜、３６ ゲート酸化膜、３７ ゲート電極、３９ Ｎ型不純物層、４１ Ｐ型不純物層、４４ ソース／ドレイン領域

Claims (6)

  1. アクティブ領域と素子分離領域とに区画される第１導電型半導体基板と、
    前記第１導電型半導体基板の素子分離領域に形成される素子分離膜と、
    前記アクティブ領域内のトランジスタ領域であって前記第１導電型半導体基板上に形成されるゲート電極と、
    前記ゲート電極の下側の前記半導体基板内に形成される光電荷用の伝送通路としての第２導電型の第１不純物領域と、
    前記第２導電型の第１不純物領域と前記ゲート電極との間に形成される第１導電型の第１不純物領域と、
    フォトダイオード領域の前記半導体基板内であって、前記ゲート電極の一方の側に形成される第２導電型の第２不純物領域と、
    前記第２導電型の第２不純物領域の表面に形成される第１導電型の第２不純物領域と、
    前記ゲート電極の他方の側の前記半導体基板内に形成されるソース／ドレイン領域と、
    前記ソース／ドレイン領域内に、前記第２導電型の第１不純物領域と前記第１導電型の第１不純物領域に接し、かつ前記ゲート電極の下部領域まで拡大されるように形成される第１導電型の第３不純物領域と、
    前記ソース／ドレイン領域内に、前記第１導電型の第３不純物領域と接するように形成される高濃度第２導電型の不純物領域と
    を含み、
    前記第２導電型の第１不純物領域は、第１導電型の第１不純物領域の下に形成され、かつ前記第２導電型の第２不純物領域と前記第１導電型の第３不純物領域の間に両領域と接するように形成されることを特徴とするＣＭＯＳイメージセンサ。
  2. 前記第１導電型の第３不純物領域を形成するために注入される第１導電型不純物イオンは、Ｂ、ＢＦ２、Ｇａ、またはＩｎのうち何れか一つであることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
  3. アクティブ領域と素子分離領域とが区画された第１導電型半導体基板のアクティブ領域の表面に第１導電型の第１不純物領域を形成する段階と、
    前記アクティブ領域内のトランジスタ形成領域における前記第１導電型の第１不純物領域の下側に光電荷用の伝送通路としての第２導電型の第１不純物領域を形成する段階と、
    前記トランジスタ形成領域の前記半導体基板上の前記第１導電型の第１不純物領域及び第２導電型の第１不純物領域の上方にゲート電極を形成する段階と、
    前記半導体基板内の前記アクティブ領域におけるフォトダイオード形成領域であって、前記ゲート電極の一方の側に第２導電型の第２不純物領域を形成する段階と、
    前記第２導電型の第２不純物領域の表面に第１導電型の第２不純物領域を形成する段階と、
    前記ゲート電極の他方の側の前記半導体基板内にソース／ドレイン領域を形成する段階と、
    前記ソース／ドレイン領域内に、前記第２導電型の第１不純物領域と前記第１導電型の第１不純物領域に接し、かつ前記ゲート電極の下部領域まで拡大されるように第１導電型の第３不純物領域を形成する段階と、
    前記ソース／ドレイン領域内に、前記第１導電型の第３不純物領域と接するように高濃度第２導電型の不純物領域を形成する段階と
    を含み、
    前記第２導電型の第１不純物領域は、第１導電型の第１不純物領域の下に形成され、かつ前記第２導電型の第２不純物領域と前記第１導電型の第３不純物領域の間に両領域と接するように形成されることを特徴とするＣＭＯＳイメージセンサの製造方法。
  4. 前記第１導電型の第３不純物領域は、チルトイオン注入方法で第１導電型不純物イオンを注入することで形成することを特徴とする請求項３に記載のＣＭＯＳイメージセンサの製造方法。
  5. 前記第１導電型の第３不純物領域は、イオン注入角度を調節することによって前記ゲート電極の下部領域まで拡大するように形成されることを特徴とする請求項３に記載のＣＭＯＳイメージセンサの製造方法。
  6. 前記第１導電型の第３不純物領域を形成するために注入される第１導電型不純物イオンは、Ｂ、ＢＦ２、Ｇａ、またはＩｎのうち何れか一つであることを特徴とする請求項３に記載のＣＭＯＳイメージセンサの製造方法。
JP2005378007A 2004-12-29 2005-12-28 Ｃｍｏｓイメージセンサとその製造方法 Expired - Fee Related JP4423257B2 (ja)

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* Cited by examiner, † Cited by third party
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JP2008021957A (ja) * 2006-06-15 2008-01-31 Matsushita Electric Ind Co Ltd 固体撮像装置
KR100857453B1 (ko) * 2006-09-29 2008-09-08 한국전자통신연구원 저전압용 이미지 센서의 감광 픽셀
KR100869744B1 (ko) * 2006-12-29 2008-11-21 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
KR100808950B1 (ko) 2007-01-30 2008-03-04 삼성전자주식회사 씨모스 이미지 센서 및 그 제조 방법
KR100833609B1 (ko) * 2007-01-31 2008-05-30 삼성전자주식회사 씨모스 이미지 센서 및 그 제조 방법
KR100871894B1 (ko) * 2008-06-24 2008-12-05 한국전자통신연구원 저전압용 이미지 센서의 감광 픽셀
KR100872777B1 (ko) * 2008-06-24 2008-12-09 한국전자통신연구원 저전압용 이미지 센서의 감광 픽셀
US20110032405A1 (en) * 2009-08-07 2011-02-10 Omnivision Technologies, Inc. Image sensor with transfer gate having multiple channel sub-regions
CN107994044A (zh) * 2017-12-15 2018-05-04 上海华力微电子有限公司 Cmos图像传感器及其制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2848757B2 (ja) * 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
US6100556A (en) * 1997-11-14 2000-08-08 Motorola Inc. Method of forming a semiconductor image sensor and structure
US6023081A (en) * 1997-11-14 2000-02-08 Motorola, Inc. Semiconductor image sensor
US6127697A (en) * 1997-11-14 2000-10-03 Eastman Kodak Company CMOS image sensor
US6690423B1 (en) * 1998-03-19 2004-02-10 Kabushiki Kaisha Toshiba Solid-state image pickup apparatus
US6103559A (en) * 1999-03-30 2000-08-15 Amd, Inc. (Advanced Micro Devices) Method of making disposable channel masking for both source/drain and LDD implant and subsequent gate fabrication
KR100494030B1 (ko) * 2002-01-10 2005-06-10 매그나칩 반도체 유한회사 이미지센서 및 그 제조 방법
US6730957B1 (en) * 2002-11-05 2004-05-04 Winbond Electronics Corporation Non-volatile memory compatible with logic devices and fabrication method thereof
JP2004343014A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード

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