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JP2848757B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

電界効果トランジスタおよびその製造方法

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Publication number
JP2848757B2
JP2848757B2 JP5060091A JP6009193A JP2848757B2 JP 2848757 B2 JP2848757 B2 JP 2848757B2 JP 5060091 A JP5060091 A JP 5060091A JP 6009193 A JP6009193 A JP 6009193A JP 2848757 B2 JP2848757 B2 JP 2848757B2
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JP
Japan
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region
gate electrode
forming
well
semiconductor substrate
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JP5060091A
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JPH06275824A (ja
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公晴 有村
アルベルト・オー・アダン
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Consejo Superior de Investigaciones Cientificas CSIC
Original Assignee
Consejo Superior de Investigaciones Cientificas CSIC
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Publication date
Application filed by Consejo Superior de Investigaciones Cientificas CSIC filed Critical Consejo Superior de Investigaciones Cientificas CSIC
Priority to JP5060091A priority Critical patent/JP2848757B2/ja
Publication of JPH06275824A publication Critical patent/JPH06275824A/ja
Priority to US08/391,465 priority patent/US5449937A/en
Application granted granted Critical
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    • H01L29/1083—
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    • H01L29/66659—
    • H01L29/7833—
    • H01L29/7835—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
およびその製造方法に関し、より詳しくは、チャネル長
がサブミクロン域にある電界効果トランジスタおよびそ
の製造方法に関する。
【０００２】
【従来の技術】知られているように、電界効果トランジ
スタのチャネル長がサブミクロン域にある場合、短チャ
ネル効果が生じて、しきい値電圧が低下するとともにオ
フ状態でのドレイン電流(リーク電流)が増加する。
【０００３】この短チャネル効果を避けるために、図９
に示すように、チャネルを非均一にドーピングした電界
効果トランジスタが提案されている。この電界効果トラ
ンジスタは、Ｐ型シリコン基板(またはウエル領域)１１
０の表面に、ゲート絶縁膜１１４,ゲート電極１１８を
形成した後、ゲート電極１１８をマスクとして斜め回転
イオン注入(αは注入角を示している)を行って、ゲート
電極１１８の直下に、両側から電極幅の約１／３だけ侵
入した状態にＰ型高濃度不純物領域１１６,１１６を形
成している。さらに、シリコン基板１１０の表面に略垂
直にイオン注入を行って、ゲート電極１１８の両側の基
板表面にＮ型低濃度不純物領域１２１,１２２を形成し
ている。この後、ゲート電極１１８の両側にＳiＯ2側壁
１２３,１２４を設け、シリコン基板１１０の表面に略
垂直にイオン注入を行って、Ｎ型高濃度不純物領域１１
９,１２０を形成している。上記Ｎ型低濃度不純物領域
１２１とＮ型高濃度不純物領域１１９とでソース領域Ｓ
を構成する一方、Ｎ型低濃度不純物領域１２２とＮ型高
濃度不純物領域１２０とでドレイン領域Ｄを構成してい
る(ＬＤＤ(ライトリ・ドープト・ドレイン)構造)。この
電界効果トランジスタでは、チャネル領域１１７の両側
部分に上記Ｐ型高濃度不純物領域(チャネル拡散領域)１
１６を設けているので、ソース領域Ｓ,ドレイン領域Ｄ
の境界で空乏層の広がりを抑えることができ、この結
果、上記短チャネル効果を抑制することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の電界効果トランジスタでは、上記Ｐ型高濃度不純物
領域１１６の存在によって、空乏層の広がりが抑えられ
る。このため、ドレイン領域Ｄとシリコン基板１１０と
の間の接合耐圧が低下するという問題がある。また、ド
レイン領域Ｄとシリコン基板１１０との間の接合容量が
増加して、トランジスタとしての応答速度が低下すると
いう問題がある。
【０００５】そこで、この発明の目的は、チャネル長が
サブミクロン域にある電界効果トランジスタであって、
短チャネル効果を抑制できる上、ドレインと半導体基板
との間の接合耐圧を高め、かつ、応答速度を改善できる
電界効果トランジスタおよびその製造方法を提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の電界効果トランジスタは、Ｐ型と
Ｎ型とのうち一方の導電型の半導体基板又はウエルの表
面に、Ｐ型とＮ型とのうち他方の導電型を有し、互いに
離間して設けられたソース領域、ドレイン領域と、上記
ソース領域と上記ドレイン領域との間のチャネル領域上
に、チャネル長方向の端部が上記ソース領域、ドレイン
領域に重なった状態に設けられたゲート電極と、上記一
方の導電型で、上記ソース領域、ドレイン領域の両方ま
たはドレイン領域のみと上記半導体基板またはウエルと
の境界に沿って上記ソース領域、ドレイン領域の両方全
体又はドレイン領域全体を覆うように設けられたチャネ
ル拡散領域とを備え、上記チャネル拡散領域は、低濃度
部と該低濃度部に隣接する高濃度部とを有し、且つ、少
なくとも上記ゲート電極直下の上記チャネル拡散領域を
上記高濃度部としたことを特徴とする。請求項２に記載
の電界効果トランジスタは、請求項１に記載の電界効果
トランジスタにおいて、上記ドレイン領域は、チャネル
長方向に沿って、チャネル領域側に位置する低濃度不純
物領域と、この低濃度不純物領域に隣接して位置する高
濃度不純物領域とからなることを特徴とする。
【０００７】請求項３に記載の電界効果トランジスタの
製造方法は、Ｐ型とＮ型とのうち一方の導電型の半導体
基板又はウエルの表面に、ゲート絶縁膜を形成し、この
ゲート絶縁膜上に、所定寸法のゲート電極を形成する工
程と、上記ゲート電極をマスクとして、上記半導体基板
又はウエルの表面に斜め方向から上記一方の導電型の不
純物のイオン注入と、上記半導体基板又はウエルの表面
に略垂直に上記他方の導電型の不純物のイオン注入とを
行うことにより、上記半導体基板又はウエルの表面のう
ち上記ゲート電極の両側およびこの両側から上記ゲート
電極の直下に所定距離だけ入った部分に位置するチャネ
ル拡散領域と上記チャネル拡散領域のうち上記ゲート電
極の両側に相当する部分の表面に位置するソース領域及
びドレイン領域とを形成する工程と、上記半導体基板又
はウエルの表面に略垂直に、上記他方の導電型の不純物
を、注入深さの中心が上記ソース領域、ドレイン領域の
深さよりも深くかつ上記チャネル拡散領域の最深箇所よ
りも浅くなるように加速エネルギを設定した状態で、上
記ゲート電極をマスクとして、上記チャネル拡散領域形
成時と略同じ量だけイオン注入して、上記チャネル拡散
領域のうち上記ソース領域、ドレイン領域の直下の部分
の活性不純物量を低減する工程とを有することを特徴と
する。請求項４に記載の電界効果トランジスタの製造方
法は、Ｐ型とＮ型とのうち一方の導電型の半導体基板又
はウエルの表面に、ゲート絶縁膜を形成し、このゲート
絶縁膜上に、所定寸法のゲート電極を形成する工程と、
上記ゲート電極をマスクとして、上記半導体基板又はウ
エルの表面に斜め方向から上記一方の導電型の不純物の
イオン注入と、上記半導体基板又はウエルの表面に略垂
直に上記他方の導電型の不純物のイオン注入とを行うこ
とにより、上記半導体基板又はウエルの表面のうち上記
ゲート電極の両側およびこの両側から上記ゲート電極の
直下に所定距離だけ入った部分に位置するチャネル拡散
領域と上記チャネル拡散領域のうち上記ゲート電極の両
側に相当する部分の表面に位置するソース領域及びドレ
イン領域とを成す低濃度不純物領域を形成する工程と、
全面に絶縁膜を堆積し、エッチバックすることにより上
記ゲート電極側壁にサイドウォールを形成する工程と、
上記半導体基板又はウエルの表面に略垂直に、上記他方
の導電型の不純物をイオン注入することにより、上記ソ
ース領域とドレイン領域とを成す高濃度不純物領域を形
成することと、注入深さの中心が上記高濃度不純物領域
の深さよりも深くかつ上記チャネル拡散領域の最深箇所
よりも浅くなるように加速エネルギを設定した状態で、
上記ゲート電極及びサイドウォールをマスクとして、上
記チャネル拡散領域形成時と略同じ量だけイオン注入し
て、上記チャネル拡散領域のうち上記高濃度不純物領域
の直下の部分の活性不純物量を低減することとを行う工
程とを有することを特徴とする。請求項５に記載の電界
効果トランジスタの製造方法は、Ｐ型とＮ型とのうち一
方の導電型の半導体基板又はウエルの表面に、ゲート絶
縁膜を形成し、このゲート絶縁膜上に、所定寸法のゲー
ト電極を形成する工程と、上記ゲート電極をマスクとし
て、上記半導体基板又はウエルの表面に斜め方向から上
記一方の導電型の不純物のイオン注入と上記半導体基板
又はウエルの表面に略垂直に上記他方の導電型の不純物
のイオン注入とを行うことにより、上記半導体基板又は
ウエルの表面のうち上記ゲート電極の両側およびこの両
側から上記ゲート電極の直下に所定距離だけ入った部分
に位置するチャネル拡散領域と上記チャネル拡散領域の
うち上記ゲート電極の両側に相当する部分の表面に位置
するソース領域及びドレイン領域を成す低濃度不純物領
域とを形成する工程と、全面に絶縁膜を堆積し、エッチ
バックすることにより上記ゲート電極側壁にサイドウォ
ールを形成する工程と、上記ゲート電極及び上記サイド
ウォールをマスクとして、上記半導体基板又はウエルの
表面に略垂直に、上記他方の導電型の不純物をイオン注
入することにより、上記ソース領域及びドレイン領域を
成す高濃度不純物領域を形成する工程と、フォトリソグ
ラフィを行って、上記ソース領域上を覆うレジストを設
ける工程と、上記半導体基板又はウエルの表面に略垂直
に、上記他方の導電型の不純物を、注入深さの中心が上
記高濃度不純物領域の深さよりも深くかつ上記チャネル
拡散領域の最深箇所よりも浅くなるように加速エネルギ
を設定した状態で、上記レジスト、上記ゲート電極及び
上記サイドウォールをマスクとして、上記チャネル拡散
領域形成時と略同じ量だけイオン注入して、上記チャネ
ル拡散領域のうち上記高濃度不純物領域の直下の部分の
活性不純物量を低減する工程とを有することを特徴とす
る。請求項６に記載の電界効果トランジスタの製造方法
は、Ｐ型とＮ型とのうち一方の導電型の半導体基板又は
ウエルの表面に、ゲート絶縁膜を形成し、このゲート絶
縁膜上に、所定寸法のゲート電極を形成する工程と、上
記ゲート電極をマスクとして、上記半導体基板又はウエ
ルの表面に略垂直に上記他方の導電型の不純物のイオン
注入とを行うことにより、上記半導体基板又はウエルの
表面のうち上記ゲート電極の両側に相当する部分に位置
するソース領域及びドレイン領域を成す低濃度不純物領
域を形成する工程と、フォトリソグラフィを行って、上
記ソース領域となる領域上を覆う第１のレジストを設け
る工程と、上記第１のレジスト及び上記ゲート電極をマ
スクとして、上記半導体基板又はウエルの表面に斜め方
向から上記一方の導電型の不純物をイオン注入すること
により、上記半導体基板又はウエルの表面のうち上記ゲ
ート電極のドレイン側およびこのドレイン側から上記ゲ
ート電極の直下に所定距離だけ入った部分に位置するチ
ャネル拡散領域を形成する工程と、上記第１のレジスト
を除去した後、全面に絶縁膜を堆積し、エッチバックす
ることにより上記ゲート電極側壁にサイドウォールを形
成する工程と、上記ゲート電極及び上記サイドウォール
をマスクとして、上記半導体基板又はウエルの表面に略
垂直に上記他方の導電型の不純物のイオン注入を行うこ
とにより、上記チャネル拡散領域のうち上記ゲート電極
の両側に相当する部分の表面に位置するソース領域とド
レイン領域とを成す高濃度不純物領域を形成する工程
と、フォトリソグラフィを行って、上記ソース領域上を
覆う第２のレジストを設ける工程と、上記半導体基板又
はウエルの表面に略垂直に、上記他方の導電型の不純物
を、注入深さの中心が上記高濃度不純物領域の深さより
も深くかつ上記チャネル拡散領域の最深箇所よりも浅く
なるように加速エネルギを設定した状態で、上記第２の
レジスト、上記ゲート電極及び上記サイドウォールをマ
スクとして、上記チャネル拡散領域形成時と略同じ量だ
けイオン注入して、上記チャネル拡散領域のうち上記高
濃度不純物領域の直下の部分の活性不純物量を低減する
工程と、上記第２のレジストを除去する工程とを有する
ことを特徴とする。
【０００８】
【作用】請求項１乃至２の電界効果トランジスタでは、
チャネル領域において、ゲート電極の直下にチャネル拡
散領域の高濃度部を配しているので、従来と同様に、空
乏層の広がりを抑え、短チャネル効果を抑制できる。ま
た、チャネル拡散領域のうち低濃度部の領域は、ドレイ
ン領域と半導体基板又はウエルとの間で空乏層を広がり
易くする。この結果、電界が緩和されて、接合耐圧が高
まる。また、接合容量が減少して、応答速度が改善され
る。また、請求項３乃至６の電界効果トランジスタの製
造方法によれば、短チャネル効果を抑制できる上、ドレ
インと半導体基板又はウエルとの間の接合耐圧を高め、
かつ、応答速度を改善できる電界効果トランジスタが容
易に作製される。
【０００９】
【実施例】以下、この発明の電界効果トランジスタおよ
びその製造方法を実施例により詳細に説明する。
【００１０】図１(a)はこの発明の一実施例の電界効果
トランジスタの断面を示している。
【００１１】この電界効果トランジスタは、Ｐ型シリコ
ン基板(ウエル領域)１の表面に、Ｎ型低濃度不純物領域
１１sとＮ型高濃度不純物領域１３sとからなるソース領
域Ｓと、Ｎ型低濃度不純物領域１１dとＮ型高濃度不純
物領域１３dからなるドレイン領域Ｄを備えている。上
記ソース領域Ｓとドレイン領域Ｄとの間のチャネル領域
１６上に、ゲート酸化膜３を介して、チャネル方向の端
部がソース領域Ｓ,ドレイン領域Ｄに重なった状態にゲ
ート電極６が設けられている。Ｎ型低濃度不純物領域１
１s,Ｎ型低濃度不純物領域１１dとシリコン基板１との
境界に沿って、それぞれＮ型高濃度不純物領域１３s,Ｎ
型高濃度不純物領域１３dの直下からゲート電極６の直
下の領域に延在する一対のチャネル拡散領域１０,１０
が形成されている。このチャネル拡散領域１０は、ウエ
ル領域１と同じＰ型で、同図(b)に示すように、ウエル
領域１よりも高濃度の不純物が非均一にドーピングされ
ている(同図(d)はシリコン基板１の表面に沿ったx方向
の不純物濃度を表している。)。このチャネル拡散領域
１０によって短チャネル効果を抑制することができる。
また、この電界効果トランジスタは、Ｎ型高濃度不純物
領域１３s,１３dの直下に、後述するようにチャネル拡
散領域１０,１０の不純物濃度を低下させて形成された
Ｐ型低濃度不純物領域１５,１５を有している。
【００１２】この電界効果トランジスタは次のようにし
て作製する。
【００１３】まず、図５(a)に示すように、Ｐ型シリ
コン基板(ウエル領域)１の表面に、素子分離領域２を形
成して活性領域４を規定する。この活性領域４上に、図
示しない薄い酸化膜(膜厚１０〜５０nm)を形成する。な
お、ウエル領域１の不純物濃度は１０16〜１０17at／cm
3とする。
【００１４】次に、シリコン基板１の表面に対して略
垂直にＰ型不純物５を注入して、活性領域(チャネル領
域)４表面の閾値電圧を抑制する。Ｐ型不純物５のイオ
ン種は例えばホウ素とし、加速エネルギーは１０〜４０
Ｋev、注入量は１０11〜１０13ions／cm2とする。
【００１５】次に、同図(b)に示すように、上記活性
領域４上の薄い酸化膜を除去した後、熱成長法によっ
て、上記活性領域４の表面にゲート酸化膜３を形成す
る。このゲート酸化膜の膜厚は７〜１０nmとする(チャ
ネル長の設定値０.３μmに対応している)。
【００１６】次に、減圧ＣＶＤ法によってゲート酸化
膜３上に全面にポリシリコン膜を堆積し、このポリシリ
コン膜をホトリソグラフィおよびエッチングによって加
工して、所定寸法のゲート電極６を形成する。なお、こ
のゲート電極６はポリシリコンの単層で構成するほか、
タングステン,モリブテン,チタンなどの高融点金属とポ
リシリコンとの２層で構成しても良い。
【００１７】次に、上記ゲート電極６をマスクとして
シリコン基板１の表面に略垂直に、Ｎ型不純物７をイオ
ン注入する。このＮ型不純物７のイオン種は例えばリン
とし、加速エネルギーは２０〜５０Ｋev、注入量は１０
12〜１０14ions／cm2とする。注入されたＮ型不純物
７′は、ソース,ドレイン領域の一部をなすＮ型低濃度
不純物領域１１s,１１d(同図(d)に示す)を形成する。
【００１８】次に、同図(c)に示すように、ゲート電
極６をマスクとして、シリコン基板１の表面に斜め方向
からＰ型不純物８をイオン注入する(斜め回転イオン注
入)。このとき、注入角はシリコン基板１の表面の法線
に対して１５〜４５度とし、ゲート電極６の法線を中心
にシリコン基板１をある角度をステップにして回転させ
る。上記Ｐ型不純物のイオン種は例えばホウ素とし、加
速エネルギーは３０〜１００Ｋev、注入量は１０12〜１
０13ions／cmとする。注入されたＰ型不純物８′は、同
図(d)に示すように、ゲート電極６の直下に、その両側
から電極幅の約１／３だけ侵入した状態に、非均一にド
ーピングされたチャネル拡散領域(Ｐ型高濃度不純物領
域)１０,１０を形成する。このＰ型高濃度不純物領域１
０,１０は上記Ｎ型低濃度不純物領域１１s,１１dの直下
に延在する。
【００１９】なお、この非均一にドーピングされたチャ
ネル拡散領域１０,１０を形成する工程を先に行い、
上記Ｎ型低濃度拡散領域１１s,１１dを形成する工程
を後に行っても良い。
【００２０】次に、同図(d)に示すように、公知の技
術を用いて、ゲート電極６の両側にＳiＯ2からなる側壁
９,９を形成する。続いて、ゲート電極６およびＳiＯ2
側壁９をマスクとして、シリコン基板１の表面に略垂直
に、Ｎ型不純物１２をイオン注入する。このＮ型不純物
１２のイオン種は例えばヒ素とし、加速エネルギーは３
０〜５０Ｋev、注入量は１０14〜１０16ions／cm2とす
る。これにより、側壁９,９の両側の基板表面に、Ｎ型
不純物１２′が注入される。注入されたＮ型不純物１
２′は、同図(e)に示すように、それぞれ上記Ｎ型低濃
度不純物領域１１s,１１dの外側にＮ型高濃度不純物領
域１３s,１３dを形成する。上記Ｎ型低濃度不純物領域
１１sとＮ型高濃度不純物領域１３sとでソース領域Ｓを
構成する一方、Ｎ型低濃度不純物領域１１dとＮ型高濃
度不純物領域１３dとでドレイン領域Ｄを構成する(ＬＤ
Ｄ構造)。
【００２１】ここで、ドレイン領域Ｄにおいて表面近傍
の不純物濃度を深さ方向に見た場合、図３に示すような
状態となっている。すなわち、表面から０.１μmの深さ
まではＮ型高濃度不純物領域１３dに対応するＮ型高濃
度部分ＣAが現れ、０.１μm〜０.２μmの深さではＰ型
高濃度不純物領域１０に対応するＰ型高濃度部分ＣEが
表れる。０.２μm以上の深さではウエル領域１の濃度に
対応する部分ＣBが表れる。
【００２２】次に、シリコン基板１の表面に略垂直
に、Ｎ型不純物１４を、注入深さの中心ＲpがＮ型高濃
度不純物領域１３s,１３dの深さよりも深くかつチャネ
ル拡散領域１０,１０の深さ(図中に破線で示す最深の箇
所)よりも浅くなるように、加速エネルギを設定してイ
オン注入する。このとき、注入量は、Ｐ型高濃度不純物
領域１０を補償するように、同図(c)に示したＰ型不純
物８の注入量と略同じに設定する。詳しくは、この例で
は、注入深さの中心をＲp＝０.１２μmとし、分布半径
を△Ｒp＝０.０５μmとした。Ｎ型不純物１４のイオン
種は例えばリンとし、加速エネルギーは５０〜１００Ｋ
ev、注入量は１０12〜１０14ions／cm2とする。注入さ
れたＮ型不純物１４′は、Ｎ型高濃度不純物領域１３s,
１３dとウエル領域１と間のＰ型高濃度不純物領域１０
を補償、すなわち、この領域の活性不純物量を低下させ
る。この結果、同図(f)に示すように、この領域はＰ型
低濃度不純物領域１５に変化する。
【００２３】ここで、ドレイン領域Ｄにおいて表面近傍
の不純物濃度を深さ方向に見た場合、図４に示すような
状態となっている。すなわち、表面から０.１μmの深さ
までは、工程(図３)と同様に、Ｎ型高濃度不純物領域
１３dに対応するＮ型高濃度部分ＣAが現れる。しかし、
０.１μm〜０.２μmの深さではＰ型低濃度不純物領域１
５に対応するＰ型低濃度部分ＣDが表れる。０.２μm以
上の深さではウエル領域１の濃度に対応する部分ＣBが
表れる。総合的に見ると、図２に示すように、Ｐ型高濃
度部分ＣEから補償用のＮ型不純物の濃度ＣCを差し引い
た結果、Ｐ型低濃度部分ＣDが形成されたことが分か
る。なお、Ｎ型高濃度不純物領域１３dの不純物濃度の
代表値は約１０20at／cm3、Ｐ型低濃度不純物領域１５
の濃度の代表値は約１０16at／cm3、ウエル領域１の濃
度の代表値は約１０16at／cm3をとなっている。
【００２４】このようにして、図１に示したように、Ｎ
型高濃度不純物領域１３s,１３dとＰ型シリコン基板(ウ
エル領域)１との間に、Ｐ型低濃度不純物領域１５を有
する電界効果トランジスタを作製することができる。
【００２５】このＰ型低濃度不純物領域１５の存在によ
って、ドレイン領域Ｄとシリコン基板１との間で空乏層
が広がり易くなる。この結果、電界を緩和でき、接合耐
圧を高めることができる。また、接合容量を減少させ
て、応答速度を改善することができる。実際に、図８に
示すように、従来に比して、ドレイン領域Ｄとシリコン
基板１との間の静電容量を約２５％だけ低下させること
ができた。
【００２６】なお、上に述べた例では、ソース領域Ｓ
側,ドレイン領域Ｄ側にそれぞれＰ型低濃度不純物領域
１５を形成したが、動作上はドレイン領域Ｄ側にバイア
スが印加されることから、Ｐ型低濃度不純物領域１５を
ドレインＤ側にのみ形成しても良い。この場合、図６
(a)〜(d)に示すように、上記工程〜までは全く同様
に進める。そして、図６(e)に示すように、濃度補償用
のＮ型不純物１４を注入するときに、フォトリソグラフ
ィを行ってソース領域Ｓ側をレジスト２０でマスクし
て、ドレイン領域Ｄ側にのみ注入されるようにする。こ
れにより、同図(f)に示すように、ドレイン領域Ｄ側に
のみＰ型低濃度不純物領域１５を形成することができ
る。
【００２７】また、非均一にドーピングされたチャネル
拡散領域(Ｐ型高濃度不純物領域)１０をドレインＤ側に
のみ形成しても良い。この場合、図７(a)〜(d)に示すよ
うに、上記工程〜までは全く同様に進める。そし
て、図７(c)に示すように、非均一にドーピングされた
チャネル形成用のＰ型不純物８を注入するときに、フォ
トリソグラフィを行ってソース領域Ｓ側をレジスト２１
でマスクして、ドレイン領域Ｄ側にのみ注入されるよう
にする。これにより、同図(d)に示すように、ドレイン
領域Ｄ側にのみチャネル拡散領域(Ｐ型高濃度不純物領
域)１０を形成することができる。さらに、図７(e)に示
すように、濃度補償用のＮ型不純物１４を注入すると
き、フォトリソグラフィを行ってソース領域Ｓ側をレジ
スト２０でマスクし、ドレイン領域Ｄ側のみに注入され
るようにする。
【００２８】なお、この実施例ではＬＤＤ構造の電界効
果トランジスタにＰ型低濃度不純物領域１５を設けた
が、当然ながら、これに限られるものではない。この発
明は、Ｎ型低濃度不純物領域１１s,１１dを有しない電
界効果トランジスタにも適用することができる。
【００２９】また、当然ながら、この発明は、図１の例
に対して各部のＰ型,Ｎ型を入れ替えた構造の電界効果
トランジスタにも適用することができる。
【００３０】
【発明の効果】以上より明らかなように、請求項１乃至
２の電界効果トランジスタは、チャネル領域において、
ゲート電極の直下にチャネル拡散領域の高濃度部を配し
ているので、従来の電界効果トランジスタと同様に短チ
ャネル効果を抑制することができる。しかも、チャネル
拡散領域のうち低濃度部の領域は、ドレイン領域と半導
体基板又はウエルとの間で空乏層を広がり易くすること
ができる。この結果、電界を緩和でき、接合耐圧を高め
ることができる。また、接合容量を減少させて、応答速
度を改善することができる。
【００３１】また、請求項３乃至６の電界効果トランジ
スタの製造方法によれば、短チャネル効果を抑制できる
上、ドレインと半導体基板又はウエルとの間の接合耐圧
を高め、かつ、応答速度を改善できる電界効果トランジ
スタを容易に作製することができる。
【図面の簡単な説明】
【図１】 この発明の一実施例の電界効果トランジスタ
の断面およびチャネルに沿った方向の不純物濃度分布を
示す図である。
【図２】 上記電界効果トランジスタの基板深さ方向の
不純物濃度分布を総合的に示す図である。
【図３】 上記電界効果トランジスタの作製工程中にお
ける基板深さ方向の不純物濃度分布を示す図である。
【図４】 上記電界効果トランジスタの作製工程中にお
ける基板深さ方向の不純物濃度分布を示す図である。
【図５】 上記電界効果トランジスタの作製方法を説明
する工程図である。
【図６】 この発明の別の実施例の電界効果トランジス
タの作製方法を説明する工程図である。
【図７】 この発明の別の実施例の電界効果トランジス
タの作製方法を説明する工程図である。
【図８】 図１に示した電界効果トランジスタのドレイ
ンと基板との間の静電容量を示す図である。
【図９】 従来の電界効果トランジスタの断面を示す図
である。
【符号の説明】
１ Ｐ型シリコン基板(ウエル領域) ２ 素子分離領域 ３ ゲート酸化膜 ４ 活性領域 ５,８ Ｐ型不純物 ７,１２,１４ Ｎ型不純物 ６ ゲート電極 ９ ＳiＯ2側壁 １０ チャネル拡散領域(Ｐ型高濃度不純物領域) １１s,１１d Ｎ型低濃度不純物領域 １３s,１３d Ｎ型高濃度不純物領域 １５ Ｐ型低濃度不純物領域 ２０,２１ レジスト Ｄ ドレイン領域 Ｓ ソース領域

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｐ型とＮ型とのうち一方の導電型の半導
    体基板又はウエルの表面に、Ｐ型とＮ型とのうち他方の
    導電型を有し、互いに離間して設けられたソース領域、
    ドレイン領域と、 上記ソース領域と上記ドレイン領域との間のチャネル領
    域上に、チャネル長方向の端部が上記ソース領域、ドレ
    イン領域に重なった状態に設けられたゲート電極と、 上記一方の導電型で、上記ソース領域、ドレイン領域の
    両方またはドレイン領域のみと上記半導体基板またはウ
    エルとの境界に沿って上記ソース領域、ドレイン領域の
    両方全体又はドレイン領域全体を覆うように設けられた
    チャネル拡散領域とを備え、 上記チャネル拡散領域は、低濃度部と該低濃度部に隣接
    する高濃度部とを有し、 且つ、少なくとも上記ゲート電極直下の上記チャネル拡
    散領域を上記高濃度部としたことを特徴とする電界効果
    トランジスタ。
  2. 【請求項２】 上記ドレイン領域は、チャネル長方向に
    沿って、チャネル領域側に位置する低濃度不純物領域
    と、この低濃度不純物領域に隣接して位置する高濃度不
    純物領域とからなることを特徴とする請求項１に記載の
    電界効果トランジスタ。
  3. 【請求項３】 Ｐ型とＮ型とのうち一方の導電型の半導
    体基板又はウエルの表面に、ゲート絶縁膜を形成し、こ
    のゲート絶縁膜上に、所定寸法のゲート電極を形成する
    工程と、 上記ゲート電極をマスクとして、上記半導体基板又はウ
    エルの表面に斜め方向から上記一方の導電型の不純物の
    イオン注入と、上記半導体基板又はウエルの表面に略垂
    直に上記他方の導電型の不純物のイオン注入とを行うこ
    とにより、上記半導体基板又はウエルの表面のうち上記
    ゲート電極の両側およびこの両側から上記ゲート電極の
    直下に所定距離だけ入った部分に位置するチャネル拡散
    領域と上記チャネル拡散領域のうち上記ゲート電極の両
    側に相当する部分の表面に位置するソース領域及びドレ
    イン領域とを形成する工程と、 上記半導体基板又はウエルの表面に略垂直に、上記他方
    の導電型の不純物を、注入深さの中心が上記ソース領
    域、ドレイン領域の深さよりも深くかつ上記チャネル拡
    散領域の最深箇所よりも浅くなるように加速エネルギを
    設定した状態で、上記ゲート電極をマスクとして、上記
    チャネル拡散領域形成時と略同じ量だけイオン注入し
    て、上記チャネル拡散領域のうち上記ソース領域、ドレ
    イン領域の直下の部分の活性不純物量を低減する工程と
    を有することを特徴とする、電界効果トランジスタの製
    造方法。
  4. 【請求項４】 Ｐ型とＮ型とのうち一方の導電型の半導
    体基板又はウエルの表面に、ゲート絶縁膜を形成し、こ
    のゲート絶縁膜上に、所定寸法のゲート電極を形成する
    工程と、 上記ゲート電極をマスクとして、上記半導体基板又はウ
    エルの表面に斜め方向から上記一方の導電型の不純物の
    イオン注入と、上記半導体基板又はウエルの表面に略垂
    直に上記他方の導電型の不純物のイオン注入とを行うこ
    とにより、上記半導体基板又はウエルの表面のうち上記
    ゲート電極の両側およびこの両側から上記ゲート電極の
    直下に所定距離だけ入った部分に位置するチャネル拡散
    領域と上記チャネル拡散領域のうち上記ゲート電極の両
    側に相当する部分の表面に位置するソース領域及びドレ
    イン領域とを成す低濃度不純物領域を形成する工程と、 全面に絶縁膜を堆積し、エッチバックすることにより上
    記ゲート電極側壁にサイドウォールを形成する工程と、 上記半導体基板又はウエルの表面に略垂直に、上記他方
    の導電型の不純物をイオン注入することにより、上記ソ
    ース領域とドレイン領域とを成す高濃度不純物領域を形
    成することと、注入深さの中心が上記高濃度不純物領域
    の深さよりも深くかつ上記チャネル拡散領域の最深箇所
    よりも浅くなるように加速エネルギを設定した状態で、
    上記ゲート電極及びサイドウォールをマスクとして、上
    記チャネル拡散領域形成時と略同じ量だけイオン注入し
    て、上記チャネル拡散領域のうち上記高濃度不純物領域
    の直下の部分の活性不純物量を低減することとを行う工
    程とを有することを特徴とする、電界効果トランジスタ
    の製造方法。
  5. 【請求項５】 Ｐ型とＮ型とのうち一方の導電型の半導
    体基板又はウエルの表面に、ゲート絶縁膜を形成し、こ
    のゲート絶縁膜上に、所定寸法のゲート電極を形成する
    工程と、 上記ゲート電極をマスクとして、上記半導体基板又はウ
    エルの表面に斜め方向から上記一方の導電型の不純物の
    イオン注入と上記半導体基板又はウエルの表面に略垂直
    に上記他方の導電型の不純物のイオン注入とを行うこと
    により、上記半導体基板又はウエルの表面のうち上記ゲ
    ート電極の両側およびこの両側から上記ゲート電極の直
    下に所定距離だけ入った部分に位置するチャネル拡散領
    域と上記チャネル拡散領域のうち上記ゲート電極の両側
    に相当する部分の表面に位置するソース領域及びドレイ
    ン領域を成す低濃度不純物領域とを形成する工程と、 全面に絶縁膜を堆積し、エッチバックすることにより上
    記ゲート電極側壁にサイドウォールを形成する工程と、 上記ゲート電極及び上記サイドウォールをマスクとし
    て、上記半導体基板又はウエルの表面に略垂直に、上記
    他方の導電型の不純物をイオン注入することにより、上
    記ソース領域及びドレイン領域を成す高濃度不純物領域
    を形成する工程と、 フォトリソグラフィを行って、上記ソース領域上を覆う
    レジストを設ける工程と、 上記半導体基板又はウエルの表面に略垂直に、上記他方
    の導電型の不純物を、注入深さの中心が上記高濃度不純
    物領域の深さよりも深くかつ上記チャネル拡散領域の最
    深箇所よりも浅くなるように加速エネルギを設定した状
    態で、上記レジスト、上記ゲート電極及び上記サイドウ
    ォールをマスクとして、上記チャネル拡散領域形成時と
    略同じ量だけイオン注入して、上記チャネル拡散領域の
    うち上記高濃度不純物領域の直下の部分の活性不純物量
    を低減する工程とを有することを特徴とする、電界効果
    トランジスタの製造方法。
  6. 【請求項６】 Ｐ型とＮ型とのうち一方の導電型の半導
    体基板又はウエルの表面に、ゲート絶縁膜を形成し、こ
    のゲート絶縁膜上に、所定寸法のゲート電極を形成する
    工程と、 上記ゲート電極をマスクとして、上記半導体基板又はウ
    エルの表面に略垂直に上記他方の導電型の不純物のイオ
    ン注入とを行うことにより、上記半導体基板又はウエル
    の表面のうち上記ゲート電極の両側に相当する部分に位
    置するソース領域及びドレイン領域を成す低濃度不純物
    領域を形成する工程と、 フォトリソグラフィを行って、上記ソース領域となる領
    域上を覆う第１のレジストを設ける工程と、 上記第１のレジスト及び上記ゲート電極をマスクとし
    て、上記半導体基板又はウエルの表面に斜め方向から上
    記一方の導電型の不純物をイオン注入することにより、
    上記半導体基板又はウエルの表面のうち上記ゲート電極
    のドレイン側およびこのドレイン側から上記ゲート電極
    の直下に所定距離だけ入った部分に位置するチャネル拡
    散領域を形成する工程と、 上記第１のレジストを除去した後、全面に絶縁膜を堆積
    し、エッチバックすることにより上記ゲート電極側壁に
    サイドウォールを形成する工程と、 上記ゲート電極及び上記サイドウォールをマスクとし
    て、上記半導体基板又はウエルの表面に略垂直に上記他
    方の導電型の不純物のイオン注入を行うことにより、上
    記チャネル拡散領域のうち上記ゲート電極の両側に相当
    する部分の表面に位置するソース領域とドレイン領域と
    を成す高濃度不純物領域を形成する工程と、 フォトリソグラフィを行って、上記ソース領域上を覆う
    第２のレジストを設ける工程と、 上記半導体基板又はウエルの表面に略垂直に、上記他方
    の導電型の不純物を、注入深さの中心が上記高濃度不純
    物領域の深さよりも深くかつ上記チャネル拡散領域の最
    深箇所よりも浅くなるように加速エネルギを設定した状
    態で、上記第２のレジスト、上記ゲート電極及び上記サ
    イドウォールをマスクとして、上記チャネル拡散領域形
    成時と略同じ量だけイオン注入して、上記チャネル拡散
    領域のうち上記高濃度不純物領域の直下の部分の活性不
    純物量を低減する工程と、 上記第２のレジストを除去する工程とを有することを特
    徴とする、電界効果トランジスタの製造方法。
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