JP4406999B2 - Group III nitride compound semiconductor manufacturing method and group III nitride compound semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、III族窒化物系化合物半導体の製造方法に関する。特に、横方向エピタキシャル成長(ELO)成長を用いる、III族窒化物系化合物半導体の製造方法に関する。尚、III族窒化物系化合物半導体とは、例えばAlN、GaN、InNのような2元系、AlxGa1-xN、AlxIn1-xN、GaxIn1-xN(いずれも0<x<1)のような3元系、AlxGayIn1-x-yN(0<x<1, 0<y<1, 0<x+y<1)の4元系を包括した一般式AlxGayIn1-x-yN(0≦x≦1, 0≦y≦1, 0≦x+y≦1)で表されるものがある。なお、本明細書においては、特に断らない限り、単にIII族窒化物系化合物半導体と言う場合は、伝導型をp型あるいはn型にするための不純物がドープされたIII族窒化物系化合物半導体をも含んだ表現とする。
【従来の技術】
【0002】
III族窒化物系化合物半導体は、例えば発光素子とした場合、発光スペクトルが紫外から赤色の広範囲に渡る直接遷移型の半導体であり、発光ダイオード(LED)やレーザダイオード(LD)等の発光素子に応用されている。また、そのバンドギャップが広いため、他の半導体を用いた素子よりも高温において安定した動作を期待できることから、FET等トランジスタへの応用も盛んに開発されている。また、ヒ素(As)を主成分としていないことで、環境面からも様々な半導体素子一般への開発が期待されている。このIII族窒化物系化合物半導体では、通常、サファイアを基板として用い、その上に形成している。
【0003】
【発明が解決しようとする課題】
しかしながら、サファイア基板上にIII族窒化物系化合物半導体を形成すると、サファイアとIII族窒化物系化合物半導体との格子定数のミスフィットにより転位が発生し、このため素子特性が良くないという問題がある。このミスフィットによる転位は半導体層を縦方向(基板面に垂直方向)に貫通する貫通転位であり、III族窒化物系化合物半導体中に109cm-2程度の転位が伝搬してしまうという問題がある。これは組成の異なるIII族窒化物系化合物半導体各層を最上層まで伝搬する。これにより例えば発光素子の場合、LDの閾値電流、LD及びLEDの素子寿命などの素子特性が良くならないという問題があった。また、他の半導体素子としても、欠陥により電子が散乱することから、移動度(モビリティ)の低い半導体素子となるにとどまっていた。これらは、他の基板を用いる場合も同様であった。
【0004】
これについて、図12の模式図で説明する。図12は、基板91と、その上に形成されたバッファ層92と、更にその上に形成されたIII族窒化物系化合物半導体層93を示したものである。基板91としてはサファイアなど、バッファ層92としては窒化アルミニウム(AlN)などが従来用いられている。窒化アルミニウム(AlN)のバッファ層92は、サファイア基板91とIII族窒化物系化合物半導体層93とのミスフィットを緩和させる目的で設けられているものであるが、それでも転位の発生を0とすることはできない。この転位発生点900から、縦方向(基板面に垂直方向)に貫通転位901が伝播し、それはバッファ層92、III族窒化物系化合物半導体層93をも貫いていく。こうして、III族窒化物系化合物半導体層93の上層に、所望の様々なIII族窒化物系化合物半導体を積層して半導体素子を形成しようとすると、III族窒化物系化合物半導体層93の表面に達した転位902から、半導体素子を貫通転位が更に縦方向に伝搬していくこととなる。このように、従来の技術では、III族窒化物系化合物半導体層を形成する際、転位の伝搬を阻止できないという問題があった。
【0005】
又、近年、貫通転位を防止するために、横方向成長を用いる技術が開発されている。これは、サファイア基板、又は、III族窒化物系化合物半導体層上に一部ストライプ状の窓の形成された酸化シリコン、タングステン等からなるマスクを形成して、窓部の半導体を核として、マスク上に横方向成長させるものである。
さらに、ペンディオELOと呼ばれるように、横方向成長部分が基板に対して浮いて形成される成長方法も開発されている。
ところが、マスクを用いるELO成長の場合には、マスクが結晶成長の核となる窓の部分よりも高いために、結晶成長は窓部の半導体を核として縦方向に一旦成長した後、マスクを回り込むようにマスク上で横方向成長するものである。このため、マスクの角部での転位、歪みの発生が多く、この部分で発生した貫通転位が貫通転位の減少を抑制しているという問題がある。
又、ペンディオELOにおいても、結晶成長の核となる層の上面には、マスクが形成されているので、このマスクの上に回り込み成長する時に、角部で同様に貫通転位が発生するという問題がある。
【0006】
本発明は上記の課題を解決するためになされたものであり、その目的は、貫通転位の発生を抑制したIII族窒化物系化合物半導体を製造することである。特に、マスクを用いたELO成長の欠点を改良することである。
【0007】
【課題を解決するための手段】
上記の課題を解決するため、請求項1に記載の発明は、基板上にIII族窒化物系化合物半導体をエピタキシャル成長により得るIII族窒化物系化合物半導体の製造方法において、基板上に、少なくとも1層のIII族窒化物系化合物半導体から成る基底層を成長させる工程と、最上層を第1のIII族窒化物系化合物半導体とする前記基底層をエッチングにより、点状、ストライプ状又は格子状等の島状態とし、基板の面を底部に露出させるよう段差を設ける工程と、段差の前記底部である基板の面上に、上面が前記最上層の上面よりも低い位置となる厚さでマスクを形成する工程と、エッチングにより形成された点状、ストライプ状又は格子状等の島状態の前記第1のIII族窒化物系化合物半導体の段差の上段の上面及び側面を核として、第2のIII族窒化物系化合物半導体を縦及び横方向エピタキシャル成長させる工程とを有することを特徴とする。
また、請求項2の発明は、基板上にIII族窒化物系化合物半導体をエピタキシャル成長により得るIII族窒化物系化合物半導体の製造方法において、前記基板上に、複層であって、AlN、Al x Ga 1-x N又はAl x Ga y In 1-x-y N(x≠0)から成る層を含み、最上層をGaN から成る第1のIII族窒化物系化合物半導体とする基底層を成長させる工程と、前記基底層をエッチングにより、点状、ストライプ状又は格子状等の島状態とし、基底層のうちのAlN、Al x Ga 1-x N又はAl x Ga y In 1-x-y N(x≠0)からなる層を底部に露出させるよう段差を設ける工程と、前記段差の前記底部に、上面が前記最上層の上面よりも低い位置となる厚さでマスクを形成する工程と、前記エッチングにより形成された点状、ストライプ状又は格子状等の島状態の前記第1のIII族窒化物系化合物半導体の段差の上段の上面及び側面を核として、第2のIII族窒化物系化合物半導体を縦及び横方向エピタキシャル成長させる工程とを有することを特徴とする。
尚、本明細書で基底層とは、単層のIII族窒化物系化合物半導体層の場合と、III族窒化物系化合物半導体層を少なくとも1層含む多重層を一括して表現するために用いる。また、ここで島状態とは、エッチングにより形成された段差の上段の様子を概念的に言うものであって、必ずしも各々が分離した領域を言うものでなく、ウエハ上全体をストライプ状又は格子状に形成するなどのように極めて広い範囲において段差の上段が連続していても良いものとする。また、段差の側面とは必ずしも基板面及びIII族窒化物系化合物半導体表面に対して垂直となるものを言うものでなく、斜めの面でも良い。この際、段差の底部に底面の無い、断面がV字状のものでも良い。これらは特に言及されない限り以下の請求項でも同様とする。
【0008】
また、請求項3に記載の発明は、請求項1に記載のIII族窒化物系化合物半導体の製造方法において、前記マスクは、その上にIII族窒化物系化合物半導体のエピタキシャル成長が阻害される物質から成ることを特徴とする。
【0009】
また、請求項4に記載の発明は、段差の側面は、略全部が{11−20}面であることを特徴とする。
【0010】
また、請求項5に記載の発明は、第1のIII族窒化物系化合物半導体と第2のIII族窒化物系化合物半導体とが同組成であることを特徴とする。尚、ここで同組成とは、ドープ程度の差(モル比1パーセント未満の差)は無視するものとする。
【0011】
また、請求項6に記載の発明は、マスクは、シリコン酸化膜、シリコン窒化膜、或いは、タングステン、窒化チタン膜その他の導電性のマスクであることを特徴とする。
【0012】
また、請求項7に記載の発明は、請求項1乃至請求項6のいずれか1項に記載の製造方法により製造したIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層に形成されたことを特徴とするIII族窒化物系化合物半導体素子である。
【0013】
また、請求項8に記載の発明は、請求項1乃至請求項6のいずれか1項に記載の製造方法により製造したIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層に、異なるIII族窒化物系化合物半導体層を積層することにより得られることを特徴とするIII族窒化物系化合物半導体発光素子である。
【0014】
また、請求項9に記載の発明は、請求項1乃至請求項6のいずれか1項に記載のIII族窒化物系化合物半導体の製造方法に加えて、横方向エピタキシャル成長した部分の上層以外を略全部除去することにより、III族窒化物系化合物半導体層を得ることを特徴とするIII族窒化物系化合物半導体の製造方法である。
【0015】
また、請求項10に記載の発明は、請求項9の方法により得られたIII族窒化物系化合物半導体基板である。
【作用及び発明の効果】
【0016】
本発明のIII族窒化物系化合物半導体の製造方法の概略を図1を参照しながら説明する。尚、図1では、従属請求項の説明及び理解を助けるため基板1及びバッファ層2を有する図を示しているが、本発明は、縦方向に貫通転位を有するIII族窒化物系化合物半導体から、縦方向の貫通転位の軽減された領域を有するIII族窒化物系化合物半導体層を得るものであり、バッファ層2は本発明に必須の要素ではない。以下、基板1面上に、バッファ層2を介して形成された、縦方向(基板面に垂直方向)に貫通転位を有する第1のIII族窒化物系化合物半導体層31を用いて本発明を適用する例で、本発明の作用効果の要部を説明する。
【0017】
図1の(a)のように、第1のIII族窒化物系化合物半導体層31を点状、ストライプ状又は格子状等の島状態にエッチングし、段差を設けて底部に基板1の面が露出するよう形成する。次に、この基板1の露出面にマスク4を形成する。このマスク4の上面4aを第1のIII族窒化物系化合物半導体層31の上面31aよりも低くする。こうして、段差の上段の上面31a及び側面31bを核として、第2のIII族窒化物系化合物半導体32を縦及び横方向エピタキシャル成長させることで段差部分を埋めつつ、又は、マスク4の上面4aとの間に隙間を形成しつつ、上方にも成長させることができる。このとき第2のIII族窒化物系化合物半導体32が横方向エピタキシャル成長した部分の上部は、III族窒化物系化合物半導体層31が有する貫通転位の伝搬が抑制され、埋められ又は橋かけられた段差部分に貫通転位の軽減された領域を作ることができる(請求項1)。これにより、段差の側面を核として、直ちに、横方向成長が実現されることになる。即ち、従来のマスクを用いたELOでは、マスクの方が結晶成長の核となる部分よりもマスクの厚さの分だけ厚い。その結果、結晶成長は、先ず、このマスクの厚さを補うだけ縦方向に成長して、その後に、マスクの上面に回り込み、横方向に成長することになる。この結果、マスクの角部での回り込みにより結晶に歪みがかかり、転位発生の原因となっている。本発明では、まず、このようなマスク上の回り込み成長ではなく、マスク上には直ちに横方向に第2のIII族窒化物系化合物半導体32が成長するので、歪みが結晶にかからないため、転位の発生がない。マスク4上には回り込みによる成長ではないために、マスク4と第2のIII族窒化物系化合物半導体32との結合はないか、弱いと考えられ、マスク4からの歪みを受けることがない。さらに、マスクと第2のIII族窒化物系化合物半導体32との間には隙間を形成して成長させることも可能である。隙間を形成して成長させた場合には、さらに、マスクからの歪みを完全に遮断することが可能となり、より、高品質な結晶を得ることが可能となる。又、マスク上に回り込み成長させる従来のELO成長は、両側の核から成長してきた層が中央部で合体するが、この時、両側の結晶軸が微妙にチルトしていることが知られている。このチルトの発生は、マスク4と第2のIII族窒化物系化合物半導体32との間に隙間を形成することで、防止することが可能となる。これにより、従来よりも、より高品質な横方向成長層を得ることができる。
【0018】
横方向成長する部分は、貫通転位が縦方向に伝搬しない。III族窒化物系化合物半導体層31及びバッファ層2と第2のIII族窒化物系化合物半導体32とはエピタキシャル成長により不連続面がほとんど無いならば、タングステン等導電体をマスクにする場合には、絶縁体等によるマスクを有するものと比較して、縦方向(基板1面の法線方向)へ電流を流す際、不連続部分により抵抗が生じることが無い。また、構造的にも安定したものとすることができる。
【0019】
このとき、段差部分を埋めるか、段差を架橋する第2のIII族窒化物系化合物半導体32が、段差の下段の底部である基板1から縦方向にエピタキシャル成長しないか、又は極めて遅いならば、段差の側面から横方向にエピタキシャル成長して向かい合う段差の側面からの横方向エピタキシャル成長面と合体する方が圧倒的に早い。この時、段差を埋めか又は架橋する部分のIII族窒化物系化合物半導体32上部には、下層からの貫通転位が全く伝搬しない。又、段差の側面は、必ずしも垂直であることは必要ではないが、垂直とした場合には、この側面の貫通転位密度は極めて低い。従って、この貫通転位密度の極めて低い側面から横方向成長させるのであるから、横方向成長領域の貫通転位密度は著しく減少する。この結果、極めて良質な結晶領域とすることができる。横方向成長した部分は図1(c)に示すように、両側からのエピタキシャル成長が合体することになり、さらに成長を続けると、基板面一様に厚く成長した第2のIII族窒化物系化合物半導体32が得られる。尚、段差の底部の面は基板である必要はない。バッファ層2の上面で露出させても、第1のIII族窒化物系化合物半導体31のある深さでエッチングを停止させて、この半導体層31の中間面を露出させても良い。さらに、少なくとも第1のIII族窒化物系化合物半導体31を有する基底層を構成している複数の層の任意層の中間面を底部として露出させても良い。
【0020】
マスクには、多結晶シリコン、多結晶窒化物半導体等の多結晶半導体、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化チタン(TiOX)、酸化ジルコニウム(ZrOX)等の酸化物、窒化物、チタン(Ti)、タングステン(W)のような高融点金属、これらの多層膜をもちいることができる。マスク上に第2のIII族窒化物系化合物半導体32が縦成長し難い物質を用いれば良い(請求項2、5)。
【0021】
上記の様な速い横方向エピタキシャル成長は、III族窒化物系化合物半導体層31の段差の側面が{11−20}面であるとき容易に実現可能である(請求項3)。このとき例えば横方向エピタキシャル成長中の成長面の少なくとも上部を{11−20}面のまま保つことができる。また、第1のIII族窒化物系化合物半導体と第2のIII族窒化物系化合物半導体とが同組成であるならば、速い横方向エピタキシャル成長は容易に実現可能である(請求項4)。
【0022】
以上のような方法により、第1のIII族窒化物系化合物半導体層31から伝搬する貫通転位を抑制し構造的に安定な第2のIII族窒化物系化合物半導体32を形成することができる。尚、図1では基板面に垂直な側面を持つ段差を形成するものを示したが、本発明はこれに限られず、段差の側面は斜めの面でも良い。この際、段差の底部に底面の無い、断面がV字状のもので、この上にマスクが形成されていても良い。これらは以下の説明でも同様である。
【0023】
上記の工程で得られたIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層に素子を形成することで、欠陥の少ない、移動度の大きい層を有する半導体素子とすることができる(請求項6)。
【0024】
上記の工程で得られたIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層に発光素子を形成することで、素子寿命、或いはLDの閾値の改善された発光素子とすることができる(請求項7)。
【0025】
また、上記の工程で得られたIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層のみをその他の層から分離することで、転位等結晶欠陥の著しく抑制された結晶性の良いIII族窒化物系化合物半導体を得ることができる(請求項8、9)。又、結晶性の良いIII族窒化物系化合物半導体基板を得ることができる。尚「略全部除去」とは、製造上の簡便さから、一部貫通転位の残った部分を含んでいたとしても本発明に包含されることを示すものである。
尚、上記のように形成された第2のIII族窒化物系化合物半導体層のうち横方向成長した領域のみを残して、結晶成長の核となっていた領域をエッチングして、基板を露出させたり、上述したように基底層の中間面を露出させて、上記の横方向成長を繰り返して実行しても良い。即ち、その露出面にマスクが結晶成長の核となる層よりも低くした状態で、このマスクの上に第2の横方向成長をさせても良い。この場合には、第2の横方向成長において結晶成長の核となる結晶が横方向成長で形成されたものであるので、極めて貫通転位密度が低いので、この結晶を核として横方向成長する層もさらに貫通転位密度が低いものとなる。このようにして、基板面上一様に横方向成長したIII族窒化物系化合物半導体を得ることが可能となる。これらの横方向成長の繰り返し回数は任意である。
【0026】
【発明の実施の形態】
図1に本発明のIII族窒化物系化合物半導体の製造方法の実施の形態の一例の概略を示す。図1では、基板1を露出させる例を示している。基板1上にバッファ層2と、第1のIII族窒化物系化合物半導体層31とを形成し、トレンチ状にエッチングをする(図1の(a))。この際、エッチングにより段差が生じ、エッチングされなかった面を上段として、側面及び段差の底部(下段面)が形成される。側面は例えば{11−20}面である。次に、この段差の低部にのみ、マスク4を段差の上段31aから高くならない厚さに形成する。この形成は、一様にマスクをスパッタリング等で形成した後、フォトリフグラフィにより他の部分を除去する形成方法がある。又、段差の上段31aにレジストを塗布して、一様にマスクを形成して、このレジストを剥離させるというリフトオフ法も使用できる。
【0027】
次に横方向エピタキシャル成長する条件で、段差の側面及び上面を核として第2のIII族窒化物系化合物半導体32のエピタキシャル成長を行う。有機金属成長法を用いれば、成長面を{11−20}面に保ったまま横方向エピタキシャル成長が容易に可能である。こうして、段差の側面の横方向成長が生じるならば、第2のIII族窒化物系化合物半導体32のその部分については、マスク4からの貫通転位が伝搬しない(図1の(b))。こうして、段差の両側面の横方向成長がエッチングされた部分の上方で合体するよう、エッチング形状と横方向エピタキシャル成長条件とを設定することで、エッチングされた上部の第2のIII族窒化物系化合物半導体32には貫通転位が抑制された領域を形成することができる(図1の(c))。図1(b)の横方向成長工程において、成長温度と圧力及び供給する原料のIII/V比を最適化することで、横方向成長を縦方向成長よりも極めて速くすることが可能である。
【0028】
また、図2のように、基底層として基板上に形成されたバッファ層、及びこのバッファ層上にエピタキシャル成長したIII族窒化物系化合物半導体層を1周期として、複数周期形成された層を横方向成長の結晶の核として使用するものでも良い。図2では、バッファ層21、III族窒化物系化合物半導体層22、バッファ層23、III族窒化物系化合物半導体層31をこの順に形成し、III族窒化物系化合物半導体層31をエッチングして段差の底部にバッファ層23が露出する例を示している。この例では、このバッファ層23の上に、マスク4が残された第1のIII族窒化物系化合物半導体層31の上面31aよりも出ない厚さに形成される。更には、図2の(a)のような工程の段階で、III族窒化物系化合物半導体層31の厚さより深いエッチングをして段差の底部がバッファ層21とし、このバッファ層21の上にIII族窒化物系化合物半導体層31の上面から出ない厚さでマスク4を形成する製造方法(図3)でも良い。いずれも段差の下段上方に形成されるIII族窒化物系化合物半導体層32は、主に段差の上段の最上層のIII族窒化物系化合物半導体層31を核とした横方向エピタキシャル成長により形成され、縦方向に伝搬する貫通転位の抑制された領域とすることができる。その他、効果はすでに述べた図1の場合と同様である。
【0029】
上記の発明の実施の形態としては、次の中からそれぞれ選択することができる。
【0030】
基板上にIII族窒化物系化合物半導体を順次積層を形成する場合は、基板としてはサファイア、シリコン(Si)、炭化ケイ素(SiC)、スピネル(MgAl2O4)、ZnO、MgOその他の無機結晶基板、リン化ガリウム又は砒化ガリウムのようなIII-V族化合物半導体あるいは窒化ガリウム(GaN)その他のIII族窒化物系化合物半導体等を用いることができる。
【0031】
III族窒化物系化合物半導体層を形成する方法としては有機金属気相成長法(MOCVD又はMOVPE)が好ましいが、分子線気相成長法(MBE)、ハライド気相成長法(Halide VPE)、液相成長法(LPE)等を用いても良く、各層を各々異なる成長方法で形成しても良い。
【0032】
例えばサファイア基板上にIII族窒化物系化合物半導体積層する際、結晶性良く形成させるため、サファイア基板との格子不整合を是正すべくバッファ層を形成することが好ましい。他の基板を使用する場合もバッファ層を設けることが望ましい。バッファ層としては、低温で形成させたIII族窒化物系化合物半導体AlxGayIn1-x-yN(0≦x≦1, 0≦y≦1, 0≦x+y≦1)、より好ましくはAlxGa1-xN(0≦x≦1)が用いられる。このバッファ層は単層でも良く、組成等の異なる多重層としても良い。バッファ層の形成方法は、380〜420℃の低温で形成するものでも良く、逆に1000〜1180℃の範囲で、MOCVD法で形成しても良い。また、DCマグネトロンスパッタ装置を用いて、高純度金属アルミニウムと窒素ガスを原材料として、リアクティブスパッタ法によりAlNから成るバッファ層を形成することもできる。同様に一般式AlxGayIn1-x-yN(0≦x≦1, 0≦y≦1, 0≦x+y≦1、組成比は任意)のバッファ層を形成することができる。更には蒸着法、イオンプレーティング法、レーザアブレーション法、ECR法を用いることができる。物理蒸着法によるバッファ層は、200〜600℃で行うのが望ましい。さらに望ましくは300〜500℃であり、さらに望ましくは350〜450℃である。これらのスパッタリング法等の物理蒸着法を用いた場合には、バッファ層の厚さは、100〜3000Åが望ましい。さらに望ましくは、100〜400Åが望ましく、最も望ましくは、100〜300Åである。多重層としては、例えばAlxGa1-xN(0≦x≦1)から成る層とGaN層とを交互に形成する、組成の同じ層を形成温度を例えば600℃以下と1000℃以上として交互に形成するなどの方法がある。勿論、これらを組み合わせても良く、多重層は3種以上のIII族窒化物系化合物半導体AlxGayIn1-x-yN(0≦x≦1, 0≦y≦1,
0≦x+y≦1)を積層しても良い。一般的には緩衝層は非晶質であり、中間層は単結晶である。緩衝層と中間層を1周期として複数周期形成しても良く、繰り返しは任意周期で良い。繰り返しは多いほど結晶性が良くなる。
【0033】
バッファ層及び上層のIII族窒化物系化合物半導体は、III族元素の組成の一部は、ボロン(B)、タリウム(Tl)で置き換えても、また、窒素(N)の組成一部をリン(P)、ヒ素(As)、アンチモン(Sb)、ビスマス(Bi)で置き換えても本発明を実質的に適用できる。また、これら元素を組成に表示できない程度のドープをしたものでも良い。例えば組成にインジウム(In)、ヒ素(As)を有しないIII族窒化物系化合物半導体であるAlxGa1-xN(0≦x≦1)に、アルミニウム(Al)、ガリウム(Ga)よりも原子半径の大きなインジウム(In)、又は窒素(N)よりも原子半径の大きなヒ素(As)をドープすることで、窒素原子の抜けによる結晶の拡張歪みを圧縮歪みで補償し結晶性を良くしても良い。この場合はアクセプタ不純物がIII族原子の位置に容易に入るため、p型結晶をアズグローンで得ることもできる。このようにして結晶性を良くすることで本願発明と合わせて更に貫通転位を100乃至1000分の1程度にまで下げることもできる。バッファ層とIII族窒化物系化合物半導体層とが2周期以上で形成されている基底層の場合、各III族窒化物系化合物半導体層に主たる構成元素よりも原子半径の大きな元素をドープすると更に良い。なお、発光素子として構成する場合は、本来III族窒化物系化合物半導体の2元系、若しくは3元系を用いることが望ましい。
【0034】
n型のIII族窒化物系化合物半導体層を形成する場合には、n型不純物として、Si、Ge、Se、Te、C等IV族元素又はVI族元素を添加することができる。また、p型不純物としては、Zn、Mg、Be、Ca、Sr、Ba等II族元素又はIV族元素を添加することができる。これらを複数或いはn型不純物とp型不純物を同一層にドープしても良い。
【0035】
横方向エピタキシャル成長としては成長面が基板に垂直となるものが望ましいが、基板に対して斜めのファセット面のまま成長するものでも良い。この際、段差の底部に底面の無い、断面がV字状のものでも良い。垂直面であれば、貫通転位密度が極めて小さいので、横方向成長領域の結晶性が向上する。又、傾斜したファセット面であれば、貫通転位が曲げられて、横方向成長領域にも貫通転位が形成されるが、その上に厚く形成すると縦方向には伸びないため、この横方向領域に厚く形成された層は貫通転位密度が低い。
【0036】
横方向エピタキシャル成長としては、横方向エピタキシャル成長面の少なくとも上部と基板面とは垂直であることがより望ましく、更にはいずれもIII族窒化物系化合物半導体の{11−20}面であることがより望ましい。
【0037】
エッチングする際は、深さと幅の関係から、横方向エピタキシャル成長により塞がれるか、又は、架橋されるように段差を設ける。
【0038】
基底層を複層として、例えば、AlN、AlxGa1-xN又はAlxGayIn1-x-yN(x≠0)からなる層とし、第1のIII族窒化物系化合物半導体をGaNとするならば、AlN、AlxGa1-xN又はAlxGayIn1-x-yN(x≠0)からなる層は、Cl2、BCl3などの塩素を含むプラズマエッチングの際ストッパ層として働くので、段差の深さを調整するのに好都合である。バッファ層とIII族窒化物系化合物半導体層を任意周期繰り返した基底層の最も上のバッファ層として、この層を露出させるようにエッチングさせる時も同様である。これにより、マスクからの縦方向成長を抑えて第1のIII族窒化物系化合物半導体層側面からの横方向成長を促進させる条件を容易に設定することができる。これは、段差の設計をも容易とし、段差の深さを浅いものとすることも可能である。浅い場合には、第1のIII族窒化物系化合物半導体層の上面から成長して横方向に成長する成長過程が支配的になると考えられる。いずれにしても、マスク上では横方向成長が可能である。
【0039】
基板上に積層するIII族窒化物系化合物半導体層の結晶軸方向が予想できる場合は、III族窒化物系化合物半導体層のa面({11−20}面)又はm面({1−100}面)に垂直となるようストライプ状にマスク或いはエッチングを施すことが有用である。なお、島状、格子状等に、上記ストライプ及びマスクを任意に設計して良い。横方向エピタキシャル成長面は、基板面に垂直なものの他、基板面に対し斜めの角度の成長面でも良い。III族窒化物系化合物半導体層のa面として(11−20)面を横方向エピタキシャル成長面とするには例えばストライプの長手方向はIII族窒化物系化合物半導体層のm面である(1−100)面に垂直とする。例えば基板をサファイアのa面又はc面とする場合は、どちらもサファイアのm面がその上に形成されるIII族窒化物系化合物半導体層のa面と通常一致するので、これに合わせてエッチングを施す。点状、格子状その他の島状とする場合も、輪郭(側壁)を形成する各面が{11−20}面とすることが望ましい。
【0040】
マスクは、多結晶シリコン、多結晶窒化物半導体等の多結晶半導体、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化チタン(TiOX)、酸化ジルコニウム(ZrOX)等の酸化物、窒化物、チタン(Ti)、タングステン(W)のような高融点金属、これらの多層膜をもちいることができる。これらの成膜方法は蒸着、スパッタ、CVD等の気相成長法の他、任意である。この材料は、第1のIII族窒化物系化合物半導体層を残すために使用するマスクにも使用することができる。尚、エッチンクに使用するマスクは横方向成長時には、除去して、第1のIII族窒化物系化合物半導体層の上面を露出させる。
【0041】
エッチングをする場合は反応性イオンエッチング(RIE)が望ましいが、任意のエッチング方法を用いることができる。基板面に垂直な側面を有する段差を形成するのでないものとして、異方性エッチングにより例えば段差の底部に底面の無い、断面がV字状のものを形成しても良い。
【0042】
上記の貫通転位の抑制された領域を有するIII族窒化物系化合物半導体の、全体或いは貫通転位の抑制された領域を中心としてその上部にFET、発光素子等の半導体素子を形成することができる。発光素子の場合は、発光層は多重量子井戸構造(MQW)、単一量子井戸構造(SQW)の他、ホモ構造、ヘテロ構造、ダブルヘテロ構造のものが考えられるが、pin接合或いはpn接合等により形成しても良い。
【0043】
上述の、貫通転位の抑制された領域を有するIII族窒化物系化合物半導体を、例えば基板1、バッファ層2及びエッチングにより段差を設けた貫通転位の抑制されていない部分を除去して、III族窒化物系化合物半導体基板とすることができる。この上にIII族窒化物系化合物半導体素子を形成することが可能であり、或いはより大きなIII族窒化物系化合物半導体結晶を形成するための基板として用いることができる。除去方法としては、メカノケミカルポリッシングの他、任意である。
【0044】
以下、発明の具体的な実施例に基づいて説明する。実施例として発光素子をあげるが、本発明は下記実施例に限定されるものではなく、任意の素子に適用できるIII族窒化物系化合物半導体の製造方法を開示している。
【0045】
本発明のIII族窒化物系化合物半導体は、有機金属化合物気相成長法(以下「MOVPE」と示す)による気相成長により製造された。用いられたガスは、アンモニア(NH3)とキャリアガス(H2又はN2)とトリメチルガリウム(Ga(CH3)3,以下「TMG」と記す)とトリメチルアルミニウム(Al(CH3)3,以下「TMA」と記す)、トリメチルインジウム(In(CH3)3,以下「TMI」と記す)、シクロペンタジエニルマグネシウム(Mg(C5H5)2、以下「Cp2Mg」と記す)である。
【0046】
〔第1実施例〕
本実施例の工程を図1に示す。有機洗浄及び熱処理により洗浄したa面を主面とし、単結晶のサファイア基板1上に、温度を400℃まで低下させて、H2を10L/min、NH3を5L/min、TMAを20μmol/minで約3分間供給してAlNのバッファ層2を約40nmの厚さに形成した。次に、サファイア基板1の温度を1000℃に保持し、H2を20L/min、NH3を10L/min、TMGを300μmol/minで導入し、膜厚約0.5μmのGaN層31を形成した。
【0047】
ハードベークレジストマスクを使用して、反応性イオンエッチング(RIE)を用いた選択ドライエッチングにより、幅10μm、間隔10μm、深さ0.5μmのストライプ状にエッチングした。これにより、GaN層31の幅10μm、段差0.5μmの上段と、幅10μmの露出した基板1とが交互に形成された(図1の(a))。この時、深さ0.5μmの段差を形成する側面は、GaN層31の{11−20}面とした。
【0048】
次に、一様に二酸化シリコン膜(SiO2)をスパッタで形成した。その後、レジストを塗布してフォトリフグラフ工程を経て、その二酸化シリコン膜を残す部分にレジストを残し、レジストで覆われていない部分をウエットエッチングした。これにより、図1(a)に示す構造のウエハが得られた。
【0049】
次に、サファイア基板1の温度を1150℃に保持し、H2を20L/min、NH3を10L/min、TMGを2μmol/minで導入し、GaN層31の深さ0.5μmの段差を形成する側面である{11−20}面を核としてGaN層32を横方向エピタキシャル成長により形成した。この時、段差の上面の縦成長はほとんどなく、底部であるマスク4からの縦成長は全くなかった(図1の(b))。こうして主に{11−20}面を成長面とする横方向エピタキシャル成長により段差が埋められるか、マスク4との間に微小間隙を有した架橋構造が得られ、表面が平坦となった(図1の(c))。こののち、H2を20L/min、NH3を10L/min、TMGを300μmol/minで導入し、GaN層32を成長させ、GaN層31とGaN層32とを合計3μmの厚さとした。GaN層32の、GaN層31の深さ0.5μmの段差の底部上方に形成された部分は、段差の上面上方に形成された部分に比して貫通転位が著しく抑えられた。
【0050】
〔第2実施例〕
本実施例では、図2のような多重層から成る基底層を用いた。有機洗浄及び熱処理により洗浄したa面を主面とし、単結晶のサファイア基板1上に、温度を400℃まで低下させて、H2を10L/min、NH3を5L/min、TMAを20μmol/minで約3分間供給して第1のAlN層(第1の緩衝層)21を約40nmの厚さに形成した。次に、サファイア基板1の温度を1000℃に保持し、H2を20L/min、NH3を10L/min、TMGを300μmol/minで導入し、膜厚約0.3μmのGaN層(中間層)22を形成した。次に温度を400℃まで低下させて、H2を10L/min、NH3を5L/min、TMAを20μmol/minで約3分間供給して第2のAlN層(第2の緩衝層)23を約40nmの厚さに形成した。次に、サファイア基板1の温度を1000℃に保持し、H2を20L/min、NH3を10L/min、TMGを300μmol/minで導入し、膜厚約0.5μmのGaN層31を形成した。こうして、膜厚約40nmの第1のAlN層(第1の緩衝層)21、膜厚約0.3μmのGaN層(中間層)22、膜厚約40nmの第2のAlN層(第2の緩衝層)23、膜厚約0.5μmのGaN層31から成る基底層20を形成した。一般的には緩衝層は非晶質であり、中間層は単結晶である。緩衝層と中間層を1周期として複数周期形成しても良く、繰り返しは任意周期で良い。繰り返しは多いほど結晶性が良くなる。
【0051】
次にハードベークレジストマスクを使用して、反応性イオンエッチング(RIE)を用いた選択ドライエッチングにより、幅10μm、間隔10μm、深さ0.5μmのストライプ状にエッチングした。これにより、GaN層31の幅10μm、段差0.5μmの上段と、幅10μmの露出した第2のAlN層23(下段の底部)とが交互に形成された(図2)。この時、深さ0.5μmの段差を形成する側面は、GaN層31の{11−20}面とした。
【0052】
次に、上記した第1実施例と同様な方法により、第2のAlN層23の上にマスク4を形成した。マスク4の厚さは、マスクがGaN層31の上に出ることのない厚さである。
【0053】
次に、サファイア基板1の温度を1150℃に保持し、H2を20L/min、NH3を10L/min、TMGを2μmol/minで導入し、GaN層31の深さ0.5μmの段差を形成する側面である{11−20}面を核としてGaN層32を横方向エピタキシャル成長により形成した。この時、段差の上面からの縦方向成長はほとんどなかった。又、底部のマスク4の上には縦方向の成長はなかった。こうして主に{11−20}面を成長面とする横方向エピタキシャル成長により段差が埋められるか、架橋構造の横方向成長領域が得られ、表面が平坦となった。こののち、H2を20L/min、NH3を10L/min、TMGを300μmol/minで導入し、GaN層32を成長させ、GaN層31とGaN層32とを合計3μmの厚さとした。GaN層32の、GaN層31の深さ0.5μmの段差の底部上方に形成された部分は、段差の上面上方に形成された部分に比して貫通転位が著しく抑えられた。
【0054】
〔第3実施例〕
本実施例では、第2実施例と同様にサファイア基板1上に膜厚約40nmの第1のAlN層(第1の緩衝層)21、膜厚約0.3μmのGaN層(中間層)22、膜厚約40nmの第2のAlN層(第2の緩衝層)23、膜厚約0.5μmのGaN層31から成る基底層20を形成したのち、約0.8μmのエッチングをして、GaN層31を最上層とするの幅10μm、段差0.8μmの上段と、幅10μmの露出した第1のAlN層21(下段の底部)とを交互に形成した(図3)。この時、深さ0.8μmの段差を形成する側面は、GaN層31、第2のAlN層(第2の緩衝層)23、GaN層(中間層)22の{11−20}面とした。マスク4は第1のAlN層21の上にGaN層31の上に出ることがない厚さに形成されている。こうして主に{11−20}面を成長面とする横方向エピタキシャル成長を第2実施例と同様に行い、表面が平坦となったのち、GaN層32を成長させ、GaN層31とGaN層32とを合計3μmの厚さとした。GaN層32の、GaN層31、第2のAlN層(第2の緩衝層)23及びGaN層(中間層)22の深さ約0.8μmの段差の底部にあるマスク4の上方に形成された部分は、段差の上面上方に形成された部分に比して貫通転位が著しく抑えられた。
【0055】
〔第4実施例〕
本実施例では、第1実施例において、GaN層31を形成する際、TMIをドープしてGaN:In層31とした。インジウム(In)のドープ量は約1×1016/cm3とした。こののち、第1実施例とほぼ同様にエッチング及びGaNの横方向エピタキシャル成長を行った(図4)。GaN:In層31を核として横方向成長したGaN層32は第1実施例のそれよりも貫通転位がやや小さくなった。また、GaN:In層31上部に縦方向成長したGaN層32は、第1実施例のそれよりも貫通転位が約1/100に低減された。
【0056】
〔第5実施例〕
第1実施例と同様に形成したウエハ上で横方向成長領域の上部に、次のようにして図5に示すレーザダイオード(LD)100を形成した。但し、GaN層32の形成の際、シラン(SiH4)を導入して、GaN層32をシリコン(Si)ドープのn型GaNから成る層とした。尚、図を簡略とするため、GaN層31とGaN層32を合わせて単にGaN層103と記載する。
【0057】
サファイア基板101、AlNから成るバッファ層102、GaN層とn型GaN層の2段のGaN層103から成るウエハ上に、シリコン(Si)ドープのAl0.08Ga0.92Nから成るnクラッド層104、シリコン(Si)ドープのGaNから成るnガイド層105、MQW構造の発光層106、マグネシウム(Mg)ドープのGaNから成るpガイド層107、マグネシウム(Mg)ドープのAl0.08Ga0.92Nから成るpクラッド層108、マグネシウム(Mg)ドープのGaNから成るpコンタクト層109を形成した。次にpコンタクト層109上に金(Au)から成る電極110Aを、GaN層とn型GaN層の2段のGaN層103が露出するまで一部エッチングしてアルミニウム(Al)から成る電極110Bを形成した。レーザダイオード(LD)100の素子部の要部は、GaN層103の横方向エピタキシャル成長領域の上部である、貫通転位の抑制された領域に形成した。このようにして形成したレーザダイオード(LD)100は素子寿命及び発光効率が著しく向上した。
【0058】
〔第6実施例〕
第1実施例と同様に形成したウエハ上の横方向成長領域の上部に、次のようにして図6に示す発光ダイオード(LED)200を形成した。但し、GaN層32の形成の際、シラン(SiH4)を導入して、GaN層32をシリコン(Si)ドープのn型GaNから成る層とした。尚、図を簡略とするため、GaN層31とGaN層32を合わせて単にGaN層203と記載する。
【0059】
サファイア基板201、AlNから成るバッファ層202、GaN層とn型GaN層の2段のGaN層203から成るウエハ上に、シリコン(Si)ドープのAl0.08Ga0.92Nから成るnクラッド層204、発光層205、マグネシウム(Mg)ドープのAl0.08Ga0.92Nから成るpクラッド層206、マグネシウム(Mg)ドープのGaNから成るpコンタクト層207を形成した。次にpコンタクト層207上に金(Au)から成る電極208Aを、GaN層とn型GaN層の2段のGaN層203が露出するまで一部エッチングしてアルミニウム(Al)から成る電極208Bを形成した。このようにして形成した発光ダイオード(LED)200は素子寿命及び発光効率が著しく向上した。
【0060】
〔第7実施例〕
本実施例では基板としてn型シリコン(Si)基板を用いた。n型シリコン(Si)基板301上に温度1150℃で、H2を10L/min、NH3を10L/min、TMGを100μmol/min、TMAを10μmol/min、H2ガスにより0.86ppmに希釈されたシラン(SiH4)を0.2μmol/minで供給し、膜厚0.5μmのシリコン(Si)ドープのAl0.15Ga0.85Nから成る層3021を形成した。次に、ハードベークレジストマスクを使用して、反応性イオンエッチング(RIE)を用いた選択ドライエッチングにより、幅10μm、間隔10μm、深さ0.5μmのストライプ状にエッチングした。これにより、n-Al0.15Ga0.85N層3021の幅10μm、段差0.5μmの上段と、n型シリコン基板301の露出した幅10μmの下段(底部)とが交互に形成された(図7の(a))。この時、深さ0.5μmの段差を形成する側面は、n-Al0.15Ga0.85N層3021の{11−20}面とした。
【0061】
次に、タングステンから成るマスク5を段差の底部に、Al0.15Ga0.85Nから成る層3021の上面に出ることがない厚さに形成した。n型シリコン基板301の温度を1150℃に保持し、H2を20L/min、NH3を10L/min、TMGを2μmol/min、TMAを0.2μmol/min、H2ガスにより希釈されたシラン(SiH4)を4nmol/minで供給し、n-Al0.15Ga0.85N層3021の深さ0.5μmの段差を形成する側面である{11−20}面を核としてn-Al0.15Ga0.85N層3022を横方向エピタキシャル成長により形成した。この時、段差の上面と底部のマスク5からの縦方向エピタキシャル成長はほとんど生じなかった(図7の(b))。こうして主に{11−20}面を成長面とする横方向エピタキシャル成長により段差が埋められるか、架橋構造となり、表面が平坦となった。こののち、H2を10L/min、NH3を10L/min、TMGを100μmol/min、TMAを10μmol/min、H2ガスにより希釈されたシラン(SiH4)を0.2μmol/minで供給し、n-Al0.15Ga0.85N層3022を成長させ、n-Al0.15Ga0.85N層3021とn-Al0.15Ga0.85N層3022を合計2μmの厚さとした(図7の(c))。以下、2μmの厚さの、n-Al0.15Ga0.85N層3021とn-Al0.15Ga0.85N層3022とを合わせてn-Al0.15Ga0.85N層302と記載する。
【0062】
上記のようにn型シリコン基板301に形成されたn-Al0.15Ga0.85N層302上にシリコン(Si)ドープのGaNから成るnガイド層303、MQW構造の発光層304、マグネシウム(Mg)ドープのGaNから成るpガイド層305、マグネシウム(Mg)ドープのAl0.08Ga0.92Nから成るpクラッド層306、マグネシウム(Mg)ドープのGaNから成るpコンタクト層307を形成した。次にpコンタクト層307上に金(Au)から成る電極308Aを、シリコン基板301裏面にアルミニウム(Al)から成る電極308Bを形成した(図8)。レーザダイオード(LD)300の素子部の要部は、n-Al0.15Ga0.85N層302の横方向エピタキシャル成長領域の上部である、貫通転位の抑制された領域に形成した。このようにして形成したレーザダイオード(LD)300は素子寿命及び発光効率が著しく向上した。
【0063】
〔第8実施例〕
本実施例でも基板としてn型シリコン(Si)基板を用いた。第7実施例のn型シリコン基板301に形成されたn-Al0.15Ga0.85N層302と同様に、n型シリコン基板401に形成されたn-Al0.15Ga0.85N層402のウエハを用意し、発光層403、マグネシウム(Mg)ドープのAl0.15Ga0.85Nから成るpクラッド層404を形成した。次にpクラッド層404上に金(Au)から成る電極405Aを、シリコン基板401裏面にアルミニウム(Al)から成る電極405Bを形成した(図9)。このようにして形成した発光ダイオード(LED)400は素子寿命及び発光効率が著しく向上した。
【0064】
〔応用〕
本発明の応用例として、第2のGaN層32の貫通転位の低減されていない領域をさらにエッチングし、更にGaN層を横方向エピタキシャル成長させることも有用である。図10は、第1のGaN層31、第2のGaN層32のエッチングをする位置の模式図である。図10の(a)のように、ストライプ状にエッチングをして、段差の上段のGaN層31(図で斜線)の部分と、Bで示した段差の底部とを形成する。マスク4の形成は、第1実施例と同一である。図10の(b)のように、図10の(a)でBで示したマスク上の段差を埋めたGaN層32を残し、ストライプ状にエッチングをして、Aで示した段差の底部とを形成する。この低部のみ、また、マスクを形成する。このマスクも基板に形成されている層の最上面から出ることがない厚さである。こうしてGaN層33を段差の上段となった第2のGaN層32を核として横方向エピタキシャル成長すると、図10の(c)のように、GaN層31から貫通転位を伝搬している部分である31と示した領域、横方向エピタキシャル成長したGaN層32の上部で貫通転位が抑制された32と示した領域、横方向エピタキシャル成長したGaN層33の上部で貫通転位が抑制された33と示した領域とが形成される。これにより、ウエハのほぼ全面にわたって、貫通転位の低減された領域を形成することが可能である。尚、GaN層32のエッチング深さは任意として良い。これにより全面にわたって貫通転位の抑制されたIII族窒化物系化合物半導体基板を得ることもできる。
【0065】
〔エッチングの変形〕
また、図11は、3組の{11−20}面により、島状に段差の上段を形成する例である。図11の(a)は、3組の{11−20}面で形成される外周をも示しているが、これは理解のため簡略化した模式図であり、実際には島状の段差の上段はウエハ当たり数千万個形成して良い。図11の(a)では、島状の段差の上段に対し、段差の底部Bは3倍の面積を有する。図11の(b)では、島状の段差の上段に対し、段差の底部Bは8倍の面積を有する。
【図面の簡単な説明】
【図1】 本発明の第1の実施例に係るIII族窒化物系化合物半導体の製造工程を示す断面図。
【図2】 本発明の第2の実施例に係るIII族窒化物系化合物半導体の製造工程を示す断面図。
【図3】 本発明の第3の実施例に係るIII族窒化物系化合物半導体の製造工程を示す断面図。
【図4】 本発明の第4の実施例に係るIII族窒化物系化合物半導体の製造工程を示す断面図。
【図5】 本発明の第5の実施例に係るIII族窒化物系化合物半導体発光素子の構造を示す断面図。
【図6】 本発明の第6の実施例に係るIII族窒化物系化合物半導体発光素子の構造を示す断面図。
【図7】 本発明の第7の実施例に係るIII族窒化物系化合物半導体発光素子の製造工程の一部を示す断面図。
【図8】 本発明の第7の実施例に係るIII族窒化物系化合物半導体発光素子の構造を示す断面図。
【図9】 本発明の第8の実施例に係るIII族窒化物系化合物半導体発光素子の構造を示す断面図。
【図10】 第1のIII族窒化物系化合物半導体のエッチングの他の例を示す模式図。
【図11】 第1のIII族窒化物系化合物半導体のエッチングの更に別の例を示す模式図。
【図12】 III族窒化物系化合物半導体を伝搬する貫通転位を示す断面図。
【符号の説明】
1、101、201、301、401 基板
2、102、202 バッファ層
20 基底層
21 基底層を形成する第1緩衝層
22 基底層を形成する中間層
23 基底層を形成する第2緩衝層
31 第1のIII族窒化物系化合物半導体(層)
32 第2のIII族窒化物系化合物半導体(層)
103、203 n-GaN層
104、204、302、402 n-AlGaNクラッド層
105、303 n-GaNガイド層
106、205、304、403 発光層
107、305 p-GaNガイド層
108、206、306、404 p-AlGaNクラッド層
109、207、307 p-GaN層
110A、208A、308A、405A p電極
110B、208B、308B、405B n電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for producing a group III nitride compound semiconductor. In particular, the present invention relates to a method for manufacturing a group III nitride compound semiconductor using lateral epitaxial growth (ELO) growth. Group III nitride compound semiconductors are binary systems such as AlN, GaN and InN, AlxGa1-xN, AlxIn1-xN, GaxIn1-xTernary system such as N (both 0 <x <1), AlxGayIn1-xyN (0 <x <1, 0 <y <1, 0 <x + y <1)xGayIn1-xySome are represented by N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). In this specification, unless otherwise specified, the group III nitride compound semiconductor is simply referred to as a group III nitride compound semiconductor doped with an impurity for making the conductivity type p-type or n-type. An expression that also includes
[Prior art]
[0002]
Group III nitride compound semiconductors, for example, when used as light-emitting elements, are direct transition semiconductors whose emission spectrum covers a wide range from ultraviolet to red. Applied. In addition, since the band gap is wide, stable operation can be expected at a higher temperature than elements using other semiconductors. Therefore, applications to transistors such as FETs have been actively developed. In addition, since it does not contain arsenic (As) as the main component, it is expected to develop various semiconductor devices in general from an environmental point of view. In this group III nitride compound semiconductor, sapphire is usually used as a substrate and formed thereon.
[0003]
[Problems to be solved by the invention]
However, when a group III nitride compound semiconductor is formed on a sapphire substrate, dislocation occurs due to a lattice constant misfit between sapphire and the group III nitride compound semiconductor, which causes a problem that device characteristics are not good. . Dislocations due to this misfit are threading dislocations penetrating the semiconductor layer in the vertical direction (perpendicular to the substrate surface), and 10 dislocations in group III nitride compound semiconductors.9cm-2There is a problem that a certain amount of dislocation propagates. This propagates each group III nitride compound semiconductor layer having a different composition to the uppermost layer. Thus, for example, in the case of a light emitting element, there has been a problem that the element characteristics such as the threshold current of the LD and the element lifetime of the LD and the LED are not improved. Also, as other semiconductor elements, since electrons are scattered by defects, the semiconductor elements have only low mobility. These were the same when other substrates were used.
[0004]
This will be described with reference to the schematic diagram of FIG. FIG. 12 shows a
[0005]
In recent years, techniques using lateral growth have been developed to prevent threading dislocations. This is done by forming a mask made of silicon oxide, tungsten or the like partially formed with a stripe-shaped window on a sapphire substrate or a group III nitride compound semiconductor layer, and using the window semiconductor as a nucleus. It grows horizontally.
Furthermore, a growth method in which a laterally grown portion is formed so as to float with respect to the substrate has been developed as called a PENDIO ELO.
However, in the case of ELO growth using a mask, since the mask is higher than the window portion serving as the nucleus of crystal growth, the crystal growth once grows in the vertical direction with the semiconductor in the window portion serving as the nucleus and then wraps around the mask Thus, it grows laterally on the mask. For this reason, there are many occurrences of dislocations and distortions at the corners of the mask, and there is a problem that the threading dislocations generated in this portion suppress the decrease in threading dislocations.
Also in the PENDIO ELO, since a mask is formed on the upper surface of the layer serving as the nucleus of crystal growth, there is a problem in that threading dislocations are similarly generated at the corners when growing around the mask. is there.
[0006]
The present invention has been made to solve the above-described problems, and an object of the present invention is to produce a group III nitride compound semiconductor in which the occurrence of threading dislocations is suppressed. In particular, it is to improve the disadvantages of ELO growth using a mask.
[0007]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the invention according to
According to a second aspect of the present invention, there is provided a group III nitride compound semiconductor manufacturing method for obtaining a group III nitride compound semiconductor on a substrate by epitaxial growth. x Ga 1-x N or Al x Ga y In 1-xy A step of growing a base layer including a layer made of N (x ≠ 0), the uppermost layer being a first group III nitride compound semiconductor made of GaN, and etching the base layer to form dots or stripes Or in an island state such as lattice, AlN, Al in the base layer x Ga 1-x N or Al x Ga y In 1-xy A step of exposing a layer made of N (x ≠ 0) to the bottom, and a step of forming a mask at the bottom of the step with a thickness such that the top surface is lower than the top surface of the uppermost layer. The second group III nitride using the upper surface and the side surface of the upper step of the first group III nitride compound semiconductor in the island state such as dot, stripe or lattice formed by the etching as a nucleus And a step of epitaxially growing a system compound semiconductor in the vertical and horizontal directions.
In the present specification, the base layer is used to collectively represent a single layer group III nitride compound semiconductor layer and a multilayer including at least one group III nitride compound semiconductor layer. . In addition, the island state here conceptually refers to the upper stage of the step formed by etching, and does not necessarily refer to an isolated region, but the entire wafer is striped or grid-like. It is assumed that the upper stage of the step may be continuous in a very wide range as in the case of, for example. Further, the side surface of the step does not necessarily mean a surface that is perpendicular to the substrate surface and the surface of the group III nitride compound semiconductor, but may be an oblique surface. At this time, the bottom of the step may be V-shaped with no bottom surface. The same applies to the following claims unless otherwise specified.
[0008]
Also,Claim 3According to the invention described in
[0009]
Also,Claim 4According to the invention described in
[0010]
Also,Claim 5The invention described in 1 is characterized in that the first group III nitride compound semiconductor and the second group III nitride compound semiconductor have the same composition. Here, the same composition means that the difference in the degree of doping (a difference of less than 1 percent in molar ratio) is ignored.
[0011]
Also,Claim 6The invention described in
[0012]
Also,Claim 7The invention described in
[0013]
Also,Claim 8The invention described in
[0014]
Also,Claim 9The invention described in
[0015]
Also,Claim 10The invention described inClaim 9It is a group III nitride compound semiconductor substrate obtained by the method.
[Operation and effect of the invention]
[0016]
The outline of the method for producing a group III nitride compound semiconductor of the present invention will be described with reference to FIG. FIG. 1 shows a view having a
[0017]
As shown in FIG. 1A, the first group III nitride
[0018]
In the part that grows in the horizontal direction, threading dislocations do not propagate in the vertical direction. If the group III nitride
[0019]
At this time, if the second group III
[0020]
For the mask, polycrystalline silicon, polycrystalline semiconductor such as polycrystalline nitride semiconductor, silicon oxide (SiOx), Silicon nitride (SiNx), Titanium oxide (TiOX), Zirconium oxide (ZrOX) And other oxides, nitrides, refractory metals such as titanium (Ti) and tungsten (W), and multilayer films of these. A material that is difficult for the second group III
[0021]
Such a fast lateral epitaxial growth can be easily realized when the step side surface of the group III nitride
[0022]
By the method as described above, the second group III
[0023]
By forming the element on the laterally epitaxially grown portion of the group III nitride compound semiconductor layer obtained in the above process, a semiconductor element having a layer with few defects and high mobility can be obtained. (Claim 6).
[0024]
By forming a light emitting element in the upper layer of the group III nitride compound semiconductor layer obtained in the above-described step and subjected to lateral epitaxial growth, a light emitting element with improved device lifetime or LD threshold can be obtained. (Claim 7).
[0025]
In addition, by separating only the upper layer of the group III nitride compound semiconductor layer obtained in the above process from the laterally epitaxially grown portion from the other layers, crystallinity with significantly reduced crystal defects such as dislocations is excellent. A group III nitride compound semiconductor can be obtained (claims 8 and 9). In addition, a group III nitride compound semiconductor substrate having good crystallinity can be obtained. In addition, “substantially all removal” means that the present invention includes even a part where threading dislocations remain in part for the convenience of production.
Of the second group III nitride compound semiconductor layer formed as described above, only the region grown in the lateral direction is left, and the region that was the nucleus of crystal growth is etched to expose the substrate. Alternatively, as described above, the intermediate surface of the base layer may be exposed and the above lateral growth may be repeated. That is, the second lateral growth may be performed on the exposed surface with the mask lower than the layer serving as the nucleus of crystal growth. In this case, since the crystal which becomes the nucleus of crystal growth in the second lateral growth is formed by the lateral growth, the threading dislocation density is very low. Further, the threading dislocation density is low. In this way, it is possible to obtain a group III nitride compound semiconductor that is uniformly grown laterally on the substrate surface. The number of repetitions of these lateral growths is arbitrary.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 schematically shows an example of an embodiment of a method for producing a group III nitride compound semiconductor according to the present invention. FIG. 1 shows an example in which the
[0027]
Next, the epitaxial growth of the second group III
[0028]
In addition, as shown in FIG. 2, a buffer layer formed on the substrate as a base layer and a group III nitride compound semiconductor layer epitaxially grown on the buffer layer as one cycle, a layer formed in a plurality of cycles in the lateral direction. It may be used as a crystal nucleus for growth. In FIG. 2, a buffer layer 21, a group III nitride
[0029]
The embodiment of the above invention can be selected from the following.
[0030]
When sequentially stacking Group III nitride compound semiconductors on a substrate, sapphire, silicon (Si), silicon carbide (SiC), spinel (MgAl2OFour), ZnO, MgO and other inorganic crystal substrates, III-V group compound semiconductors such as gallium phosphide or gallium arsenide, gallium nitride (GaN) and other group III nitride compound semiconductors can be used.
[0031]
As a method for forming a group III nitride compound semiconductor layer, metal organic vapor phase epitaxy (MOCVD or MOVPE) is preferable, but molecular beam vapor phase epitaxy (MBE), halide vapor phase epitaxy (Halide VPE), liquid A phase growth method (LPE) or the like may be used, and each layer may be formed by a different growth method.
[0032]
For example, when a group III nitride compound semiconductor is stacked on a sapphire substrate, it is preferable to form a buffer layer in order to correct lattice mismatch with the sapphire substrate in order to form with good crystallinity. It is desirable to provide a buffer layer when using other substrates. As the buffer layer, Group III nitride compound semiconductor Al formed at low temperaturexGayIn1-xyN (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1), more preferably AlxGa1-xN (0 ≦ x ≦ 1) is used. This buffer layer may be a single layer or multiple layers having different compositions. The buffer layer may be formed at a low temperature of 380 to 420 ° C., and conversely, may be formed by the MOCVD method in the range of 1000 to 1180 ° C. In addition, a buffer layer made of AlN can be formed by reactive sputtering using a DC magnetron sputtering apparatus using high-purity metallic aluminum and nitrogen gas as raw materials. Similarly general formula AlxGayIn1-xyN (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1, composition ratio is arbitrary) buffer layers can be formed. Furthermore, vapor deposition, ion plating, laser ablation, and ECR can be used. The buffer layer by physical vapor deposition is preferably performed at 200 to 600 ° C. More preferably, it is 300-500 degreeC, More preferably, it is 350-450 degreeC. When these physical vapor deposition methods such as sputtering are used, the thickness of the buffer layer is preferably 100 to 3000 mm. More desirably, the thickness is 100 to 400 mm, and most desirably 100 to 300 mm. For example, AlxGa1-xThere are methods such as alternately forming layers composed of N (0 ≦ x ≦ 1) and GaN layers, and alternately forming layers having the same composition at a forming temperature of, for example, 600 ° C. or lower and 1000 ° C. or higher. Of course, these may be combined, and the multilayer is composed of three or more group III nitride compound semiconductors Al.xGayIn1-xyN (0 ≦ x ≦ 1, 0 ≦ y ≦ 1,
0 ≦ x + y ≦ 1) may be laminated. In general, the buffer layer is amorphous, and the intermediate layer is single crystal. A plurality of periods may be formed with the buffer layer and the intermediate layer as one period, and the repetition may be any period. The more repeats, the better the crystallinity.
[0033]
In the group III nitride compound semiconductor of the buffer layer and the upper layer, a part of the composition of the group III element may be replaced by boron (B) and thallium (Tl), and a part of the composition of nitrogen (N) may be phosphorous. The present invention can be substantially applied even if it is replaced with (P), arsenic (As), antimony (Sb), or bismuth (Bi). Moreover, what doped such an extent that these elements cannot be displayed on a composition may be used. For example, Al is a group III nitride compound semiconductor that does not contain indium (In) or arsenic (As) in the composition.xGa1-xDoping N (0 ≦ x ≦ 1) with aluminum (Al), indium (In) with a larger atomic radius than gallium (Ga), or arsenic (As) with a larger atomic radius than nitrogen (N) The crystal expansion may be improved by compensating the expansion strain of the crystal due to the loss of nitrogen atoms with the compressive strain. In this case, since the acceptor impurity easily enters the position of the group III atom, a p-type crystal can be obtained as-grown. By improving the crystallinity in this manner, the threading dislocation can be further reduced to about 100 to 1/1000 in combination with the present invention. In the case of a base layer in which the buffer layer and the group III nitride compound semiconductor layer are formed in two cycles or more, if each group III nitride compound semiconductor layer is doped with an element having an atomic radius larger than the main constituent element, good. In the case of constituting a light emitting element, it is desirable to use a binary or ternary group III-nitride compound semiconductor.
[0034]
When an n-type group III nitride compound semiconductor layer is formed, a group IV element such as Si, Ge, Se, Te, C, or a group VI element can be added as an n-type impurity. Further, as a p-type impurity, a group II element or group IV element such as Zn, Mg, Be, Ca, Sr, or Ba can be added. A plurality of these or n-type impurities and p-type impurities may be doped in the same layer.
[0035]
As the lateral epitaxial growth, it is desirable that the growth surface is perpendicular to the substrate, but growth may be performed with the facet surface oblique to the substrate. At this time, the bottom of the step may be V-shaped with no bottom surface. In the vertical plane, the threading dislocation density is extremely small, so that the crystallinity of the lateral growth region is improved. In addition, if the facet surface is inclined, the threading dislocations are bent and threading dislocations are also formed in the lateral growth region, but if they are formed thick on the surface, they do not extend in the vertical direction. The thickly formed layer has a low threading dislocation density.
[0036]
As the lateral epitaxial growth, it is more desirable that at least the upper part of the lateral epitaxial growth surface and the substrate surface are perpendicular to each other, and it is more desirable that both are {11-20} planes of a group III nitride compound semiconductor. .
[0037]
When etching, a step is provided so as to be blocked or bridged by lateral epitaxial growth due to the relationship between depth and width.
[0038]
For example, AlN, AlxGa1-xN or AlxGayIn1-xyIf the layer consists of N (x ≠ 0) and the first group III nitride compound semiconductor is GaN, then AlN, AlxGa1-xN or AlxGayIn1-xyN (x ≠ 0) layer is Cl2, BClThreeSince it works as a stopper layer during plasma etching containing chlorine, it is convenient to adjust the depth of the step. The same applies to the case where the buffer layer and the group III nitride compound semiconductor layer are used as the uppermost buffer layer of the base layer, which is repeated for an arbitrary period, and etched to expose this layer. Thereby, it is possible to easily set the conditions for suppressing the vertical growth from the mask and promoting the lateral growth from the side surface of the first group III nitride compound semiconductor layer. This facilitates the design of the step, and the depth of the step can be shallow. In the case of being shallow, it is considered that the growth process of growing from the upper surface of the first group III nitride compound semiconductor layer and growing in the lateral direction becomes dominant. In any case, lateral growth is possible on the mask.
[0039]
When the crystal axis direction of the group III nitride compound semiconductor layer laminated on the substrate can be predicted, the a-plane ({11-20} plane) or m-plane ({1-100) of the group III nitride compound semiconductor layer } It is useful to apply a mask or etching in a stripe shape so as to be perpendicular to the surface. The stripes and the mask may be arbitrarily designed in an island shape, a lattice shape, or the like. The lateral epitaxial growth surface may be a growth surface having an oblique angle with respect to the substrate surface in addition to a surface perpendicular to the substrate surface. In order to set the (11-20) plane as a lateral epitaxial growth plane as the a-plane of the group III nitride compound semiconductor layer, for example, the longitudinal direction of the stripe is the m plane of the group III nitride compound semiconductor layer (1-100 ) Be perpendicular to the surface. For example, when the substrate is a-plane or c-plane of sapphire, the m-plane of sapphire is usually coincident with the a-plane of the group III nitride compound semiconductor layer formed thereon, so that etching is performed accordingly. Apply. Also in the case of a dot shape, a lattice shape, or other island shapes, it is desirable that each surface forming the contour (side wall) is a {11-20} surface.
[0040]
The mask is made of polycrystalline silicon, polycrystalline semiconductor such as polycrystalline nitride semiconductor, silicon oxide (SiOx), Silicon nitride (SiNx), Titanium oxide (TiOX), Zirconium oxide (ZrOX) And other oxides, nitrides, refractory metals such as titanium (Ti) and tungsten (W), and multilayer films of these. These film forming methods are arbitrary in addition to vapor phase growth methods such as vapor deposition, sputtering, and CVD. This material can also be used for a mask used to leave the first group III nitride compound semiconductor layer. The mask used for etching is removed during lateral growth to expose the upper surface of the first group III nitride compound semiconductor layer.
[0041]
In the case of etching, reactive ion etching (RIE) is desirable, but any etching method can be used. As an example of not forming a step having a side surface perpendicular to the substrate surface, for example, a step having no bottom at the bottom of the step and having a V-shaped cross section may be formed by anisotropic etching.
[0042]
A semiconductor element such as an FET or a light emitting element can be formed on the entire group or the upper part of the group III nitride compound semiconductor having the above-described region in which threading dislocations are suppressed. In the case of a light emitting device, the light emitting layer may be a multi-quantum well structure (MQW), a single quantum well structure (SQW), a homo structure, a hetero structure, or a double hetero structure, but a pin junction or a pn junction, etc. You may form by.
[0043]
The group III nitride compound semiconductor having a region in which threading dislocation is suppressed is removed from the
[0044]
Hereinafter, the present invention will be described based on specific examples. Although a light emitting element is given as an example, the present invention is not limited to the following example, and discloses a method for producing a group III nitride compound semiconductor applicable to an arbitrary element.
[0045]
The group III nitride compound semiconductor of the present invention was produced by vapor phase growth using a metal organic compound vapor phase growth method (hereinafter referred to as “MOVPE”). The gas used was ammonia (NHThree) And carrier gas (H2Or N2) And trimethylgallium (Ga (CHThree)Three, Hereinafter referred to as “TMG”) and trimethylaluminum (Al (CHThree)Three, Hereinafter referred to as “TMA”), trimethylindium (In (CHThree)Three, Hereinafter referred to as “TMI”), cyclopentadienylmagnesium (Mg (CFiveHFive)2, "Cp2Mg ”).
[0046]
[First embodiment]
The steps of this example are shown in FIG. With the a-plane cleaned by organic cleaning and heat treatment as the main surface, the temperature is lowered to 400 ° C. on the single
[0047]
Using a hard-baked resist mask, etching was performed in a stripe shape having a width of 10 μm, an interval of 10 μm, and a depth of 0.5 μm by selective dry etching using reactive ion etching (RIE). As a result, the upper stage of the
[0048]
Next, uniformly silicon dioxide film (SiO2) Was formed by sputtering. Thereafter, a resist was applied and a photolithography process was performed. The resist was left on the portion where the silicon dioxide film was left, and the portion not covered with the resist was wet-etched. As a result, a wafer having the structure shown in FIG. 1A was obtained.
[0049]
Next, the temperature of the
[0050]
[Second Embodiment]
In this example, a base layer composed of multiple layers as shown in FIG. 2 was used. With the a-plane cleaned by organic cleaning and heat treatment as the main surface, the temperature is lowered to 400 ° C. on the single
[0051]
Next, using a hard bake resist mask, etching was carried out by selective dry etching using reactive ion etching (RIE) into stripes having a width of 10 μm, a spacing of 10 μm, and a depth of 0.5 μm. As a result, the upper stage of the
[0052]
Next, the
[0053]
Next, the temperature of the
[0054]
[Third embodiment]
In the present embodiment, as in the second embodiment, a first AlN layer (first buffer layer) 21 having a thickness of about 40 nm, a GaN layer (intermediate layer) 22 having a thickness of about 0.3 μm are formed on the
[0055]
[Fourth embodiment]
In this example, in forming the
[0056]
[Fifth embodiment]
A laser diode (LD) 100 shown in FIG. 5 was formed on the wafer formed in the same manner as in the first embodiment on the upper side of the lateral growth region as follows. However, when the
[0057]
A silicon (Si) -doped Al layer is formed on a
[0058]
[Sixth embodiment]
A light emitting diode (LED) 200 shown in FIG. 6 was formed in the upper part of the lateral growth region on the wafer formed in the same manner as in the first example. However, when the
[0059]
A silicon (Si) doped Al is formed on a wafer comprising a
[0060]
[Seventh embodiment]
In this embodiment, an n-type silicon (Si) substrate is used as the substrate. On an n-type silicon (Si)
[0061]
Next, a
[0062]
N-Al formed on the n-
[0063]
[Eighth embodiment]
Also in this example, an n-type silicon (Si) substrate was used as the substrate. N-Al formed on the n-
[0064]
〔application〕
As an application example of the present invention, it is also useful to further etch a region where the threading dislocations of the
[0065]
[Deformation of etching]
Moreover, FIG. 11 is an example which forms the upper stage of a level | step difference in island shape by three sets of {11-20} surfaces. FIG. 11 (a) also shows the outer periphery formed by three sets of {11-20} surfaces, but this is a simplified schematic diagram for the sake of understanding. Tens of millions of upper stages may be formed per wafer. In FIG. 11A, the bottom B of the step has an area three times as large as the top of the island-shaped step. In FIG. 11B, the bottom B of the step has an area eight times that of the upper step of the island-shaped step.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a process for manufacturing a group III nitride compound semiconductor according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a process for manufacturing a group III nitride compound semiconductor according to a second embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a process for manufacturing a group III nitride compound semiconductor according to a third embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a process for manufacturing a group III nitride compound semiconductor according to a fourth embodiment of the present invention.
FIG. 5 is a cross-sectional view showing the structure of a group III nitride compound semiconductor light-emitting device according to a fifth embodiment of the present invention.
FIG. 6 is a sectional view showing the structure of a group III nitride compound semiconductor light emitting device according to a sixth embodiment of the invention.
FIG. 7 is a cross-sectional view showing a part of a process for manufacturing a group III nitride compound semiconductor light-emitting device according to a seventh embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a structure of a group III nitride compound semiconductor light emitting device according to a seventh embodiment of the present invention.
FIG. 9 is a cross-sectional view showing the structure of a group III nitride compound semiconductor light-emitting device according to an eighth embodiment of the present invention.
FIG. 10 is a schematic view showing another example of etching of the first group III nitride compound semiconductor.
FIG. 11 is a schematic view showing still another example of etching of the first group III nitride compound semiconductor.
FIG. 12 is a cross-sectional view showing threading dislocations propagating in a group III nitride compound semiconductor.
[Explanation of symbols]
1, 101, 201, 301, 401 Substrate
2, 102, 202 Buffer layer
20 Basal layer
21 First buffer layer forming a base layer
22 Intermediate layer forming the base layer
23 Second buffer layer forming base layer
31 First Group III Nitride Compound Semiconductor (Layer)
32 Second Group III Nitride Compound Semiconductor (Layer)
103, 203 n-GaN layer
104, 204, 302, 402 n-AlGaN cladding layer
105, 303 n-GaN guide layer
106, 205, 304, 403 Light emitting layer
107, 305 p-GaN guide layer
108, 206, 306, 404 p-AlGaN cladding layer
109, 207, 307 p-GaN layer
110A, 208A, 308A, 405A p-electrode
110B, 208B, 308B, 405B n-electrode
Claims (10)
前記基板上に、少なくとも1層のIII族窒化物系化合物半導体から成る基底層を成長させる工程と、
最上層を第1のIII族窒化物系化合物半導体とする前記基底層をエッチングにより、点状、ストライプ状又は格子状等の島状態とし、前記基板の面を底部に露出させるよう段差を設ける工程と、
前記段差の前記底部である前記基板の面上に、上面が前記最上層の上面よりも低い位置となる厚さでマスクを形成する工程と、
前記エッチングにより形成された点状、ストライプ状又は格子状等の島状態の前記第1のIII族窒化物系化合物半導体の段差の上段の上面及び側面を核として、第2のIII族窒化物系化合物半導体を縦及び横方向エピタキシャル成長させる工程とを有することを特徴とするIII族窒化物系化合物半導体の製造方法。In the method for producing a group III nitride compound semiconductor obtained by epitaxial growth of a group III nitride compound semiconductor on a substrate,
Growing a base layer made of at least one group III-nitride compound semiconductor on the substrate;
By etching the base layer to the top layer and the first Group III nitride compound semiconductor, point-like, and the island state of stripe-shaped or lattice-like shape, providing a step to expose the surface of the substrate to the bottom step When,
Forming a mask on the surface of the substrate that is the bottom of the step with a thickness such that the upper surface is lower than the upper surface of the uppermost layer;
A second group III nitride system having the upper surface and side surfaces of the upper step of the first group III nitride compound semiconductor in the island state such as dot, stripe or lattice formed by the etching as nuclei. A method for producing a group III nitride compound semiconductor, comprising the step of epitaxially growing a compound semiconductor in the longitudinal and lateral directions.
前記基板上に、複層であって、AlN、AlOn the substrate, there are multiple layers, AlN, Al xx GaGa 1-x1-x N又はAlN or Al xx GaGa yy InIn 1-x-y1-x-y N(x≠0)から成る層を含み、最上層をGaN から成る第1のIII族窒化物系化合物半導体とする基底層を成長させる工程と、Growing a base layer including a layer made of N (x ≠ 0) and having the top layer made of a first group III nitride compound semiconductor made of GaN;
前記基底層をエッチングにより、点状、ストライプ状又は格子状等の島状態とし、基底層のうちのAlN、AlEtching the base layer into islands such as dots, stripes or lattices, and AlN, Al in the base layer xx GaGa 1-x1-x N又はAlN or Al xx GaGa yy InIn 1-x-y1-x-y N(x≠0)からなる層を底部に露出させるよう段差を設ける工程と、Providing a step to expose a layer of N (x ≠ 0) at the bottom;
前記段差の前記底部に、上面が前記最上層の上面よりも低い位置となる厚さでマスクを形成する工程と、Forming a mask on the bottom of the step with a thickness such that the top surface is lower than the top surface of the top layer;
前記エッチングにより形成された点状、ストライプ状又は格子状等の島状態の前記第1のIII族窒化物系化合物半導体の段差の上段の上面及び側面を核として、第2のIII族窒化物系化合物半導体を縦及び横方向エピタキシャル成長させる工程とを有することを特徴とするIII族窒化物系化合物半導体の製造方法。A second group III nitride system having the upper surface and side surfaces of the upper step of the first group III nitride compound semiconductor in the island state such as dot, stripe or lattice formed by the etching as nuclei. A method for producing a group III nitride compound semiconductor, comprising the step of epitaxially growing a compound semiconductor in the longitudinal and lateral directions.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000099949A JP4406999B2 (en) | 2000-03-31 | 2000-03-31 | Group III nitride compound semiconductor manufacturing method and group III nitride compound semiconductor device |
TW090107356A TW518767B (en) | 2000-03-31 | 2001-03-28 | Production method of III nitride compound semiconductor and III nitride compound semiconductor element |
CNB018105963A CN100421213C (en) | 2000-03-31 | 2001-03-29 | Method for fabricating group iii nitride compound semiconductors and group iii nitride compound semiconductor devices |
PCT/JP2001/002695 WO2001075952A1 (en) | 2000-03-31 | 2001-03-29 | Production method of iii nitride compound semiconductor and iii nitride compound semiconductor element |
KR10-2002-7013066A KR100531733B1 (en) | 2000-03-31 | 2001-03-29 | Method for fabricating group ⅲ nitride compound semiconductors and group ⅲ nitride compound semiconductor devices |
US10/240,249 US6861305B2 (en) | 2000-03-31 | 2001-03-29 | Methods for fabricating group III nitride compound semiconductors and group III nitride compound semiconductor devices |
AU2001244643A AU2001244643A1 (en) | 2000-03-31 | 2001-03-29 | Production method of iii nitride compound semiconductor and iii nitride compoundsemiconductor element |
KR10-2005-7012229A KR100527075B1 (en) | 2000-03-31 | 2001-03-29 | Method for fabricating group ⅲ nitride compound semiconductors and group ⅲ nitride compound semiconductor devices |
EP01917653A EP1280190A4 (en) | 2000-03-31 | 2001-03-29 | Production method of iii nitride compound semiconductor and iii nitride compound semiconductor element |
US10/978,438 US7491984B2 (en) | 2000-03-31 | 2004-11-02 | Method for fabricating group III nitride compound semiconductors and group III nitride compound semiconductor devices |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000099949A JP4406999B2 (en) | 2000-03-31 | 2000-03-31 | Group III nitride compound semiconductor manufacturing method and group III nitride compound semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001284266A JP2001284266A (en) | 2001-10-12 |
JP4406999B2 true JP4406999B2 (en) | 2010-02-03 |
Family
ID=18614225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000099949A Expired - Fee Related JP4406999B2 (en) | 2000-03-31 | 2000-03-31 | Group III nitride compound semiconductor manufacturing method and group III nitride compound semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4406999B2 (en) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003282434A (en) * | 2002-03-20 | 2003-10-03 | Ngk Insulators Ltd | ZnO-BASED EPITAXIAL GROWTH SUBSTRATE, ZnO-BASED EPITAXIAL GROWTH UNDERLYING SUBSTRATE, AND MANUFACTURING METHOD FOR ZnO-BASED FILM |
CN100418236C (en) * | 2002-05-15 | 2008-09-10 | 松下电器产业株式会社 | Semiconductor light emitting element and production method therefor |
KR100576857B1 (en) | 2003-12-24 | 2006-05-10 | 삼성전기주식회사 | Gallium nitride semiconductor light emitting device and method of manufacturing the same |
JP4807081B2 (en) * | 2006-01-16 | 2011-11-02 | ソニー株式会社 | Method for forming underlayer made of GaN-based compound semiconductor, and method for manufacturing GaN-based semiconductor light-emitting device |
JP2008243934A (en) * | 2007-03-26 | 2008-10-09 | Kanagawa Acad Of Sci & Technol | Semiconductor substrate and manufacturing method thereof, and ultraviolet ray emitting device |
JP2009059974A (en) * | 2007-09-03 | 2009-03-19 | Univ Meijo | Semiconductor substrate, semiconductor light emitting element and manufacturing method of semiconductor substrate |
JP5112983B2 (en) * | 2008-08-06 | 2013-01-09 | 豊田合成株式会社 | Group III nitride semiconductor manufacturing method and seed crystal for group III nitride semiconductor growth |
JP5204046B2 (en) * | 2009-06-25 | 2013-06-05 | シャープ株式会社 | Nitride semiconductor wafer, nitride semiconductor light emitting device, and method of manufacturing nitride semiconductor light emitting device |
JP5381632B2 (en) * | 2009-11-13 | 2014-01-08 | 住友電気工業株式会社 | Method for fabricating group III nitride semiconductor light-emitting device, method for forming electrode for group III nitride semiconductor device |
JP5857573B2 (en) * | 2011-09-16 | 2016-02-10 | 富士通株式会社 | Method for manufacturing compound semiconductor device |
WO2013154485A1 (en) * | 2012-04-13 | 2013-10-17 | Sun Yanting | A method for manufacturing a semiconductor method device based on epitaxial growth. |
KR101603207B1 (en) | 2013-01-29 | 2016-03-14 | 삼성전자주식회사 | Manufacturing methdo of nano sturucture semiconductor light emitting device |
JP2015065465A (en) * | 2014-12-04 | 2015-04-09 | ▲さん▼圓光電股▲ふん▼有限公司 | Method of manufacturing light-emitting diode device |
JPWO2021153609A1 (en) * | 2020-01-27 | 2021-08-05 | ||
JP7478928B2 (en) | 2020-05-29 | 2024-05-08 | 日亜化学工業株式会社 | Light emitting device and method for manufacturing the same |
JPWO2022181686A1 (en) * | 2021-02-26 | 2022-09-01 |
-
2000
- 2000-03-31 JP JP2000099949A patent/JP4406999B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001284266A (en) | 2001-10-12 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061122 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091102 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
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LAPS | Cancellation because of no payment of annual fees |