JP4219675B2 - 電圧リミッタ回路及び半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの高集積化を行う一つの手段として、一つのメモリセルの閾値電圧を複数設けることにより、１つのメモリセルに多値のデータを記憶させる方法が知られている。ＥＥＰＲＯＭの動作は、以下の通りである。
【０００３】
ＥＥＰＲＯＭのメモリセルは、図６のように高濃度領域３８をソース領域とし、高濃度領域３７をドレイン領域とする第１のＭＯＳトランジスタと、高濃度領域３７をソース領域とし、高濃度領域３６をドレイン領域とする第２のＭＯＳトランジスタからなっている。データの消去はセレクトゲート３２およびコントロールゲート３３を消去電圧とし、Ｐ型基板３９およびドレイン線３１およびソース線３５を０Ｖとする。これにより、フローティングゲート３４にドレイン線またはソース線から高濃度領域３８を通じて電子が送り込まれ、第１のトランジスタの閾値電圧が０Ｖ以上になる。
【０００４】
データの書き込みはセレクトゲートおよびドレイン線を書き込み電圧にし、第１のトランジスタのコントロールゲートを０Ｖとし、ソース線を浮遊状態にすることにより、フローティングゲート内の電子がセレクトゲートの下にできたチャネル部分を通じてドレイン線へ流れ出し、第１のトランジスタの閾値電圧が０Ｖ以下となる。
【０００５】
２値のデータを記憶させるＥＥＰＲＯＭでは、書き込み動作の時にデータの０、１に応じてメモリセルのドレイン線を書き込み電圧または０Ｖを印加する。
【０００６】
１つのメモリセルに多値のデータを記憶させるＥＥＰＲＯＭでは、書き込み動作のときに、選択されたメモリセルのドレイン線に書き込みデータに応じた書き込み制御電圧を印加する。これにより、書き込み動作中にフローティングゲート内の電子が流れ出す量を制御し、選択トランジスタの閾値電圧を複数設けることが可能となる。
【０００７】
上記のようなＥＥＰＲＯＭでは、コントロールゲートに印加するための複数の書き込み電位を用意する必要がある。このためにそれぞれのメモリセルに対して複数の書き込み電圧を生成し、その電位を保持する回路を用意する必要があった（例えば、特許文献１参照。）。
【０００８】
【特許文献１】
特開平０９−２５１７８６（５−６貢、図１）
【０００９】
【発明が解決しようとする課題】
しかしながら、このような回路は同時に書き込みを行うメモリセルの数が増えるとそれぞれのメモリセルに対して書き込み電圧を保持する回路や保持した電荷を制御する回路を用意する必要があり、回路が複雑かつ膨大なものとなってしまう。
【００１０】
この発明は、このような書き込み電圧を保持する回路を用意せずに複数の書き込み電圧をメモリセルに印加する不揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
本願発明にかかる電圧リミッタ回路は、電圧発生回路の出力が入力される第１の入力端子と、基準の電圧が入力される第２の入力端子と、前記電圧発生回路の出力と前記基準の電圧の入力を受けて信号を出力する第１の出力端子と、を有する第１の電圧リミッタを有する。さらに、前記電圧発生回路の出力が入力される第３の入力端子と、前記基準の電圧が印加される第４の入力端子と、前記電圧発生回路の出力と前記基準の電圧の入力を受けて信号を出力する第２の出力端子と、を有する第２の電圧リミッタと、を有する。さらに、前記第１の電圧リミッタは、前記第１の入力端子にドレイン及びゲートが接続され、前記第２の入力端子に基板電位が接続された第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタと同一導電型であり、前記第１のＭＯＳトランジスタのソースにドレイン及びソースが接続され、前記第２の入力端子に基板電位及びゲートが接続された第２のＭＯＳトランジスタと、を有する。さらに、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの接続点の信号が前記第１の出力端子に出力されるものである。さらに、前記第２の電圧リミッタは、前記第３の入力端子にドレイン及びゲートが接続され、前記第４の入力端子に基板電位が接続された前記第１のＭＯＳトランジスタと同一導電型の第３のＭＯＳトランジスタと、第３のＭＯＳトランジスタと同一導電型であり、前記第３のＭＯＳトランジスタのソースにドレイン及びソースが接続され、前記第４の入力端子に基板電位及びゲートが接続された第４のＭＯＳトランジスタと、を有する。さらに、前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタの接続点の信号が前記第２の出力端子に出力されるものであることを特徴とする。
【００１２】
さらに、第１のＭＯＳトランジスタと前記第３のＭＯＳトランジスタの導電型が同一であることを特徴とする。
【００１３】
さらに、前記第２のＭＯＳトランジスタのゲート酸化膜の膜圧と前記第４のＭＯＳトランジスタのゲート酸化膜の膜厚が異なることを特徴とする。
【００１４】
さらに、前記第１のＭＯＳトランジスタのゲート酸化膜の膜圧と前記第３のＭＯＳトランジスタのゲート酸化膜の膜厚が異なることを特徴とする。
【００１５】
また、本願発明にかかる電圧リミッタ回路は、電圧発生回路の出力が入力される第１の入力端子と、基準の電圧が入力される第２の入力端子と、前記電圧発生回路の出力と前記基準の電圧の入力を受けて信号を出力する第１及び第２の出力端子と、を有する。さらに、前記第１の入力端子にドレイン及びゲートが接続され、前記第２の入力端子に基板電位が接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと同一導電型であり、前記第１のＭＯＳトランジスタのソースにドレイン及びゲートが接続され、前記第２の入力端子に基板電位が接続された第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと同一導電型であり、前記第２のＭＯＳトランジスタのソースにドレイン及びソースが接続され、前記第２の入力端子に基板電位及びゲートが接続された第３のＭＯＳトランジスタと、を有する。さらに、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの接続点の信号が前記第１の出力端子に出力されるものであり、前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタの接続点の信号が前記第１の出力端子に出力されるものであることを特徴とする。
【００１６】
ここで、本願発明にかかる電圧リミッタ回路の前記基準の電圧は、０Ｖであることを特徴とする。
【００１７】
また、本願発明にかかる半導体記憶装置は、前記電圧リミッタ回路と、メモリセルが格子状に配置されたメモリアレイと、前記電圧リミッタ回路の出力の供給を受けて、前記メモリセルのセレクトゲート及びコントロールゲートを制御する信号を出力するワードドライバと、前記電圧リミッタ回路の出力の供給を受けて、前記メモリセルのドレイン線を制御するビット線制御回路と、を有することを特徴とする。
【００１８】
また、上記の課題を達するために、この発明による不揮発性半導体記憶装置では、多値のデータをメモリセルに書き込むとき、多値のデータそれぞれに応じたメモリセルに供給するための電圧を、複数のゲート酸化膜厚を持ったＭＯＳトランジスタの表面ブレークダウンによって実現することを特徴とする。
【００１９】
また、上記の課題を達するために、この発明による不揮発性半導体記憶装置では、多値のデータをメモリセルに書き込むとき、多値のデータそれぞれに応じたメモリセルに供給するための電圧を、一つのＭＯＳトランジスタの表面ブレークダウンと複数の飽和結線されたＭＯＳトランジスタの降下電圧によって実現することを特徴とする。
【００２０】
まあ、上記の課題を達するために、この発明による不揮発性半導体記憶装置では、多値のデータをメモリセルに書き込むとき、多値のデータそれぞれに応じたメモリセルに供給するための電圧を、複数のゲート酸化膜厚を持ったＭＯＳトランジスタの表面ブレークダウンと複数の飽和結線されたＭＯＳトランジスタの降下電圧によって実現することを特徴とする不揮発性半導体記憶装置。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態を図面に基づいて説明する。
【００２２】
図１はこの発明の第１の実施例を表す１つのメモリセルに多値のデータを記憶するＥＥＰＲＯＭの構成図である。
【００２３】
図１に示すようにメモリセルが格子状に配置されたメモリアレイ７に対し、ビット線制御回路５とワードドライバ６が設けられている。ワードドライバはアドレス入力バッファ８の出力により、メモリアレイ内のメモリセルのセレクトゲートおよびコントロールゲートを制御する。ビット線制御回路はアドレス入力バッファおよびデータ入出力バッファ４の出力により、メモリアレイ内のメモリセルのドレイン線を制御する。
【００２４】
書き込み動作を行うとき、高電圧発生回路１により昇圧された電源は電圧リミッタ３および電圧リミッタ３よりも低い電圧に設定された電圧リミッタ２により所望の電圧に変換された後、第１の電圧リミッタの出力がワードドライバおよびビット線制御回路に供給される。第２の電圧リミッタはビット線制御回路に供給される。
【００２５】
図２は図１のメモリアレイの構成の一部を表すものである。アドレス入力バッファにより指定されたアドレスに書き込み動作を行うとき、ワードドライバにより１対のセレクトゲートおよびコントロールゲートにそれぞれ第１の電圧リミッタの出力および０Ｖが印加される。ビット線制御回路は書き込むデータに応じてドレイン線を選択し、選択したドレイン線に第１の電圧リミッタの出力または第２の電圧リミッタの出力または０Ｖが印加される。
【００２６】
図３は電圧リミッタの構成を表すものである。高電圧発生回路の出力は端子１０へ入力され、第１の電圧リミッタ３および第２の電圧リミッタ２のそれぞれ飽和接続されたＮチャネルＭＯＳトランジスタＭ１およびＭ３のドレインおよびゲートに入力される。Ｍ１のソースは、ＮチャネルＭＯＳトランジスタＭ２のソースおよびドレインへ接続されるとともに、第１の電圧リミッタ３の出力端子１２へと接続される。ＮチャネルＭＯＳトランジスタＭ２のゲートは、０Ｖ端子１３に接続されている。一方、Ｍ３のソースは、Ｍ２と比較してゲート酸化膜厚の薄いＮチャネルＭＯＳトランジスタＭ４のソースおよびドレインへ接続されるとともに、第２の電圧リミッタ２の出力端子１１へと接続される。ＮチャネルＭＯＳトランジスタＭ４ゲートが０Ｖ端子１３に接続されている。トランジスタＭ１からＭ４の基板電位は、それぞれ０Ｖ端子１３に接続されている。
【００２７】
Ｍ２は、ゲートが０Ｖに固定されているため、ソースおよびドレインの電位が上昇すると特定の電位で表面ブレークダウンを生じ、ソースおよびドレインから基板へ電流が流れる。この現象により、端子１２はＭ２の表面ブレークダウン耐圧以上となることはなく、電圧リミッタとして動作する。
【００２８】
Ｍ４もＭ２と同様に動作するが、ゲート酸化膜厚が薄いため、Ｍ２よりも低い電圧で表面ブレークダウンを生じる。これにより、端子１１は端子１２よりも低い電圧を得ることができる。
【００２９】
図４はこの発明の第２の実施例を表す、１つのメモリセルに多値のデータを記憶するＥＥＰＲＯＭの電圧リミッタの構成図である。
【００３０】
第１の実施例における電圧リミッタでは書き込み電圧として充分でない場合などに利用することができる。
【００３１】
高電圧発生回路の出力は端子１０へ入力され、電圧リミッタ１４の飽和接続されたＮチャネルＭＯＳトランジスタＭ５のドレインおよびゲートに接続される。Ｍ５のソースは飽和接続されたＮチャネルＭＯＳトランジスタＭ６のドレインおよびゲートおよび第３の電圧リミッタの出力１５に接続される。トランジスタＭ５からＭ７の基板電位は、それぞれ０Ｖ端子１３に接続されている。
【００３２】
Ｍ６のソースはゲートが０Ｖに固定されたＭ７のソースおよびドレインおよび第４の電圧リミッタの出力１６に接続される。第４の電圧リミッタの出力はＭ７の表面ブレークダウン電圧となる。第３の電圧リミッタの出力は、第４の電圧リミッタの出力電圧よりもＭ６のスレッショルド電圧だけ高い電圧ができる。第３の電圧リミッタの出力をワードドライバおよびビット線制御回路に供給し、第４の電圧リミッタの出力をビット線制御回路に供給することにより、書き込み電圧に関して第１の実施例よりも高い電圧を実現できる。
【００３３】
なお、飽和接続されたＮチャネルＭＯＳトランジスタは必要であれば、３個以上直列に接続してもかまわない。
【００３４】
図５はこの発明の第３の実施例を表す、１つのメモリセルに多値のデータを記憶するＥＥＰＲＯＭの電圧リミッタの構成図である。
【００３５】
高電圧発生回路の出力端子１０へ入力され、第４の電圧リミッタ１７の飽和接続されたＮチャネルＭＯＳトランジスタＭ８のドレインおよびゲートに接続される。Ｍ８のソースは飽和接続されたＮチャネルＭＯＳトランジスタＭ９のドレインおよびゲートおよび第５の電圧リミッタの出力１９に接続される。Ｍ９のソースはゲートが０Ｖに固定されたＭ１０のソースおよびドレインおよび第６の電圧リミッタの出力２２に接続される。第６の電圧リミッタの出力はＭ１０の表面ブレークダウン電圧となる。第５の電圧リミッタの出力は、第６の電圧リミッタの出力電圧よりもＭ９のスレッショルド電圧だけ高い電圧がでることは自明である。高電圧発生回路の出力端子１０はまた、第５の電圧リミッタ１８の飽和接続されたＮチャネルＭＯＳトランジスタＭ１１のドレインおよびゲートに接続される。Ｍ１１のソースは飽和接続されたＮチャネルＭＯＳトランジスタＭ１２のドレインおよびゲートおよび第７の電圧リミッタの出力２０に接続される。
【００３６】
Ｍ１２のソースはゲートが０Ｖに固定されたＭ１０よりもゲート酸化膜厚の薄いＭ１３のソースおよびドレインおよび第８の電圧リミッタの出力２１に接続される。トランジスタＭ８からＭ１３の基板電位は、それぞれ０Ｖ端子１３に接続されている。
【００３７】
第８の電圧リミッタの出力はＭ１３の表面ブレークダウン電圧となる。第７の電圧リミッタの出力は、第８の電圧リミッタの出力よりもＭ１２のスレッショルド電圧だけ高い電圧がでることは自明である。第６の電圧リミッタの出力電圧をワードドライバおよびビット線制御回路に供給し、第５の電圧リミッタの出力および第７の電圧リミッタの出力および第８の電圧リミッタの出力をビット線制御回路に供給することにより、書き込み電圧に関して前記の実施例よりも多くの電圧を得ることが実現できる。
【００３８】
なお、飽和接続されたＮチャネルＭＯＳトランジスタは必要であれば、３個以上直列に接続してもかまわない。
【００３９】
【発明の効果】
本発明は多値のデータを記憶する不揮発性半導体記憶装置の、多値のデータをメモリセルに書き込むときに必要となる複数の書き込み電圧を容易に実現することができ、書き込み電圧を保持する回路が不要であることから、高い集積度の不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】 多値のデータを記憶するＥＥＰＲＯＭの一例を示す構成図である。
【図２】ＥＥＰＲＯＭのメモリアレイの一例を示す構成図である。
【図３】この発明の第１の実施例に関する電圧リミッタの構成を示す構成図である。
【図４】この発明の第２の実施例に関する電圧リミッタの構成を示す構成図である。
【図５】この発明の第３の実施例に関する電圧リミッタの構成を示す構成図である。
【図６】ＥＥＰＲＯＭのメモリセルの一例を模式的に示した断面図である。
【符号の説明】
１ 高電圧発生回路
２ 電圧リミッタ
３ 電圧リミッタ
４ データ入出力バッファ
５ ビット線制御回路
６ ワードドライバ
７ メモリアレイ
８ アドレス入力バッファ
９ ソース線
１０ 高電圧発生回路の出力端子
１１ 第２の電圧リミッタの出力
１２ 第１の電圧リミッタの出力
１３ ０Ｖの端子
１４ 第３の電圧リミッタ
１５ 第３の電圧リミッタの出力
１６ 第４の電圧リミッタの出力
１７ 第４の電圧リミッタ
１８ 第５の電圧リミッタ
１９ 第５の電圧リミッタの出力
２０ 第７の電圧リミッタの出力
２１ 第８の電圧リミッタの出力
２２ 第６の電圧リミッタの出力
３１ ドレイン線
３２ セレクトゲート
３３ コントロールゲート
３４ フローティングゲート
３５ ソース線
３６ 高濃度領域
３７ 高濃度領域
３８ 高濃度領域
３９ Ｐ型基板

Claims (7)

1. 電圧発生回路の出力が入力される第１の入力端子と、基準の電圧が入力される第２の入力端子と、前記電圧発生回路の出力と前記基準の電圧の入力を受けて信号を出力する第１の出力端子と、を有する第１の電圧リミッタと、
   前記電圧発生回路の出力が入力される第３の入力端子と、前記基準の電圧が印加される第４の入力端子と、前記電圧発生回路の出力と前記基準の電圧の入力を受けて信号を出力する第２の出力端子と、を有する第２の電圧リミッタと、を有し、
   前記第１の電圧リミッタは、
   前記第１の入力端子にドレイン及びゲートが接続され、前記第２の入力端子に基板電位が接続された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタと同一導電型であり、前記第１のＭＯＳトランジスタのソースにドレイン及びソースが接続され、前記第２の入力端子に基板電位及びゲートが接続された第２のＭＯＳトランジスタと、を有し、
   前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの接続点の信号が前記第１の出力端子に出力されるものであり、
   前記第２の電圧リミッタは、
   前記第３の入力端子にドレイン及びゲートが接続され、前記第４の入力端子に基板電位が接続された前記第１のＭＯＳトランジスタと同一導電型の第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタと同一導電型であり、前記第３のＭＯＳトランジスタのソースにドレイン及びソースが接続され、前記第４の入力端子に基板電位及びゲートが接続された第４のＭＯＳトランジスタと、を有し、
   前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタの接続点の信号が前記第２の出力端子に出力されるものであることを特徴とする電圧リミッタ回路。
2. 電圧発生回路の出力が入力される第１の入力端子と、
   基準の電圧が入力される第２の入力端子と、
   前記電圧発生回路の出力と前記基準の電圧の入力を受けて信号を出力する第１及び第２の出力端子と、を有し、
   前記第１の入力端子にドレイン及びゲートが接続され、前記第２の入力端子に基板電位が接続された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタと同一導電型であり、前記第１のＭＯＳトランジスタのソースにドレイン及びゲートが接続され、前記第２の入力端子に基板電位が接続された第２のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタと同一導電型であり、前記第２のＭＯＳトランジスタのソースにドレイン及びソースが接続され、前記第２の入力端子に基板電位及びゲートが接続された第３のＭＯＳトランジスタと、を有し、
   前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの接続点の信号が前記第１の出力端子に出力されるものであり、
   前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタの接続点の信号が前記第１の出力端子に出力されるものであることを特徴とする電圧リミッタ回路。
3. 前記基準の電圧は、０Ｖであることを特徴とする請求項１または２に記載の電圧リミッタ回路。
4. 前記第１のＭＯＳトランジスタと前記第３のＭＯＳトランジスタの導電型が同一であることを特徴とする請求項１に記載の電圧リミッタ回路。
5. 前記第２のＭＯＳトランジスタのゲート酸化膜の膜圧と前記第４のＭＯＳトランジスタのゲート酸化膜の膜厚が異なることを特徴とする請求項４に記載の電圧リミッタ回路。
6. 前記第１のＭＯＳトランジスタのゲート酸化膜の膜圧と前記第３のＭＯＳトランジスタのゲート酸化膜の膜厚が異なることを特徴とする請求項４に記載の電圧リミッタ回路。
7. 請求項１または２に記載の前記電圧リミッタ回路と、
   メモリセルが格子状に配置されたメモリアレイと、
   前記電圧リミッタ回路の出力の供給を受けて、前記メモリセルのセレクトゲート及びコントロールゲートを制御する信号を出力するワードドライバと、
   前記電圧リミッタ回路の出力の供給を受けて、前記メモリセルのドレイン線を制御するビット線制御回路と、を有することを特徴とする半導体記憶装置。

Images