JP4251622B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、光センサを備えた液晶表示装置に関する。
【０００２】
【従来の技術】
近年、液晶ディスプレイなどの平面表示装置は、薄型かつ軽量であり低消費電力であるという大きな利点を持ち、パーソナルコンピュータや携帯電話などのディスプレイとして広く用いられている。さらに、これら平面表示装置は、タッチパネルやペン入力などの入力機能を付加させることで、これら平面表示装置の用途の拡大が進んでいる。しかしながら、これら機能を平面表示装置に付加させるためには、これら機能を付加することに伴う部品を追加する必要があるから、これら平面表示装置を備えた装置のトータルコストが上がってしまう。
【０００３】
一方、この種の平面表示装置としての液晶表示装置は、従来、外付け部品であった駆動回路を、スイッチング素子を集積した透光性基板としてのガラス基板の一主面である表面に取り込んで、この液晶表示装置のトータルコストを低減させる技術が開発されている。この技術により、ガラス基板の表面に入力機能を取り込むことが可能であれば、入力機能を備えた液晶表示装置のトータルコストを低下できると同時に、付加価値を向上できる。
【０００４】
ところが、このような入力機能を有するデバイスを光電変換素子としての光センサで実現するためには、入射する光を受けることにより光電流を発生する光センサで検出物からの光を効率良く受けなければならない。
【０００５】
そこで、この種の液晶表示装置としては、光センサが一主面に配設されて集積されたガラス基板を有するアレイ基板を備えている。このアレイ基板は、このアレイ基板のガラス基板の他主面側を、このアレイ基板の光センサにて検出する検出物側に向けて配置されている。また、このアレイ基板の一主面側には対向基板が対向して配設されており、この対向基板とアレイ基板との間には、液晶が介挿されて封止されている。さらに、この対向基板に対向してバックライトが配設された構成が知られている(例えば、特許文献１参照。)。
【０００６】
【特許文献１】
特開平１０−３３３６０５号公報（第３−５頁、図２）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記液晶表示装置の光センサは、検出物で反射した光のみではなく、バックライトから入射する光がアレイ基板のガラス基板の内部を多重に反射して入射する迷光を受ける。そして、この迷光は、検出物から反射した光とは関係なく光センサで光電流を発生させるので、検出物で反射した光の強度を検知する妨げとなるという問題を有している。
【０００８】
本発明は、このような点に鑑みなされたもので、光センサの光検出感度を向上できる液晶表示装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、光センサが一主面に配設されて集積され、かつ、他主面が前記光センサにて検出する検出物側に向けて配置されたガラス基板を備えたアレイ基板と、このアレイ基板の一主面側に対向して配設された対向基板と、前記アレイ基板と前記対向基板との間に介挿されて封止された液晶と、前記対向基板に対向して配設されたバックライトとを具備し、前記アレイ基板のガラス基板は、前記アレイ基板の一主面側から入射する光の多重反射による前記光センサへの入射を防止する厚さを有しているものである。
【００１０】
そして、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止する厚さをアレイ基板のガラス基板が有する。この結果、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度が向上する。
【００１１】
また、本発明は、光センサが一主面に配設されて集積され、かつ、他主面が前記光センサにて検出する検出物側に向けて配置されたガラス基板を備えたアレイ基板と、このアレイ基板の一主面側に対向して配設された対向基板と、前記アレイ基板と前記対向基板との間に介挿されて封止された液晶と、前記対向基板に対向して配設されたバックライトと、前記アレイ基板に取り付けられ、このアレイ基板の一主面側から入射する光の多重反射による前記光センサへの入射を防止するフィルム体とを具備したものである。
【００１２】
そして、アレイ基板に取り付けたフィルム体によって、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止できる。このため、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光電変換素子による光検出感度が向上する。
【００１３】
さらに、本発明は、光センサが一主面に配設されて集積され、かつ、他主面が前記光センサにて検出する検出物側に向けて配置されたガラス基板を備えたアレイ基板と、このアレイ基板の一主面側に対向して配設された対向基板と、前記アレイ基板と前記対向基板との間に介挿されて封止された液晶と、前記対向基板に対向して配設されたバックライトとを具備し、前記アレイ基板は、このアレイ基板の一主面側から入射する光の多重反射による前記光センサへの入射を防止する屈折率を有しているものである。
【００１４】
そして、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止する屈折率をアレイ基板のガラス基板が有する。この結果、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度が向上する。
【００１５】
【発明の実施の形態】
以下、本発明の液晶表示装置の第１の実施の形態の構成を図１ないし図３を参照して説明する。
【００１６】
図１ないし図３において、１は平面表示装置としての液晶表示装置で、この液晶表示装置１は、図２に示すように、画素部としての略矩形平板状の液晶セル２を備えている。この液晶セル２は、入力機能付きのアクティブマトリクス型である。そして、この液晶セル２の一主面である表面には、表示部としての画素部３が設けられている。この画素部３は、画像などを取り込む光入力機能を有するとともに、この取り込んだ画像を表示させる。さらに、この画素部３は、液晶セルよりも小さい矩形状である。また、この画素部３は、液晶セル２の表面の幅方向としてのＸ方向における一側縁と、この液晶セル２の長手方向としてのＹ方向における一端縁とのそれぞれに沿っている。
【００１７】
そして、この液晶セル２の表面上におけるＸ方向に沿った他側には、駆動回路としての細長平板状のＸ方向ドライバ回路４がＹ方向に沿って取り付けられている。このＸ方向ドライバ回路４は、液晶セル２の画素部３の各画素をＸ方向に沿って駆動させる。また、この液晶セル２の表面上におけるＹ方向に沿った他端には、駆動回路としての細長平板状のＹ方向ドライバ回路５が取り付けられている。このＹ方向ドライバ回路５は、液晶セル２の画素部３の各画素をＹ方向に沿って駆動させる。
【００１８】
一方、この液晶セル２は、図１および図３に示すように、略矩形平板状のアレイ基板11を備えている。このアレイ基板11は、透光性基板としてのガラス基板12を備えている。このガラス基板12は、厚さが７０μｍ以上１００μｍ以下である略透明な矩形平板状の絶縁基板である。すなわち、このガラス基板12は、このガラス基板12の表面側から入射する光が、このガラス基板12内において多重反射した後に十分減衰し、光センサ21に入射しない厚さを有している。
【００１９】
さらに、このガラス基板12の一主面である表面上には、このガラス基板12の幅方向であるＸ方向に沿った複数本の走査線13が配設されている。これら走査線13のそれぞれは、ガラス基板12の長手方向であるＹ方向に向けて等間隔に離間されている。さらに、このガラス基板12の表面上には、このガラス基板12のＹ方向に沿った複数本の信号線14が配設されている。これら信号線14のそれぞれは、ガラス基板12のＸ方向に向けて等間隔に離間されている。また、これら信号線14のそれぞれは、各走査線13に対して直角に交差するように配設されている。
【００２０】
そして、これら走査線13と信号線14とにより囲まれたガラス基板12上の領域内には、表示用電極として画素電極15が設けられている。さらに、これら走査線13と信号線14との交差部である交点部には、画素スイッチング用のスイッチング素子としての薄膜トランジスタである画素ＴＦＴ(Thin Film Transistor)16が設けられている。これら画素ＴＦＴ16は、各走査線13と信号線14との交点に対応したガラス基板12上に形成されている。また、これら画素ＴＦＴ16は、これら画素ＴＦＴ16に対応した走査線13および信号線14により囲まれた領域内の画素電極15を制御する。具体的に、これら画素ＴＦＴ16は、走査線13から供給される走査信号によりオンオフが制御され、オンのときに信号線14に供給された映像データを画素電極15に書き込む。
【００２１】
さらに、ガラス基板12の表面上には、このガラス基板12のＸ方向に沿って複数本の補助容量線17が配設されている。これら補助容量線17は、各走査線13に対して平行に配置されている。また、この補助容量線17は、この補助容量線17とこの補助容量線17に近接する画素ＴＦＴ16との間に形成された補助容量18を形成するための金属である。この補助容量18は、画素電極15に電気的に接続されている。すなわち、この補助容量18は、補助容量線17により所定の電圧が供給されて、この補助容量線17と画素ＴＦＴ16の半導体層32との間で形成される。
【００２２】
また、走査線13と信号線14とにより囲まれたガラス基板12上の領域内には、光電変換素子としての光センサ21と電気信号変換回路22とのそれぞれが設けられている。ここで、この光センサ21は、受光のときに光電流を発生する光入力機能用である。また、電気信号変換回路22は、光センサ21で発生した光電流を電気信号として信号線へと出力する。
【００２３】
そして、これら光センサ21および電気信号変換回路22は、これら光センサ21および電気信号変換回路22が形成された領域を囲む各信号線14に電気的に接続されている。さらに、これら光センサ21および電気信号変換回路22は、ガラス基板12のＸ方向に沿って配設された複数本の制御線23および電源線24のそれぞれを備えている。これら制御線23および電源線24のそれぞれは、走査線13に対して平行に配置されている。
【００２４】
一方、図１に示すように、アレイ基板11のガラス基板12上には、酸化シリコン膜であるアンダーコート層31が積層されて成膜されている。さらに、このアンダーコート層31上には、画素ＴＦＴ16、補助容量18、Ｐ型駆動回路ＴＦＴ26、Ｎ型駆動回路ＴＦＴ33および光センサ21のそれぞれが形成されている。これら画素ＴＦＴ16、補助容量18、Ｐ型駆動回路ＴＦＴ26、Ｎ型駆動回路ＴＦＴ27および光センサ21のそれぞれは、アンダーコート層31上における同一層に並べられた状態でそれぞれが設けられている。
【００２５】
ここで、画素ＴＦＴ16は、アンダーコート層31上に積層されて形成された半導体層32を備えている。この半導体層32の両側には、ＬＤＤ(Lightly Doped Drain)部33,34がそれぞれ形成されている。これらＬＤＤ部33,34は、半導体層32に接続されてアンダーコート層31上に積層されている。また、これらＬＤＤ部33,34の両側には、ソース領域35およびドレイン領域36のそれぞれが形成されている。これらソース領域35およびドレイン領域36は、各ＬＤＤ部33,34に接続されてアンダーコート層31上に積層されている。
【００２６】
さらに、これら半導体層32、ＬＤＤ部33,34、ソース領域35およびドレイン領域36それぞれを含んだアンダーコート層31上には、酸化シリコン膜であるゲート絶縁膜37が積層されて成膜されている。このゲート絶縁膜37上には、ゲート電極38が積層されて形成されている。このゲート電極38は、半導体層32の下方に設けられており、この半導体層32の幅寸法に等しい幅寸法を有している。そして、このゲート電極38を含むゲート絶縁膜37上には、酸化シリコン膜である層間絶縁膜39が積層されて成膜されている。
【００２７】
そして、この層間絶縁膜39およびゲート絶縁膜37には、ソース領域35およびドレイン領域36のそれぞれに連通したコンタクトホール41,42が形成されている。これらコンタクトホール41,42には、ソース電極43およびドレイン電極44が積層されて形成されている。ここで、このドレイン電極44は、コンタクトホール42を介してドレイン領域36に電気的に接続されている。また、このドレイン電極44は、補助容量線17に電気的に接続されている。さらに、ソース電極43は、コンタクトホール41を介してソース領域35に電気的に接続されている。また、このソース電極43は、信号線14に電気的に接続されている。
【００２８】
さらに、これらソース電極43およびドレイン電極44を含んだ層間絶縁膜39上には、窒化シリコン膜である保護絶縁膜45が積層されて成膜されている。この保護絶縁膜45は、ソース電極43およびドレイン電極44を含んだ層間絶縁膜39上を覆っている。また、この保護絶縁膜45上には、透明有機絶縁膜46が積層されて成膜されて、この透明有機絶縁膜46により保護絶縁膜45上が覆われている。さらに、この透明有機絶縁膜46上には、配向膜47が積層されて成膜されて、この配向膜47により透明有機絶縁膜46上が覆われている。
【００２９】
次いで、補助容量18は、アンダーコート層31上に形成された半導体層51を備えている。この半導体層51上には、ゲート絶縁膜37が積層されている。そして、このゲート絶縁膜37上には、一対の補助容量線17が形成されている。これら補助容量線17は、半導体層51の下方に位置し、この半導体層51との間で容量を形成する。また、これら補助容量線17は、互いに平行に離間された状態で配設されている。
【００３０】
さらに、これら補助容量線17を含んだゲート絶縁膜37上には、層間絶縁膜39が積層されている。また、この層間絶縁膜39およびゲート絶縁膜37には、補助容量18の半導体層51に連通したコンタクトホール52が形成されている。このコンタクトホール52は、一対の補助容量線17間に設けられている。また、このコンタクトホール52には、ドレイン電極44が積層されている。このドレイン電極44は、コンタクトホール52を介して半導体層51に電気的に接続されている。
【００３１】
また、このドレイン電極44を含んだ層間絶縁膜39上に形成された保護絶縁膜45および透明有機絶縁膜46には、このドレイン電極44に連通したコンタクトホール53が形成されている。そして、このコンタクトホール53を含む透明有機絶縁膜46上には、ＩＴＯ(Indium Tin Oxide)により構成された画素電極15が設けられている。この画素電極15は、コンタクトホール53を介してドレイン電極44に電気的に接続されている。また、この画素電極15を含んだ透明有機絶縁膜46上には、配向膜47が積層されている。
【００３２】
次いで、Ｐ型駆動回路ＴＦＴ26は、アンダーコート層31上に積層されて設けられた半導体層61を備えている。この半導体層61の両側には、ドレイン領域62およびソース領域63が設けられている。これらドレイン領域62およびソース領域63は、アンダーコート層31上に積層されており、半導体層61に電気的に接続されている。
【００３３】
そして、これら半導体層61、ドレイン領域62およびソース領域63のそれぞれを含んだアンダーコート層31上に積層されたゲート絶縁膜37上には、ゲート電極64が積層されている。このゲート電極64は、半導体層61の下方に位置し、この半導体層61の幅寸法に等しい幅寸法を有している。
【００３４】
さらに、このゲート電極64を含んだゲート絶縁膜37上に積層された層間絶縁膜38およびゲート絶縁膜37には、ドレイン領域62およびソース領域63のそれぞれに連通したコンタクトホール65,66が形成されている。これらコンタクトホール65,66には、ドレイン電極67およびソース電極68が積層されて形成されている。ここで、このドレイン電極67は、コンタクトホール65を介してドレイン領域62に電気的に接続されている。さらに、ソース電極68は、コンタクトホール66を介してソース領域63に電気的に接続されている。
【００３５】
次いで、Ｎ型駆動回路ＴＦＴ27は、アンダーコート層31上に積層されて形成された半導体層71を備えている。この半導体層71の両側には、この半導体層71に電気的に接続されてアンダーコート層31上に積層されたＬＤＤ部72,73がそれぞれ形成されている。これらＬＤＤ部72,73の両側には、これらＬＤＤ部72,73に電気的に接続されてアンダーコート層31上に積層されたドレイン領域74およびソース領域75のそれぞれが形成されている。
【００３６】
さらに、これら半導体層71、ＬＤＤ部72,73、ドレイン領域74およびソース領域75のそれぞれを含んだアンダーコート層31上に積層されたゲート絶縁膜37上には、ゲート電極76が積層されている。このゲート電極76は、半導体層71の上方に位置し、この半導体層71の幅寸法に等しい幅寸法を有している。
【００３７】
そして、このゲート電極76を含むゲート絶縁膜37上に積層された層間絶縁膜39およびゲート絶縁膜37には、ドレイン領域74およびソース領域75のそれぞれに連通したコンタクトホール77,78が形成されている。これらコンタクトホール77,78には、ドレイン電極79およびソース電極80が積層されて形成されている。ここで、このドレイン電極79は、コンタクトホール77を介してドレイン領域74に電気的に接続されている。さらに、ソース電極80は、コンタクトホール78を介してソース領域75に電気的に接続されている。また、これらドレイン電極79およびソース電極80を含んだ層間絶縁膜39上には、保護絶縁膜45が積層されている。
【００３８】
次いで、光センサ21は、アンダーコート層31に積層された半導体層としての低濃度不純物注入領域であるＰ型のＰ−領域81およびＮ型のＮ−領域82を備えている。これらＰ−領域81およびＮ−領域82は、互いに電気的に接続されており、受光により光電流を発生する光電変換部である。また、これらＰ−領域81およびＮ−領域82の両側には、これらＰ−領域81およびＮ−領域82に接続されてアンダーコート層31上に積層されたＰ型のＰ＋領域83およびＮ型のＮ＋領域84が設けられている。ここで、このＮ＋領域84は、Ｎ−領域82に電気的に接続されている。また、Ｐ＋領域83は、Ｐ−領域81に電気的に接続されている。
【００３９】
そして、これらＰ−領域81、Ｎ−領域82、Ｐ＋領域83およびＮ＋領域84のそれぞれを含んだアンダーコート層31上には、ゲート絶縁膜37が積層されている。また、このゲート絶縁膜37上におけるＰ−領域81上には、電極として機能する電極部としてのゲート電極85が積層されている。このゲート電極85は、Ｐ−領域81の幅寸法に等しい幅寸法を有している。
【００４０】
さらに、このゲート電極85を含むゲート絶縁膜37上に積層された層間絶縁膜39およびゲート絶縁膜37には、Ｐ＋領域83およびＮ＋領域84のそれぞれに連通したコンタクトホール86,87が形成されている。これらコンタクトホール86,87には、電極として機能する電極部としてのＰ型領域電極88と、電極として機能する電極部としてのＮ型領域電極89とが積層されて形成されている。ここで、Ｐ型領域電極88は、コンタクトホール86を介してＰ＋領域83に電気的に接続されている。また、このＰ型領域電極88は、ゲート電極85の下方を覆うようにＮ型領域電極89側に向けて突出している。
【００４１】
ここで、Ｎ型領域電極89は、コンタクトホール87を介してＮ＋領域84に電気的に接続されている。また、このＮ型領域電極89は、Ｎ−領域82の下方を覆うようにＰ型領域電極88側に向けて突出している。さらに、このＮ型領域電極89は、Ｎ−領域82およびＰ−領域81の一部をも覆うようにＰ型領域電極88側に向けて突出している。よって、このＮ型領域電極89は、Ｎ−領域82の下方である表面側から入射する光が遮光されるように配置されている。
【００４２】
この結果、光センサ21のＮ−領域82およびＰ−領域81は、これらＮ−領域82およびＰ−領域81の表面側が、この光センサ21のゲート電極85、Ｐ型領域電極88およびＮ型領域電極89によって覆われている。
【００４３】
一方、アレイ基板11に対向して矩形平板状の対向基板91が配設されている。この対向基板91は、透光性基板としてのガラス基板92を備えている。このガラス基板92は、厚さが７０μｍ程度である略透明な矩形平板状の絶縁基板である。すなわち、対向基板91は、この対向基板91のガラス基板92の一主面である表面側をアレイ基板11のガラス基板12の表面側に平行に対向させた状態で配設されている。
【００４４】
さらに、この対向基板91のガラス基板92の表面上には、顔料が分散された赤、緑、青の３色の着色層としてのカラーフィルタ93のそれぞれがストライプ状に積層されて形成されている。これらカラーフィルタ93の表面上には、ＩＴＯ(Indium Tin Oxide)により構成された対向電極94が積層されて形成されている。この対向電極94上には、この対向電極94を覆う配向膜95が積層されて形成されている。そして、この対向基板91の配向膜95とアレイ基板11の配向膜47との間には、これら対向基板91の配向膜95とアレイ基板11の配向膜47とを平行に対向させてセル化した後に、液晶96が注入されて介挿されて封止されている。
【００４５】
また、この対向基板の裏面側には、矩形平板状のバックライト98が対向して配設されている。このバックライト98は、対向基板91の裏面に対して平行に設置されており、この対向基板91およびアレイ基板11を介して、このアレイ基板11の裏面側に位置する被写体としての検出物Ｓへと光を照射させる。
【００４６】
次に、上記第１の実施の形態の液晶表示装置の製造方法を説明する。
【００４７】
まず、厚さが７００μｍ程度のガラス基板12の表面上に、プラズマＣＶＤ(Chemical Vapor Deposition)法によって酸化シリコン膜のアンダーコート層31と、活性層となる非晶質半導体膜としての図示しないアモリファスシリコン膜とを５０ｎｍ程度成膜する。
【００４８】
このとき、イオンドーピング法によりＢ２Ｈ６／Ｈ２をソースガスとし、加速電圧を１０ＫｅＶおよびドーズ量を４×１０11ａｔｏｍｓ／ｃｍ２としてアモリファスシリコン膜にボロン(Ｂ)を低濃度注入する。
【００４９】
次いで、エキシマレーザアニール(ＥＬＡ)法によってアモルファスシリコン膜を多結晶化させて多結晶半導体膜としての図示しないポリシリコン膜にする。
【００５０】
この後、このポリシリコン膜をフォトリソグラフィ工程により島状にエッチング加工して、画素ＴＦＴ16、Ｐ型駆動回路ＴＦＴ26、Ｎ型駆動回路ＴＦＴ27、光センサ21および補助容量18を構成する半導体層32,51,61,71、Ｐ−領域81およびＮ−領域82のそれぞれを形成する。
【００５１】
さらに、これら半導体層32,51,61,71、Ｐ−領域81およびＮ−領域82のそれぞれを含むアンダーコート層31の表面上の全面に、プラズマＣＶＤ法により酸化シリコン膜のゲート絶縁膜37を８０ｎｍ程度成膜する。
【００５２】
次いで、このゲート絶縁膜37上にレジスト膜を形成した後、このレジスト膜を所定の形状にパターンニングする。
【００５３】
この後、このレジスト膜をマスクとして補助容量18の半導体層51と、画素ＴＦＴ16のソース領域35およびドレイン領域36と、Ｎ型駆動回路ＴＦＴ27のドレイン領域74およびソース領域75と、光センサ21のＮ＋領域84とのそれぞれに、イオンドーピング法によりＰＨ３／Ｈ２をソースガスとし、加速電圧を５０ＫｅＶおよびドーズ量を２×１０15ａｔｏｍｓ／ｃｍ２としてリン(Ｐ)を高濃度注入する。
【００５４】
この後、ゲート絶縁膜37上のレジスト膜を除去した後、このゲート絶縁膜37の表面上の全面に、スパッタ法によりモリブデン−タングステン(ＭｏＷ)合金膜としての図示しない電極膜を３００ｎｍ程度被着する。
【００５５】
さらに、フォトリソグラフィ工程によりＰ型駆動回路ＴＦＴ26および光センサ21それぞれの電極膜を所定の形状にパターンニングする。
【００５６】
この後、この電極膜をマスクとして、イオンドーピング法によりＢ２Ｈ６／Ｈ２をソースガスとし、加速電圧を４４ＫｅＶおよびドーズ量を１×１０15ａｔｏｍｓ／ｃｍ２としてボロン(Ｂ)を高濃度注入して、Ｐ型駆動回路ＴＦＴ26のソース領域63およびドレイン領域62と、光センサ21のＰ＋領域83とのそれぞれを形成する。
【００５７】
さらに、画素ＴＦＴ16、Ｎ型駆動回路ＴＦＴ27、光センサ21および補助容量18それぞれの電極膜を所定の形状にパターンニングして、画素ＴＦＴ16のゲート電極38とＮ型駆動回路ＴＦＴ27のゲート電極76と光センサ21のゲート電極85と補助容量線17とのそれぞれを形成する。
【００５８】
この後、これら画素ＴＦＴ16、Ｎ型駆動回路ＴＦＴ27および光センサ21それぞれのゲート電極38,76,85をマスクとして、イオンドーピング法によりＰＨ３／Ｈ２をソースガスとし、加速電圧を５０ＫｅＶおよびドーズ量を４×１０13ａｔｏｍｓ／ｃｍ２としてリン(Ｐ)を低濃度度注入して、画素ＴＦＴ16およびＮ型駆動回路ＴＦＴ27のＬＤＤ部33,34,72,73と光センサ21のＮ−領域82とのそれぞれを形成する。
【００５９】
このとき、この光センサ21のゲート電極85によって、この光センサ21のＰ−領域81が、下方からの光を遮光する構造となる。
【００６０】
さらに、これら画素ＴＦＴ16およびＮ型駆動回路ＴＦＴ27のＬＤＤ部33,34,72,73と光センサ21のＮ−領域82のそれぞれを６００℃の温度で１時間程度アニールし、これらＬＤＤ部33,34,72,73およびＮ−領域82に注入された不純物を活性化する。
【００６１】
次いで、これら画素ＴＦＴ16、補助容量18、Ｐ型駆動回路ＴＦＴ26、Ｎ型駆動回路ＴＦＴ27および光センサ21を含んだゲート絶縁膜37の表面上の全面に、プラズマＣＶＤ法により酸化シリコン膜の層間絶縁膜39を６６０ｎｍ程度成膜する。
【００６２】
この後、この層間絶縁膜39およびゲート絶縁膜37に、画素ＴＦＴ16のソース領域35およびドレイン領域36のそれぞれに連通するコンタクトホール41,42と、Ｐ型駆動回路ＴＦＴ26のドレイン領域62およびソース領域63に連通するコンタクトホール65,66と、Ｎ型駆動回路ＴＦＴ27のドレイン領域74およびソース領域75に連通するコンタクトホール77,78と、光センサ21のＰ＋領域83およびＮ＋領域84に連通するコンタクトホール86,87とのそれぞれをフォトエッチング法により形成する。
【００６３】
さらに、層間絶縁膜39の表面上に、スパッタ法によりモリブデン(Ｍｏ)膜を１５ｎｍ程度被着した後に、アルミニウム−ネオジム(ＡｌＮｄ)膜を６００ｎｍ程度被着し、さらにモリブデン(Ｍｏ)膜を５０ｎｍ程度被着して金属合金膜としての図示しない配線膜を形成する。
【００６４】
この後、この配線膜をフォトエッチング法により所定の形状にパターニングして、信号線14を形成するとともに、この信号線14を画素ＴＦＴ16のドレイン領域36に電気的に接続させる。
【００６５】
同時に、画素ＴＦＴ16のソース領域35を補助容量線17に電気的に接続させるとともに、光センサ21および電気信号変換回路22におけるＰ型領域電極88およびＮ型領域電極89などの各種配線を電気的に接続させ、さらにＰ型駆動回路ＴＦＴ26およびＮ型駆動回路ＴＦＴ27におけるドレイン領域62,74およびソース領域63,75などの各種配線を電気的に接続させる。
【００６６】
このとき、光センサ21のＮ＋領域84に電気的に接続されたＮ型領域電極89は、この光センサ21のＮ−領域82の下方である表面側からの入射する光を遮光するように構成されている。
【００６７】
さらに、画素ＴＦＴ16、Ｐ型駆動回路ＴＦＴ26およびＮ型駆動回路ＴＦＴ27ドレイン電極44,67,79およびソース電極43,68,80と、光センサ21のＰ型領域電極88およびＮ型領域電極89を含んだ層間絶縁膜39の表面上の全面に、プラズマＣＶＤ法により窒化シリコン膜の保護絶縁膜45を成膜した後、フォトエッチング法により画素ＴＦＴ16のドレイン電極44に連通するコンタクトホール53を保護絶縁膜膜45に形成する。
【００６８】
次いで、この保護絶縁膜45の表面上の全面に透明有機絶縁膜46を２μｍ程度塗布して成膜した後、この透明有機絶縁膜46に画素ＴＦＴ16のドレイン電極44に連通するコンタクトホール53を再度形成する。
【００６９】
この後、このコンタクトホール53を含む透明有機絶縁膜46の表面上に、スパッタ法によりＩＴＯ(Indium Tin Oxide)を１００ｎｍ程度成膜してから、フォトエッチング法により所定の形状にパターニングして画素電極15を形成する。
【００７０】
さらに、この画素電極15を含む透明有機絶縁膜46の表面全面に、低温キュア型のポリイミドを印刷塗布してから、ラビング処理して配向膜47を形成してアレイ基板11とする。
【００７１】
一方、対向基板91は、この対向基板91のガラス基板92の表面上の全面に顔料が分散された赤、緑、青の３色のカラーフィルタ93のそれぞれをストライプ状に形成する。
【００７２】
この後、これらカラーフィルタ93の表面上の全面に、スパッタ法によりＩＴＯ(Indium Tin Oxide)を１００ｎｍ程度成膜して対向電極94を形成する。
【００７３】
さらに、この対向電極94の表面上の全面に、ポリイミドを印刷塗布しから、ラビング処理して配向膜95を形成して対向基板91とする。
【００７４】
次いで、この対向基板91の配向膜95側にアレイ基板11の配向膜47側を対向させてセル化する。この後、これらアレイ基板11の配向膜47と対向基板91の配向膜95との間に液晶96を注入して封止する。
【００７５】
この後、アレイ基板11のガラス基板12の裏面を研磨して、このガラス基板12の厚さを７０μｍ以上１００μｍにする。
【００７６】
そして、これらアレイ基板11および対向基板91それぞれの裏面側に図示しない偏向板を貼り付けて、入力機能付きの液晶表示装置１とする。
【００７７】
上述したように、上記第１の実施の形態によれば、アレイ基板11の光センサ21による光検出感度に対するガラス基板12の厚さの依存を評価したところ、図４に示すように、この光センサ21の光検出感度は、アレイ基板11のガラス基板12の厚さが薄くなるほど向上した。特に、この光センサ21の光検出感度の指標を、検出物Ｓが白の用紙である場合の光電流と黒の用紙である場合の光電流との比として、使用した用紙の反射率のコントラスト比が１５であった場合には、このガラス基板12の厚さが１００μｍのときに、光センサ21の光検出感度がコントラスト比である１５となり飽和となった。
【００７８】
一方、このガラス基板12の厚さを機械研磨や化学研磨などの研磨によって薄くするときの機械強度の限界が７０μｍである。したがって、光センサ21の光検出感度を最大にするためには、ガラス基板12の厚さを７０μｍ以上１００μｍとすればよい。
【００７９】
すなわち、このガラス基板12の厚さを７０μｍ以上１００μｍ以下とすることにより、このガラス基板12の表面側である対向基板の裏面側に配設されたバックライト98からの光が、このガラス基板12の表面側から入射した際に、このガラス基板12の内部で多重反射を繰り返し、十分に減衰する。この結果、このガラス基板12による表面側から入射する光の多重反射による迷光の光センサ21への入射を簡単な構成で確実に防止できる。
【００８０】
したがって、この光センサ21に入射する光をガラス基板12の裏面側から入射する光のみに制限できるから、このガラス基板12の裏面側に対向した検出物Ｓにより反射された光のみを光センサ21が検知する。この結果、このガラス基板12の裏面側から入射する光による光センサ21の余分な光電流の発生を防止できるので、この光センサ21による光検出感度を向上でき、この光センサ21による検出物Ｓに対する検出感度の向上を実現できる。よって、高感度な入力機能付きの液晶表示装置１を製造できる。
【００８１】
また、この光センサ21のＰ−領域81およびＮ−領域82のそれぞれの表面側を、この光センサ21のゲート電極85、Ｐ型領域電極88およびＮ型領域電極89によって覆った。この結果、バックライト98から照射される光の光センサ21のＰ−領域81およびＮ−領域82への入射を、この光センサ21のゲート電極85、Ｐ型領域電極88およびＮ型領域電極89によって確実に防止できる。このため、この光センサ21の余分な光電流の発生を防止できるから、この光センサ21による光検出感度をより向上できる。
【００８２】
なお、上記第１の実施の形態によれば、光センサ21のＰ−領域81およびＮ−領域82のそれぞれの表面側を、この光センサ21のゲート電極85、Ｐ型領域電極88およびＮ型領域電極89によって覆ったが、これらゲート電極85、Ｐ型領域電極88およびＮ型領域電極89の少なくともいずれかにより、光センサ21のＰ−領域81およびＮ−領域82のそれぞれの表面側が覆われていればよい。
【００８３】
また、アレイ基板11のガラス基板12の厚さを制御して、このガラス基板12の表面側から入射する光の多重反射を防止する構成としたが、このガラス基板12の材質の変更などして、このガラス基板12による光の屈折率を制御したり、図５に示す第２の実施の形態のように、ガラス基板12の裏面にシート状のフィルム体としての反射防止フィルム99を貼り付けるなどして、このガラス基板12の表面側から入射する光の多重反射を防止する構成としても上記第１の実施の形態と同様の作用効果を奏することができる。
【００８４】
【発明の効果】
本発明によれば、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止する厚さをアレイ基板のガラス基板が有する。この結果、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度を向上できる。
【００８５】
また、アレイ基板に取り付けたフィルム体によって、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止できる。このため、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度を向上できる。
【００８６】
さらに、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止する屈折率をアレイ基板のガラス基板が有する。この結果、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度を向上できる。
【図面の簡単な説明】
【図１】 本発明の液晶表示装置の第１の実施の形態を示す説明断面図である。
【図２】 同上液晶表示装置を示す説明平面図である。
【図３】 同上液晶表示装置の一部を示す説明平面図である。
【図４】 同上液晶表示装置のガラス基板の厚さと光センサの光検出感度との関係を示す２次グラフである。
【図５】 本発明の第２の実施の形態の液晶表示装置を示す説明断面図である。
【符号の説明】
１ 液晶表示装置
11 アレイ基板
12 ガラス基板
21 光センサ
81 半導体層としてのＰ−領域
82 半導体層としてのＮ−領域
85 電極部としてのゲート電極
88 電極部としてのＰ型領域電極
89 電極部としてのＮ型領域電極
91 対向基板
96 液晶
98 バックライト
Ｓ 検出物
【発明の属する技術分野】
本発明は、光センサを備えた液晶表示装置に関する。
【０００２】
【従来の技術】
近年、液晶ディスプレイなどの平面表示装置は、薄型かつ軽量であり低消費電力であるという大きな利点を持ち、パーソナルコンピュータや携帯電話などのディスプレイとして広く用いられている。さらに、これら平面表示装置は、タッチパネルやペン入力などの入力機能を付加させることで、これら平面表示装置の用途の拡大が進んでいる。しかしながら、これら機能を平面表示装置に付加させるためには、これら機能を付加することに伴う部品を追加する必要があるから、これら平面表示装置を備えた装置のトータルコストが上がってしまう。
【０００３】
一方、この種の平面表示装置としての液晶表示装置は、従来、外付け部品であった駆動回路を、スイッチング素子を集積した透光性基板としてのガラス基板の一主面である表面に取り込んで、この液晶表示装置のトータルコストを低減させる技術が開発されている。この技術により、ガラス基板の表面に入力機能を取り込むことが可能であれば、入力機能を備えた液晶表示装置のトータルコストを低下できると同時に、付加価値を向上できる。
【０００４】
ところが、このような入力機能を有するデバイスを光電変換素子としての光センサで実現するためには、入射する光を受けることにより光電流を発生する光センサで検出物からの光を効率良く受けなければならない。
【０００５】
そこで、この種の液晶表示装置としては、光センサが一主面に配設されて集積されたガラス基板を有するアレイ基板を備えている。このアレイ基板は、このアレイ基板のガラス基板の他主面側を、このアレイ基板の光センサにて検出する検出物側に向けて配置されている。また、このアレイ基板の一主面側には対向基板が対向して配設されており、この対向基板とアレイ基板との間には、液晶が介挿されて封止されている。さらに、この対向基板に対向してバックライトが配設された構成が知られている(例えば、特許文献１参照。)。
【０００６】
【特許文献１】
特開平１０−３３３６０５号公報（第３−５頁、図２）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記液晶表示装置の光センサは、検出物で反射した光のみではなく、バックライトから入射する光がアレイ基板のガラス基板の内部を多重に反射して入射する迷光を受ける。そして、この迷光は、検出物から反射した光とは関係なく光センサで光電流を発生させるので、検出物で反射した光の強度を検知する妨げとなるという問題を有している。
【０００８】
本発明は、このような点に鑑みなされたもので、光センサの光検出感度を向上できる液晶表示装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、光センサが一主面に配設されて集積され、かつ、他主面が前記光センサにて検出する検出物側に向けて配置されたガラス基板を備えたアレイ基板と、このアレイ基板の一主面側に対向して配設された対向基板と、前記アレイ基板と前記対向基板との間に介挿されて封止された液晶と、前記対向基板に対向して配設されたバックライトとを具備し、前記アレイ基板のガラス基板は、前記アレイ基板の一主面側から入射する光の多重反射による前記光センサへの入射を防止する厚さを有しているものである。
【００１０】
そして、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止する厚さをアレイ基板のガラス基板が有する。この結果、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度が向上する。
【００１１】
また、本発明は、光センサが一主面に配設されて集積され、かつ、他主面が前記光センサにて検出する検出物側に向けて配置されたガラス基板を備えたアレイ基板と、このアレイ基板の一主面側に対向して配設された対向基板と、前記アレイ基板と前記対向基板との間に介挿されて封止された液晶と、前記対向基板に対向して配設されたバックライトと、前記アレイ基板に取り付けられ、このアレイ基板の一主面側から入射する光の多重反射による前記光センサへの入射を防止するフィルム体とを具備したものである。
【００１２】
そして、アレイ基板に取り付けたフィルム体によって、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止できる。このため、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光電変換素子による光検出感度が向上する。
【００１３】
さらに、本発明は、光センサが一主面に配設されて集積され、かつ、他主面が前記光センサにて検出する検出物側に向けて配置されたガラス基板を備えたアレイ基板と、このアレイ基板の一主面側に対向して配設された対向基板と、前記アレイ基板と前記対向基板との間に介挿されて封止された液晶と、前記対向基板に対向して配設されたバックライトとを具備し、前記アレイ基板は、このアレイ基板の一主面側から入射する光の多重反射による前記光センサへの入射を防止する屈折率を有しているものである。
【００１４】
そして、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止する屈折率をアレイ基板のガラス基板が有する。この結果、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度が向上する。
【００１５】
【発明の実施の形態】
以下、本発明の液晶表示装置の第１の実施の形態の構成を図１ないし図３を参照して説明する。
【００１６】
図１ないし図３において、１は平面表示装置としての液晶表示装置で、この液晶表示装置１は、図２に示すように、画素部としての略矩形平板状の液晶セル２を備えている。この液晶セル２は、入力機能付きのアクティブマトリクス型である。そして、この液晶セル２の一主面である表面には、表示部としての画素部３が設けられている。この画素部３は、画像などを取り込む光入力機能を有するとともに、この取り込んだ画像を表示させる。さらに、この画素部３は、液晶セルよりも小さい矩形状である。また、この画素部３は、液晶セル２の表面の幅方向としてのＸ方向における一側縁と、この液晶セル２の長手方向としてのＹ方向における一端縁とのそれぞれに沿っている。
【００１７】
そして、この液晶セル２の表面上におけるＸ方向に沿った他側には、駆動回路としての細長平板状のＸ方向ドライバ回路４がＹ方向に沿って取り付けられている。このＸ方向ドライバ回路４は、液晶セル２の画素部３の各画素をＸ方向に沿って駆動させる。また、この液晶セル２の表面上におけるＹ方向に沿った他端には、駆動回路としての細長平板状のＹ方向ドライバ回路５が取り付けられている。このＹ方向ドライバ回路５は、液晶セル２の画素部３の各画素をＹ方向に沿って駆動させる。
【００１８】
一方、この液晶セル２は、図１および図３に示すように、略矩形平板状のアレイ基板11を備えている。このアレイ基板11は、透光性基板としてのガラス基板12を備えている。このガラス基板12は、厚さが７０μｍ以上１００μｍ以下である略透明な矩形平板状の絶縁基板である。すなわち、このガラス基板12は、このガラス基板12の表面側から入射する光が、このガラス基板12内において多重反射した後に十分減衰し、光センサ21に入射しない厚さを有している。
【００１９】
さらに、このガラス基板12の一主面である表面上には、このガラス基板12の幅方向であるＸ方向に沿った複数本の走査線13が配設されている。これら走査線13のそれぞれは、ガラス基板12の長手方向であるＹ方向に向けて等間隔に離間されている。さらに、このガラス基板12の表面上には、このガラス基板12のＹ方向に沿った複数本の信号線14が配設されている。これら信号線14のそれぞれは、ガラス基板12のＸ方向に向けて等間隔に離間されている。また、これら信号線14のそれぞれは、各走査線13に対して直角に交差するように配設されている。
【００２０】
そして、これら走査線13と信号線14とにより囲まれたガラス基板12上の領域内には、表示用電極として画素電極15が設けられている。さらに、これら走査線13と信号線14との交差部である交点部には、画素スイッチング用のスイッチング素子としての薄膜トランジスタである画素ＴＦＴ(Thin Film Transistor)16が設けられている。これら画素ＴＦＴ16は、各走査線13と信号線14との交点に対応したガラス基板12上に形成されている。また、これら画素ＴＦＴ16は、これら画素ＴＦＴ16に対応した走査線13および信号線14により囲まれた領域内の画素電極15を制御する。具体的に、これら画素ＴＦＴ16は、走査線13から供給される走査信号によりオンオフが制御され、オンのときに信号線14に供給された映像データを画素電極15に書き込む。
【００２１】
さらに、ガラス基板12の表面上には、このガラス基板12のＸ方向に沿って複数本の補助容量線17が配設されている。これら補助容量線17は、各走査線13に対して平行に配置されている。また、この補助容量線17は、この補助容量線17とこの補助容量線17に近接する画素ＴＦＴ16との間に形成された補助容量18を形成するための金属である。この補助容量18は、画素電極15に電気的に接続されている。すなわち、この補助容量18は、補助容量線17により所定の電圧が供給されて、この補助容量線17と画素ＴＦＴ16の半導体層32との間で形成される。
【００２２】
また、走査線13と信号線14とにより囲まれたガラス基板12上の領域内には、光電変換素子としての光センサ21と電気信号変換回路22とのそれぞれが設けられている。ここで、この光センサ21は、受光のときに光電流を発生する光入力機能用である。また、電気信号変換回路22は、光センサ21で発生した光電流を電気信号として信号線へと出力する。
【００２３】
そして、これら光センサ21および電気信号変換回路22は、これら光センサ21および電気信号変換回路22が形成された領域を囲む各信号線14に電気的に接続されている。さらに、これら光センサ21および電気信号変換回路22は、ガラス基板12のＸ方向に沿って配設された複数本の制御線23および電源線24のそれぞれを備えている。これら制御線23および電源線24のそれぞれは、走査線13に対して平行に配置されている。
【００２４】
一方、図１に示すように、アレイ基板11のガラス基板12上には、酸化シリコン膜であるアンダーコート層31が積層されて成膜されている。さらに、このアンダーコート層31上には、画素ＴＦＴ16、補助容量18、Ｐ型駆動回路ＴＦＴ26、Ｎ型駆動回路ＴＦＴ33および光センサ21のそれぞれが形成されている。これら画素ＴＦＴ16、補助容量18、Ｐ型駆動回路ＴＦＴ26、Ｎ型駆動回路ＴＦＴ27および光センサ21のそれぞれは、アンダーコート層31上における同一層に並べられた状態でそれぞれが設けられている。
【００２５】
ここで、画素ＴＦＴ16は、アンダーコート層31上に積層されて形成された半導体層32を備えている。この半導体層32の両側には、ＬＤＤ(Lightly Doped Drain)部33,34がそれぞれ形成されている。これらＬＤＤ部33,34は、半導体層32に接続されてアンダーコート層31上に積層されている。また、これらＬＤＤ部33,34の両側には、ソース領域35およびドレイン領域36のそれぞれが形成されている。これらソース領域35およびドレイン領域36は、各ＬＤＤ部33,34に接続されてアンダーコート層31上に積層されている。
【００２６】
さらに、これら半導体層32、ＬＤＤ部33,34、ソース領域35およびドレイン領域36それぞれを含んだアンダーコート層31上には、酸化シリコン膜であるゲート絶縁膜37が積層されて成膜されている。このゲート絶縁膜37上には、ゲート電極38が積層されて形成されている。このゲート電極38は、半導体層32の下方に設けられており、この半導体層32の幅寸法に等しい幅寸法を有している。そして、このゲート電極38を含むゲート絶縁膜37上には、酸化シリコン膜である層間絶縁膜39が積層されて成膜されている。
【００２７】
そして、この層間絶縁膜39およびゲート絶縁膜37には、ソース領域35およびドレイン領域36のそれぞれに連通したコンタクトホール41,42が形成されている。これらコンタクトホール41,42には、ソース電極43およびドレイン電極44が積層されて形成されている。ここで、このドレイン電極44は、コンタクトホール42を介してドレイン領域36に電気的に接続されている。また、このドレイン電極44は、補助容量線17に電気的に接続されている。さらに、ソース電極43は、コンタクトホール41を介してソース領域35に電気的に接続されている。また、このソース電極43は、信号線14に電気的に接続されている。
【００２８】
さらに、これらソース電極43およびドレイン電極44を含んだ層間絶縁膜39上には、窒化シリコン膜である保護絶縁膜45が積層されて成膜されている。この保護絶縁膜45は、ソース電極43およびドレイン電極44を含んだ層間絶縁膜39上を覆っている。また、この保護絶縁膜45上には、透明有機絶縁膜46が積層されて成膜されて、この透明有機絶縁膜46により保護絶縁膜45上が覆われている。さらに、この透明有機絶縁膜46上には、配向膜47が積層されて成膜されて、この配向膜47により透明有機絶縁膜46上が覆われている。
【００２９】
次いで、補助容量18は、アンダーコート層31上に形成された半導体層51を備えている。この半導体層51上には、ゲート絶縁膜37が積層されている。そして、このゲート絶縁膜37上には、一対の補助容量線17が形成されている。これら補助容量線17は、半導体層51の下方に位置し、この半導体層51との間で容量を形成する。また、これら補助容量線17は、互いに平行に離間された状態で配設されている。
【００３０】
さらに、これら補助容量線17を含んだゲート絶縁膜37上には、層間絶縁膜39が積層されている。また、この層間絶縁膜39およびゲート絶縁膜37には、補助容量18の半導体層51に連通したコンタクトホール52が形成されている。このコンタクトホール52は、一対の補助容量線17間に設けられている。また、このコンタクトホール52には、ドレイン電極44が積層されている。このドレイン電極44は、コンタクトホール52を介して半導体層51に電気的に接続されている。
【００３１】
また、このドレイン電極44を含んだ層間絶縁膜39上に形成された保護絶縁膜45および透明有機絶縁膜46には、このドレイン電極44に連通したコンタクトホール53が形成されている。そして、このコンタクトホール53を含む透明有機絶縁膜46上には、ＩＴＯ(Indium Tin Oxide)により構成された画素電極15が設けられている。この画素電極15は、コンタクトホール53を介してドレイン電極44に電気的に接続されている。また、この画素電極15を含んだ透明有機絶縁膜46上には、配向膜47が積層されている。
【００３２】
次いで、Ｐ型駆動回路ＴＦＴ26は、アンダーコート層31上に積層されて設けられた半導体層61を備えている。この半導体層61の両側には、ドレイン領域62およびソース領域63が設けられている。これらドレイン領域62およびソース領域63は、アンダーコート層31上に積層されており、半導体層61に電気的に接続されている。
【００３３】
そして、これら半導体層61、ドレイン領域62およびソース領域63のそれぞれを含んだアンダーコート層31上に積層されたゲート絶縁膜37上には、ゲート電極64が積層されている。このゲート電極64は、半導体層61の下方に位置し、この半導体層61の幅寸法に等しい幅寸法を有している。
【００３４】
さらに、このゲート電極64を含んだゲート絶縁膜37上に積層された層間絶縁膜38およびゲート絶縁膜37には、ドレイン領域62およびソース領域63のそれぞれに連通したコンタクトホール65,66が形成されている。これらコンタクトホール65,66には、ドレイン電極67およびソース電極68が積層されて形成されている。ここで、このドレイン電極67は、コンタクトホール65を介してドレイン領域62に電気的に接続されている。さらに、ソース電極68は、コンタクトホール66を介してソース領域63に電気的に接続されている。
【００３５】
次いで、Ｎ型駆動回路ＴＦＴ27は、アンダーコート層31上に積層されて形成された半導体層71を備えている。この半導体層71の両側には、この半導体層71に電気的に接続されてアンダーコート層31上に積層されたＬＤＤ部72,73がそれぞれ形成されている。これらＬＤＤ部72,73の両側には、これらＬＤＤ部72,73に電気的に接続されてアンダーコート層31上に積層されたドレイン領域74およびソース領域75のそれぞれが形成されている。
【００３６】
さらに、これら半導体層71、ＬＤＤ部72,73、ドレイン領域74およびソース領域75のそれぞれを含んだアンダーコート層31上に積層されたゲート絶縁膜37上には、ゲート電極76が積層されている。このゲート電極76は、半導体層71の上方に位置し、この半導体層71の幅寸法に等しい幅寸法を有している。
【００３７】
そして、このゲート電極76を含むゲート絶縁膜37上に積層された層間絶縁膜39およびゲート絶縁膜37には、ドレイン領域74およびソース領域75のそれぞれに連通したコンタクトホール77,78が形成されている。これらコンタクトホール77,78には、ドレイン電極79およびソース電極80が積層されて形成されている。ここで、このドレイン電極79は、コンタクトホール77を介してドレイン領域74に電気的に接続されている。さらに、ソース電極80は、コンタクトホール78を介してソース領域75に電気的に接続されている。また、これらドレイン電極79およびソース電極80を含んだ層間絶縁膜39上には、保護絶縁膜45が積層されている。
【００３８】
次いで、光センサ21は、アンダーコート層31に積層された半導体層としての低濃度不純物注入領域であるＰ型のＰ−領域81およびＮ型のＮ−領域82を備えている。これらＰ−領域81およびＮ−領域82は、互いに電気的に接続されており、受光により光電流を発生する光電変換部である。また、これらＰ−領域81およびＮ−領域82の両側には、これらＰ−領域81およびＮ−領域82に接続されてアンダーコート層31上に積層されたＰ型のＰ＋領域83およびＮ型のＮ＋領域84が設けられている。ここで、このＮ＋領域84は、Ｎ−領域82に電気的に接続されている。また、Ｐ＋領域83は、Ｐ−領域81に電気的に接続されている。
【００３９】
そして、これらＰ−領域81、Ｎ−領域82、Ｐ＋領域83およびＮ＋領域84のそれぞれを含んだアンダーコート層31上には、ゲート絶縁膜37が積層されている。また、このゲート絶縁膜37上におけるＰ−領域81上には、電極として機能する電極部としてのゲート電極85が積層されている。このゲート電極85は、Ｐ−領域81の幅寸法に等しい幅寸法を有している。
【００４０】
さらに、このゲート電極85を含むゲート絶縁膜37上に積層された層間絶縁膜39およびゲート絶縁膜37には、Ｐ＋領域83およびＮ＋領域84のそれぞれに連通したコンタクトホール86,87が形成されている。これらコンタクトホール86,87には、電極として機能する電極部としてのＰ型領域電極88と、電極として機能する電極部としてのＮ型領域電極89とが積層されて形成されている。ここで、Ｐ型領域電極88は、コンタクトホール86を介してＰ＋領域83に電気的に接続されている。また、このＰ型領域電極88は、ゲート電極85の下方を覆うようにＮ型領域電極89側に向けて突出している。
【００４１】
ここで、Ｎ型領域電極89は、コンタクトホール87を介してＮ＋領域84に電気的に接続されている。また、このＮ型領域電極89は、Ｎ−領域82の下方を覆うようにＰ型領域電極88側に向けて突出している。さらに、このＮ型領域電極89は、Ｎ−領域82およびＰ−領域81の一部をも覆うようにＰ型領域電極88側に向けて突出している。よって、このＮ型領域電極89は、Ｎ−領域82の下方である表面側から入射する光が遮光されるように配置されている。
【００４２】
この結果、光センサ21のＮ−領域82およびＰ−領域81は、これらＮ−領域82およびＰ−領域81の表面側が、この光センサ21のゲート電極85、Ｐ型領域電極88およびＮ型領域電極89によって覆われている。
【００４３】
一方、アレイ基板11に対向して矩形平板状の対向基板91が配設されている。この対向基板91は、透光性基板としてのガラス基板92を備えている。このガラス基板92は、厚さが７０μｍ程度である略透明な矩形平板状の絶縁基板である。すなわち、対向基板91は、この対向基板91のガラス基板92の一主面である表面側をアレイ基板11のガラス基板12の表面側に平行に対向させた状態で配設されている。
【００４４】
さらに、この対向基板91のガラス基板92の表面上には、顔料が分散された赤、緑、青の３色の着色層としてのカラーフィルタ93のそれぞれがストライプ状に積層されて形成されている。これらカラーフィルタ93の表面上には、ＩＴＯ(Indium Tin Oxide)により構成された対向電極94が積層されて形成されている。この対向電極94上には、この対向電極94を覆う配向膜95が積層されて形成されている。そして、この対向基板91の配向膜95とアレイ基板11の配向膜47との間には、これら対向基板91の配向膜95とアレイ基板11の配向膜47とを平行に対向させてセル化した後に、液晶96が注入されて介挿されて封止されている。
【００４５】
また、この対向基板の裏面側には、矩形平板状のバックライト98が対向して配設されている。このバックライト98は、対向基板91の裏面に対して平行に設置されており、この対向基板91およびアレイ基板11を介して、このアレイ基板11の裏面側に位置する被写体としての検出物Ｓへと光を照射させる。
【００４６】
次に、上記第１の実施の形態の液晶表示装置の製造方法を説明する。
【００４７】
まず、厚さが７００μｍ程度のガラス基板12の表面上に、プラズマＣＶＤ(Chemical Vapor Deposition)法によって酸化シリコン膜のアンダーコート層31と、活性層となる非晶質半導体膜としての図示しないアモリファスシリコン膜とを５０ｎｍ程度成膜する。
【００４８】
このとき、イオンドーピング法によりＢ２Ｈ６／Ｈ２をソースガスとし、加速電圧を１０ＫｅＶおよびドーズ量を４×１０11ａｔｏｍｓ／ｃｍ２としてアモリファスシリコン膜にボロン(Ｂ)を低濃度注入する。
【００４９】
次いで、エキシマレーザアニール(ＥＬＡ)法によってアモルファスシリコン膜を多結晶化させて多結晶半導体膜としての図示しないポリシリコン膜にする。
【００５０】
この後、このポリシリコン膜をフォトリソグラフィ工程により島状にエッチング加工して、画素ＴＦＴ16、Ｐ型駆動回路ＴＦＴ26、Ｎ型駆動回路ＴＦＴ27、光センサ21および補助容量18を構成する半導体層32,51,61,71、Ｐ−領域81およびＮ−領域82のそれぞれを形成する。
【００５１】
さらに、これら半導体層32,51,61,71、Ｐ−領域81およびＮ−領域82のそれぞれを含むアンダーコート層31の表面上の全面に、プラズマＣＶＤ法により酸化シリコン膜のゲート絶縁膜37を８０ｎｍ程度成膜する。
【００５２】
次いで、このゲート絶縁膜37上にレジスト膜を形成した後、このレジスト膜を所定の形状にパターンニングする。
【００５３】
この後、このレジスト膜をマスクとして補助容量18の半導体層51と、画素ＴＦＴ16のソース領域35およびドレイン領域36と、Ｎ型駆動回路ＴＦＴ27のドレイン領域74およびソース領域75と、光センサ21のＮ＋領域84とのそれぞれに、イオンドーピング法によりＰＨ３／Ｈ２をソースガスとし、加速電圧を５０ＫｅＶおよびドーズ量を２×１０15ａｔｏｍｓ／ｃｍ２としてリン(Ｐ)を高濃度注入する。
【００５４】
この後、ゲート絶縁膜37上のレジスト膜を除去した後、このゲート絶縁膜37の表面上の全面に、スパッタ法によりモリブデン−タングステン(ＭｏＷ)合金膜としての図示しない電極膜を３００ｎｍ程度被着する。
【００５５】
さらに、フォトリソグラフィ工程によりＰ型駆動回路ＴＦＴ26および光センサ21それぞれの電極膜を所定の形状にパターンニングする。
【００５６】
この後、この電極膜をマスクとして、イオンドーピング法によりＢ２Ｈ６／Ｈ２をソースガスとし、加速電圧を４４ＫｅＶおよびドーズ量を１×１０15ａｔｏｍｓ／ｃｍ２としてボロン(Ｂ)を高濃度注入して、Ｐ型駆動回路ＴＦＴ26のソース領域63およびドレイン領域62と、光センサ21のＰ＋領域83とのそれぞれを形成する。
【００５７】
さらに、画素ＴＦＴ16、Ｎ型駆動回路ＴＦＴ27、光センサ21および補助容量18それぞれの電極膜を所定の形状にパターンニングして、画素ＴＦＴ16のゲート電極38とＮ型駆動回路ＴＦＴ27のゲート電極76と光センサ21のゲート電極85と補助容量線17とのそれぞれを形成する。
【００５８】
この後、これら画素ＴＦＴ16、Ｎ型駆動回路ＴＦＴ27および光センサ21それぞれのゲート電極38,76,85をマスクとして、イオンドーピング法によりＰＨ３／Ｈ２をソースガスとし、加速電圧を５０ＫｅＶおよびドーズ量を４×１０13ａｔｏｍｓ／ｃｍ２としてリン(Ｐ)を低濃度度注入して、画素ＴＦＴ16およびＮ型駆動回路ＴＦＴ27のＬＤＤ部33,34,72,73と光センサ21のＮ−領域82とのそれぞれを形成する。
【００５９】
このとき、この光センサ21のゲート電極85によって、この光センサ21のＰ−領域81が、下方からの光を遮光する構造となる。
【００６０】
さらに、これら画素ＴＦＴ16およびＮ型駆動回路ＴＦＴ27のＬＤＤ部33,34,72,73と光センサ21のＮ−領域82のそれぞれを６００℃の温度で１時間程度アニールし、これらＬＤＤ部33,34,72,73およびＮ−領域82に注入された不純物を活性化する。
【００６１】
次いで、これら画素ＴＦＴ16、補助容量18、Ｐ型駆動回路ＴＦＴ26、Ｎ型駆動回路ＴＦＴ27および光センサ21を含んだゲート絶縁膜37の表面上の全面に、プラズマＣＶＤ法により酸化シリコン膜の層間絶縁膜39を６６０ｎｍ程度成膜する。
【００６２】
この後、この層間絶縁膜39およびゲート絶縁膜37に、画素ＴＦＴ16のソース領域35およびドレイン領域36のそれぞれに連通するコンタクトホール41,42と、Ｐ型駆動回路ＴＦＴ26のドレイン領域62およびソース領域63に連通するコンタクトホール65,66と、Ｎ型駆動回路ＴＦＴ27のドレイン領域74およびソース領域75に連通するコンタクトホール77,78と、光センサ21のＰ＋領域83およびＮ＋領域84に連通するコンタクトホール86,87とのそれぞれをフォトエッチング法により形成する。
【００６３】
さらに、層間絶縁膜39の表面上に、スパッタ法によりモリブデン(Ｍｏ)膜を１５ｎｍ程度被着した後に、アルミニウム−ネオジム(ＡｌＮｄ)膜を６００ｎｍ程度被着し、さらにモリブデン(Ｍｏ)膜を５０ｎｍ程度被着して金属合金膜としての図示しない配線膜を形成する。
【００６４】
この後、この配線膜をフォトエッチング法により所定の形状にパターニングして、信号線14を形成するとともに、この信号線14を画素ＴＦＴ16のドレイン領域36に電気的に接続させる。
【００６５】
同時に、画素ＴＦＴ16のソース領域35を補助容量線17に電気的に接続させるとともに、光センサ21および電気信号変換回路22におけるＰ型領域電極88およびＮ型領域電極89などの各種配線を電気的に接続させ、さらにＰ型駆動回路ＴＦＴ26およびＮ型駆動回路ＴＦＴ27におけるドレイン領域62,74およびソース領域63,75などの各種配線を電気的に接続させる。
【００６６】
このとき、光センサ21のＮ＋領域84に電気的に接続されたＮ型領域電極89は、この光センサ21のＮ−領域82の下方である表面側からの入射する光を遮光するように構成されている。
【００６７】
さらに、画素ＴＦＴ16、Ｐ型駆動回路ＴＦＴ26およびＮ型駆動回路ＴＦＴ27ドレイン電極44,67,79およびソース電極43,68,80と、光センサ21のＰ型領域電極88およびＮ型領域電極89を含んだ層間絶縁膜39の表面上の全面に、プラズマＣＶＤ法により窒化シリコン膜の保護絶縁膜45を成膜した後、フォトエッチング法により画素ＴＦＴ16のドレイン電極44に連通するコンタクトホール53を保護絶縁膜膜45に形成する。
【００６８】
次いで、この保護絶縁膜45の表面上の全面に透明有機絶縁膜46を２μｍ程度塗布して成膜した後、この透明有機絶縁膜46に画素ＴＦＴ16のドレイン電極44に連通するコンタクトホール53を再度形成する。
【００６９】
この後、このコンタクトホール53を含む透明有機絶縁膜46の表面上に、スパッタ法によりＩＴＯ(Indium Tin Oxide)を１００ｎｍ程度成膜してから、フォトエッチング法により所定の形状にパターニングして画素電極15を形成する。
【００７０】
さらに、この画素電極15を含む透明有機絶縁膜46の表面全面に、低温キュア型のポリイミドを印刷塗布してから、ラビング処理して配向膜47を形成してアレイ基板11とする。
【００７１】
一方、対向基板91は、この対向基板91のガラス基板92の表面上の全面に顔料が分散された赤、緑、青の３色のカラーフィルタ93のそれぞれをストライプ状に形成する。
【００７２】
この後、これらカラーフィルタ93の表面上の全面に、スパッタ法によりＩＴＯ(Indium Tin Oxide)を１００ｎｍ程度成膜して対向電極94を形成する。
【００７３】
さらに、この対向電極94の表面上の全面に、ポリイミドを印刷塗布しから、ラビング処理して配向膜95を形成して対向基板91とする。
【００７４】
次いで、この対向基板91の配向膜95側にアレイ基板11の配向膜47側を対向させてセル化する。この後、これらアレイ基板11の配向膜47と対向基板91の配向膜95との間に液晶96を注入して封止する。
【００７５】
この後、アレイ基板11のガラス基板12の裏面を研磨して、このガラス基板12の厚さを７０μｍ以上１００μｍにする。
【００７６】
そして、これらアレイ基板11および対向基板91それぞれの裏面側に図示しない偏向板を貼り付けて、入力機能付きの液晶表示装置１とする。
【００７７】
上述したように、上記第１の実施の形態によれば、アレイ基板11の光センサ21による光検出感度に対するガラス基板12の厚さの依存を評価したところ、図４に示すように、この光センサ21の光検出感度は、アレイ基板11のガラス基板12の厚さが薄くなるほど向上した。特に、この光センサ21の光検出感度の指標を、検出物Ｓが白の用紙である場合の光電流と黒の用紙である場合の光電流との比として、使用した用紙の反射率のコントラスト比が１５であった場合には、このガラス基板12の厚さが１００μｍのときに、光センサ21の光検出感度がコントラスト比である１５となり飽和となった。
【００７８】
一方、このガラス基板12の厚さを機械研磨や化学研磨などの研磨によって薄くするときの機械強度の限界が７０μｍである。したがって、光センサ21の光検出感度を最大にするためには、ガラス基板12の厚さを７０μｍ以上１００μｍとすればよい。
【００７９】
すなわち、このガラス基板12の厚さを７０μｍ以上１００μｍ以下とすることにより、このガラス基板12の表面側である対向基板の裏面側に配設されたバックライト98からの光が、このガラス基板12の表面側から入射した際に、このガラス基板12の内部で多重反射を繰り返し、十分に減衰する。この結果、このガラス基板12による表面側から入射する光の多重反射による迷光の光センサ21への入射を簡単な構成で確実に防止できる。
【００８０】
したがって、この光センサ21に入射する光をガラス基板12の裏面側から入射する光のみに制限できるから、このガラス基板12の裏面側に対向した検出物Ｓにより反射された光のみを光センサ21が検知する。この結果、このガラス基板12の裏面側から入射する光による光センサ21の余分な光電流の発生を防止できるので、この光センサ21による光検出感度を向上でき、この光センサ21による検出物Ｓに対する検出感度の向上を実現できる。よって、高感度な入力機能付きの液晶表示装置１を製造できる。
【００８１】
また、この光センサ21のＰ−領域81およびＮ−領域82のそれぞれの表面側を、この光センサ21のゲート電極85、Ｐ型領域電極88およびＮ型領域電極89によって覆った。この結果、バックライト98から照射される光の光センサ21のＰ−領域81およびＮ−領域82への入射を、この光センサ21のゲート電極85、Ｐ型領域電極88およびＮ型領域電極89によって確実に防止できる。このため、この光センサ21の余分な光電流の発生を防止できるから、この光センサ21による光検出感度をより向上できる。
【００８２】
なお、上記第１の実施の形態によれば、光センサ21のＰ−領域81およびＮ−領域82のそれぞれの表面側を、この光センサ21のゲート電極85、Ｐ型領域電極88およびＮ型領域電極89によって覆ったが、これらゲート電極85、Ｐ型領域電極88およびＮ型領域電極89の少なくともいずれかにより、光センサ21のＰ−領域81およびＮ−領域82のそれぞれの表面側が覆われていればよい。
【００８３】
また、アレイ基板11のガラス基板12の厚さを制御して、このガラス基板12の表面側から入射する光の多重反射を防止する構成としたが、このガラス基板12の材質の変更などして、このガラス基板12による光の屈折率を制御したり、図５に示す第２の実施の形態のように、ガラス基板12の裏面にシート状のフィルム体としての反射防止フィルム99を貼り付けるなどして、このガラス基板12の表面側から入射する光の多重反射を防止する構成としても上記第１の実施の形態と同様の作用効果を奏することができる。
【００８４】
【発明の効果】
本発明によれば、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止する厚さをアレイ基板のガラス基板が有する。この結果、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度を向上できる。
【００８５】
また、アレイ基板に取り付けたフィルム体によって、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止できる。このため、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度を向上できる。
【００８６】
さらに、アレイ基板の一主面側から入射する光の多重反射による光センサへの入射を防止する屈折率をアレイ基板のガラス基板が有する。この結果、このアレイ基板の一主面側から入射する光による光センサの余分な光電流の発生を防止できるから、この光センサによる光検出感度を向上できる。
【図面の簡単な説明】
【図１】 本発明の液晶表示装置の第１の実施の形態を示す説明断面図である。
【図２】 同上液晶表示装置を示す説明平面図である。
【図３】 同上液晶表示装置の一部を示す説明平面図である。
【図４】 同上液晶表示装置のガラス基板の厚さと光センサの光検出感度との関係を示す２次グラフである。
【図５】 本発明の第２の実施の形態の液晶表示装置を示す説明断面図である。
【符号の説明】
１ 液晶表示装置
11 アレイ基板
12 ガラス基板
21 光センサ
81 半導体層としてのＰ−領域
82 半導体層としてのＮ−領域
85 電極部としてのゲート電極
88 電極部としてのＰ型領域電極
89 電極部としてのＮ型領域電極
91 対向基板
96 液晶
98 バックライト
Ｓ 検出物
Claims (5)
- 光センサが一主面に配設されて集積され、かつ、他主面が前記光センサにて検出する検出物側に向けて配置されたガラス基板を備えたアレイ基板と、
このアレイ基板の一主面側に対向して配設された対向基板と、
前記アレイ基板と前記対向基板との間に介挿されて封止された液晶と、
前記対向基板に対向して配設されたバックライトとを具備し、
前記アレイ基板のガラス基板は、前記アレイ基板の一主面側から入射する光の多重反射による前記光センサへの入射を防止する厚さを有している
ことを特徴とした液晶表示装置。 - 前記アレイ基板のガラス基板の厚さは、７０μｍ以上１００μｍ以下である
ことを特徴とした請求項１記載の液晶表示装置。 - 光センサが一主面に配設されて集積され、かつ、他主面が前記光センサにて検出する検出物側に向けて配置されたガラス基板を備えたアレイ基板と、
このアレイ基板の一主面側に対向して配設された対向基板と、
前記アレイ基板と前記対向基板との間に介挿されて封止された液晶と、
前記対向基板に対向して配設されたバックライトと、
前記アレイ基板に取り付けられ、このアレイ基板の一主面側から入射する光の多重反射による前記光センサへの入射を防止するフィルム体と
を具備したことを特徴とした液晶表示装置。 - 光センサが一主面に配設されて集積され、かつ、他主面が前記光センサにて検出する検出物側に向けて配置されたガラス基板を備えたアレイ基板と、
このアレイ基板の一主面側に対向して配設された対向基板と、
前記アレイ基板と前記対向基板との間に介挿されて封止された液晶と、
前記対向基板に対向して配設されたバックライトとを具備し、
前記アレイ基板は、このアレイ基板の一主面側から入射する光の多重反射による前記光センサへの入射を防止する屈折率を有している
ことを特徴とした液晶表示装置。 - 前記光センサは、受光により光電流を発生する半導体層と、この半導体層の電極となる電極部を具備し、
前記半導体層は、この半導体層の一主面側が前記電極部により覆われている
ことを特徴とした請求項１ないし４いずれか記載の液晶表示装置。
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Cited By (2)
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