JP4242405B2 - 車載電子制御装置 - Google Patents

Description

この発明は、電気的に分割された第一・第二の制御回路部を備え、相互に監視・制御信号をシリアル交信するように構成された例えばエンジン制御装置等の車載電子制御装置、特にデジタル変換されたアナログ信号を効率よく正確に送信するための車載電子制御装置の改良に関するものである。

電気的に分割された第一・第二の制御回路部を備え、下り通信である定期送信パケットと上り通信である定期報告パケットと、下り通信である読出要求パケットに対応した上り通信である報告返信パケット等によって相互に監視・制御信号をシリアル交信するように構成した車載電子制御装置は公知である。
例えば、特許文献１の「車載電子制御装置」によれば、親局直並列変換器が接続され第一の制御回路部を構成するマイクロプロセッサと、親局直並列変換器とシリアル接続された子局直並列変換器が接続され第二の制御回路部を構成する通信制御回路部とを有し、当該通信制御回路部は、親局から子局に対して送信されたデータを格納する第一の格納手段と、第一の格納手段に格納されたコマンドデータが書込／設定コマンドであるときにデバイスメモリに転送する分配格納手段と、マイクロプロセッサに対する上り返信情報を生成する返信パケット生成手段と、返信情報を順次格納して渋滞を待避しながら先入れ先出しにて読み出す第二の格納手段と、最新情報を付加して返信する返信パケット編成手段とを備えた車載電子制御装置が開示されている。
前記返信パケットとしては、１６点以下のＯＮ／ＯＦＦ情報を定期返信したり、１５点以下のアナログ信号のデジタル変換値を定期返信することができるようになっている。

一方、特許文献２の「アナログ／ディジタル変換装置」によれば、
（１）アナログ信号が入力される複数のチャンネルの中から一つのチャンネルを選択指令に応じて選択するマルチプレクサ部と、（２）マルチプレクサ部で選択された一つのアナログ信号をディジタル信号に変換するアナログ／ディジタル変換部と、（３）マルチプレクサ部に選択指令を出力するとともに、アナログ／ディジタル変換部で変換されるディジタル信号を読み込む制御部とを具備するアナログ／ディジタル変換装置であって、（４）マルチプレクサ部が、アナログ／ディジタル変換部が変換を完了したときに、選択したチャンネルを制御部に返送するチャンネル返送部を備え、（５）制御部が、マルチプレクサ部に出力したチャンネルとチャンネル返送部から返送されたチャンネルとが一致していない場合には異常と判断する異常判断部を備えたアナログ／ディジタル変換装置が開示されている。
また、アナログ／ディジタル変換装置において、（６）アナログ信号が入力される複数のチャンネルの中から一つのチャンネルを選択指令に応じて選択するマルチプレクサ部と、（７）マルチプレクサ部で選択された一つのアナログ信号をディジタル信号に変換するアナログ／ディジタル変換部と、（８）マルチプレクサ部に選択指令を出力するとともに、アナログ／ディジタル変換部で変換されるディジタル信号を読み込む制御部とを具備するアナログ／ディジタル変換装置であって、（９）制御部が、アナログ／ディジタル変換部に変換開始指令を出力した後、アナログ／ディジタル変換部が変換を完了するまでの変換所要時間を計測し、変換所要時間が予め定められた最長時間以上である場合には異常と判断する異常判断部を有するアナログ／ディジタル変換装置が開示されている。

さらに、特許文献３の「超音波診断装置」によれば、（１）被検体内に送信した超音波パルスに対応する超音波エコーを受信して受信エコー信号を生成する圧電振動子を有する超音波探触子と、（２）受信エコー信号をサンプリング周期に合わせたタイミングでパラレルデータに変換するＡＤ変換手段と、（３）ＡＤ変換手段から同時刻に出力されたパラレルデータを複数のビット列に分割し、各ビット列をサンプリング周期よりも短い周期で時分割的に切り替えて出力する時分割出力手段と、（４）時分割出力手段の出力ビット列に基づいて元のパラレルデータを復元する信号処理手段とを具備し、（５）時分割出力手段は、サンプリング周期に合わせたタイミングでパラレルデータを一時的に保持して出力するラッチ回路と、（６）ラッチ回路の出力ビット列を複数に分割して取り出し各ビット列をサンプリング周期より短い周期で切り替えて出力するセレクタ回路とを有している。

特開２００３−２８５７０２号公報（段落番号００２０〜０１１４、図２） 特開平８−２３２７６号公報（段落番号００１２〜００２６、図１） 特開２００２−２０９８８６号公報（段落番号０００９〜００２４、図１）

（１）従来技術の課題の説明
特許文献１の「車載電子制御装置」では、スイッチ信号入力であるＯＮ／ＯＦＦ情報とアナログ入力信号のデジタル変換値であるデジタル情報を交互に定期報告することができるようになっているが、アナログ変換データの異常判定と異常処理について論及されていない。
また、特許文献２の「アナログ／ディジタル変換装置」では、アナログ信号のデジタル情報を得ようとすれば、その都度にチャンネル指定指令を事前に送信しておくことが必要となるために、多くのデジタル情報を高頻度に得ようとすれば通信制御の負担が過大となる欠点がある。
しかも、ＡＤ変換されたデジタル情報を送信した後にＡＤ変換器の異常判定を行うようになっているので、異常判定が遅れたり、無駄な送信を行わなければならない欠点がある。
さらに、特許文献３の「超音波診断装置」では、ＡＤ変換データを上位ビット群と下位ビット群に分割して送信し、受信側で合成するようになっているが、ＡＤ変換タイミングとデータ分割のタイミングが非同期である場合にはデータの分割異常が発生し、受信側で合成したときには、例えば旧データの上位ビット群と新データの下位ビット群とが一つのデータとして合成される危険性がある。

（２）発明の目的の説明
この発明は、上述のような課題を解決するためになされたものであり、多くのアナログ信号のデジタル変換値を効率的・高頻度に送信すると共に、制御負担を軽減しながら正確なＡＤ変換情報が得られるようにした車載電子制御装置を得ることを第一の目的にしている。
また、高精度分解能を有する多チャンネルＡＤ変換器によるロングビットのデジタル変換データを、定型的な語長の通信手段を用いて正確に送信するようにした車載電子制御装置を得ることを第二の目的にしている。

この発明に係わる車載電子制御装置においては、第一の制御回路部として、入出力制御手段と通信制御手段とを有するプログラムメモリと、演算処理用のＲＡＭメモリと、プログラムメモリと協働するマイクロプロセッサと、第一の直並列変換器とを備え、第二の制御回路部として、少なくとも監視・制御信号の交信を行うための通信制御回路部と、間接スイッチ信号入力回路と、多チャンネルＡＤ変換器を含む間接アナログ信号入力回路と、データメモリと、第二の直並列変換器とを備え、第一・第二の直並列変換器を介して相互に監視・制御信号のシリアル交信を行うように構成されたものであり、第一の制御回路部はさらに定期送信手段を備えると共に、第二の制御回路部はさらに定期報告手段と変換異常判定手段と異常報告手段とデータ更新指令手段と第一・第二のバッファメモリとを備えている。
定期送信手段は、第一の制御回路部から第二の制御回路部に対して定期的に定数設定データや制御出力データを定期送信パケットによって送信し、第二の制御回路部において設定・出力データをデータメモリに格納する書込設定する手段となっている。
定期報告手段は、第二の制御回路部から第一の制御回路部に対して監視入力データとステータス情報を定期報告パケットによって報告返信し、第一の制御回路部が定期報告データをＲＡＭメモリに格納する手段となっている。
変換異常判定手段は、多チャンネルＡＤ変換器によるＡＤ変換値が所定の上下限値の範囲外であるか、またはＡＤ変換に必要とされる時間が所定値以上であることを検出して多チャンネルＡＤ変換器を異常と判定する手段となっている。
異常報告手段は、変換異常判定手段によって多チャンネルＡＤ変換器の異常判定がなされたときに作用して、所定アドレスのデータメモリに対してステータス情報を書き込んで、ステータス情報を定期報告パケットに付加することによって第一の制御回路部に定期報告する手段となっている。
データ更新指令手段は、第一・第二のバッファメモリとの間で作用して、変換異常判定手段による判定が正常であったときに作用して第一のバッファメモリから第二のバッファメモリへのデータ転送を許可する手段となっている。
第一のバッファメモリは、多チャンネルＡＤ変換器による全チャンネルのＡＤ変換データが一次格納されているデータメモリとなっている。
第二のバッファメモリは、多チャンネルＡＤ変換器が全チャンネルのＡＤ変換を完了して、次回のＡＤ変換を開始する前の時点であって、しかもデータ更新指令手段がデータ転送を許可しているときに第一のバッファメモリの内容が一括転送されるデータメモリであり、定期報告パケットは第二のバッファメモリの内容に基づいて編成されるようになっている。
第二のバッファメモリの内容に基づいて編成される定期報告パケットは、多チャンネルＡＤ変換器によるＡＤ変換データのビット長よりも短いビット長の複数のフレームによって構成されていて、ＡＤ変換データは、上位ビットと下位ビットにフレーム分割して編成されるようになっている。
第一のバッファメモリは、多チャンネルＡＤ変換器による全チャンネルのＡＤ変換データが一次格納され、定期報告パケットのフレーム長の１．５倍以下のビット数を有するロングビット長のデータメモリとなっている。
第二のバッファメモリは、多チャンネルＡＤ変換器が全チャンネルのＡＤ変換を完了して、次回のＡＤ変換を開始する前の時点であって、しかも定期報告パケットの編成タイミングを除外したタイミングにおいて、データ更新指令手段によって第一のバッファメモリに格納されている全データが転送されるロングビット長のデータメモリとなっている。
定期報告パケットには、第二のバッファメモリに格納されている全チャンネルのＡＤ変換データの中の一対のＡＤ変換データが、それぞれ上位・下位ビットに分割されて３フレームに編成格納されるものであり、当該定期報告パケットの編成中においてはデータ更新指令手段は、第一のバッファメモリから第二のバッファメモリへのデータ転送を禁止するようになっている。

この発明は、以上説明したように、多チャンネルＡＤ変換器を備えた第二の制御回路部からマイクロプロセッサを備えた第一の制御回路部に対して複数チャンネルのＡＤ変換データをシリアル送信する車載電子制御装置において、ＡＤ変換データは第一・第二のバッファメモリを介して通信パケットに編成されて送信され、ＡＤ変換データに異常があるときには第一・第二のバッファメモリ間の転送が禁止されて、第一の制御回路部に対して異常報告が行なわれるようになっている。
また、通信パケットの語長よりも第一・第二のバッファメモリの語長が長く、パケット編成が完了するまでは第一・第二のバッファメモリ間の転送が禁止されるようになっている。
従って、多チャンネルＡＤ変換器が一連のＡＤ変換を完了して、正常データが整ってから報告送信用の第二のバッファメモリに一括転送されているので、誤ったデータが報告送信されて混乱するのを回避できると共に、無駄な報告通信による通信渋滞を回避することができる効果がある。
また、異常発生後に再度のＡＤ変換を行っている間に、暫時は第二のバッファメモリに格納されている旧データを報告送信することができ、再度のＡＤ変換指令によって正常に回復するのを待つことができると共に、異常状態が定期報告されているので、異常が継続する場合には第一の制御回路部によって異常処理を行うことができる。
さらに、語長が長い一対のＡＤ変換データ（例えば１０ビットを２点分）を語長の短い定型的な通信フレーム（例えば８ビット）の３フレームに分配編成して、高精度なＡＤ変換データを効率よく送信することができる効果がある。

実施の形態１．
（１）実施の形態１の構成の詳細な説明
以下、この発明の実施の形態１について説明する。
図１は、この発明の実施の形態１による車載電子制御装置を示す全体ブロック図である。
図１において、車載電子制御装置１００Ａは、第一の制御回路部２００Ａと第二の制御回路部３００Ａとによって構成されている。
まず、車載電子制御装置１００Ａの外部に接続されるものとして、外部ツール１０１は、製品出荷時または保守点検時に車載電子制御装置１００Ａに対して図示しない脱着コネクタを介して接続され、後述の不揮発プログラムメモリ１１５Ａに制御プログラムや制御定数を転送書込みするためのものである。
第一の入力センサ群１０２ａは、比較的高速・高頻度にＯＮ／ＯＦＦ動作し、後述のマイクロプロセッサ１１０Ａに対して直接取込みする必要のあるセンサ群となっている。
第二の入力センサ群１０２ｂは、比較的低頻度のＯＮ／ＯＦＦ動作を行い、信号取込みの遅れがあまり問題とならないようなセンサ群となっている。

第一のアナログセンサ群１０３ａは、比較的変化度合いが激しくて、後述のマイクロプロセッサ１１０Ａに対して直接取込みする必要のあるセンサ群となっている。
第二のアナログセンサ群１０３ｂは、比較的緩慢な出力変化を行い、信号取込みの遅れがあまり問題とならないようなセンサ群となっている。
第一の電気負荷群１０４ａは、比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の電気負荷群となっている。
第二の電気負荷群１０４ｂは、比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の電気負荷群となっている。
車載バッテリ１０５ａは、車載電子制御装置１００Ａや第一・第二の電気負荷群１０４ａ・１０４ｂに給電する外部電源であり、電源スイッチ１０５ｂは、電源リレー１０６ａを駆動し、電源リレー１０６ａの出力接点１０６ｂ・１０６ｃによって第一・第二の電気負荷群１０４ａ・１０４ｂに対する電源回路を閉成すると共に、出力接点１０６ｄによって車載電子制御装置１００Ａに対する給電回路を閉成するようになっている。
なお、車載バッテリ１０５ａと車載電子制御装置１００Ａは、電源スイッチ１０５ｂが開路している時にも、ＲＡＭメモリをバックアップするための微小電力給電回路が構成されている。

次に、第一の制御回路部２００Ａの構成として、マイクロプロセッサ１１０Ａは例えば３２ビットの演算処理能力を備え、このマイクロプロセッサ１１０Ａは車載電子制御装置１００Ａにおける入出力制御の主体となるものであって、出荷調整や保守点検時にはシリアルインタフェース１１１を介して外部ツール１０１と交信するようになっている。
直接スイッチ信号入力回路１１２ａは、第一の入力センサ群１０２ａと並列接続された直接入力信号用インタフェース回路であり、多チャンネルＡＤ変換器１１３ａは、第一のアナログセンサ群１０３ａと接続された直接アナログ信号入力回路であり、直接出力回路１１４ａは、第一の電気負荷群１０４ａに対して並列接続されたパワートランジスタ等による直接出力信号用インタフェース回路であり、プログラムメモリ１１５Ａは、フラッシュメモリ等の不揮発メモリであり、ＲＡＭメモリ１１６Ａは、演算処理用の揮発性メモリであり、第一の直並列変換器１１７は、後述の第二の直並列変換器１２７と対をなし、第二の直並列変換器１２７に対する親局となるシリアル通信回路となっている。

なお、シリアルインタフェース１１１、第一の直並列変換器１１７、直接スイッチ信号入力回路１１２ａ、多チャンネルＡＤ変換器１１３ａ、直接出力回路１１４ａ、プログラムメモリ１１５Ａ、ＲＡＭメモリ１１６Ａとマイクロプロセッサ１１０Ａは、データバス１１８によって互いに接続され、図示しないアドレスバスまたはチップセレクト回路によって指定されたものがマイクロプロセッサ１１０Ａと交信するようになっている。
また、プログラムメモリ１１５Ａには、入出力制御手段となるプログラムや通信制御手段となるプログラム、或いは図２の制御ブロック図で示す第一の制御回路部２００Ａに関連する各種の制御手段となるプログラムが書き込まれている。
さらに、ＲＡＭメモリ１１６Ａには、第一・第二の電気負荷群１０４ａ・１０４ｂに対する出力設定データ或いは第一の入力センサ１０２ａや第一のアナログセンサ１０３ａからの入力信号と、後述の第二の制御回路部３００Ａから報告された間接入力情報やステータス情報などの監視入力データが書き込まれるようになっている。

第二の制御回路部３００Ａの構成として、通信制御回路部１２０Ａは、後述のＡＤ変換制御部２５０を包含し、データメモリ１２６Ａと協働しながら第一の制御回路部２００Ａに対する通信制御を行う論理回路となっている。
間接スイッチ信号入力回路１２２ｂは、第二の入力センサ群１０２ｂと並列接続された間接入力信号用インタフェース回路であり、多チャンネルＡＤ変換器２０４Ａは、第二のアナログセンサ群１０３ｂと接続されたアナログ信号入力回路１２３Ａを構成し、間接出力回路１２４ｂは、第二の電気負荷群１０４ｂに対して並列接続されたパワートランジスタ等による間接出力信号用インタフェース回路であり、第二の直並列変換器１２７は、子局となるシリアル通信回路となっている。なお、第一・第二の直並列変換器１１７・１２７は、互いにシリアル接続されて、親局から子局に送信される制御信号や、子局から親局に報告される監視信号の授受が行われるようになっている。

また、第二の直並列変換器１２７や間接スイッチ信号入力回路１２２ｂ、間接出力回路１２４ｂ、多チャンネルＡＤ変換器２０４Ａ、データメモリ１２６Ａと通信制御回路部１２０Ａは、データバス１２８によって互いに接続されている。
さらに、データメモリ１２６Ａにはマイクロプロセッサ１１０Ａから送信された各種設定データや第二の電気負荷群１０４ｂに対する出力設定データ、或いはマイクロプロセッサ１１０Ａへ報告するための第二の入力センサ１０２ｂや第二のアナログセンサ１０３ｂからの監視入力信号と、第二の制御回路部３００Ａに関するステータス情報などが書き込まれるようになっている。
電源ユニット１２１は、車載バッテリ１０５ａから直接給電されたり、電源リレー１０６ａの出力接点１０６ｄを介して給電され、車載電子制御装置１００Ａ内で使用される安定化制御電源出力を発生するようになっている。
通信制御回路部１２０Ａは、マイクロプロセッサ１１０Ａからの指令によって電源リレー駆動出力ＤＲを発生し、駆動素子１２９を介して電源リレー１０６ａに対する自己保持駆動を行うようになっている。

以上のとおりに構成された車載電子制御装置１００Ａでは、入出力制御のための入力信号としては、マイクロプロセッサ１１０Ａに対して直接的にバス接続された第一の入力センサ群１０２ａと第一のアナログセンサ群１０３ａと、マイクロプロセッサ１１０Ａに対して第一・第二の直並列変換器１１７・１２７を介して間接的に接続された第二の入力センサ群１０２ｂと第二のアナログセンサ１０３ｂとがある。
マイクロプロセッサ１１０Ａは、これらの監視入力信号の状態とプログラムメモリ１１５Ａに格納されている制御プログラムと制御定数に基づいて制御出力信号を発生する。
マイクロプロセッサ１１０Ａに対して直接的にバス接続された第一の電気負荷１０４ａと、マイクロプロセッサ１１０Ａに対して第一・第二の直並列変換器１１７・１２７を介して間接的に接続された第二の電気負荷１０４ｂは、前記制御出力信号によって駆動されるようになっている。
なお、プログラムメモリ１１５Ａに対しては、車載電子制御装置１００Ａの運転開始前に予め外部ツール１０１から制御プログラムと制御定数とが転送格納され、車載電子制御装置１００Ａが運転開始すると、プログラムメモリ１１５Ａ内に格納されている制御定数の一部がデータメモリ１２６Ａに転送されるようになっている。
また、図１中の２０１ａ、２０１ｂ、２０４ｂ、２０４ｄ、２０７ａ、２０７ｂ、２１６ｂ、２２６ｂについては、図２の説明で述べる。

以下、図１のものの通信制御説明用機能ブロック図である図２について説明する。
図２は、この発明の実施の形態１による車載電子制御装置の通信制御について説明する機能ブロック図である。
図２において、第一の直並列変換器１１７を有する第一の制御回路部２００Ａ（以下親局という）と第二の直並列変換器１２７を有する第二の制御回路部３００Ａ（以下子局という）との間で交信される信号は、以下のとおりに大別されている。
定期送信手段２０１ａは、親局で準備され、親局から子局に送信される後述の定期送信パケット２０１ａａの送信手段であり、この定期送信パケット２０１ａａは、子局側からの要請が無くても親局側から自発的に略定期的に送信されるものであって、その時間間隔の上限値は所定の値以下となるように管理されているものである。
確認返信手段２０１ｂは、定期送信パケット２０１ａａを受信した子局が確認返信パケット２０１ｂｂで正常受信または受信異常を返信する手段であり、定期送信パケット２０１ａａによって正常受信したデータには、データメモリ１２６Ａを介して図１の第二の電気負荷群１０４ｂに出力される出力情報やデータメモリ１２６Ａに書き込まれる各種設定定数などがあり、その詳細パケット構成については図３で詳述する。
出力情報格納ブロック２０２ａと設定情報格納ブロック２０２ｂは、定期送信パケット２０１ａａによって親局から送信された出力・設定情報をデータメモリ１２６Ａの所定のアドレスに書込みするブロックであり、このときの書込みアドレスは定期送信パケット２０１ａａの中で指定されている。

ＯＮ／ＯＦＦ入力情報読出ブロック２０３ａは、間接スイッチ信号入力回路１２２ｂからデータメモリ１２６Ａに格納されていた第二の入力センサ群１０２ｂのＯＮ／ＯＦＦ情報を、例えば１６点単位で一括して読出して、後述の第一の報告パケット２１６ｂｂに編成されて第一の定期報告手段２１６ｂによって第一の制御回路部２００Ａに報告するための読出しブロックとなっている。
アナログ入力情報読出ブロック２０３ｂは、データメモリ１２６Ａの第二領域である第二のバッファメモリ２０４ｄに格納されているＡＤ変換データを後述の第二の報告パケット２２６ｂｂによって編成し、第二の定期報告手段２２６ｂによって第一の制御回路部２００Ａに報告するための読出しブロックとなっている。
なお、間接アナログ入力インタフェース回路１２３Ａに含まれている多チャンネルＡＤ変換器２０４Ａは、例えば１０ビット分解能の８チャンネルのＡＤ変換器であって、この多チャンネルＡＤ変換器２０４Ａは、電源ユニット１２１によって生成された制御電圧Ｖｃｃによって給電されると共に、同じ制御電圧Ｖｃｃが基準電源端子に印加されている。

図４で後述するＡＤ変換時期指定手段２０５ａ・２０５ｂ、または定期ＡＤ変換指令手段２０５ｈに基づいて、多チャンネルＡＤ変換器２０４Ａに対してＡＤ変換開始指令ＡＤｅｎが与えられると、多チャンネルＡＤ変換器は例えば０〜７チャンネルのアナログ入力に対するＡＤ変換を順次実行し、チャンネル選択信号ｃｈｓｅｌ、ＡＤ変換データｄａｔａ、書込みタイミング信号ｗｒｔｉｍを発生しながら、一旦はデータメモリ１２６Ａの第一領域である第一のバッファメモリ２０４ｂに全チャンネル分のＡＤ変換データが仮格納され、全チャンネルのＡＤ変換が完了してから異常がないことを判定した上で、第二のバッファメモリ２０４ｄに一括転送されるようになっていて、アナログ入力情報読出ブロック２０３ｂは、第二のバッファメモリ２０４ｄの内容を、例えば２チャンネル単位で一括して読出して、第二の報告パケット２２６ｂｂによって第一の制御回路部２００Ａに報告するようになっている。

ＡＤ変換制御部２５０は、多チャンネルＡＤ変換器２０４Ａに対してＡＤ変換開始指令ＡＤｅｎを供給するＡＤ変換時期指定手段２０５ａ・２０５ｂと変換異常判定手段２０５ｃ・２０５ｄと異常報告手段２０５ｅとデータ更新指令手段２０５ｇとパケット生成監視手段２０５ｆによって構成されている。
変換異常判定手段２０５ｃは、多チャンネルＡＤ変換器２０４Ａに対してＡＤ変換開始指令ＡＤｅｎが供給されてから、多チャンネルＡＤ変換器２０４Ａが全チャンネル分のＡＤ変換終了信号ＡＤｆｉｎを発生するまでの所要時間を計測し、この所要時間が所定値を超過しているときには多チャンネルＡＤ変換器２０４Ａを異常と判定する時間超過による判定手段となっている。
変換異常判定手段２０５ｄは、多チャンネルＡＤ変換器２０４Ａの特定チャンネルに入力された一定のサンプル電圧２０４ａに対するデジタル変換値が所定の許容誤差の範囲外であるときに異常と判定する変換定数異常判定手段となっている。
なお、サンプル電圧２０４ａとして意図的に所定電圧以外の電圧を切り替え接続したときに変換異常判定手段２０５ｄが正しく異常判定を行なうかどうかを点検するために、２種類のサンプル電圧を使用することも可能である。
異常報告手段２０５ｅは、変換異常判定手段２０５ｃ・２０５ｄによって多チャンネルＡＤ変換器２０４Ａの異常判定がなされたことを記憶して、所定アドレスのデータメモリ１２６Ａに対してステータス情報２０３ｃを書き込んで、このステータス情報２０３ｃを第一の報告パケット２１６ｂｂ（または第二の報告パケット２２６ｂｂ）に付加することによって第一の制御回路部２００Ａに定期報告するようになっている。

なお、ＡＤ変換異常が例えばノイズ誤動作による一時的なものであって、次のＡＤ変換サイクルにおいて何等の異常も発生しなかったときには異常報告手段２０５ｅの異常記憶はリセットされ、ステータス情報２０３ｃも正常情報に変化するようになっている。
データ更新指令手段２０５ｇは、第一・第二のバッファメモリ２０４ｂ・２０４ｄとの間で作用して、変換異常判定手段２０５ｃ・２０５ｄによる判定が正常であったときに第一のバッファメモリ２０４ｂから第二のバッファメモリ２０４ｄへのデータ転送を許可する手段となっている。
パケット生成監視手段２０５ｆは、第二の報告パケット２２６ｂｂの生成開始から生成完了までの生成期間中においてデータ更新指令手段２０５ｇによるデータ更新を禁止するためのものとなっている。
従って、変換異常判定手段２０５ｃ・２０５ｄの判定が正常であって、第二の報告パケット２２６ｂｂの生成中でなければ第一のバッファメモリ２０４ｂに格納されていた多チャンネルのＡＤ変換値は、ゲート回路２０４ｃを介して第二のバッファメモリ２０４ｄに一括転送され、第二のバッファメモリ２０４ｄの内容がアナログ入力情報読出ブロック２０３ｂによって読み出されて第二の報告パケット２２６ｂｂとして報告されるようになっている。

報告順序選択手段２０６ｃは、間接スイッチ信号入力回路１２２ｂから入力された複数のＯＮ／ＯＦＦ情報を一括して報告する第一の報告パケット２１６ｂｂと、多チャンネルＡＤ変換器２０４Ａによってデジタル変換された所定チャンネル数のデジタル情報を報告する複数個の第二の報告パケット２２６ｂｂとを順次選択して、少なくとも第二の報告パケット２２６ｂｂが連続しない関係に第一の報告パケット２１６ｂｂを優先して第一・第二の定期報告手段２１６ｂ・２２６ｂによって定期報告を行う選択制御手段となっている。
なお、第一・第二の報告パケット２１６ｂｂ・２２６ｂｂは、親局側からの要請が無くても子局側から自発的に略定期的に交互送信されるものであって、その時間間隔の上限値は所定の値以下となるように管理されているものである。
報告情報格納ブロック２０６ｄは、第一・第二の定期報告手段２１６ｂ・２２６ｂによって報告された監視情報をＲＡＭメモリ１１６Ａの所定アドレスに転送書込みする手段となっている。
ＲＡＭメモリ１１６Ａは、１６ビットデータが格納できるように構成されており、第二の報告パケット２２６ｂｂで編成された２点のＡＤ変換データ（各１０ビット）は、それぞれに定められた二つのアドレスのＲＡＭメモリ１１６Ａに分配格納されるようになっている。

ステータス異常処理手段２０６ｅは、第一または第二の報告パケット２１６ｂｂ・２２６ｂｂに含まれるステータス情報が変換異常判定手段２０５ｃ・２０５ｄによる多チャンネルＡＤ変換器２０４Ａの異常情報を包含しているときに作用して、異常情報の受信回数を計数し、異常情報の受信回数が所定回数を超過したときに異常処理が実行され、多チャンネルＡＤ変換器２０４Ａと第一・第二のバッファメモリ２０４ｂ・２０４ｄをリセットしたり、または第二の制御回路部３００Ａの全体をリセットするようになっている。
不定期送信手段２０７ａは、親局が子局に対して読出要求を行うときに親局から子局に不定期送信パケット２０７ａａを送信する手段であり、報告返信手段２０７ｂは子局から親局に対して報告返信パケット２０７ｂｂを返信する手段であり、報告返信の対象となるデータメモリ１２６Ａのアドレスは、不定期送信パケット２０７ａａの中で指定されている。
定期報告許可手段２１１ａとなる定期送信パケット２１１ａａ、ＡＤ変換許可手段２１２ａとなる定期送信パケット２１２ａａは、いずれも定期送信パケット２０１ａａの一種であって、その内容は図３で詳述する。

以下、図１のものの通信パケット構成図である図３について説明する。
図３は、この発明の実施の形態１による車載電子制御装置の通信パケットを示す図である。
図３において、親局から子局への定期送信手段２０１ａとなる定期送信パケット２０１ａａは、開始データ５５Ｈ・定期送信コマンド１０Ｈ・書込データ・格納先アドレス・終了データＡＡＨ・チェックサムデータであるフレーム１からフレーム６によって構成されている。
なお、前記Ｈは、各数値が１６進数で表現されていることを示すものであると共に、定期送信パケット２０１ａａのフレーム６で示したチェックサムデータは、フレーム１からフレーム５までのデータのバイナリ加算値の補数値となっている。
定期報告許可手段２１１ａとなる定期送信パケット２１１ａａは、定期報告の許可情報を指令データとして包含した定期送信パケットの一種であり、定期送信パケット２１１ａａは、開始データ５５Ｈ・定期送信コマンド１０Ｈ・指令データ０１Ｈ・特定アドレス＃００・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されていて、指令データ０１Ｈによって定期報告を許可すると共に、指令データを００Ｈにすると定期報告を禁止するようになっている。
また、この指令データの格納先はデータメモリ１２６Ａのアドレス＃００となっている。

ＡＤ変換許可手段２１２ａとなる定期送信パケット２１２ａａは、ＡＤ変換の許可情報を指令データとして包含した定期送信パケットの一種であり、定期送信パケット２１２ａａは、開始データ５５Ｈ・定期送信コマンド１０Ｈ・指令データ０１Ｈ・特定アドレス＃０１・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されている。
このＡＤ変換許可指令がデータメモリ１２６ａのアドレス＃０１に書き込まれた場合には、指令データ０１ＨによってＡＤ変換を継続的に許可すると共に、指令データを００ＨにするとＡＤ変換を禁止するようになっている。
確認返信手段２０１ｂとなる確認返信パケット２０１ｂｂは、開始データ５５Ｈ・ＡＣＫコマンド６１ＨまたはＮＡＣＫコマンド６２Ｈ・アドレス・終了データＡＡＨ・チェックサムデータの５個のフレームによって構成されている。
定期送信パケット２０１ａａを正常受信したときはコマンドデータは６１Ｈとなり、受信データが異常であるときにはコマンドデータは６２Ｈとなるようになっており、アドレスデータは定期送信パケット２０１ａａの中で指定されていたアドレスと同じアドレスである。

第一の報告パケット２１６ｂｂは、親局に対してＯＮ／ＯＦＦ入力情報を報告する第一の定期報告手段２１６ｂとなる通信パケットであり、第一の報告パケット２１６ｂｂは、開始データ１１Ｈ・報告データ１・報告データ２・ステータス情報・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されている。
報告データ１と報告データ２によって１６点分のＯＮ／ＯＦＦ情報が一括して報告されるようになっている。
第二の報告パケット２２６ｂｂは、親局に対してアナログ入力情報を報告する第二の定期報告手段２２６ｂとなる通信パケットであり、第二の報告パケット２２６ｂｂは、開始データ５０Ｈ〜５３Ｈ・報告データ１・報告データ２・報告データ１／２・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されている。

開始データが５０Ｈのときにはアナログ入力チャンネル０・１のデジタル変換値が報告され、開始データが５１Ｈのときにはアナログ入力チャンネル２・３のデジタル変換値が報告され、開始データが５２Ｈのときにはアナログ入力チャンネル４・５のデジタル変換値が報告され、開始データが５３Ｈのときにはアナログ入力チャンネル６・７のデジタル変換値が報告される。
報告される２点のアナログ信号は、各１０ビットのデジタル値に変換されていて、フレーム２の８ビットとフレーム４の下位２ビットの計１０ビットによって一方のデジタル変換値が報告され、フレーム３の８ビットとフレーム４の上位２ビットの計１０ビットによって他方のデジタル変換値が報告されるようになっている。
なお、フレーム４の各２ビットは、下位側の０〜３ビットに集中させ、上位４ビットによってステータス情報を報告するようにしても良い。

不定期送信パケット２０７ａａは、親局が子局に対して指定したアドレスのデータを読出要求するための不定期送信手段２０７ａとなる通信パケットであり、不定期送信パケット２０７ａａは、開始データ５５Ｈ・読出要求コマンド３０Ｈ・アドレス・終了データＡＡＨ・チェックサムデータの５個のフレームによって構成されている。
報告返信パケット２０７ｂｂは、親局から読出要求されたアドレスのデータに対する報告返信手段２０７ｂとなる通信パケットであり、この報告返信パケット２０７ｂｂは、開始データ２５Ｈ・報告データ１・報告データ２・ステータスまたは報告データ１／２・終了データＡＡＨ・チェックサムデータの６個のフレームによって構成されている。
なお、不定期送信パケット２０７ａａで指定されたアドレスが例えば１１Ｈまたは５０Ｈ〜５３Ｈであれば、報告返信パケット２０７ｂｂにおけるフレーム２〜フレーム４の内容は、第一・第二の報告パケット２１６ｂｂ・２２６ｂｂと同じ内容となっている。

以上の説明では、第一・第二の報告パケット２１６ｂｂ・２２６ｂｂｂや報告返信パケット２０７ｂｂにおいて、フレーム数を削減するためにアドレスフレームを省略し、開始データＳＴＸ欄で識別する等の工夫がなされているが、報告対象となるＯＮ／ＯＦＦ入力信号点数やアナログ入力信号点数が多い場合には、アドレスフレームを追加して単純なフレーム構成に変更することができる。

以下、図１のものの定期報告のタイムチャートである図４について説明する。
図４は、この発明の実施の形態１による車載電子制御装置の定期報告を示すタイムチャートである。
図４（ａ）は、第一の定期報告手段２１６ｂによってＯＮ／ＯＦＦ入力情報がマイクロプロセッサ１１０Ａに送信されるタイミングを示しており、その平均間隔は約２０ｍｓｅｃとなっている。
図４（ｂ）は、ＡＤ変換時期指定手段２０５ａによって、多チャンネルＡＤ変換器２０４Ａに対してＡＤ変換開始指令ＡＤｅｎ１が供給されるタイミングを示しており、この供給タイミングは第一の定期報告手段２１６ｂによって第一の報告パケット２１６ｂｂが送信されてから、遅延時間としてＴｄ＝３ｍｓｅｃを置いた時点となっている。
図４（ｃ）は、ＡＤ変換時期指定手段２０５ｂによって、多チャンネルＡＤ変換器２０４Ａに対してＡＤ変換開始指令ＡＤｅｎ２が供給されるタイミングを示しており、この供給タイミングは、ＡＤ変換開始指令ＡＤｅｎ１が供給されてから、遅延時間としてＴｄ＝３ｍｓｅｃを置いた時点となっている。
図４（ｄ）は、第二の定期報告手段２２６ｂによってアナログ入力情報がマイクロプロセッサ１１０Ａに送信されるタイミングを示しており、そのタイミングは第一の報告パケット２１６ｂｂの送信タイミングの中間位置にあり、第一・第二の報告パケット２１６ｂｂ・２２６ｂは全体として約１０ｍｓｅｃの周期で交互に送信されている。
但し、第二の報告パケット２２６ｂｂの内容は、送信の対称となるアナログ入力チャンネルが順次変化しており、第二の報告パケット２２６ｂｂを４回送信することによって全チャンネルのＡＤ変換データ８点が送信されるようになっている。

多チャンネルＡＤ変換器２０４Ａが全チャンネルのＡＤ変換を完了するのに要する時間は、１ｍｓｅｃ未満の短時間であり、第二の報告パケット２２６ｂｂの送信タイミング以前に、ＡＤ変換開始指令ＡＤｅｎ１・ＡＤｅｎ２による２回のＡＤ変換が完了しているような関係に時間配分されている。
従って、ＡＤ変換開始指令ＡＤｅｎ２によるＡＤ変換が正常であって、変換異常判定手段２０５ｃ・２０５ｄによる異常が発生しなかった場合には、ＡＤ変換開始指令ＡＤｅｎ２に基づいてＡＤ変換された最新のＡＤ変換データが第一のバッファメモリ２０４ｂから第二のバッファメモリ２０４ｄへ転送されており、第二の報告パケット２２６ｂｂは、この最新のＡＤ変換データに基づいて編成されることになる。
但し、どの入力チャンネルのＡＤ変換データを用いるかは報告順序選択手段２０６ｃによって順次切り替え選択されるようになっている。
一方、ＡＤ変換開始指令ＡＤｅｎ２によるＡＤ変換が異常であった場合には、ＡＤ変換開始指令ＡＤｅｎ２に基づくＡＤ変換データは、第二のバッファメモリ２０４ｄに転送されることはなく、第二のバッファメモリ２０４ｄに格納されているＡＤ変換データは前回のＡＤ変換開始指令ＡＤｅｎ１によってＡＤ変換された古いＡＤ変換データとなっていて、第二の報告パケット２２６ｂｂは、この古いＡＤ変換データに基づいて編成されることになる。

しかし、多チャンネルＡＤ変換器２０４Ａに入力されるアナログ信号は緩慢な変化を行なうものであって、信号の変動率に比べて報告周期が短いので、一時的なノイズ誤動作等によるＡＤ変換異常であれば、実用上の問題が発生しないようになっている。
但し、多チャンネルＡＤ変換器２０４Ａ自体の恒久的異常が発生すると、マイクロプロセッサ１１０Ａはステータス異常処理手段２０６ｅによって異常処理を実行するようになっている。
なお、各チャンネルのアナログ信号は、通常は０．５Ｖ〜４．５Ｖの間で変動し、０．５Ｖ未満、または４．５Ｖを超過する値となればアナログ入力信号回路の異常であると判定する異常判定手段を付加すれば、アナログ入力信号回路の断線・短絡異常に対してもステータス情報によって定期報告を行なうことができる。
このような場合でも、第二のバッファメモリ２０４ｄには断線・短絡異常が発生する前の正常データが残されていて、異常対策処理の参考情報として活用することができるようになっている。

図４（ｅ）は、ＡＤ変換開始指令ＡＤｅｎ１・ＡＤｅｎ２に代わる第三のＡＤ変換指令手段２０５ｈによるＡＤ変換開始指令ＡＤｅｎ３のタイムチャートを示したものであり、ＡＤ変換開始指令ＡＤｅｎ３は、第一・第二の報告パケット２１６ｂｂ・２２６ｂｂの送信タイミングとは無関係に、たとえば４ｍｓｅｃの一定周期で発生するようになっている。
このような非同期ＡＤ変換方式を用いる場合には、第二の報告パケット２２６ｂｂの編成中に偶然にも第一のバッファメモリ２０４ｂから第二のバッファメモリ２０４ｄへのデータ更新転送が行なわれないようにパケット生成監視手段２０５ｆによって更新禁止されている。
なお、定期報告許可手段２１１ａによって定期報告が許可されていない時点で、不定期送信手段２０７ａによる読出要求が行なわれて、その読出要求対象がＡＤ変換データであった場合には、ＡＤ変換開始指令ＡＤｅｎ３によって予めＡＤ変換を実行しておく必要がある。

（２）作用・動作の詳細な説明
以上のとおり構成されたものにおいて、電源スイッチ１０５ｂが閉路されると車載バッテリ１０５ａから給電された電源ユニット１２１が所定の制御電圧Ｖｃｃを発生し、第一・第二の制御回路部２００Ａ・３００Ａの各部に給電されてマイクロプロセッサ１１０Ａと通信制御回路部１２０Ａが動作を開始する。
マイクロプロセッサ１１０Ａは、第一・第二の入力センサ群１０２ａ・１０２ｂから得られるＯＮ／ＯＦＦ入力信号と、第一・第二のアナログセンサ群１０３ａ・１０３ｂから得られるアナログ信号電圧レベルと、不揮発性のプログラムメモリ１１５Ａに格納されている入出力制御プログラムとに基づいて、第一・第二の電気負荷群１０４ａ・１０４ｂの駆動制御を行なう。
なお、第一の入力センサ群１０２ａと第一のアナログセンサ群１０３ａと第一の電気負荷群１０４ａとは、マイクロプロセッサ１１０Ａに対してインタフェース回路を介して並列接続されているのに対し、第二の入力センサ群１０２ｂと第二のアナログセンサ群１０３ｂと第二の電気負荷群１０４ｂとは、一対の直並列変換器１１７・１２７を介してシリアル接続されて、マイクロプロセッサ１１０Ａの入出力端子を削減するように構成されている。

第二の入力センサ群１０２ｂによるＯＮ／ＯＦＦ入力情報は、第一の報告パケット２１６ｂｂによって定期報告され、第二のアナログセンサ群１０３ｂによるＡＤ変換情報は、第二の報告パケット２２６ｂｂによって定期報告され、第二の電気負荷群１０４ｂに対しては、定期送信パケット２０１ａａによって制御信号が供給される。
定期報告が許可されているときには、第一・第二の報告パケット２１６ｂｂ・２２６ｂｂは交互に送信され、第二の報告パケット２２６ｂｂの内容は、報告順序選択手段２０６ｃによって対象チャンネルが順次変更される。
但し、運転開始直後には定期送信パケット２０１ａａによってプログラムメモリ１１５Ａに格納されている制御定数の一部がデータメモリ１２６Ａに送信され、その後に定期報告許可手段２１１ａによって第一・第二の定期報告２１６ｂ・２２６ｂが開始されるようになっている。
また、定期報告許可の有無に関わらず、マイクロプロセッサ１１０Ａは、不定期送信手段２０７ａによって読出要求を行なって、指定アドレスの情報を報告返信手段２０７ｂによって得ることができるようになっている。

定期報告が許可されているときには、第一の報告パケット２１６ｂｂの送信と同期してＡＤ変換時期指定手段２０５ａ・２０５ｂが複数回のＡＤ変換開始指令ＡＤｅｎ１・ＡＤｅｎ２を発生して、第二の報告パケット２２６ｂｂを編成する前に第二のバッファメモリ２０４ｄに対して多チャンネルＡＤ変換器２０４Ａの全チャンネル分のＡＤ変換データが格納される。
但し、変換異常判定手段２０５ｃ・２０５ｄが異常判定を行なうと第二のバッファメモリ２０４ｄに対するデータ更新が禁止され、ステータス情報２０３ｃが定期報告され、ステータス異常処理手段２０６ｅによってマイクロプロセッサ１１０Ａによる異常処理が実行される。
定期報告が許可されていないときには、定期ＡＤ変換指令手段２０５ｈによってＡＤ変換開始指令ＡＤｅｎ３が定期的に発生し、不定期送信手段２０７ａによる読出要求が発生した場合に報告返信パケット２０７ｂｂによってＡＤ変換データの報告返信が行なわれる。
ＡＤ変換開始指令ＡＤｅｎ３による場合には、第二の報告パケット２２６ｂｂの編成中に偶然にも第一のバッファメモリ２０４ｂから第二のバッファメモリ２０４ｄへのデータ更新転送が行なわれないようにパケット生成監視手段２０５ｆによって更新禁止されている。

第一の制御回路部２００Ａの構成要素の内で、マイクロプロセッサ１１０Ａ・プログラムメモリ１１５Ａ・ＲＡＭメモリ１１６Ａ・シリアルインタフェース１１１・入力回路用データセレクタ・多チャンネルＡＤ変換器・出力回路用ラッチメモリ・第一の直並列変換器１１７は、第一の集積回路素子として一体化されており、発熱抵抗部品・コンデンサ・パワートランジスタ等の大型部品のみが集積回路素子の外部に設置されるようになっている。
また、第二の制御回路部３００Ａの構成要素の内で、通信制御回路部１２０Ａ・データメモリ１２６Ａ・入力回路用データセレクタ・多チャンネルＡＤ変換器・出力回路用ラッチメモリ・第一の直並列変換器１２７・電源ユニット１２１における定電圧制御回路部は第二の集積回路素子として一体化されており、発熱抵抗部品・コンデンサ・パワートランジスタ等の大型部品のみが集積回路素子の外部に設置されるようになっている。
この実施の形態１においては、通信制御回路部１２０Ａは、マイクロプロセッサを持たない論理回路によって構成されているが、この論理回路に変わって第二のマイクロプロセッサを使用することも可能である。
なお、図１のものの通信制御説明用機能ブロック図である図２の作用動作については、図６〜図９で示すフローチャートと略同等の動作を行うものであって、その相違点を明らかにしながら再度詳細な説明を後述する。

（３）構成の概要と特徴
以上の説明で明らかなとおり、この発明の実施の形態１による車載電子制御装置は、第一の制御回路部２００Ａとして、入出力制御手段と通信制御手段とを有するプログラムメモリ１１５Ａと、演算処理用のＲＡＭメモリ１１６Ａと、プログラムメモリ１１５Ａと協働するマイクロプロセッサ１１０Ａと、第一の直並列変換器１１７とを備え、
第二の制御回路部３００Ａとして、少なくとも監視・制御信号の交信を行うための通信制御回路部１２０Ａと、間接スイッチ信号入力回路１２２ｂと、多チャンネルＡＤ変換器２０４Ａを含む間接アナログ信号入力回路１２３Ａと、データメモリ１２６Ａと、第二の直並列変換器１２７とを備え、第一・第二の直並列変換器１１７・１２７を介して相互に監視・制御信号のシリアル交信を行うように構成された車載電子制御装置１００Ａであって、
第一の制御回路部２００Ａは、さらに定期送信手段２０１ａを備えると共に、第二の制御回路部３００Ａは、さらに定期報告手段２１６ｂ・２２６ｂと変換異常判定手段２０５ｃ・２０５ｄと異常報告手段２０５ｅとデータ更新指令手段２０５ｇと第一・第二のバッファメモリ２０４ｂ・２０４ｄとを備えている。

定期送信手段２０１ａは、第一の制御回路部２００Ａから第二の制御回路部３００Ａに対して定期的に定数設定データや制御出力データを定期送信パケット２０１ａａによって送信し、第二の制御回路部３００Ａにおいて定数設定データ及び制御出力データをデータメモリ１２６Ａに格納するよう書込設定する手段となっている。
定期報告手段２１６ｂ・２２６ｂは、第二の制御回路部３００Ａから第一の制御回路部２００Ａに対して監視入力データとステータス情報を定期報告パケット２１６ｂｂ（・２２６ｂｂ）によって報告返信し、第一の制御回路部２００Ａが定期報告データをＲＡＭメモリ１１６Ａに格納する手段となっている。

変換異常判定手段２０５ｃ・２０５ｄは、多チャンネルＡＤ変換器２０４ＡによるＡＤ変換値が所定の上下限値の範囲外であるか、またはＡＤ変換に必要とされる時間が所定値以上であることを検出して当該多チャンネルＡＤ変換器２０４Ａを異常と判定する手段となっている。
異常報告手段２０５ｅは、変換異常判定手段２０５ｃ・２０５ｄによって多チャンネルＡＤ変換器２０４Ａの異常判定がなされたときに作用して、所定アドレスのデータメモリ１２６Ａに対してステータス情報を書き込んで、当該ステータス情報を定期報告パケット２１６ｂｂ（・２２６ｂｂ）に付加することによって第一の制御回路部２００Ａに定期報告する手段となっている。
データ更新指令手段２０５ｇは、第一・第二のバッファメモリ２０４ｂ・２０４ｄとの間で作用して、変換異常判定手段２０５ｃ・２０５ｄによる判定が正常であったときに第一のバッファメモリ２０４ｂから第二のバッファメモリ２０４ｄへのデータ転送を許可する手段である。

第一のバッファメモリ２０４ｂは、多チャンネルＡＤ変換器２０４Ａによる全チャンネルのＡＤ変換データが一次格納されているデータメモリとなっている。
第二のバッファメモリ２０４ｄは、多チャンネルＡＤ変換器２０４Ａが全チャンネルのＡＤ変換を完了して、次回のＡＤ変換を開始する前の時点であって、しかもデータ更新指令手段２０５ｇがデータ更新を許可しているときに第一のバッファメモリ２０４ｂの内容が一括転送されるデータメモリであり、定期報告パケット２２６ｂｂは第二のバッファメモリ２０４ｄの内容に基づいて編成されるようになっている。

第二の制御回路部３００Ａは、さらに報告順序選択手段２０６ｃを備えている。
当該報告順序選択手段２０６ｃは、間接スイッチ信号入力回路１２２ｂから入力された複数のＯＮ／ＯＦＦ情報を第一の報告パケット２１６ｂｂによって報告する第一の定期報告手段２１６ｂと、多チャンネルＡＤ変換器２０４Ａによってデジタル変換された所定チャンネル数のデジタル情報を複数個の第二の報告パケット２２６ｂｂによって報告する第二の定期報告手段２２６ｂとを順次選択して、少なくとも第二の報告パケット２２６ｂｂが連続しない関係に第一の報告パケット２１６ｂｂを優先して定期報告を行う選択制御手段であり、ステータス情報は第一の報告パケット２１６ｂｂまたは第一・第二の報告パケット２１６ｂｂ・２２６ｂｂの双方に書込み編成されて定期報告されるようになっている。
従って、信号変化が緩慢であって高頻度な報告を必要とせず、しかもデータ量の多いアナログ信号入力に対しては、時間をかけて分散報告し、第一の報告パケットの送信を優先することによって通信制御の負担を軽減することができる。

変換異常判定手段は、変換定数異常判定手段２０５ｄを包含している。
変換定数異常判定手段２０５ｄは、多チャンネルＡＤ変換器２０４Ａに入力される一つのアナログ入力信号として一定のサンプル電圧２０４ａが印加され、当該サンプル電圧２０４ａに対するデジタル変換値が所定の許容誤差の範囲外であるときに異常と判定する手段となっている。
多チャンネルＡＤ変換器２０４Ａの基準電圧端子には、車載バッテリ１０５ａから給電されて所定の制御用安定化電圧を発生する電源ユニット１２１の出力電圧が印加されている。
従って、多チャンネルＡＤ変換器のＡＤ変換精度や安定化制御電圧の精度を含めた異常判定を行うことができる。

変換異常判定手段は、時間超過判定手段２０５ｃを包含している。
時間超過判定手段２０５ｃは、多チャンネルＡＤ変換器２０４Ａに対してＡＤ変換開始指令が供給されてから、多チャンネルＡＤ変換器２０４Ａが全チャンネル分のＡＤ変換終了信号を発生するまでの所要時間を計測し、当該所要時間が所定値を超過しているときには多チャンネルＡＤ変換器２０４Ａを異常と判定する手段となっている。
従って、特定チャンネルのＡＤ変換異常に代わって、全チャンネルに影響を及ぼす多チャンネルＡＤ変換器の変換動作異常を簡易な計時手段によって検出することができる。

第一の制御回路部２００Ａに設けられたプログラムメモリ１１５Ａは、さらに、ステータス異常処理手段２０６ｅとなる制御プログラムを包含している。
当該ステータス異常処理手段２０６ｅは、第一または第二の報告パケット２１６ｂｂ・２２６ｂｂに含まれるステータス情報が変換異常判定手段２０５ｃ・２０５ｄによる多チャンネルＡＤ変換器２０４Ａの異常情報を包含しているときに作用して、当該異常情報の受信回数を計数し、異常情報の受信回数が所定回数を超過したときに異常処理が実行され、当該異常処理は、多チャンネルＡＤ変換器２０４Ａと第一・第二のバッファメモリ２０４ｂ・２０４ｄをリセットするか、または第二の制御回路部３００Ａの全体をリセットするかの少なくとも一方の処理が行われるものである。
従って、第二の制御回路部によって過敏な異常処理が行われることがなく、全体制御の主体となる第一の制御回路部によって異常処理が実行されて全体の統制を保つことができる。

第二の報告パケット２２６ｂｂは、多チャンネルＡＤ変換器２０４ＡによるＡＤ変換データのビット長よりも短いビット長の複数のフレームによって構成されていて、ＡＤ変換データは上位ビットと下位ビットにフレーム分割して編成されている。
第一のバッファメモリ２０４ｂは、多チャンネルＡＤ変換器２０４Ａによる全チャンネルのＡＤ変換データが一次格納され、第二の報告パケットのフレーム長の１．５倍以下のビット数を有するロングビット長のデータメモリとなっている。
第二のバッファメモリ２０４ｄは、多チャンネルＡＤ変換器２０４Ａが全チャンネルのＡＤ変換を完了して、次回のＡＤ変換を開始する前の時点であって、しかも第二の報告パケット２２６ｂｂの編成タイミングを除外したタイミングにおいて、データ更新指令手段２０５ｇによって第一のバッファメモリ２０４ｂに格納されている全データが転送されるロングビット長のデータメモリとなっている。
第二の報告パケット２２６ｂｂには第二のバッファメモリ２０４ｄに格納されている全チャンネルのＡＤ変換データの中の一対のＡＤ変換データが、それぞれ上位・下位ビットに分割されて３フレームに編成格納されるようになっている。
従って、高精度なＡＤ変換データを効率よく送信することができる。

第二の制御回路部３００Ａは、さらに定期ＡＤ変換指令手段２０５ｈを備えている。
定期ＡＤ変換指令手段２０５ｈは、定期報告の最短周期よりも短い時間間隔で定期的に多チャンネルＡＤ変換器２０４Ａに対するＡＤ変換指令を供給する手段となっている。
従って、偶然にＡＤ変換タイミングが第二の報告パケットの生成タイミングに合致する状態が発生して、第二のバッファメモリへの転送が行なえなかったような場合であっても、次回のＡＤ変換タイミングでは第二の報告パケットの生成タイミングに合致する状態が発生せず、第二のバッファメモリへの転送が行なえることになり、転送停止が反復継続されることを回避することができる。

第一の制御回路部２００Ａは、さらに定期報告許可手段２１１ａを備えると共に、第二の制御回路部３００Ａは、さらにＡＤ変換時期指定手段２０５ａ・２０５ｂを備えている。
定期報告許可手段２１１ａは、第二の制御回路部３００Ａに設けられた所定アドレスのデータメモリ１２６Ａに対して定期送信手段２０１ａによって送信され、第二の制御回路部３００Ａが定期報告を送信することを許可するための指令データを格納するよう書込設定する手段となっている。
ＡＤ変換時期指定手段２０５ａ・２０５ｂは、第二の制御回路部３００Ａが定期報告許可手段２１１ａによって、定期報告許可の指令を受信した後であって、第一の報告パケット２１６ｂｂを送信した直後、または第一の報告パケット２１６ｂｂを送信してから所定時間をおいて多チャンネルＡＤ変換器２０４Ａに対して複数回のＡＤ変換開始指令を発生し、次回の第二の報告パケット２２６ｂｂを送信する時期までには多チャンネルＡＤ変換器２０４Ａによる一連のＡＤ変換操作が完了している関係にＡＤ変換開始時期を指定する変換制御手段となっている。
従って、アナログ信号のデジタル変換値を送信データとして包含する第二の報告パケットの送信直前には、ＡＤ変換が実行されていて、最新のＡＤ変換データを報告することができる。
また、最新のＡＤ変換データに異常があって、第二のバッファメモリの内容が更新されなかった場合には、直近過去のＡＤ変換データを用いて報告することができる。

第一の制御回路部２００Ａは、さらに不定期送信手段２０７ａとＡＤ変換許可手段２１２ａとを備えると共に、第二の制御回路部３００Ａはさらに報告返信手段２０７ｂを備えている。
不定期送信手段２０７ａは、第一の制御回路部２００Ａが第二の制御回路部３００Ａに対して指定アドレスの監視入力データを読出確認すると共に、定期送信手段２０１ａによって書込設定された書込保存データを読出しチェックするためにも随時摘要される読出要求手段となっている。
報告返信手段２０７ｂは、第二の制御回路部３００Ａが不定期送信データを受信したことに対する確認返信として、指定されたアドレスの監視入力データまたは書込保存データを編成した報告返信パケット２０７ｂｂによって報告返信を行う手段となっている。
ＡＤ変換許可手段２１２ａは、第二の制御回路部３００Ａに設けられた所定アドレスのデータメモリに対して定期送信パケット２１２ａａによって送信され、第二の制御回路部３００Ａが多チャンネルＡＤ変換器２０４Ａに対してＡＤ変換開始指令を発生することを許可するための指令データを格納する書込設定手段であり、定期報告許可手段２１１ａによって定期報告が許可されていない状態であっても多チャンネルＡＤ変換器２０４ＡのＡＤ変換を定期的に実行し、不定期送信手段２０７ａに対応したＡＤ変換データの報告返信が行なえるものとなっている。
従って、定期報告を行わないときには、所定時間間隔でＡＤ変換を行なっておくことにより、随時読出要求によって比較的新しいＡＤ変換データが手軽に得られる。

実施の形態２．
（１）実施の形態２の構成の詳細な説明
以下、この発明の実施の形態２の全体ブロック図を示す図５について、図１のものとの相違点を中心に説明する。
図５は、この発明の実施の形態２による車載電子制御装置を示す全体ブロック図である。
図５では、図１における通信制御回路部１２０Ａが論理回路を用いた集積回路素子で構成されているのに対して、図５のものは補助ＣＰＵ１２０Ｂを備えていて、第二の制御回路部においては簡易な入出力制御手段が付加されていることが主な相違点となっているが、同一符号は同一または相当部分を示している。
図５において、車載電子制御装置１００Ｂは、第一の制御回路部２００Ｂと第二の制御回路部３００Ｂとによって構成されていて、第一の制御回路部２００Ｂの主要構成要素であるメインＣＰＵとなるマイクロプロセッサ１１０Ｂは、制御プログラムや制御定数が格納されているフラッシュメモリ等の不揮発性のプログラムメモリ１１５Ｂと、演算処理用のＲＡＭメモリ１１６Ｂとで協働するようになっている。
第二の制御回路部３００Ｂの主要構成要素である補助ＣＰＵ１２０Ｂとなるマイクロプロセッサは、マスクＲＯＭメモリ等による補助プログラムメモリ１２５と協働し、補助プログラムメモリ１２５には第二の制御回路部３００Ｂにおける入出力制御手段となるプログラムや通信制御プログラムなどが格納されている。
補助ＣＰＵ１２０Ｂと協働する補助ＲＡＭメモリ１２６Ｂは、図１のものにおけるデータメモリを包含している。

その他、入出力回路部の構成や外部接続回路の構成は、図１のものと同じ構成になっているが、間接アナログ入力インタフェース回路１２３Ｂに含まれる多チャンネルＡＤ変換器２０４Ｂは、付属バッファメモリを内蔵している。その結果、多チャンネルＡＤ変換器２０４Ｂは、ＡＤ変換器と付属バッファメモリ間で各チャンネル毎のＡＤ変換データを順次書込みし、全チャンネルのＡＤ変換の完了に伴って付属バッファメモリから補助ＲＡＭメモリ１２６Ｂ内の第一のバッファメモリ２０４ｂに転送されるようになっている。

第一の制御回路部２００Ｂの構成要素の内で、マイクロプロセッサ１１０Ｂ・プログラムメモリ１１５Ｂ・ＲＡＭメモリ１１６Ｂ・シリアルインタフェース１１１・入力回路用データセレクタ・多チャンネルＡＤ変換器・出力回路用ラッチメモリ・第一の直並列変換器１１７は、第一の集積回路素子として一体化されており、発熱抵抗部品・コンデンサ・パワートランジスタ等の大型部品のみが集積回路素子の外部に設置されるようになっている。
また、第二の制御回路部３００Ｂの構成要素の内で、通信制御回路部となる補助ＣＰＵ１２０Ｂ・補助プログラムメモリ１２５・データメモリとなる補助ＲＡＭメモリ１２６Ｂ・入力回路用データセレクタ・多チャンネルＡＤ変換器２０４Ｂ・出力回路用ラッチメモリ・第二の直並列変換器１２７・電源ユニット１２１における定電圧制御回路部は、第二の集積回路素子として一体化されており、発熱抵抗部品・コンデンサ・パワートランジスタ等の大型部品のみが集積回路素子の外部に設置されるようになっている。
なお、この実施の形態２における通信制御機能ブロック図は、図２のものと略同様であるが、その相違点については、図６〜図９で示すフローチャートの説明の中で後述する。
また、各種通信用のパケット構成は、図３のものと同じものとなっている。

図６は、この発明の実施の形態２による車載電子制御装置の第一の制御回路部の送信制御動作を示すフローチャートである。
図７は、この発明の実施の形態２による車載電子制御装置の第一の制御回路部の受信制御動作を示すフローチャートである。

図８は、この発明の実施の形態２による車載電子制御装置の第二の制御回路部の受信制御動作を示すフローチャートである。
図９は、この発明の実施の形態２による車載電子制御装置の第二の制御回路部の送信制御動作を示すフローチャートである。

（２）作用・動作の詳細な説明
次に、図５の第一の制御回路部２００Ｂの通信制御動作を説明するフローチャートである図６・図７について説明する。
まず、送信制御動作を示す図６において、工程６００は、マイクロプロセッサ１１０Ｂの通信制御動作開始ステップ、続く工程６０１は、図示しないフラグの動作状態を判定することによって電源投入後の初回動作であるかどうかを判定するステップであり、工程６０１の判定がＹＥＳであって初回動作であるときには、工程６０２へ移行し、初回動作ではなかったときには、工程６０３ｂへ移行するようになっている。
工程６０２は、定期送信手段２０１ａとなるステップであり、この工程６０２ではプログラムメモリ１１５Ｂからデータメモリ１２６Ｂに対して各種の制御定数を転送し、第二の制御回路部３００Ｂでは設定情報格納ブロック２０２ｂ（図２参照）によって制御定数を格納保存するようになっている。
続く工程６０３ａは、工程６０２による各種の制御定数の転送が完了したかどうかを判定し、未完了であれば工程６０２へ復帰し、完了であれば工程６０３ｂへ移行する判定ステップとなっている。工程６０３ｂは、定期報告を許可するかどうかの判定ステップであり、定期報告を許可するときには工程６０４ａへ移行して定期報告を許可するための定期送信パケット２１１ａａを送信し、定期報告を許可しないときは工程６０４ｂへ移行してＡＤ変換を許可するための定期送信パケット２１２ａａを送信する。

工程６０４ａまたは工程６０４ｂに続いて実行される工程６０５は、第一の直並列変換器１１７が第二の直並列変換器１２７からの報告データを受信したときに動作する受信フラグの動作状態を判定するステップであり、この工程６０５の判定が未受信であれば工程６０６へ移行し、受信済みであれば図７の工程７１０ａへ移行するようになっている。
工程６０６は、初回の定期送信時期であるか、または前回の定期送信から所定の時間が経過したかどうかを計測して定期送信時期が到来しているかどうかを判定するステップであり、この工程６０６の判定がＹＥＳであれば工程６０７へ移行し、ＮＯであれば工程６０８へ移行するようになっている。
工程６０７は、定期送信手段２０１ａとなるステップであり、この工程６０７ではマイクロプロセッサ１１０Ｂの演算結果としてＲＡＭメモリ１１６Ｂに格納されている制御出力信号をデータメモリ１２６Ｂに対して送信し、第二の制御回路部３００Ｂでは出力情報格納ブロック２０２ａ（図２参照）によって制御出力を格納して第二の電気負荷１０４ｂを駆動するようになっている。
工程６０８は、第二の制御回路部２００Ｂに対して読出要求を行う必要があるかどうかを判定するステップである。

工程６０９は、工程６０８の判定がＹＥＳであって読出要求を行う必要があるときに実行される不定期送信手段２０７ａとなるステップであり、この工程６０９では不定期送信パケット２０７ａａが送信される。
なお、不定期送信手段２０７ａは、第一の制御回路部２００Ｂが第二の制御回路部３００Ｂに対して指定アドレスの監視入力データを読出確認すると共に、工程６０２や工程６０７の定期送信手段２０１ａによってデータメモリ１２６Ｂに書込みされた設定・出力データを読出しチェックするためにも随時摘要されるようになっている。
工程６１０は、動作終了ステップであり、この工程６１０は、工程６０８の判定がＮＯであって読出要求の必要がないとき、或いは工程６０７・６０９に続いて移行して、他の制御動作の実行を行ってから、再度動作開始工程６００へ循環移行するようになっている。

次に、受信制御動作を示したものである図７において、工程７１０ａは、図６の工程６０５の判定がＹＥＳであって受信フラグが動作したときに実行される判定ステップであり、この工程７１０ａでは第二の制御回路部３００Ｂから定期報告を受信したかどうかを判定し、定期報告の受信であれば工程７１１へ移行し、定期報告の受信で無ければ工程７１０ｂへ移行するようになっている。
工程７１０ｂでは、読出要求に対応した報告返信であったかどうかを判定し、報告返信であれば工程７１４へ移行し、報告返信でなければ定期送信に対応した確認返信であると判定して工程７１０ｃへ移行するようになっている。
工程７１０ｃでは、定期送信に対する確認返信が不正常受信・ＮＡＣＫであったとの確認返信であったときには工程７１５へ移行し、正常受信・ＡＣＫであったとの確認返信であったときには動作終了工程６１０へ移行するようになっている。

工程７１１と工程７１４では、報告情報格納ブロック２０６ｄ（図２参照）で示すとおり、報告された情報をＲＡＭメモリ１１６Ｂの所定アドレスに書込み保存するようになっていると共に、工程７１４に続いて動作終了工程６１０へ移行するようになっている。
工程７１１に続いて実行される工程７１２では、定期報告パケットに含まれているステータス情報を監視して、ステータス異常の有無を判定するステップであり、ステータス異常が有るときには工程７１３へ移行し、ステータス異常が無ければ動作終了工程６１０へ移行するようになっている。
工程７１３では、ステータス異常の発生回数を計数し、この計数値が所定値を超過すると多チャンネルＡＤ変換器２０４Ｂや第一・第二のバッファメモリ２０４ｂ・２０４ｄの内容をリセットしてから動作終了工程６１０へ移行するようになっている。
工程７１５では、異常確認返信となった定期送信データを再度送信したり、異常発生回数を計数してその計数値が所定値を超過すると第二の制御回路部３００Ｂをリセットする異常処理ステップであり、工程７１５に続いて動作終了工程６１０へ移行するようになっている。

図６・図７の動作を概括説明すると、図２の定期送信手段２０１ａに該当する工程６０２・６０７は、第一の制御回路部２００Ｂから第二の制御回路部３００Ｂに対して定期的に定数設定データや制御出力データを定期送信パケット２０１ａａによって送信し、第二の制御回路部３００Ｂにおいて設定・出力データをデータメモリ１２６Ｂに格納する書込設定手段となっている。
図２の定期報告許可手段２１１ａに該当する工程６０４ａは、第二の制御回路部３００Ｂに設けられた所定アドレスのデータメモリ１２６Ｂに対して定期送信パケット２１１ａａによって送信され、第二の制御回路部３００Ｂが定期報告を送信することを許可するための指令データを格納する書込設定手段となっている。
図２の不定期送信手段２０７ａに該当する工程６０９は、第一の制御回路部２００Ｂが第二の制御回路部３００Ｂに対して指定アドレスの監視入力データを読出確認すると共に、定期送信手段６０２によって書込設定された書込保存データを読出しチェックするためにも随時摘要される読出要求手段となっている。
図２のＡＤ変換許可手段２１２ａに該当する工程６０４ｂは、第二の制御回路部３００Ｂに設けられた所定アドレスのデータメモリに対して定期送信パケット２１２ａａによって送信され、第二の制御回路部３００Ｂが多チャンネルＡＤ変換器２０４Ｂに対してＡＤ変換開始指令を発生することを許可するための指令データを格納する書込設定手段であり、定期報告許可手段６０４ａによって定期報告が許可されていない状態であっても多チャンネルＡＤ変換器２０４ＢのＡＤ変換を定期的に実行し、不定期送信手段６０９に対応したＡＤ変換データの報告返信が行なえるようにするためのものである

図２のステータス異常処理手段２０６ｅに該当する工程７１３は、第一または第二の報告パケット２１６ｂｂ・２２６ｂｂに含まれるステータス情報が後述の変換異常判定手段９２３・９２５による多チャンネルＡＤ変換器２０４Ｂの異常情報を包含しているときに作用して、異常情報の受信回数を計数し、異常情報の受信回数が所定回数を超過したときに異常処理が実行され、この異常処理は多チャンネルＡＤ変換器２０４Ｂと第一・第二のバッファメモリ２０４ｂ・２０４ｄをリセットするか、または第二の制御回路部３００Ｂの全体をリセットするかの少なくとも一方の処理を行う手段となっている。

次に、図５の第二の制御回路部３００Ｂの通信制御動作の説明用フローチャートである図８・図９について説明する。
まず、受信制御動作を示したものである図８において、工程８００は、補助ＣＰＵ１２０Ｂが通信制御動作を開始するステップ、続く工程８０１ａは、第二の直並列変換器１２７が第一の直並列変換器１１７からの送信データを受信したときに動作する受信フラグの動作状態を判定するステップであり、工程８０１ａの判定が受信済みであれば工程８０２ａへ移行し、未受信であれば工程８０１ｂへ移行するようになっている。
工程８０１ｂは、マイクロプロセッサ１１０Ｂから補助ＣＰＵ１２０Ｂに対して図示しない直接信号回線を介して指令される返信許可信号の論理レベルによって、マイクロプロセッサ１１０Ｂへの返信が許可されているかどうかを判定するステップであり、返信が許可されていれば図９の工程９００へ移行し、返信が許可されていなければ動作終了工程８１０へ移行する。
動作終了工程８１０では、他の制御動作を実行してから、再度動作開始工程８００へ循環移行するようになっている。

工程８０２ａでは、親局から送信されたデータに符号誤りがないかどうかの判定を行なって、正常であれば工程８０３ａへ移行し、正常でなければ工程８０２ｂへ移行するようになっている。
なお、符号誤りの有無は親局から送信された全フレームデータを加算した結果がゼロであれば正常、ゼロでなければ異常と判定するサムチェック手段によって行なわれている。
工程８０２ｂでは、図示しない返信用バッファメモリに対してＮＡＣＫコマンド６２Ｈと定期送信コマンドで指定されていたアドレスを格納してから動作終了工程８１０へ移行する。
工程８０３ａは、受信したデータが定期送信データであったかどうかを判定するステップであり、この工程８０３ａの判定がＮＯであって不定期送信手段２０７ａによる読出要求であったときには工程８０３ｂへ移行し、判定がＹＥＳであって定期送信であったときには工程８０４へ移行するようになっている。
工程８０３ｂでは、図示しない返信用バッファメモリに対して読出要求コマンドと報告返信用のアドレス情報を格納してから動作終了工程８１０へ移行する。
工程８０４では、図示しない返信用バッファメモリに対してＡＣＫコマンド６１Ｈと定期送信コマンドで指定されたいたアドレスを格納してから工程８０５ａへ移行する。
工程８０５ａでは、受信したデータが定期送信パケット２１１ａａによる定期報告の許可指令であるかどうかを判定し、定期報告許可であれば工程８０５ｃへ移行し、定期報告許可でなければ工程８０５ｂへ移行するようになっている。

工程８０５ｂでは、受信した定期報告パケットの内容に応じて補助ＲＡＭメモリ１２６Ｂに対して出力情報または設定情報の書き込みが行なわれてから動作終了工程８１０へ移行する。
なお、工程８０５ｂは、図２における出力情報書込ブロック２０２ａと設定情報書込ブロック２０２ｂに相当している。
工程８０５ｃでは、特定アドレスの補助ＲＡＭメモリ１２６Ｂに対して定期報告許可情報を格納してから工程８０６ａへ移行する。
工程８０６ａでは、定期報告許可情報を受信した時点と、それ以後は例えば１０ｍｅｓｃ毎の周期でＹＥＳの判定が行なわれて工程８０６ｂへ移行し、他のタイミングではＮＯの判定が行われて動作終了工程８１０へ移行する。
工程８０６ｂでは、図示しない返信用バッファメモリに対して定期報告指令情報を格納してから動作終了工程８１０へ移行する。
なお、前述の返信用バッファメモリは、先入れ先出し構造のＦＩＦＯテーブルを構成していて、順次読み出される都度に読出しデータは削除されるようになっている。
工程８０２ｂ・８０３ｂ・８０４・８０６ｂで構成された工程ブロック８０７は、これ等の返信用バッファメモリにデータを格納する工程を示している。

次に、送信制御動作を示すものである図９において、工程９００は、図８の工程８０１ｂがＹＥＳの判定を行なって、マイクロプロセッサ１１０Ｂによって返信許可されたときに実行され、前述の工程ブロック８０７によってＦＩＦＯテーブルに格納されている先頭データを読み出すステップ、続く工程９０１では、工程９００で読み出された先頭データが、図８の工程８０６ｂで書込まれた定期報告指令であるかどうかを判定し、定期報告指令であれば工程９０２へ移行し、定期報告指令でなければ工程９１０へ移行するようになっている。
工程９０２では、前回の定期報告がＯＮ／ＯＦＦ信号入力であったかアナログ入力であったかによって交互に判定が反転する判定ステップであり、今回の判定がＯＮ／ＯＦＦ信号入力であればＹＥＳの判定を行なって工程９０３へ移行し、今回の判定がアナログ入力であればＮＯの判定を行なって工程９０５へ移行するようになっている。
工程９０３では、第一の報告パケット２１６ｂｂを編成し、続く工程９０４によって当該第一の報告パケット２１６ｂｂが送信され、続いて動作終了工程８１０へ移行するようになっている。

工程９０５は、第二のバッファメモリ２０４ｄに格納されているＡＤ変換データのチャンネル番号を順次更新選択するステップであり、続く工程９０６では、工程９０５で選択された入力チャンネルに対応して第二の報告パケット２２６ｂｂを編成し、続く工程９０７によって第二の報告パケット２２６ｂｂが送信され、続いて動作終了工程８１０へ移行するようになっている。
工程ブロック９０８は、工程９０２と工程９０５によって構成され、報告順序選択手段となるものである。
工程９１０では、工程９００で読み出された先頭データが、図８の工程８０３ｂで書込まれた報告返信指令であるかどうかを判定し、報告返信指令であれば工程９１１へ移行し、報告返信指令でなければ工程９１３へ移行するようになっている。
工程９１１では、報告返信パケット２０７ｂｂを編成し、続く工程９１２で報告返信パケット２０７ｂｂを送信してから動作終了工程８１０へ移行する。

工程９１３では、工程９００で読み出された先頭データが、図８の工程８０４で書込まれたＡＣＫコマンドであるかどうかを判定し、ＡＣＫコマンドであれば工程９１４へ移行し、ＡＣＫコマンドでなければ工程９１５へ移行するようになっている。
工程９１４では、確認返信パケット２０１ｂｂによってＡＣＫコマンドを確認返信して動作終了工程８１０へ移行する。
工程９１５では、工程９００で読み出された先頭データが、図８の工程８０２ｂで書込まれたＮＡＣＫコマンドであるかどうかを判定し、ＮＡＣＫコマンドであれば工程９１６へ移行し、ＮＡＣＫコマンドでなければ工程９２０へ移行するようになっている。
工程９１６では、確認返信パケット２０１ｂｂによってＮＡＣＫコマンドを確認返信して動作終了工程８１０へ移行する。
工程９０４・９０７・９１２・９１４・９１６で構成された工程ブロック９１７は、図８の工程ブロック８０７で格納された返信用コマンドに対応した、実際の返信動作の工程を集約したものとなっている。

工程９２０では、工程８０５ｃによって定期報告許可指令が格納されているかどうかを判定して、定期報告が許可されておれば工程９２１ａへ移行し、許可されていなければ工程９２１ｂへ移行するようになっている。
工程９２１ａでは、図４のタイムチャートで示されたＡＤ変換開始指令ＡＤｅｎ１・ＡＤｅｎ２を発生するタイミングであるかどうかを判定し、発生タイミングであれば当該ＡＤ変換開始指令ＡＤｅｎ１・ＡＤｅｎ２を発生して工程９２２ａへ移行し、発生タイミングでなければそのまま工程９２２ａへ移行するようになっている。
工程９２１ｂでは、図４のタイムチャートで示されたＡＤ変換開始指令ＡＤｅｎ３を発生するタイミングであるかどうかを判定し、発生タイミングであれば当該ＡＤ変換開始指令ＡＤｅｎ３を発生して工程９２２ａへ移行し、発生タイミングでなければそのまま工程９２２ａへ移行するようになっている。
工程９２２ａでは、工程９２１ａまたは９２１ｂによって発生したＡＤ変換開始指令に基づいて多チャンネルＡＤ変換器２０４Ｂが全チャンネル分のＡＤ変換を完了して、多チャンネルＡＤ変換器２０４Ｂに設けられた付属バッファメモリに対して全チャンネル分のＡＤ変換データが格納されたことに伴うＡＤ変換完了信号を受信したかどうかを判定し、変換未完了であれば工程９２３へ移行し、変換完了であれば工程９２２ｂへ移行するようになっている。

工程９２２ｂでは、付属バッファメモリに格納された全チャンネル分のＡＤ変換データを補助ＲＡＭメモリ１２６Ｂ内の第一のバッファメモリ２０４ｂへ転送してから工程９２５へ移行する。
工程９２３では、工程９２１でＡＤ変換開始指令が発生してからＡＤ変換完了信号を受信するまでの時間が所定閾値を超過したかどうかを判定し、未超過であれば工程９２２ａへ復帰し、時間超過であれば工程９２４へ移行する。
工程９２４では、ステータスメモリに時間超過の異常発生情報を格納してから動作終了工程８１０へ移行する。
工程９２５では、工程９２２ｂによって第一のバッファメモリ２０４ｂに転送された各チャンネルのＡＤ変換値が所定の上下限値を超過していないかどうか、また特定チャンネルに入力されている所定のサンプル電圧のＡＤ変換値が所定の精度の範囲になっているかどうかを判定し、ＡＤ変換値が異常であれば工程９２４へ移行し、ＡＤ変換値に異常が無ければ工程９２６へ移行する。
工程９２６では、第一のバッファメモリ２０４ｂに格納されている全チャンネル分のＡＤ変換データを補助ＲＡＭメモリ１２６Ｂ内の第二のバッファメモリ２０４ｄへ転送してから動作終了工程８１０へ移行する。

なお、図２の実施の形態の場合には、第一のバッファメモリ２０４ｂには多チャンネルＡＤ変換器２０４Ａが各チャンネルのＡＤ変換を実行する都度に順次ＡＤ変換データが格納されるようになっているが、図５の実施の形態では多チャンネルＡＤ変換器２０４Ｂに内蔵された付属バッファメモリに対して各チャンネルのＡＤ変換データを順次格納し、全チャンネル分のＡＤ変換データが得られてから一括して第一のバッファメモリ２０４ｂへの転送が行なわれるようになっている。
また、図２の実施の形態の場合には通信用パケットの編成処理と第一のバッファメモリ２０４ｂから第二のバッファメモリ２０４ｄへの転送処理とが並列進行しているので、パケット生成監視手段２０５ｆによるインターロック処理が行われているが、図５の実施の形態の場合には通信用パケットの編成処理と第一のバッファメモリ２０４ｂから第二のバッファメモリ２０４ｄへの転送処理とは補助ＣＰＵ１２０Ｂによって時分割順序処理されているので特別なインターロック処理は不要となっている。

図８・図９の動作を概括説明すると、図８では工程ブロック８０７で示された返信用バッファメモリへの返信用コマンドの書込みがなされ、図９では工程ブロック９１７によって順次返信が実行されて返信用バッファメモリの内容が順次消去されるようになっている。
図２で示された第一の定期報告手段２１６ｂに該当する工程９０４は、第一の報告パケット２１６ｂｂによってＯＮ／ＯＦＦ入力情報を定期報告する手段となっている。
図２で示された第二の定期報告手段２２６ｂに該当する工程９０７は、第二の報告パケット２２６ｂｂによってアナログ入力情報を定期報告する手段となっている。
図２で示された報告順序選択手段２０６ｃに該当する工程ブロック９０８は、間接スイッチ信号入力回路１２２ｂから入力された複数のＯＮ／ＯＦＦ情報を一括して報告する第一の定期報告手段２１６ｂと、多チャンネルＡＤ変換器２０４Ｂによってデジタル変換された所定チャンネル数のデジタル情報を報告する複数回の第二の定期報告手段２２６ｂとを順次選択して、少なくとも第二の定期報告手段２２６ｂが連続しない関係に第一の定期報告手段２１６ｂを優先して定期報告を行う選択制御手段となっている。
図２で示された報告返信手段２０７ｂに該当する工程９１２は、第二の制御回路部３００Ｂが不定期送信データを受信したことに対する確認返信として、指定されたアドレスの監視入力データまたは書込保存データを編成した報告返信パケット２０７ｂｂによって報告返信を行う手段となっている。

図２で示されたＡＤ変換時期指定手段２０５ａ・２０５ｂに該当する工程９２１ａは、第二の制御回路部３００Ｂが定期報告許可手段６０４ａによって、定期報告許可の指令を受信した後であって、第一の報告パケット２１６ｂｂを送信した直後、または第一の報告パケット２１６ｂｂを送信してから所定時間をおいて多チャンネルＡＤ変換器２０４Ｂに対して複数回のＡＤ変換開始指令を発生し、次回の第二の報告パケット２２６ｂｂを送信する時期までには多チャンネルＡＤ変換器２０４Ｂによる一連のＡＤ変換操作が完了している関係にＡＤ変換開始時期を指定する変換制御手段となっている。
図２で示された定期ＡＤ変換指令手段２０５ｈに該当する工程９２１ｂは、定期報告の最短周期よりも短い時間間隔で定期的に多チャンネルＡＤ変換器２０４Ｂに対するＡＤ変換指令を供給する手段となっている。
図２で示された時間超過判定手段２０５ｃに該当する工程９２３は、多チャンネルＡＤ変換器２０４Ｂに対してＡＤ変換開始指令が供給されてから、多チャンネルＡＤ変換器２０４Ｂが全チャンネル分のＡＤ変換終了信号を発生するまでの所要時間を計測し、この所要時間が所定値を超過しているときには多チャンネルＡＤ変換器２０４Ｂを異常と判定する変換異常判定手段となっている。

図２で示された変換定数異常判定手段２０５ｄに該当する工程９２５は、多チャンネルＡＤ変換器２０４Ｂに入力される一つのアナログ入力信号として一定のサンプル電圧２０４ａが印加され、このサンプル電圧２０４ａに対するデジタル変換値が所定の許容誤差の範囲外であるときに異常と判定する変換異常判定手段となっている。
図２で示された異常報告手段２０５ｅに該当する工程９２４は、変換異常判定手段９２３・９２５によって多チャンネルＡＤ変換器２０４Ｂの異常判定がなされたときに作用して、所定アドレスのデータメモリ１２６Ｂに対してステータス情報を書き込んで、このステータス情報を第一または第二の定期報告パケット２１６ｂｂ・２２６ｂｂに付加することによって第一の制御回路部２００Ｂに定期報告する手段となっている。
図２で示されたデータ更新指令手段２０５ｇに該当する工程９２６は、第一・第二のバッファメモリ２０４ｂ・２０４ｄとの間で作用して、変換異常判定手段９２３・９２５による判定が正常であったときに第一のバッファメモリ２０４ｂから第二のバッファメモリ２０４ｄへのデータ転送を許可する手段となっている。

（３）構成の概要と特徴
以上の説明で明らかなとおり、この発明の実施の形態２による車載電子制御装置は、第一の制御回路部２００Ｂとして、入出力制御手段と通信制御手段とを有するプログラムメモリ１１５Ｂと、演算処理用ＲＡＭメモリ１１６Ｂと、上記プログラムメモリ１１５Ｂと協働するマイクロプロセッサ１１０Ｂと、第一の直並列変換器１１７とを備え、
第二の制御回路部３００Ｂとして、少なくとも監視・制御信号の交信を行うための通信制御回路部１２０Ｂと、間接スイッチ信号入力回路１２２ｂと、多チャンネルＡＤ変換器２０４Ｂを含む間接アナログ信号入力回路１２３Ｂと、データメモリ１２６Ｂと、第二の直並列変換器１２７とを備え、第一・第二の直並列変換器１１７・１２７を介して相互に監視・制御信号のシリアル交信を行うように構成された車載電子制御装置１００Ｂであって、
第一の制御回路部２００Ｂは、さらに定期送信手段６０２・６０７を備えると共に、第二の制御回路部３００Ｂは、さらに定期報告手段９０４・９０７と変換異常判定手段９２３・９２５と異常報告手段９２４とデータ更新指令手段９２６と第一・第二のバッファメモリ２０４ｂ・２０４ｄとを備えている。

定期送信手段６０２・６０７は、第一の制御回路部２００Ｂから第二の制御回路部３００Ｂに対して定期的に定数設定データや制御出力データを定期送信パケット２０１ａａによって送信し、第二の制御回路部３００Ｂにおいて設定・出力データをデータメモリ１２６Ｂに格納する手段となっている。
定期報告手段９０４・９０７は、第二の制御回路部３００Ｂから第一の制御回路部２００Ｂに対して監視入力データとステータス情報を定期報告パケット２１６ｂｂ・２２６ｂｂによって報告返信し、第一の制御回路部２００Ｂが当該定期報告データをＲＡＭメモリ１１６Ｂに格納する手段となっている。
変換異常判定手段９２３・９２５は、多チャンネルＡＤ変換器２０４ＢによるＡＤ変換値が所定の上下限値の範囲外であるか、またはＡＤ変換に必要とされる時間が所定値以上であることを検出して当該多チャンネルＡＤ変換器２０４Ｂを異常と判定する手段となっている。

異常報告手段９２４は、変換異常判定手段９２３・９２５によって多チャンネルＡＤ変換器２０４Ｂの異常判定がなされたときに作用して、所定アドレスのデータメモリ１２６Ｂに対してステータス情報を書き込んで、当該ステータス情報を定期報告パケット２１６ｂｂ・２２６ｂｂに付加することによって第一の制御回路部２００Ｂに定期報告する手段となっている。
データ更新指令手段９２６は、第一・第二のバッファメモリ２０４ｂ・２０４ｄとの間で作用して、変換異常判定手段９２３・９２５による判定が正常であったときに第一のバッファメモリ２０４ｂから第二のバッファメモリ２０４ｄへのデータ転送を許可する手段となっている。
第一のバッファメモリ２０４ｂは、多チャンネルＡＤ変換器２０４Ｂによる全チャンネルのＡＤ変換データが一次格納されているデータメモリとなっている。
第二のバッファメモリ２０４ｄは、多チャンネルＡＤ変換器２０４Ｂが全チャンネルのＡＤ変換を完了して、次回のＡＤ変換を開始する前の時点であって、しかもデータ更新指令手段９２６がデータ更新を許可しているときに第一のバッファメモリ２０４ｂの内容が一括転送されるデータメモリであり、定期報告パケット２２６ｂｂは第二のバッファメモリ２０４ｄの内容に基づいて編成されるようになっている。

第二の制御回路部３００Ｂは、さらに補助プログラムメモリ１２５とデータメモリとなる演算処理用補助ＲＡＭメモリ１２６Ｂとが協働する補助ＣＰＵ１２０Ｂを備えていて、
補助ＣＰＵ１２０Ｂは、通信制御回路部を構成し、間接スイッチ信号入力回路１２２ｂと、多チャンネルＡＤ変換器２０４Ｂを含む間接アナログ信号入力回路１２３Ｂと、間接出力信号用インタフェース回路１２４ｂと、第二の直並列変換器１２７と共に第二の制御回路部３００Ｂに内蔵され、
間接スイッチ信号入力回路１２２ｂと間接アナログ信号入力回路１２３Ｂとを介して入力された信号に関連する間接入力信号ＳＩを第二・第一の直並列変換器１２７・１１７を介して第一の制御回路部２００Ｂに送信すると共に、第一の制御回路部２００Ｂから第一・第二の直並列変換器１１７・１２７を介して受信した間接出力信号ＳＯに関連した出力で間接出力信号用インタフェース回路１２４ｂに接続された第二の電気負荷群１０４ｂを駆動するマイクロプロセッサとなっている。
従って、第二の制御回路部は、多数の間接スイッチ信号入力の論理結合を行って、必要最小限度のものを第一の制御回路部に送信したり、第一の制御回路部からの制御信号にインターロック制御論理を付加して第二の電気負荷を駆動するなど、一部の入出力制御機能を分担して、全体としての制御性能を向上したり、補助プログラムメモリの内容を変更することによって手軽に制御内容を変更することができる。

補助ＲＡＭメモリ１２６Ｂは、第一・第二のバッファメモリ２０４ｂ・２０４ｄを包含し、多チャンネルＡＤ変換器２０４Ｂは、全チャンネルのＡＤ変換データを格納する付属バッファメモリを備え、当該付属バッファメモリの内容は全チャンネルのＡＤ変換の完了にともなって第一のバッファメモリ２０４ｂに転送されるようになっている。
従って、多チャンネルＡＤ変換器が１チャンネル分のＡＤ変換を行なう都度にＡＤ変換データを補助ＣＰＵに供給する必要がなく、全チャンネル分のＡＤ変換が完了してから一括して第一のバッファメモリへ転送することができ、補助ＣＰＵの制御負担が軽減される。

この発明の実施の形態１による車載電子制御装置を示す全体ブロック図である。 この発明の実施の形態１による車載電子制御装置の通信制御について説明する機能ブロック図である。 この発明の実施の形態１による車載電子制御装置の通信パケットを示す図である。 この発明の実施の形態１による車載電子制御装置の定期報告を示すタイムチャートである。 この発明の実施の形態２による車載電子制御装置を示す全体ブロック図である。 この発明の実施の形態２による車載電子制御装置の第一の制御回路部の送信制御動作を示すフローチャートである。 この発明の実施の形態２による車載電子制御装置の第一の制御回路部の受信制御動作を示すフローチャートである。 この発明の実施の形態２による車載電子制御装置の第二の制御回路部の受信制御動作を示すフローチャートである。 この発明の実施の形態２による車載電子制御装置の第二の制御回路部の送信制御動作を示すフローチャートである。

符号の説明

１００Ａ・１００Ｂ 車載電子制御装置
１０４ｂ 第二の電気負荷群
１０５ａ 車載バッテリ
１１０Ａ マイクロプロセッサ
１１０Ｂ メインＣＰＵ（マイクロプロセッサ）
１１５Ａ・１１５Ｂ プログラムメモリ
１１６Ａ・１１６Ｂ ＲＡＭメモリ
１１７ 第一の直並列変換器
１２０Ａ 通信制御回路部
１２０Ｂ 補助ＣＰＵ（通信制御回路部）
１２１ 電源ユニット
１２２ｂ 間接入力信号用インタフェース回路（間接スイッチ信号入力回路）
１２３Ａ 間接アナログ入力インタフェース回路（間接アナログ信号入力回路）
１２４ｂ 間接出力信号用インタフェース回路（間接出力回路）
１２５ 補助プログラムメモリ
１２６Ａ データメモリ
１２６Ｂ 補助ＲＡＭメモリ（データメモリ）
１２７ 第二の直並列変換器
２００Ａ・２００Ｂ 第一の制御回路部
２０１ａ・６０２・６０７ 定期送信手段
２０１ａａ 定期送信パケット（出力／設定）
２０１ｂ 確認返信手段
２０１ｂｂ 確認返信パケット（ＡＣＫ／ＮＡＣＫ）
２０３ｃ ステータス情報
２０４Ａ・２０４Ｂ 多チャンネルＡＤ変換器
ＡＤｅｎ ＡＤ変換開始指令
２０４ａ サンプル電圧
ＡＤｆｉｎ ＡＤ変換終了信号
２０４ｂ 第一のバッファメモリ
２０４ｄ 第二のバッファメモリ
２０５ａ・２０５ｂ・９２１ａ ＡＤ変換時期指定手段
２０５ｃ・９２３ 変換異常判定手段（時間超過判定手段）
２０５ｄ・９２５ 変換異常判定手段（変換定数異常判定手段）
２０５ｅ・９２４ 異常報告手段
２０５ｇ・９２６ データ更新指令手段
２０５ｈ・９２１ｂ 定期ＡＤ変換指令手段
２０６ｃ・９０８ 報告順序選択手段
２０６ｅ・７１３ スタータス異常処理手段
２０７ａ・６０９ 不定期送信手段
２０７ａａ 不定期送信パケット（読出要求）
２０７ｂ・９１２ 報告返信手段
２０７ｂｂ 報告返信パケット
２１１ａ・６０４ａ 定期報告許可手段
２１１ａａ 定期送信パケット（定期報告許可）
２１２ａ・６０４ｂ ＡＤ変換許可手段
２１２ａａ 定期送信パケット（ＡＤ変換許可）
２１６ｂ・９０４ 第一の定期報告手段
２１６ｂｂ 定期報告パケット（ＯＮ／ＯＦＦ入力読出）
２２６ｂ・９０７ 第二の定期報告手段
２２６ｂｂ 定期報告パケット（アナログ入力読出）
３００Ａ・３００Ｂ 第二の制御回路部
ＳＩ 間接入力信号
ＳＯ 間接出力信号

Claims (10)

1. 入出力制御手段及び通信制御手段を有するプログラムメモリ、演算処理用のＲＡＭメモリ、前記プログラムメモリと協働するマイクロプロセッサ、及び第一の直並列変換器を備えた第一の制御回路部と、この第一の制御回路と少なくとも監視・制御信号の交信を行うための通信制御回路部、間接スイッチ信号入力回路、多チャンネルＡＤ変換器を含む間接アナログ信号入力回路、データメモリ、及び第二の直並列変換器を備えた第二の制御回路部とが、前記第一・第二の直並列変換器を介して相互に監視・制御信号のシリアル交信を行うように構成された車載電子制御装置であって、
   前記第一の制御回路部は、さらに定期送信手段を備えると共に、前記第二の制御回路部は、さらに定期報告手段と変換異常判定手段と異常報告手段とデータ更新指令手段と第一・第二のバッファメモリとを備えていて、
   前記定期送信手段は、前記第一の制御回路部から前記第二の制御回路部に対して定期的に定数設定データや制御出力データを定期送信パケットによって送信し、前記第二の制御回路部において前記定数設定データ及び制御出力データを前記データメモリに格納するよう書込設定する手段であり、
   前記定期報告手段は、前記第二の制御回路部から前記第一の制御回路部に対して監視入力データとステータス情報を定期報告パケットによって報告返信し、前記第一の制御回路部が当該定期報告データを前記ＲＡＭメモリに格納する手段であり、
   前記変換異常判定手段は、前記多チャンネルＡＤ変換器によるＡＤ変換値が所定の上下限値の範囲外であるか、またはＡＤ変換に必要とされる時間が所定値以上であることを検出して当該多チャンネルＡＤ変換器を異常と判定する手段であり、
   前記異常報告手段は、前記変換異常判定手段によって前記多チャンネルＡＤ変換器の異常判定がなされたときに作用して、所定アドレスのデータメモリに対してステータス情報を書き込んで、当該ステータス情報を前記定期報告パケットに付加することによって前記第一の制御回路部に定期報告する手段であり、
   前記データ更新指令手段は、前記第一・第二のバッファメモリとの間で作用して、前記変換異常判定手段による判定が正常であったときに前記第一のバッファメモリから前記第二のバッファメモリへのデータ転送を許可する手段であり、
   前記第一のバッファメモリは、前記多チャンネルＡＤ変換器による全チャンネルのＡＤ変換データが一次格納されているデータメモリであり、
   前記第二のバッファメモリは、前記多チャンネルＡＤ変換器が全チャンネルのＡＤ変換を完了して、次回のＡＤ変換を開始する前の時点であって、しかも前記データ更新指令手段がデータ転送を許可しているときに前記第一のバッファメモリの内容が一括転送されるデータメモリであり、前記定期報告パケットは、前記第二のバッファメモリの内容に基づいて編成され、
   前記第二のバッファメモリの内容に基づいて編成される前記定期報告パケットは、前記多チャンネルＡＤ変換器によるＡＤ変換データのビット長よりも短いビット長の複数のフレームによって構成されていて、前記ＡＤ変換データは、上位ビットと下位ビットにフレーム分割して編成されており、
   前記第一のバッファメモリは、前記多チャンネルＡＤ変換器による全チャンネルのＡＤ変換データが一次格納され、前記定期報告パケットのフレーム長の１．５倍以下のビット数を有するロングビット長のデータメモリであり、
   前記第二のバッファメモリは、前記多チャンネルＡＤ変換器が全チャンネルのＡＤ変換を完了して、次回のＡＤ変換を開始する前の時点であって、しかも前記定期報告パケットの編成タイミングを除外したタイミングにおいて、前記データ更新指令手段によって前記第一のバッファメモリに格納されている全データが転送されるロングビット長のデータメモリであり、
   前記定期報告パケットには、前記第二のバッファメモリに格納されている全チャンネルのＡＤ変換データの中の一対のＡＤ変換データが、それぞれ上位・下位ビットに分割されて３フレームに編成格納されるものであり、当該定期報告パケットの編成中においては前記データ更新指令手段は、前記第一のバッファメモリから前記第二のバッファメモリへのデータ転送を禁止することを特徴とする車載電子制御装置。
2. 前記第二の制御回路部は、さらに報告順序選択手段を備え、
   前記報告順序選択手段は、前記間接スイッチ信号入力回路から入力された複数のＯＮ／ＯＦＦ情報を第一の報告パケットにより報告する第一の定期報告手段と、前記多チャンネルＡＤ変換器によってデジタル変換された所定チャンネル数のデジタル情報を複数個の第二の報告パケットにより報告する第二の定期報告手段とを順次選択して、少なくとも第二の報告パケットが連続しない関係に第一の報告パケットを優先して定期報告を行う手段であり、前記ステータス情報は、前記第一の報告パケットまたは前記第一・第二の報告パケットの双方に書込み編成されて定期報告されることを特徴とする請求項１に記載の車載電子制御装置。
3. 前記変換異常判定手段は、変換定数異常判定手段を包含し、
   前記変換定数異常判定手段は、前記多チャンネルＡＤ変換器に入力される一つのアナログ入力信号として一定のサンプル電圧が印加され、このサンプル電圧に対するデジタル変換値が所定の許容誤差の範囲外であるときに異常と判定する手段であり、
   前記多チャンネルＡＤ変換器の基準電圧端子には車載バッテリから給電されて所定の制御用安定化電圧を発生する電源ユニットの出力電圧が印加されていることを特徴とする請求項１に記載の車載電子制御装置。
4. 前記変換異常判定手段は時間超過判定手段を包含し、
   前記時間超過判定手段は、前記多チャンネルＡＤ変換器に対してＡＤ変換開始指令が供給されてから、前記多チャンネルＡＤ変換器が全チャンネル分のＡＤ変換終了信号を発生するまでの所要時間を計測し、この所要時間が所定値を超過しているときに前記多チャンネルＡＤ変換器を異常と判定する手段であることを特徴とする請求項１に記載の車載電子制御装置。
5. 前記第一の制御回路部に設けられたプログラムメモリは、さらにステータス異常処理手段となる制御プログラムを包含し、
   前記ステータス異常処理手段は、前記第一または第二の報告パケットに含まれるステータス情報が前記変換異常判定手段による前記多チャンネルＡＤ変換器の異常情報を包含しているときに作用して、当該異常情報の受信回数を計数し、異常情報の受信回数が所定回数を超過したときに異常処理が実行され、当該異常処理は、前記多チャンネルＡＤ変換器と前記第一・第二のバッファメモリをリセットするか、または前記第二の制御回路部の全体をリセットするかの少なくとも一方の処理であることを特徴とする請求項２に記載の車載電子制御装置。
6. 前記第二の制御回路部は、さらに定期ＡＤ変換指令手段を備え、
   前記定期ＡＤ変換指令手段は、前記定期報告の最短周期よりも短い時間間隔で定期的に前記多チャンネルＡＤ変換器に対するＡＤ変換指令を供給する手段であることを特徴とする請求項１に記載の車載電子制御装置。
7. 前記第一の制御回路部は、さらに定期報告許可手段を備えると共に、
   前記第二の制御回路部は、さらにＡＤ変換時期指定手段を備え、
   前記定期報告許可手段は、前記第二の制御回路部に設けられた所定アドレスのデータメモリに対して前記定期送信手段によって送信され、前記第二の制御回路部が前記定期報告を送信することを許可するための指令データを格納する手段であり、
   前記ＡＤ変換時期指定手段は、前記第二の制御回路部が前記第一の制御回路部から送信された定期報告許可の指令を受信した後であって、前記第一の報告パケットを送信した直後、または前記第一の報告パケットを送信してから所定時間をおいて前記多チャンネルＡＤ変換器に対して複数回のＡＤ変換開始指令を発生し、次回の第二の報告パケットを送信する時期までには前記多チャンネルＡＤ変換器による一連のＡＤ変換操作が完了している関係にＡＤ変換開始時期を指定する手段であることを特徴とする請求項２に記載の車載電子制御装置。
8. 前記第一の制御回路部は、さらに不定期送信手段とＡＤ変換許可手段とを備えると共に、前記第二の制御回路部は、さらに報告返信手段を備え、
   前記不定期送信手段は、前記第一の制御回路部が第二の制御回路部に対して指定アドレスの監視入力データを読出確認すると共に、前記定期送信手段によって書込設定された書込保存データを読出しチェックするためにも随時摘要される手段であり、
   前記報告返信手段は、前記第二の制御回路部が前記不定期送信データを受信したことに対する確認返信として、指定されたアドレスの監視入力データまたは書込保存データを編成した報告返信パケットによって報告返信を行う手段であり、
   前記ＡＤ変換許可手段は、前記第二の制御回路部に設けられた所定アドレスのデータメモリに対して前記定期送信パケットによって送信され、前記第二の制御回路部が前記多チャンネルＡＤ変換器に対してＡＤ変換開始指令を発生することを許可するための指令データを格納する手段であり、前記定期報告許可手段によって定期報告が許可されていない状態であっても前記多チャンネルＡＤ変換器のＡＤ変換を定期的に実行し、前記不定期送信手段に対応したＡＤ変換データの報告返信が行なえることを特徴とする請求項７に記載の車載電子制御装置。
9. 前記第二の制御回路部は、さらに補助プログラムメモリと前記データメモリとなる演算処理用の補助ＲＡＭメモリとが協働する補助ＣＰＵを備えていて、
   前記補助ＣＰＵは、前記通信制御回路部を構成し、前記間接スイッチ信号入力回路と、前記多チャンネルＡＤ変換器を含む間接アナログ信号入力回路と、間接出力信号用インタフェース回路と、前記第二の直並列変換器と共に前記第二の制御回路部に内蔵され、
   前記間接スイッチ信号入力回路と前記間接アナログ信号入力回路とを介して入力された信号に関連する間接入力信号を前記第二・第一の直並列変換器を介して前記第一の制御回路部に送信すると共に、前記第一の制御回路部から前記第一・第二の直並列変換器を介して受信した間接出力信号に関連した出力で前記間接出力信号用インタフェース回路に接続された電気負荷群を駆動するマイクロプロセッサであることを特徴とする請求項１に記載の車載電子制御装置。
10. 前記補助ＲＡＭメモリは、前記データメモリと第一・第二のバッファメモリを包含し、前記多チャンネルＡＤ変換器は、全チャンネルのＡＤ変換データを格納する付属バッファメモリを備え、当該付属バッファメモリの内容は、全チャンネルのＡＤ変換の完了にともなって前記第一のバッファメモリに転送されることを特徴とする請求項９に記載の車載電子制御装置。

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