JP3842144B2 - 車載電子制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した車載電子制御装置に関し、特に多数の入出力信号の扱い方を改善して装置の小型化・標準化を図ると共に装置の安全性を向上させた車載電子制御装置に関するものである。
【０００２】
【従来の技術】
図１４は、従来の車載電子制御装置を示すブロック回路図である。
図１４において、１は１枚のプリント基板上に構成されたＥＣＵ（エンジンコントロ−ルユニット）、２はＥＣＵ１の大型のＬＳＩ（集積回路部品）で、このＬＳＩ２はＣＰＵ（マイクロプロセッサ）３、不揮発フラッシュメモリ４、ＲＡＭメモリ５、入力用デ−タセレクタ６、Ａ／Ｄ変換器７、出力ラッチメモリ８等をデ−タバス３０で結合して構成されている。９はＥＣＵ１に制御電源を供給する電源ユニット、１０は車載バッテリ、１１は車載バッテリ１０とＥＣＵ１を接続する電源線、１２は電源スイッチである。
ＥＣＵ１は、車載バッテリ１０から電源線１１及び電源スイッチ１２を介して給電される電源ユニット９から制御電源の供給を受けて動作するものであるが、その実行プログラムやエンジン制御用制御定数等は予め不揮発フラッシュメモリ４に格納されている。
【０００３】
１３は各種センサスイッチ、１４はブリーダ抵抗、１５は直列抵抗、１６は並列コンデンサ、１７は入力抵抗、１８は正帰還抵抗、１９は比較器であり、各種センサスイッチ１３からの多数のＯＮ／ＯＦＦ入力信号は、プルアップまたはプルダウン抵抗としてのブリ−ダ抵抗１４から、ノイズフィルタを構成する直列抵抗１５と並列コンデンサ１６を経て比較器１９に供給されるが、比較器１９には入力抵抗１７と正帰還抵抗１８が接続されていて、並列コンデンサ１６の両端電圧が比較器１９の負側端子に印加されている基準電圧を超えるとデ−タセレクタ６に論理「Ｈ」の信号を供給する。
しかし、並列コンデンサ１６の両端電圧が低下する時には、正帰還抵抗１８による入力が加算されるので、基準電圧よりもさらに低い電圧まで低下したことにより、比較器１９の出力は論理「Ｌ」に復帰する。
このようにして比較器１９は、ヒステリシス機能を包含したレベル判定用比較器としての機能を持っており、多数の比較器１９の出力は、デ−タセレクタ６及びデ−タバス３０を介してＲＡＭメモリ５に格納されるようになっている。
なお、デ−タセレクタ６は、例えば１６ビットの入力を扱い、ＣＰＵ３からチップセレクト信号を受けた時にデ−タバス３０に出力するものであるが、入力点数は数十点に及ぶので、複数のデ−タセレクタが用いられている。
２０は各種アナログセンサ、２１は直列抵抗、２２は並列コンデンサである。
【０００４】
また、各種アナログセンサ２０からの多数のアナログ信号は、ノイズフィルタを構成する直列抵抗２１と並列コンデンサ２２を介して、Ａ／Ｄ変換器７に供給され、ＣＰＵ３からチップセレクト信号を受取ったＡ／Ｄ変換器７のデジタル出力がデ−タバス３０を介してＲＡＭメモリ５に格納される。
ＣＰＵ３の制御出力は、デ−タバス３０を介してラッチメモリ８に格納され、出力トランジスタ２３を介して外部負荷を駆動するものであるが、多くの制御出力点数に対応するためには複数のラッチメモリ８が使用され、ＣＰＵ３によってチップセレクトされたラッチメモリ８に対して制御出力が格納されるようになっている。
なお、２４はトランジスタ２３の駆動用ベ−ス抵抗、２５はトランジスタ２３のベ−ス／エミッタ端子間に接続された安定抵抗、２６は外部負荷、２７は外部負荷２６に対する給電用電源リレ−である。
【０００５】
このように構成された従来装置では、ＣＰＵ３が極めて多くの入出力を取扱うためにＬＳＩ２の規模が大きくなることや、ノイズフィルタとしての並列コンデンサ１６、２２は目的とするフィルタ定数を確保するために様々の容量のコンデンサを使用する必要があって標準化が困難であると共に、大きなフィルタ定数を確保するためには大型コンデンサを用いる必要があり、ＥＣＵ１が大型化する等の問題点があった。
【０００６】
ＬＳＩ２の入出力端子を削減してその小型化を図る手段としては、特開平７−１３９１２号公報「入出力処理ＩＣ」に示されるように、シリアル通信ブロックを用いて多数の入出力信号を時分割して授受する方法が提示されている。
しかし、この方式では様々な容量のノイズフィルタが必要であって、装置の標準化に適さないばかりか、充分なフィルタ定数を確保するためにコンデンサの容量も大きなものが必要となって装置の小型化にも適さない問題がある。
【０００７】
一方、ＯＮ／ＯＦＦ入力信号に対するノイズフィルタとしてデジタルフィルタを用い、そのフィルタ定数をマイクロプロセッサによって制御する概念は公知である。
例えば、特開平５−１１９８１１号公報「プログラマブルコントロ−ラ」では、サンプリングされた外部入力信号の入力論理値が複数回連続して同じ値であれば、これを採用して入力イメ−ジメモリに格納すると共に、サンプリング周期を変更することができるフィルタ定数変更命令を備えている。
この方式では、フィルタ定数が自由に変更できる特徴があるが、多数の入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が低下する問題がある。
その他、ＯＮ／ＯＦＦ信号に対するデジタルフィルタとしては特開２０００−８９９７４号公報「デ−タ格納制御装置」に見られるように、ハ−ドウエアとしてのシフトレジスタを設けて、上記と同様の概念でサンプリング処理するようにしたものもある。
【０００８】
また、特開平９−８３３０１号公報「スイッチドキャパシタフィルタ」では、多チャンネルのアナログ入力信号に対するノイズフィルタとして、スイッチトキャパシタを用いたデジタルフィルタが示されている。
この場合でも、多数のアナログ入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が益々低下する問題がある。
その他、特開平８−３０５６８１号公報「マイクロコンピュ−タ」では、抵抗／コンデンサによるアナログフィルタの抵抗を多段階切換してフィルタ定数を変更するようにしたものが示され、特開２０００−６８８３３号公報「ディジタルフィルタ方式」では、アナログ値をディジタル変換した後に複数の時系列サンプリングデ−タの相加平均値を現在時刻のデ−タとして扱う移動平均方式のディジタルフィルタが示されている。
【０００９】
その他、この発明に関連して、マイクロプロセッサの暴走監視と再起動制御に関連する様々な公知技術としては、以下に述べるようなものがある。
特開平７−１９６００３号公報「車両安全装置の制御システム」では、マイクロコンピュ−タによって駆動制御される車両安全装置の駆動回路にＡＮＤ回路を設け、マイクロコンピュ−タのウォッチドッグパルスが正常である時に作動許可信号を発生する判別回路の出力と、マイクロコンピュ−タの作動指令信号の論理積によって、例えばエアバッグ等の車両安全装置を駆動することが述べられている。この場合、リセットパルスによってマイクロコンピュ−タが再起動すれば、車両の運転手はマイクロコンピュ−タの一時的な暴走発生を認知できないという問題がある。
【００１０】
また、特開平５−８１２２２号公報「２ＣＰＵの動作監視方法」では、メインＣＰＵとサブＣＰＵの二つのＣＰＵによって構成されたシステムにおいて、メインＣＰＵが暴走又は故障した場合は、外部に設けたウォッチドッグタイマ回路より出力されるリセット信号によって２ＣＰＵ共に初期化・再起動し、またサブＣＰＵが暴走または故障した場合は、メインＣＰＵがこれを監視して、メインＣＰＵからサブＣＰＵへリセット信号を出力してサブＣＰＵを初期化・再起動することが述べられている。この場合も、リセットパルスによってマイクロコンピュ−タが再起動されれば、車両の運転手は、マイクロコンピュ−タの一時的な暴走発生を認知できないという問題がある。
【００１１】
一方、特開平８−３３９３０８号公報「デジタル処理装置」によれば、マイクロコンピュ−タに対するウォッチドッグタイマによる異常検出によってマイクロコンピュ−タを完全停止させ、これを回復するためにマイクロコンピュ−タの動作電源の供給を一旦停止した後に、再度供給しなければならないように構成することが述べられている。
この場合、車両の運転手は、電源スイッチを開閉しなければマイクロコンピュ−タを再起動できないので、マイクロコンピュ−タに異常があったことを認識することができる特徴がある。
【００１２】
【発明が解決しようとする課題】
（１）従来技術の課題の説明
上記のような従来技術は、部分的な小型化・標準化技術であって、これを統合した本格的な小型化・標準化が行われていないことは既に説明したとおりである。
特に、マイクロプロセッサの入出力回路部分の小型化・標準化を達成する上で、マイクロプロセッサの本来の制御能力・応答性の低下が避けられない問題があった。
また、マイクロプロセッサを含む中核集積回路素子に対して付属集積回路素子を付加したような場合、ノイズ発生に伴うマイクロプロセッサの誤動作等に関して十分な安全対策を講じることが必要である。
【００１３】
（２）発明の目的の説明
この発明は、入出力点数の変動に対してマイクロプロセッサの標準化を図るために外部に集積回路素子を用いたものにおいて、入出力処理の応答性を向上すると共に、マイクロプロセッサのノイズ誤動作に対する安全性を向上した車載電子制御装置を得ることを第一の目的にしている。
また、単に入出力点数の変動に対応するだけでなく、入力フィルタ部分を改善して装置の小型化と標準化を達成した車載電子制御装置を得ることを第二の目的にしている。
【００１４】
【課題を解決するための手段】
この発明に係わる車載電子制御装置においては、マイクロプロセッサを有する中核集積回路素子と、この中核集積回路素子とシリアル通信するように接続され、低速デジタル信号入力用の第一の付属集積回路素子と、中核集積回路素子とシリアル通信するように接続され、アナログ信号入力用の第二の付属集積回路素子とを備え、
中核集積回路素子は、被制御装置との間で信号の入力及び出力を行う直接並列入力回路及び直接並列出力回路と、それぞれ直並列変換するよう構成された第一の親局直並列変換器及び第二の親局直並列変換器と、被制御装置を制御する制御プログラムが外部ツールから書き込まれる第一の不揮発メモリと、演算処理用の第一のＲＡＭメモリとがバス接続されたマイクロプロセッサとによって構成され、
第一の付属集積回路素子は、中核集積回路素子の第一の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第一の子局直並列変換器と、低速デジタル信号が並列に入力される間接並列入力回路とを有し、間接並列入力回路に入力されたデジタル信号のフィルタ定数を可変調整して第一の子局直並列変換器を介して中核集積回路素子に出力するよう構成され、
第二の付属集積回路素子は、中核集積回路素子の第二の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第二の子局直並列変換器と、アナログ信号が並列に入力され、入力されたアナログ信号をデジタル信号に変換する多チャンネルＡＤ変換器を有し、多チャンネルＡＤ変換器によって変換されたデジタル信号のフィルタ定数を可変調整して第二の子局直並列変換器を介して中核集積回路素子に出力するよう構成され、
中核集積回路素子は、被制御装置からの入力信号と第一の付属集積回路素子からの入力信号と第二の付属集積回路素子からの入力信号とに応じた制御信号を被制御装置に出力するものである。
【００１５】
また、第一の付属集積回路素子は、中核集積回路素子の形成した制御信号を被制御装置に出力する間接並列出力回路を有するものである。
【００１６】
また、中核集積回路素子のマイクロプロセッサは、ウオッチドッグ信号を発生するように構成され、中核集積回路素子は、第一の付属集積回路素子から入力される入力信号及び第二の付属集積回路素子から入力される入力信号のタイムアウトチェック及びサムチェックを行う第一の相互監視手段を有すると共に、第一の付属集積回路素子及び第二の付属集積回路素子の少なくとも一方は、中核集積回路素子のマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときにマイクロプロセッサをリセットする第二の相互監視手段を有するものである。
【００１７】
さらに、第一の付属集積回路素子及び第二の付属集積回路素子の少なくとも一方は、ウオッチドッグ信号を発生するサブマイクロプロセッサを用いて構成されると共に、第一の相互監視手段は、サブマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときにサブマイクロプロセッサをリセットする暴走監視プログラムを有するものである。
【００１８】
また、第一の付属集積回路素子は、第一の相互監視手段及び第二の相互監視手段によって検出された異常発生を記憶する異常記憶回路と、車載電子制御装置に電源が投入されたことを検出して異常記憶回路をリセットする電源検出回路と、異常記憶回路が異常発生を記憶しているとき被制御装置の電源回路に接続された負荷電源リレーを遮断する論理回路とを有するものである。
【００１９】
また、第一の付属集積回路素子に設けられた間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ回路とを有し、入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成されると共に、可変フィルタ回路は、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定フリップフロップ回路と、サンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納された定数設定レジスタによって構成されているものである。
【００２０】
さらにまた、可変フィルタ回路は、レベル判定用比較器の出力論理レベルに応じてクロック信号を可逆計数する可逆カウンタによって構成され、可逆カウンタの現在値が、設定値または０になった時に入力確定フリップフロップがセットまたはリセットされるものであるとともに、サンプリング周期に相当するクロック信号周期及びセットリセットを行う論理判定点数に相当する可逆カウンタの設定値の少なくとも一方の値がフィルタ定数として格納される定数設定レジスタによって構成されるものである。
【００２１】
また、第一の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成され、可変フィルタ手段は、サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定プログラムによって構成され、第二のＲＡＭメモリにはサンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納されているものである。
【００２２】
また、第一の付属集積回路素子は、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路と可変閾値回路を有し、インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能と持ったレベル判定用比較器によって構成され、可変閾値回路は、レベル判定用比較器とこのレベル判定用比較器の判定レベルの設定値が閾値定数として格納された定数設定レジスタによって構成されているものである。
【００２３】
加えて、第二の付属集積回路装置に設けられた多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース回路と可変フィルタ回路を有し、入力インタフェース回路は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成されると共に、可変フィルタ回路は、スイッチトキャパシタによる等価抵抗または選択切換抵抗による可変抵抗に接続されたコンデンサと可変抵抗の抵抗値を決定するフィルタ定数が格納された定数設定レジスタによって構成されているものである。
【００２４】
また、第二の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、入力インタフェース部は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成され、可変フィルタ手段は、サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のデジタル変換値に対する平均値を算出する移動平均プログラムによって構成され、第二のＲＡＭメモリにはサンプリング周期及び移動平均点数の少なくとも一方の値がフィルタ定数として格納されているものである。
【００２５】
また、中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、定数設定レジスタに制御定数を転送する定数転送プログラムとが記憶されているものである。
【００２６】
さらに、第一または第二の付属集積回路素子の少なくとも一方は第二の不揮発メモリと第二のＲＡＭメモリを有するサブマイクロプロセッサを備え、中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、第一または第二の付属集積回路素子に設けられた第二のＲＡＭメモリまたは定数設定レジスタに制御定数を転送する定数転送プログラムとが記憶されていると共に、第二の不揮発メモリには、定数転送プログラムによって転送される制御定数を受信する定数受信プログラムが記憶されているものである。
【００２７】
また、第一の付属集積回路素子は、第二の不揮発メモリ及び演算処理用の第二のＲＡＭメモリがバス接続されたサブマイクロプロセッサと、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路及び監視用並列入力回路とを有すると共に、入力インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持ったレベル判定用比較器によって構成され、監視並列入力回路は、レベル判定用比較器の出力をサブマイクロプロセッサに対して選択的にバス接続するデータセレクタによって構成されているものである。
【００２８】
また、第二の付属集積回路素子には、複数の多チャンネルＡＤ変換器が設けられ、同一測定対象に対して設けられた２重系アナログセンサの一方が複数の多チャンネルＡＤ変換器の一つに接続されると共に、２重系アナログセンサの他の一方は、複数の多チャンネルＡＤ変換器の他の一つに接続されるものである。
【００２９】
さらにまた、第二の付属集積回路素子は、一部のアナログ入力信号に対して設けられ、アナログ入力信号をデジタル信号に変換して出力するデジタル変換出力回路を有すると共に、第一の付属集積回路素子は、デジタル変換出力回路の出力に接続された監視用デジタル変換入力回路を有するものである。
【００３０】
また、中核集積回路素子は、第一の不揮発メモリに格納された制御プログラムによって被制御装置を制御する自動制御手段を有すると共に、第一の付属集積回路素子は、第二の不揮発メモリに格納された制御プログラムによって被制御装置を監視する自動制御監視手段を有するものである。
【００３１】
また、第二の付属集積回路素子は、同じ値を持つ２重系アナログ入力としての第一の目標値及び第二の目標値入力と、第一の目標値及び第二の目標値にそれぞれ対応し、被制御装置の動作を検出した第一の検出値及び第二の検出値入力と、第二の目標値及び第二の検出値を出力する監視用出力回路を有し、第一の付属集積回路素子は、監視用出力回路に接続された監視用入力回路を有し、中核集積回路素子の自動制御手段は、第二の付属集積回路素子を介して入力される第一の目標値及び第一の検出値に応じて被制御装置を制御するよう構成され、第一の付属集積回路素子の自動制御監視手段は、被制御装置の有するアクチェータ系の近似伝達関数に対して監視用入力回路から得られる第二の目標値を入力したときの近似伝達関数の出力と、監視用入力回路から得られる第二の検出値を比較して、比較偏差が所定値を超えたときに制御エラー出力を発生して異常記憶回路をセットするよう構成されているものである。
【００３２】
【発明の実施の形態】
実施の形態１．
（１）実施の形態１の構成の詳細な説明
以下、この発明の実施の形態１による車載電子制御装置について図に基づき説明する。
図１は、この発明の実施の形態１による車載電子制御装置を示すブロック回路図である。
図１において、１００ａは被制御装置を制御するＥＣＵ（車載電子制御装置）であり、中核集積回路素子１１０ａと第一の付属集積回路素子１２０ａと第二の付属集積回路素子１４０ａを主要部品とする一枚の電子基板で構成されている。
１０１ａは例えばエンジンの点火時期や燃料噴射時期を制御するためのクランク角センサやオートクルーズ制御用の車速センサ等比較的高頻度の動作を行い、速やかに信号取込みを行う必要のあるＯＮ／ＯＦＦ動作の高速入力信号ＩＮ１〜ＩＮｒが入力されるコネクタ端子である。
１０１ｂは例えば変速レバー位置を検出するセレクタスイッチやエアコンスイッチなど比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなＯＮ／ＯＦＦ動作の低速入力信号ＩＮ１〜ＩＮｓが入力されるコネクタ端子である。
１０２は例えば給気量センサ、気筒圧センサ、給気弁開度検出用スロットルポジションセンサ、アクセルペダルの踏込み度検出用アクセルポジションセンサ、水温センサ、排気ガスの酸素濃度センサなどのアナログ入力信号ＡＮ１〜ＡＮｔが入力されるコネクタ端子である。
【００３３】
１０３ａは例えばエンジンの点火コイル駆動出力（ガソリンエンジンの場合）や燃料噴射制御用電磁弁駆動用出力など比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の高速出力ＯＵＴ１〜ＯＵＴｍが出力されるコネクタ端子である。
１０３ｂは例えば変速機用電磁弁駆動出力やエアコン用電磁クラッチ駆動出力など比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の低速出力ＯＵＴ１〜ＯＵＴｎが出力されるコネクタ端子である。
１０４はＥＣＵ１００ａに対して予め制御プログラムや制御定数等を転送書込みするための外部ツ−ル１０６が接続される脱着コネクタであり、外部ツ−ル１０６は製品出荷時や保守作業時に使用され、脱着コネクタ１０４を介してＥＣＵ１００ａに接続されるものである。
１０５は車載バッテリに接続された電源端子であり、図示しない電源スイッチを介して給電される端子と後述のメモリの動作保持のために直接車載バッテリから給電されるスリ−プ用端子によって構成されている。
【００３４】
１０７はＯＮ／ＯＦＦ信号用の入力コネクタ端子１０１ａ、１０１ｂに接続された数ＫΩの低抵抗のブリーダ抵抗であり、このブリーダ抵抗１０７は、入力スイッチに対する負荷となるように各入力端子をプルアップ又はプルダウンして、図示しない入力スイッチがＯＦＦしている時の入力信号レベルを安定化すると共に、入力スイッチがＯＮしている時の通電電流を大きくして接触不良を防止するようになっており、第一の付属集積回路素子１２０ａの外部のプリント基板上に接続されている。
１０８は中核集積回路素子１１０ａや第一の付属集積回路素子１２０ａの出力部に設けられたトランジスタ等の出力インタフェース回路、１０９は電源端子１０５から給電され、制御用安定化電圧を発生して各集積回路素子に給電する電源ユニットである。
【００３５】
中核集積回路素子１１０ａは、メインＣＰＵ（マイクロプロセッサ）１１１、第一の不揮発メモリ１１２ａ、演算処理用の第一のＲＡＭメモリ１１３、直接並列入力回路である入力用デ−タセレクタ１１４、直接並列出力回路である出力用ラッチメモリ１１５、後述の第一及び第二の付属集積回路素子１２０ａ、１４０ａとの間でシリアル信号の交信を行う第一及び第二の親局直並列変換器１１６ａ、１１６ｂ、及び外部ツ−ル１０６とシリアル信号の交信を行うＳＣＩ（シリアル・コミュニケ−ション・インタフェ−ス）１１７等によって構成されており、これらの構成部品は８〜３２ビットのデ−タバス１１８によってメインＣＰＵ１１１に接続されている。
なお、第一の不揮発メモリ１１２ａは、例えば一括書込みの行えるフラッシュメモリであって、外部ツ−ル１０６から転送制御プログラムや車両制御用プログラム、車両制御用定数などが、第一のＲＡＭメモリ１１３を経由して転送書込みされるようになっている。
【００３６】
第一の付属集積回路素子１２０ａは、サブＣＰＵ（サブマイクロプロセッサ）１２１ａ、第二の不揮発メモリ１２２、演算処理用の第二のＲＡＭメモリ１２３、監視用並列入力回路である入力用データセレクタ１２４ａ、間接並列入力回路である入力用デ−タセレクタ１２４ｂ、監視用デジタル変換入力回路である入力用データセレクタ１２４ｃ、間接並列出力回路である出力用ラッチメモリ１２５、第一の親局直並列変換器１１６ａとシリアル接続された第一の子局直並列変換器１２６によって構成されており、これらの構成部品は８ビットのデ−タバス１２８によってサブＣＰＵ１２１ａに接続されている。
なお、第二の不揮発メモリ１２２は例えばマスクＲＯＭ（読出専用メモリ）であって、サブＣＰＵ１２１ａが取扱う入出力制御のプログラムやメインＣＰＵ１１１との交信用プログラム等が格納されている。
【００３７】
１２９はメインＣＰＵ１１１のウォッチドッグ信号出力端子とリセット信号入力端子に直接接続され、ウォッチドッグ信号のパルス幅が所定値を超過した時にリセット信号パルスを発生して、メインＣＰＵ１１１を再起動するウォッチドッグタイマである。
なお、入力用データセレクタ１１４の各入力端子には、図２で詳述するノイズフィルタ１３１、レベル判定用比較器１３２ｂと定数設定レジスタ１３４ａによって構成された可変閾値回路１３２ａが接続され、入力用データセレクタ１２４ｂの各入力端子には後述するノイズフィルタ１３１、レベル判定用比較器１３２ｂが接続されている。
【００３８】
第二の付属集積回路素子１４０ａは、図３で詳述する通信制御回路１４１ａ、例えば１０ビット・１６チャンネルの多チャンネルＡＤ変換器１５４ａ、１５４ｂ、このＡＤ変換器の一部ＡＤ変換出力を格納したデジタル変換出力回路である出力ラッチメモリ１４５、第二の親局直並列変換器１１６ｂとシリアル接続される第二の子局直並列変換器１４６によって構成され、これらの構成要素はデータバス１４８によって互いに接続されている。
なお、多チャンネルＡＤ変換器１５４ａ、１５４ｂのアナログ入力回路には、図３で詳述するノイズフィルタ１５１や定数設定レジスタ１５６ａを持った可変フィルタ回路１５３ａが接続されている。
【００３９】
また、追って詳述するとおり、多チャンネルＡＤ変換器１５４ａには、一対のアクセルポジションセンサＡＰＳ１、ＡＰＳ２の一方と、一対のスロットルポジションセンサＴＰＳ１、ＴＰＳ２の一方が入力され、多チャンネルＡＤ変換器１５４ｂには、一対のアクセルポジションセンサＡＰＳ１、ＡＰＳ２の他方と、一対のスロットルポジションセンサＴＰＳ１、ＴＰＳ２の他方が入力され、アクセルポジションセンサとスロットルポジションセンサに関して２重系回路が構成されるようになっている。
さらに、アクセルポジションセンサの一方とスロットルポジションセンサの一方のＡＤ変換出力は、出力ラッチメモリ１４５に格納され、出力ラッチメモリ１４５の出力は、第一の付属集積回路素子１２０ａ内に設けられた監視用デジタル変換入力回路である入力用データセレクタ１２４ｃの入力端子に接続されている。
【００４０】
図２は、この発明の実施の形態１による車載電子制御装置のＯＮ／ＯＦＦ入力回路を示す図であり、図２（ａ）は、可変閾値回路、図２（ｂ）は、レベル判定用比較器を示している。
図２において、１０７、１３１、１３２ａ、１３２ｂは図１におけるものと同一のものである。１３０は入力スイッチ、１３４ａは定数設定レジスタ、１３５は直列抵抗、１３６は小容量コンデンサ、１３７は比較器、１３８ａは入力抵抗、１３８ｂは正帰還抵抗、１３９ａ、１３９ｂは基準電圧回路である。
図２（ａ）において、入力スイッチ１３０が接続された入力端子ＩＮｒには、低抵抗のブリ−ダ抵抗１０７が設けられ、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗１３５を介して十数ｐＦの小容量コンデンサ１３６に接続されている。ノイズフィルタ１３１は、直列抵抗１３５と小容量コンデンサ１３６によって構成され、高周波ノイズを吸収平滑化する。
入力抵抗１３８ａ、正帰還抵抗１３８ｂ、比較器１３７によって構成されたレベル判定用比較器１３２ｂは、比較器１３７の負側入力に基準電圧回路１３９ａによって所定の基準電圧Ｖｏｎが印加されている。
【００４１】
従って、小容量コンデンサ１３６の充電電圧が基準電圧Ｖｏｎ以上になると比較器１３７の出力は「Ｈ」（論理「１」）となるが、一旦比較器１３７の出力が「Ｈ」になると、正帰還抵抗１３８ｂによる入力加算が生じるために、小容量コンデンサ１３６の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ比較器１３７の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。
これは小容量コンデンサ１３６に重畳されたノイズリップルによって、高頻度に比較器１３７の出力が反転変化することを防止するためである。
定数設定レジスタ１３４ａ内には、基準電圧回路１３９ａが発生する電圧の分圧比率定数が格納され、比較器１３７の反転入力には定数設定レジスタ１３４ａ内の定数に対応した分圧基準電圧が印加される。
可変閾値回路１３２ａは、レベル判定用比較器１３２ｂと定数設定レジスタ１３４ａによって構成される。
【００４２】
図２（ｂ）においては、上述した図２（ａ）のものに比べて、定数設定レジスタ１３４ａを持たず、基準電圧回路１３９ｂも固定の基準電圧を発生するようになっていること以外は同じものとなっており、ＯＮ／ＯＦＦ入力回路に対するノイズフィルタ１３１とレベル判定用比較器１３２ｂによって構成されている。
【００４３】
図３は、この発明の実施の形態１による車載電子制御装置のアナログ可変フィルタ回路を示す図である。
図３において、１４１ａ、１４６、１５１、１５３ａ、１５６ａは図１におけるものと同一のものであり、１５４は１５４ａと１５４ｂを代表したものである。
１５１はアナログ入力信号ＡＮｔに対するノイズフィルタであり、このノイズフィルタ１５１は、正側クリップダイオ−ド３００、負側クリップダイオ−ド３０１、直列抵抗３０２、小容量コンデンサ３０３によって構成されている。
クリップダイオ−ド３００、３０１は、アナログ入力信号ＡＮｔに過大なノイズが重畳された時に、このノイズ電圧を電源の正負回路に環流させて、想定されるアナログ信号の最大・最小値を超える電圧を小容量コンデンサ３０３に印加しないようにするためのものである。
また、アナログセンサが相応の内部抵抗を持っている場合には、直列抵抗３０２を省略することもできる。
【００４４】
３１０は増幅器、３１２は切換スイッチ、３１３はスイッチトキャパシタ、３１５はコンデンサ、３１６は増幅器、３２０はマルチプレクサ、３２１はＡＤ変換部である。
スイッチトキャパシタ３１３を構成するコンデンサＣ０は、切換スイッチ３１２によって周期的に信号側Ａまたは出力側Ｂに切換えられ、その切換周期Ｔは周期設定手段である定数設定レジスタ１５６ａによって設定された値である。
信号側Ａには、小容量コンデンサ３０３の両端電圧Ｖ１が増幅器３１０を介して印加され、出力側Ｂにはコンデンサ３１５が接続され、コンデンサ３１５の両端電圧Ｖ２は増幅器３１６と入力選択回路であるマルチプレクサ３２０を介して、他チャンネルＡＤ変換器１５４のＡＤ変換部３２１に供給される。
なお、３１１ａ、３１１ｂは増幅器３１０の負帰還用分圧抵抗、３１７ａ、３１７ｂは増幅器３１６の負帰還用分圧抵抗、３２２はＡＤ変換部３２１によってＡＤ変換された各アナログ信号に対するデジタル変換値を格納する例えば１０ビット・１６点のバッファメモリである。
【００４５】
３１８は例えば４種類の周波数のクロックパルスを発生するクロックジェネレータ、３１４ａ、３１４ｂ、３１４ｃ、３１４ｄはクロックジェネレータ３１８の各クロック出力端子に設けられたゲート回路としての論理積素子、３１４は論理積素子３１４ａ、３１４ｂ、３１４ｃ、３１４ｄの出力に対する論理和素子であり、論理積素子３１４ａ〜３１４ｄには定数設定レジスタ１５６ａの各桁メモリが接続され、定数設定レジスタ１５６ａで選択された論理積素子３１４ａ〜３１４ｄのどれか一つのクロックパルス出力が、論理和素子３１４を介して切換えスイッチ３１２の切換え周期設定回路に印加されるようになっている。
【００４６】
このように構成されたスイッチトキャパシタ３１３において、コンデンサＣ０に対する充放電抵抗が充分小さい時には以下のような関係式が成立する。
Ａ側でのコンデンサＣ０の蓄積電荷 Ｑ１＝Ｃ０×Ｖ１
Ｂ側でのコンデンサＣ０の蓄積電荷 Ｑ２＝Ｃ０×Ｖ２
Ｔ秒間での移動電荷 Ｑ＝Ｑ１−Ｑ２＝Ｃ０×（Ｖ１−Ｖ２）
Ｔ秒間での平均電流 Ｉ＝Ｑ／Ｔ＝Ｃ０×（Ｖ１−Ｖ２）／Ｔ
等価抵抗 Ｒ０＝（Ｖ１−Ｖ２）／Ｉ＝Ｔ／Ｃ０
従って、このようなスイッチトキャパシタ３１３は、直列抵抗Ｒ０とコンデンサ３１５によるフィルタと等価であり、直列抵抗Ｒ０は切換周期Ｔに比例して大きな値となるものであるが、切換周期Ｔは定数設定レジスタ１５６ａに格納されている。
【００４７】
３２３は第二の子局直並列変換器１４６を介して、メインＣＰＵ１１１から送信されたコマンド情報や可変フィルタ定数を格納するバッファメモリと、このバッファメモリの内容をチェックするサムチェック回路、３２４はサムチェックが正常であった時にコマンド情報が入力され、このコマンド情報の内容を識別するデコーダ回路、３２５はデコーダ回路３２４の出力に応動し、受信したデータの格納先や送信したいデータの格納元に相当するメモリを選択するチップセレクト回路、３２６はチップセレクト回路３２５によって選択され、ＡＣＫ・ＮＡＣＫ等の返信コマンドが格納されたコマンドテーブルであり、サムチェック回路３２３からコマンドテーブル３２６までの回路によって通信制御回路１４１ａが構成されている。
【００４８】
（２）実施の形態１の動作の詳細な説明
図４は、この発明の実施の形態１による車載電子制御装置の通信フレーム構成を示す図であり、図４（ａ）〜図４（ｅ）の５種類の通信フレーム構成を示している。
図５は、この発明の実施の形態１による車載電子制御装置のメインＣＰＵの動作を示すフロ−チャ−トである。
図６は、この発明の実施の形態１による車載電子制御装置のサブＣＰＵの動作を示すフロ−チャ−トである。
【００４９】
図１のとおり構成された実施の形態１の動作について、まずシリアル通信のデ−タ伝送フレ−ム構成を示す図４について説明する。
図４（ａ）は、不揮発メモリ１１２ａに格納されているＯＮ／ＯＦＦ信号用のフィルタ定数や閾値定数をメインＣＰＵ１１１、第一の親局直並列変換器１１６ａ、第一の子局直並列変換器１２６及びサブＣＰＵ１２１ａを介して、第一の付属集積回路素子１２０ａ内の第二のＲＡＭメモリ１１３や定数設定レジスタ１３４ａに送信するための定数送信フレ−ム構成を示したものであり、上段側はメインＣＰＵ１１１側の送信デ−タ、下段は相手側の返信デ−タであってメインＣＰＵ１１１の受信データとなっている。
なお、各フレーム構成の中の一つのフレームは、８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
また、サムデ−タフレ−ムＳＵＭは、一連のフレ−ムの各ビットの垂直ビット加算値（桁上を行わないバイナリ加算値）である８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
【００５０】
図４（ａ）において、４００ａは送信開始フレ−ムＳＴＸ（例えば１６進数で５５）、コマンドフレ−ムＣＯＭ１（例えば１６進数で１０）、間接ＯＮ／ＯＦＦ入力信号ＩＮ１〜ＩＮｓに対応したフィルタ定数フレ−ムＤＦ１〜ＤＦｓ、直接ＯＮ／ＯＦ入力信号ＩＮ１〜ＩＮｒに対応した閾値定数フレ−ムＤＣ１〜ＤＣｒ、送信終了フレ−ムＥＴＸ（例えば１６進数でＡＡ）、サムデ−タフレ−ムＳＵＭによって構成されたデジタル定数送信案内フレ−ムの構成を示したものである。
４０１は送信開始フレ−ムＳＴＸ、正常受信フレ−ムＡＣＫ（例えば１６進数で８１）、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された正常返信フレ−ムの構成を示したものである。
但し、受信デ−タが異常であった場合には、正常受信フレ−ムＡＣＫに替わって不正受信フレームＮＡＣＫ（例えば１６進数で８２）が返信され、これを受信したメインＣＰＵ１１１は再度定数の送信を行う等の処置を行うものである。
【００５１】
図４（ｂ）は、不揮発メモリ１１２ａに格納されているアナログ信号用のフィルタ定数を、メインＣＰＵ１１１、第二の親局直並列変換器１１６ｂ、第二の子局直並列変換器１４６及び通信制御回路１４１ａを介して、第二の付属集積回路素子１４０ａ内の定数設定レジスタ１５６ａに送信するための定数送信案内フレ−ムの構成を示したものであり、上段側はメインＣＰＵ１１１側の送信データ、下段は相手側の返信デ−タであってメインＣＰＵ１１１の受信データとなっている。
図４（ｂ）において、４００ｂは送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ１、アナログ入力信号ＡＮ１〜ＡＮｔに対応したフィルタ定数フレ−ムＡＦ１〜ＡＦｔ、送信終了フレ−ムＥＴＸ、サムデータフレ−ムＳＵＭによって構成されたアナログ定数送信案内フレ−ムの構成を示したものであり、これに対応した正常返信フレーム４０１の構成は図４（ａ）の場合と同じである。
【００５２】
図４（ｃ）は、第一の付属集積回路素子１２０ａに入力された間接入力信号ＩＮ１〜ＩＮｓをサブＣＰＵ１２１ａ、第一の子局直並列変換器１２６、第一の親局直並列変換器１１６ａ及びメインＣＰＵ１１１を介して、ＲＡＭメモリ１１３に送信するためのデジタル入力情報返信案内フレ−ム４０３ａの構成と、入力情報送信許可フレーム４０２の構成とを示したものであり、上段側はメインＣＰＵ１１１側の送信デ−タ、下段は相手側の返信デ−タであってメインＣＰＵ１１１の受信データとなっている。
図４（ｃ）において、４０２は送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ２（例えば１６進数で２０）、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された入力情報送信許可フレームの構成を示したものであり、コマンドフレームＣＯＭ２の内容をＣＯＭ４（例えば１６進数で４０）に変更すると、入力情報送信禁止に変更される。
【００５３】
４０３ａは送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ３（例えば１６進数で３０）、間接ＯＮ／ＯＦＦ入力信号ＩＮ１〜ＩＮｓを８点単位でまとめたデジタル入力フレ−ムＤＩ１、ＤＩ２、ＤＩ３、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成されたデジタル入力情報返信案内フレ−ムの構成を示したものである。
なお、入力情報の返信は、コマンドＣＯＭ２によって入力情報が送信許可された後は、コマンドＣＯＭ４による入力情報の送信禁止を受取るまでは自発的・定期的に返信を繰り返すようになっている。
また、デジタル入力フレ−ムの個数は、間接ＯＮ／ＯＦＦ入力信号の点数に応じて変化するが、現実の用途では２４点／３フレ−ム分あれば充分である。
【００５４】
図４（ｄ）は、第二の付属集積回路素子１４０ａに入力されたアナログ入力信号ＡＮ１〜ＡＮｔを、通信制御回路１４１ａ、第二の子局直並列変換器１４６、第二の親局直並列変換器１１６ｂ及びメインＣＰＵ１１１を介して、ＲＡＭメモリ１１３に送信するためのアナログ入力情報返信案内フレ−ム４０３ｂの構成と、入力情報送信許可フレーム４０２の構成とを示したものであり、上段側はメインＣＰＵ１１１側の送信デ−タ、下段は相手側の返信デ−タであってメインＣＰＵ１１１の受信データとなっている。
図４（ｄ）において、入力情報送信許可／禁止のフレーム構成４０２は、図４（ｃ）の場合と同じである。
４０３ｂは送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ３（例えば１６進数で３０）、アナログ入力信号ＡＮ１〜ＡＮｔに対する１０ビットのデジタル変換値を２バイト単位でまとめたデジタル入力フレ−ムＡＩ１Ｌ、ＡＩ１Ｈ・・・・ＡＩｔＬ、ＡＩｔＨ、送信終了フレ−ムＥＴＸ、サムデ−タフレームＳＵＭによって構成されたアナログ入力情報返信案内フレ−ムの構成を示したものである。
なお、入力情報の返信はコマンドＣＯＭ２によって入力情報が送信許可された後は、コマンドＣＯＭ４による入力情報の送信禁止を受取るまでは自発的・定期的に返信を繰り返すようになっている。
【００５５】
図４（ｅ）は、第一のＲＡＭメモリ１１３内に格納されている間接出力情報を、メインＣＰＵ１１１、第一の親局直並列変換器１１６ａ、第一の子局直並列変換器１２６及びサブＣＰＵ１２１ａを介して、第一の付属集積回路素子１２０ａ内の出力ラッチメモリ１２５に送信するための出力情報送信案内フレ−ム４０４の構成を示したものであり、上段側はメインＣＰＵ１１１側の送信デ−タ、下段は相手側の返信デ−タであって、メインＣＰＵ１１１の受信データとなっている。
図４（ｅ）において、４０４は送信開始フレ−ムＳＴＸ、出力情報定期送信案内コマンドフレームＣＯＭ５（例えば１６進数で５０）、間接出力ＯＵＴ１〜ＯＵＴｎを８点単位でまとめたデジタル出力フレ−ムＤＯ１、ＤＯ２、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された出力情報送信案内フレ−ムの構成を示したものである。
なお、コマンドＣＯＭ５に続くデジタル出力フレ−ムの個数は、間接出力ＯＵＴ１〜ＯＵＴｎの点数によって変化するが、実態としては２バイト分あれば十分である。
また、４０１は図４（ａ）や図４（ｂ）と同様の正常返信フレームの構成となっている。
【００５６】
次に、図１のメインＣＰＵの動作を図５のフローチャートにより説明する。
５００は定期的に活性化されるメインＣＰＵ１１１の動作開始工程、５０１は工程５００に続いて作用し、後述の工程５１２で初期化完了フラグがセットされたかどうかを判定する工程、５０２は工程５０１がＮＯであった時に作用し、第一及び第二の付属集積回路素子１２０ａ、１４０ａに対して全ての定数設定が完了したかどうかを判定する工程、５０３は工程５０２がＮＯであった時に作用し、図４（ａ）及び図４（ｂ）における定数送信案内フレーム４００ａ、４００ｂによって先ず第一の付属集積回路素子１２０ａに対してフィルタ定数や閾値定数を送信する工程、５０４は工程５０３に続いて作用し、図４（ａ）や図４（ｂ）のフレーム構成４０１で示された返信応答データのサムチェックとタイムアウトチェックを行う工程である。
なお、工程５０４では返信応答があれば直ちに受信データのサムチェックを行って次工程５０５へ移行するが、工程５０４で所定時間の待機によっても返信が得られない時にはタイムアウト判定した上で次工程５０５へ移行するものである。
【００５７】
５０５は工程５０４に続いて作用し、工程５０４にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程、５０６は工程５０５が正常であった時に移行する動作終了工程であり、この動作終了工程５０６において動作開始工程５００が再度活性化されることによって、再び制御動作が繰返されるようになっている。
動作開始工程５００が再度活性化された時、まだ後述の工程５１２による初期化フラグがセットされておらず、全ての定数設定が完了していない時にあっては、工程５０１、５０２、５０３、５０４及び５０５によって、図４（ｂ）のフレーム構成４００ｂに従って第二の付属集積回路素子１４０ａに対する定数設定が行われる。
【００５８】
但し、工程５０５で異常判定がなされると、工程５０７へ移行し、工程５０５による異常が初回異常であるかどうかが判定され、初回異常と判定された時には工程５０３へ復帰して再度設定データの送信が行われる。
また、工程５０７が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程５０８へ移行して通信異常出力ＥＲ１を発生し、動作終了工程５０６へ移行する。
以上の動作を繰返しながら、工程５０２が全ての定数設定動作が完了したと判定すると、工程５１０へ移行する。
【００５９】
工程５１０では、図４（ｃ）及び図４（ｄ）の入力情報送信許可フレーム４０２が送信されたかどうかを判定し、まだ送信されていない時には送信許可手段である工程５１１へ移行して入力情報送信許可フレーム４０２を送信する。
その後、工程５０４、工程５０５、工程５０７、工程５０８等が選択動作するが、その動作は工程５０３が実行された場合と同様である。
但し、工程５０７が初回異常判定であって、再送処理を行う時には点線図のとおり工程５１１へ移行する。
工程５１０で、第一及び第二の付属集積回路素子１２０ａ、１４０ａに対して入力情報送信許可フレーム４０２が送信済みと判定された時には、工程５１２へ移行して初期化完了フラグが設定され、続いて動作終了工程５０６へ移行する。
なお、工程５０４は返信応答に関する通信監視手段であり、工程５０３から工程５０８によって構成された工程ブロック５０９は定数転送手段を構成するものである。
また、工程５０８による通信異常出力ＥＲ１や工程５１２による初期化完了フラグは、電源が再投入されるまで動作保持するようになっている。
【００６０】
以上の動作によって、全ての定数設定が完了し、入力情報の送信許可が行われて、初期化完了フラグがセットされた後は、動作開始工程５００から工程５０１を経由して工程５２０へ移行する。
５２０は図４（ｃ）及び図４（ｄ）における入力情報返信案内フレーム４０３ａ、４０３ｂを第一及び第二の親局直並列変換器１１６ａ、１１６ｂが受信したかどうかの判定工程、５２１は工程５２０がＹＥＳであった時に作用し、受信データのサムチェックを行う工程、５２２は工程５２１に続いて作用し、受信データに異常があれば工程５２５に移行し、受信データが正常であれば工程５２３に移行する判定工程、５２３は受信した間接入力情報を第一のＲＡＭメモリ１１３に格納する工程である。
【００６１】
５２４は工程５２０がＮＯの判定であった時に作用し、定期データの受信間隔が所定の繰返し周期Ｔ０に相当する時間を超過していないかどうかを判定する工程であり、この工程５２４がタイムアウトであることを判定すると工程５２５へ移行し、タイムアウトでない場合には工程５３０へ移行する。
５２５は工程５２２や工程５２４による異常判定が初回であるかどうかを判定し、初回であれば工程５２６に移行して初回フラグをセットし、初回でなければ工程５２７へ移行して通信異常出力ＥＲ１を発生する。
工程５２６、工程５２７、工程５２３に続いて動作終了工程５０６へ移行し、再び動作開始工程５００が活性化する。
なお、５２８は工程５２１、工程５２４によって構成された入力情報の受信に関する通信監視手段である。
【００６２】
５３０は工程５２４がタイムアウトでないと判定した時に作用し、間接出力信号の定期送信時期であるかどうかを判定する工程、５３１は工程５３０がＹＥＳであった時に作用し、図４（ｅ）における出力情報送信案内フレーム４０４によって間接出力データをラッチメモリ１２５へ送信するための工程であり、この工程５３１は定期出力送信手段となっている。
５３２は工程５３１に続いて作用し、返信応答データのサムチェックとタイムアウトチェックを行う工程であり、この工程５３２では返信応答があれば直ちに受信データのサムチェックを行って次工程５３３へ移行するが、工程５３２で所定時間の待機によっても返信が得られない時には、タイムアウト判定した上で次工程５３３へ移行するものである。
【００６３】
５３３は工程５３２に続いて作用し、工程５３２にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程、５０６は工程５３３が正常であった時に移行する動作終了工程であり、この動作終了工程５０６において動作開始工程５００が再度活性化されることによって、再び制御動作が繰返されるようになっている。
一方、工程５３３で異常判定がなされると、工程５３４へ移行し、工程５３３による異常が初回異常であるかどうかが判定され、初回異常と判定された時には工程５３１へ復帰して再度出力データの送信が行われる。
また、工程５３４が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程５３５へ移行して通信異常出力ＥＲ１を発生し、動作終了工程５０６へ移行する。
なお、工程５３２は出力送信に対応した返信応答の通信監視手段となっている。
【００６４】
５４０は工程５３０がＮＯの判定であった時に作用し、サブＣＰＵ１２１ａが発生したウォッチドッグ信号が「Ｈ」から「Ｌ」に、又は「Ｌ」から「Ｈ」に変化したかどうかを判定する工程、５４１は工程５４０が変化有りであった時に作用し、後述の工程５４５で計数加算されたクロック信号の加算結果をウォッチドッグ信号のパルス幅として読出す工程、５４２は工程５４１に続いて作用し、読出加算値が所定値を超過しているかどうかを判定する工程、５４３は工程５４２が所定値超過であって、ウォッチドッグ信号のパルス幅が異常であると判定した時に作用し、リセット出力パルスを発生してサブＣＰＵ１２１ａを再起動する工程、５４４は工程５４３に続いて作用したり、工程５４２がウォッチドッグ信号パルス幅正常と判定した時に作用し、工程５４５で加算されているクロックパルスの加算値をリセットする工程、５４５は工程５４０がＮＯであった時に作用して、クロック信号を加算する割込みカウンタであり、この割込みカウンタ５４５によってウォッチドッグ信号の「Ｈ」パルス幅と「Ｌ」パルス幅が計測されるようになっている。
工程５４４及び工程５４５に続いて動作終了工程５０６へ移行し、所定時間をおいて繰返し動作開始工程５００が活性化される。
５４６は工程５４０から工程５４５によって構成された工程ブロックであり、サブＣＰＵ１２１ａの暴走監視手段となっている。
【００６５】
次に、サブＣＰＵの動作を図６のフロ−チャ−トに基づき説明する。
６００は定期的に活性化されるサブＣＰＵ１２１ａの動作開始工程、６０１は工程６００に続いて作用し、図４（ａ）の定数送信案内コマンドＣＯＭ１を受信したかどうかを判定する工程、６０２は工程６０１が受信判定であった時に作用し、図４（ａ）のフレーム構成４００ａによる全受信フレームに関するサムチェックを行う工程、６０３は工程６０２に続いて作用し、サムチェック結果が正常であったかどうかを判定する工程、６０４は工程６０３が正常判定であった時に作用し、図４（ａ）のフレーム構成４０１によって正常受信ＡＣＫを返信する工程、６０５は工程６０４に続いて作用し、受信したフィルタ定数を第二のＲＡＭメモリ１２３に格納する工程、６０６は工程６０５に続いて作用し、受信した閾値定数を第二のＲＡＭメモリ１２３を経由して定数設定レジスタ１３４ａ（図１・図２（ａ）参照）へ格納する工程、６０７は工程６０６に続く動作終了工程であり、一巡の動作が終了すると所定時間をおいて繰返して動作開始工程６００が活性化される。
６０８は工程６０３が受信データ異常を判定した時に動作し、図４（ａ）のフレーム構成４０１において正常受信コマンドＡＣＫに替わって不正受信コマンドＮＡＣＫを送信する工程であり、この工程６０８に続いて動作終了工程６０７へ移行する。
なお、工程６０１から工程６０６、工程６０８によって構成された工程ブロック６０９は、定数受信手段を構成するものである。
【００６６】
６１１は工程６０１がＮＯであった時に作用し、図４（ｅ）の出力情報定期送信案内コマンドＣＯＭ５を受信したかどうかを判定する工程、６１２は工程６１１が受信判定であった時に作用し、図４（ｅ）のフレーム構成４０４による全受信フレームに関するサムチェックを行う工程、６１３は工程６１２に続いて作用し、サムチェック結果が正常であったかどうかを判定する工程、６１４は工程６１３が正常判定であった時に作用し、図４（ｅ）のフレーム構成４０１によって正常受信ＡＣＫを返信する工程、６１５は工程６１４に続いて作用し、受信した間接出力情報を第二のＲＡＭメモリ１２３に格納する工程、６１６は工程６１５に続いて作用し、受信した間接出力情報を第二のＲＡＭメモリ１２３を経由して出力ラッチメモリ１２５（図１参照）へ格納する工程、６０７は工程６１６に続く動作終了工程であり、一巡の動作が終了すると所定時間をおいて繰返して動作開始工程６００が活性化される。
６１８は工程６１３が受信データ異常を判定した時に動作し、図４（ｅ）のフレーム構成４０１において正常受信コマンドＡＣＫに替わって不正受信コマンドＮＡＣＫを送信する工程であり、この工程６１８に続いて動作終了工程６０７へ移行する。
【００６７】
６２０は工程６１１がＮＯであった時に作用し、図４（ｃ）の入力情報送信許可コマンドＣＯＭ２を受信したかどうかを判定する工程であり、この工程６２０がＮＯの判定を行うと動作終了工程６０７へ移行し、ＹＥＳの判定を行った時には工程６２１へ移行する。
６２１はソフトウエアによる可変フィルタとして対象となる入力番号ＩＮｓを設定する工程、６２２は工程６２１に続いて作用し、既に設定されたシフト周期Ｔで順次サンプリングされた入力番号ＩＮｓのＯＮ／ＯＦＦ状態（論理「１」または「０」）について、最新状態を含むＮ点のサンプリング値の論理「１」の数を算出する工程、６２３は工程６２２に続いて作用し、工程６２２で算出された論理「１」の数が多い時（Ｎ点すべてが論理「１」または例えば９０％以上の点数のものが論理「１」）である時に次工程６２４へ移行する判定工程、６２４は第二のＲＡＭメモリ１２３内にある入力イメ−ジメモリ番号ＩｓをＯＮに設定する工程であり、入力イメ−ジメモリＩｓの内容が現時点での確定されたＯＮ／ＯＦＦ状態を表すものとなっている。
【００６８】
６２５は判定工程６２３が否（論理「１」が多くない）の時に作用し、入力番号ＩＮｓのＯＮ／ＯＦＦ状態（論理「１」または「０」）について、最新状態を含むＮ点のサンプリング値の論理「０」の数を算出する工程、６２６は工程６２５に続いて作用し、工程６２５で算出された論理「０」の数が多い時（Ｎ点すべてが論理「０」または例えば９０％以上の点数のものが論理「０」）である時に、次工程６２７へ移行する判定工程、６２７は第二のＲＡＭメモリ１２３内にある入力イメ−ジメモリ番号ＩｓをＯＦＦにリセットする工程であり、入力イメ−ジメモリＩｓの内容が現時点での確定されたＯＮ／ＯＦＦ状態を表している。
６２８は工程６２４または工程６２７によって入力イメ−ジメモリＩｓの内容が更新されるか、または工程６２３と工程６２６が共に否（論理「１」が多くなく、論理「０」も多くない中途半端な状態であって、入力イメ−ジメモリＩｓの内容は変化しない）である時に、対象となる入力番号ＩＮｓを次の番号に更新する工程、６２９は全ての入力番号の処理が終わるまでは工程６２１へ復帰し、全ての入力番号の処理が完了すると工程６３０へ移行する完了判定工程、６３０は図４（ｃ）のフレーム構成４０３ａによって入力情報をメインＣＰＵ１１１へ送信する工程であり、この工程６３０に続いて動作終了工程６０７へ移行し、その後は再び開始工程６００へ移行する。
【００６９】
６３１は工程６２２から工程６２７によって構成された工程ブロックであり、この工程ブロックは１点のＯＮ／ＯＦＦ入力信号に関する可変フィルタ手段を構成するものである。
なお、入力の確定手段となる工程６２３及び工程６２６は、通常は全ての論理が「１」であるか「０」であるかによって判定すれば良く、この場合には、工程６２３はＮ点の論理積、工程６２６はＮ点の論理和によって簡単に判定が行える。
【００７０】
以上のようなデジタルフィルタ手段６３１によれば、例えば入力接点がチャッタリングしてＯＮ／ＯＦＦを小刻みに繰返しながらＯＮに収斂するような場合、小刻みなＯＮ／ＯＦＦをサンプリングすることが少なく、仮にサンプリングしたとしても多数のサンプリング値が継続的にＯＮでなければ入力ＯＮとは確定しないことになる。
また、例えばエアコンスイッチのような手動操作スイッチでは、一瞬だけスイッチがＯＮしてもこれは無視されるが、その結果としてノイズによる誤動作も防止されることになるものである。
さらに、高周波ノイズの重畳により偶然にもサンプリングする都度に虚偽の入力信号（例えば本来ＯＮであるべきものがノイズによってＯＦＦと誤認された入力信号）が継続することを避けるために、入力インタ−フェ−ス回路としてノイズフィルタ１３１やレベル判定用比較器１３２ｂが設けられている。
【００７１】
次に、図４、図５、図６による動作の説明を踏まえて、図１〜図３に示される実施の形態１による車載電子制御装置の動作を概括的に説明する。
図１において、車載電子制御装置１００ａ内の中核集積回路素子１１０ａは、メインＣＰＵ１１１と第一の不揮発メモリ１１２ａによって制御動作を実行する。
制御動作の入力情報としては、高速入力端子１０１ａ、ノイズフィルタ１３１、可変閾値回路１３２ａ及びデータセレクタ１１４を介してメインＣＰＵ１１１に直接的にバス接続されたＯＮ／ＯＦＦ動作の直接並列入力と、低速入力端子１０１ｂ、ノイズフィルタ１３１、レベル判定用比較器１３２ｂ、データセレクタ１２４ｂ、サブＣＰＵ１２１ａ、第一の子局直並列変換器１２６及び第一の親局直並列変換器１１６ａを介してメインＣＰＵ１１１に間接的にバス接続されたＯＮ／ＯＦＦ動作の間接並列入力と、アナログ入力端子１０２、ノイズフィルタ１５１、可変フィルタ回路１５３ａ、多チャンネルＡＤ変換器１５４ａ、１５４ｂ、第二の子局直並列変換器１４６及び第二の親局直並列変換器１１６ｂを介してメインＣＰＵ１１１に間接的にバス接続されたアナログ信号に対するデジタル変換値の３系統のものがある。
【００７２】
これに対し、制御動作の出力情報としては、メインＣＰＵ１１１に直接的にバス接続された出力ラッチメモリ１１５から出力トランジスタ１０８を介して高速出力端子１０３ａに出力される直接並列出力と、メインＣＰＵ１１１から第一の親局直並列変換器１１６ａ、第一の子局直並列変換器１２６、サブＣＰＵ１２１ａ、出力ラッチメモリ１２５及び出力トランジスタ１０８を介して低速出力端子１０３ｂに出力される間接並列出力とがある。
メインＣＰＵ１１１の制御プログラムや各種制御定数等は、予め外部ツール１０６から第一の不揮発メモリ１１２ａに格納されているが、車載電子制御装置１００ａの実用運転開始時には第一及び第二の親局直並列変換器１１６ａ、１１６ｂを介して第一の不揮発メモリ１１２ａに格納されているフィルタ定数や閾値定数の転送書込みが行なわれる。
第一の付属集積回路素子１２０ａ内の可変閾値回路１３２ａに対する閾値定数は、定数設定レジスタ１３４ａに転送され、図６の可変フィルタ手段６３１で使用される可変フィルタ定数は、第二のＲＡＭメモリ１２２に格納される。
また、第二の付属集積回路素子１４０ａ内の可変フィルタ回路１５３ａに対するフィルタ定数は、定数設定レジ１５６ａに転送される。
【００７３】
なお、図３における通信制御回路１４１ａは、第二の子局直並列変換器１４６、定数設定レジスタ１５６ａ、各アナログ入力に対応したＡＤ変換情報が格納されたバッファメモリ３２２などとバス接続されていて、送受信データのサムチェックやサムデータの生成、コマンドの解読結果による各種メモリのチップセレクト、返信データのフレーム構築等の機能を持つハードウエアで構成されているが、通信制御用の第二のサブＣＰＵを設けるようにしても良い。
【００７４】
第一の付属集積回路素子１２０ａ内に設けられたウォッチドッグタイマ１２９は、メインＣＰＵ１１１が発生するパルス列であるウォッチドッグ信号ＷＤ１のパルス幅を監視し、これが所定値を超過するとメインＣＰＵ１１１に対してリセット出力パルスＲＳＴ１を供給し、メインＣＰＵ１１１を再起動するよう構成されている。
一方、メインＣＰＵ１１１はサブＣＰＵ１２１ａが発生するパルス列であるウォッチドッグ信号ＷＤ２のパルス幅を監視し、これが所定値を超過するとサブＣＰＵ１２１ａに対してリセット出力パルスＲＳＴ２を供給し、サブＣＰＵ１２１ａを再起動するよう構成されている。
【００７５】
その他、サブＣＰＵ１２１ａには、第二の付属集積回路素子１４０ａ内のデジタル変換出力回路１４５から第一の付属集積回路素子１２０ａ内の監視用デジタル変換入力回路１２４ｃを介して、特定のアナログ入力信号に対するデジタル変換値が取込まれ、後述の監視制御に使用できるようになっている。
また、監視用並列入力回路１２４ａからサブＣＰＵ１２１ａに取込まれる高速入力の一部は、例えば入力スイッチ回路の断線・短絡異常等がないかどうかの診断に使用されるものである。
【００７６】
実施の形態１によれば、マイクロプロセッサを包含した中核集積回路素子と、この中核集積回路素子に対してシリアル接続された低速デジタル入力用の第一の付属集積回路素子と、アナログ入力用の第二の付属集積回路素子とを備えたので、制御対象車種に応じた制御入出力点数の変動に対して、中核集積回路素子の標準化ができると共に、アナログ系とデジタル系に分離された２重のシリアル通信回線により、通信回線の渋滞を緩和して入出力情報の授受を高速化することができるものであり、高速・高性能・多機能な仕様に対応して膨大な開発期間・費用を要する中核集積回路素子の開発を容易化にする効果がある。
また、第一の付属集積回路素子は、間接並列出力回路を備えたので、中核集積回路素子の制御出力ピン数を削減して、中核集積回路素子の小形・標準化をさらに徹底することができる効果がある。
また、中核集積回路素子及び、第一又は第二の付属集積回路素子は、相互監視手段を備えたので、集積回路素子がシリアル通信回路によって分割されたことに伴うノイズ誤動作に関する可能性の増大に対し、安全性を向上することができる効果がある。
【００７７】
さらに、第一の付属集積回路素子に設けられた並列入力回路の各入力回路部には、ノイズフィルタとレベル判定用比較器を設け、ソフトウエアによる可変フィルタ手段を備えたので、集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路を構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる効果がある。
また、第一の付属集積回路素子は、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路と可変閾値回路を有するので、高速動作の直接並列入力回路に対し、限られた範囲であっても等価的な可変フィルタが構成され、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる効果がある。
【００７８】
また、第二の付属集積回路素子に設けられた多チャンネルＡＤ変換器の各チャンネル入力回路部は、ノイズフィルタと可変フィルタ回路とを有するので、集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路を構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる効果がある。
さらにまた、中核集積回路素子内の第一の不揮発メモリは、外部ツールから転送書込みされた制御定数と定数転送プログラムとを有するので、各種車種対応の制御プログラムや制御定数、フィルタ定数・閾値定数等を一元管理すると共に、手軽にフィルタ定数や閾値定数を変更することができる効果がある。
【００７９】
実施の形態２．
（１）実施の形態２の構成の詳細な説明
以下、この実施の形態２について図７を用いて、図１との相違点を中心にして説明する。
図７は、この発明の実施の形態２による車載電子制御装置を示すブロック回路図である。
図７において、１００ｂは被制御装置を制御するＥＣＵ（車載電子制御装置）であり、中核集積回路素子１１０ｂと第一の付属集積回路素子１２０ｂと第二の付属集積回路素子１４０ｂとを主要部品とする一枚の電子基板で構成されている。
【００８０】
中核集積回路素子１１０ｂは、図１の中核集積回路素子１１０ａと同様に構成されているが、中核集積回路素子１１０ｂ内のメインＣＰＵ（マイクロプロセッサ）１１１は、第一の不揮発メモリ１１２ｂと協動するよう構成されている。
第一の付属集積回路素子１２０ｂは、図１の第一の付属集積回路素子１２０ａのサブＣＰＵ（マイクロプロセッサ）１２１ａに替わってハードウエアで構成された通信制御回路１２１ｂが使用され、第二の不揮発メモリ１２２、演算処理用の第二のＲＡＭメモリ１２３、監視用並列入力回路である入力用データセレクタ１２４ａ、監視用デジタル変換入力回路である入力用データセレクタ１２４ｃなどが削除されている。
１３３ａは図８で詳述するハードウエアで構成された可変フィルタ回路、１３４ｂは可変フィルタ回路１３３ａに対するフィルタ定数設定用の定数設定レジスタである。
【００８１】
第二の付属集積回路素子１４０ｂは、図１の第二の付属集積回路素子１４０ａの通信制御回路１４１ａに替わってサブＣＰＵ１４１ｂ、第二の不揮発メモリ１４２、第二のＲＡＭメモリ１４３を有し、ハードウエアで構成されていた可変フィルタ回路１５３ａに替わって、図９で詳述する可変フィルタ手段９１７が使用されている。
サブＣＰＵ１４１ｂのウォッチドッグ信号ＷＤ２は、メインＣＰＵ１１１で監視され、ウォッチドッグ信号ＷＤ２のパルス幅が所定値を超過すると、メインＣＰＵ１１１からサブＣＰＵ１４１ｂに対してリセット出力パルスＴＳＴ２が供給され、サブＣＰＵ１４１ｂを再起動するようになっている。
【００８２】
図８は、この発明の実施の形態２による車載電子制御装置のデジタル可変フィルタ回路を示す図である。
図８において、入力スイッチ１３０に対して低抵抗のブリ−ダ抵抗１０７を備えた入力信号ＩＮｓは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗１３５を介して十数ｐＦの並列小容量コンデンサ１３６に接続されている。
１３１は直列抵抗１３５と小容量コンデンサ１３６によって構成されたノイズフィルタであって高周波ノイズを吸収平滑化するためのものである。
１３２ｂは入力抵抗１３８ａ、正帰還抵抗１３８ｂ、比較器１３７によって構成されたレベル判定用比較器であり、比較器１３７の反転入力には所定の基準電圧１３９ｂ（電圧Ｖｏｎ）が印加されている。
従って、小容量コンデンサ１３６の充電電圧が基準電圧Ｖｏｎ以上になると比較器１３７の出力は「Ｈ」（論理「１」）となるが、一旦比較器１３７の出力が「Ｈ」になると、正帰還抵抗１３８ｂによる入力加算が生じるために、小容量コンデンサ１３６の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ、比較器１３７の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。
これは小容量コンデンサ１３６に重畳されたノイズリップルによって、高頻度に比較器１３７の出力が反転変化することを防止するためのものである。
【００８３】
可変フィルタ回路１３３ａを構成するシフトレジスタ８００には、比較器１３７の出力が入力されると共に、クロックジェネレ−タ８１０から周期Ｔのシフト用パルス入力が供給されている。
従って、シフトレジスタ８００の後段の論理内容は、順次過去の時点における比較器１３７の出力論理内容となっている。
８０１ａ〜８０７ａはシフトレジスタ８００の各出力段における論理内容と定数設定レジスタ１３４ｂの各ビットの論理内容を論理和する第一の論理ゲ−ト素子、８０８ａは第一の論理ゲ−ト素子８０１ａ〜８０７ａの出力を結合する論理積素子、８０９は論理積素子８０８ａの出力によってセットされるフリップフロップ素子によって構成された入力確定フリップフロップ回路である。
また、８０１ｂ〜８０７ｂはシフトレジスタ８００の各出力段における論理内容の反転論理内容と定数設定レジスタ１３４ｂの各ビットの論理内容を論理和する第二の論理ゲ−ト素子、８０８ｂは第二の論理ゲ−ト素子８０１ｂ〜８０７ｂの出力を結合する論理積素子であり、論理積素子８０８ｂの出力によって入力確定フリップフロップ回路８０９がリセットされるように構成されている。
【００８４】
このように構成された可変フィルタ回路１３３ａにおいて、シフトレジスタ８００の各出力段の内容が、全て論理「１」であれば、論理積素子８０８ａの出力によって入力確定フリップフロップ回路８０９の出力は論理１にセットされることになる。
但し、定数設定レジスタ１３４ｂの一部の内容が論理「１」であれば、これに対応したシフトレジスタ８００の出力段の論理内容は「０」であっても差し支えない。
従って、図８の例では、シフトレジスタ８００の初段１から第５段までの論理内容が全て「１」であれば、入力確定フリップフロップ回路８０９の出力は論理「１」にセットされることになる。
【００８５】
また、シフトレジスタ８００の各出力段の内容が全て論理「０」であれば、論理積素子８０８ｂの出力によって入力確定フリップフロップ回路８０９の出力は論理０にリセットされることになる。
但し、定数設定レジスタ１３４ｂの一部の内容が論理「１」であれば、これに対応したシフトレジスタ８００の出力段の論理内容は「１」であっても差し支えない。
従って、図８の例ではシフトレジスタ８００の初段１から第５段までの論理内容が全て「０」であれば、入力確定フリップフロップ回路８０９の出力は論理「０」にリセットされることになる。
このように、入力確定フリップフロップ回路８０９の出力内容を決定するための論理判定点数は定数設定レジスタ１３４ｂの内容によって可変設定されるよう構成されている。
なお、上記のとおり、論理判定点数を可変設定する代わりに、クロックジェネレ−タ８１０のパルス周期を可変設定するようにしても良い。
【００８６】
（２）実施の形態２の動作の詳細な説明
図９は、この発明の実施の形態２による車載電子制御装置のサブＣＰＵの動作を示すフロ−チャ−トである。
図９において、９００は定期的に活性化されるサブＣＰＵ１４１ｂの動作開始工程、９０１は工程９００に続いて作用し、図４（ｂ）の定数送信案内コマンドＣＯＭ１を受信したかどうかを判定する工程、９０２は工程９０１が受信判定であった時に作用し、図４（ｂ）のフレーム構成４００ｂによる全受信フレームに関するサムチェックを行う工程、９０３は工程９０２に続いて作用し、サムチェック結果が正常であったかどうかを判定する工程、９０４は工程９０３が正常判定であった時に作用し、図４（ｂ）のフレーム構成４０１によって正常受信ＡＣＫを返信する工程、９０５は工程９０４に続いて作用し、受信したフィルタ定数を第二のＲＡＭメモリ１４３に格納する工程、９０７は工程９０５に続く動作終了工程であり、一巡の動作が終了すると所定時間をおいて繰返して動作開始工程９００が活性化される。
９０８は工程９０３が受信データ異常を判定した時に動作し、図４（ｂ）のフレーム構成４０１において、正常受信コマンドＡＣＫに替わって不正常受信コマンドＮＡＣＫを送信する工程であり、この工程９０８に続いて動作終了工程９０７へ移行する。
なお、工程９０１から工程９０５、工程９０８によって構成された工程ブロック９０９は、定数受信手段を構成するものである。
【００８７】
９１０は工程９０１がＮＯであった時に作用し、図４（ｄ）の入力情報送信許可コマンドＣＯＭ２を受信したかどうかを判定する工程であり、この工程９１０がＮＯの判定を行うと動作終了工程９０７へ移行し、ＹＥＳの判定を行った時には工程９１１へ移行する。
９１１は可変フィルタ演算の対象となる入力番号ＡＮｔを設定する工程、９１２は工程９１１に続いて作用し、既に設定されたシフト周期Ｔによって順次サンプリングされた最新のＮ点のデジタル値の相加平均を算出する工程、９１３は工程９１２に続いて作用し、工程９１２で算出された相加平均値を現時点のデジタル値として確定し、第二のＲＡＭメモリ１４３内の入力データメモリＩＡｔに格納する工程、９１４は工程９１３に続いて作用し、次の入力番号を決定する工程、９１５は工程９１４に続いて作用し、全ての入力に対する処理が完了したかどうかを判定する工程であり、処理未完了の時は工程９１１へ復帰し、処理完了の時は工程９１６を経て動作終了工程９０７へ移行し、ここから再び開始９００へ移行する。
工程９１６では図４（ｄ）の返信フレーム構成４０３ｂによって第二の子局直並列変換器１４６から第二の親局直並列変換器１１６ｂを経由して、アナログ入力信号のデジタル変換値が第一のＲＡＭメモリ１１３へ転送される。
【００８８】
９１７は工程９１２と工程９１３によって構成された可変フィルタ手段であり、入力デ−タメモリＩＡｔの内容はサンプリング毎に更新される移動平均値となっている。
なお、各サンプリング値がノイズによる異常値を含まないようにするためには、入力インタフェ−ス回路としてノイズフィルタ１５１が接続されている。
以上のような可変フィルタ手段９１７や可変フィルタ回路１３３ａによれば、あたかも抵抗／コンデンサによるノイズフィルタでコンデンサの容量を大きくしたものと等価な作用となるが、コンデンサの容量を大きくすることは集積回路化に不向きであり、被制御車種対応でコンデンサの容量を変更することも困難となるので、実施の形態２では、サブＣＰＵのソフトウエアによってアナログ回路の可変フィルタ回路を構成しているものである。
【００８９】
図４（ｂ）、図４（ｄ）、図９による動作の説明を踏まえて、図７、図８によって実施の形態２の動作を概括的に説明すると、図７のものではサブＣＰＵが第一の付属集積回路素子側から第二の付属集積回路素子側に移動されている。
従って、第一の付属集積回路素子１２０ｂは、ハードウエアで構成された通信制御回路１２１ｂが使用され、ＯＮ／ＯＦＦ入力信号に対する可変フィルタをソフトウエア手段によるものからハードウエア回路を用いたものに変更されている。
逆に、第二の付属集積回路素子１４０ｂには、サブＣＰＵ１４１ｂが使用され、アナログ入力信号に対する可変フィルタをハードウエア回路によるものからソフトウエア手段によるものに変更されている。
また、第一の付属集積回路素子１２０ｂが、サブＣＰＵを持たないことから、監視用並列入力回路１２４ａや監視用デジタル変換入力回路１２４ｃ等の監視入力も省略されているが、その他の入出力制御に関しては、図１のものと同様の動作を行うようになっている。
【００９０】
実施の形態２によれば、第二の付属集積回路素子は、第二の不揮発メモリと演算処理用の第二のＲＡＭメモリがバス接続されたサブマイクロプロセッサを有すると共に、第二の付属集積回路素子に設けられた多チャンネルＡＤ変換器の各チャンネル入力回路部に、ノイズフィルタを有し、ソフトウエアによる可変フィルタ手段を設けたので、集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路をソフトウエアによって構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる効果がある。
【００９１】
実施の形態３．
以下、この発明の実施の形態３による車載電子制御装置のＯＮ／ＯＦＦ信号用の可変フィルタ回路について図１０により説明する。
図１０は、この発明の実施の形態３による車載電子制御装置のデジタル可変フィルタ回路を示す図である。
図１０において、ノイズフィルタ１３１やレベル判定用比較器１３２ｂの構成や動作は、図８のものと同じである。
１９０ａは比較器１３７の出力と可逆カウンタ１９２のカウントアップモ−ド入力ＵＰ間に接続されたゲ−ト素子、１９１は比較器１３７の出力からゲ−ト素子１９０ｂを介して可逆カウンタ１９２のカウントダウンモ−ド入力ＤＮに接続された論理反転素子であり、可逆カウンタ１９２は、所定のサンプリング周期ＴでＯＮ／ＯＦＦするクロック入力端子ＣＬを備えていて、モ−ド入力ＵＰやＤＮに応じてクロック入力を可逆カウントするように構成されている。
【００９２】
１９３ａは論理判定点数Ｎに相当する設定値が格納された定数設定レジスタ、１９３ｂは可逆カウンタ１９２の現在値が格納された現在値レジスタ、１９４ａは可逆カウンタ１９２の現在値が設定値に到達した時に論理「１」となる出力Ｑによってゲ−ト素子１９０ａを閉鎖して、更なるカウントアップが行われないようにする論理反転素子、１９４ｂは可逆カウンタ１９２の現在値が０になった時に論理「１」となる出力Ｐによってゲ−ト素子１９０ｂを閉鎖して、更なるカウントダウンが行われないようにする論理反転素子、１９５は可逆カウンタ１９２の設定値到達出力Ｑによってセットされ、現在値が０になった時、論理「１」となる出力Ｐによってリセットされる入力確定フリップフロップ回路であり、入力確定フリップフロップ回路１９５の出力がデ−タセレクタ１２４ｂの入力端子に接続されている。
【００９３】
このように構成された可逆カウンタ１９２では、サンプリング周期Ｔで動作するクロック入力ＣＬの入力パルス数が、定数設定レジスタ１９３ａの設定値Ｎに到達するまで継続的に比較器１３７の出力が「Ｈ」であれば、入力確定フリップフロップ回路１９５がセットされるが、途中で比較器１３７の出力が「Ｌ」になればクロック入力を減算カウントし、再び比較器１３７の出力が「Ｈ」になった後に加算カウントが行われて、やがて現在値が設定値に到達すれば、入力確定フリップフロップ回路１９５がセットされる。
同様に、一旦入力確定フリップフロップ回路１９５がセットされると、サンプリング周期Ｔで動作するクロック入力ＣＬの入力パルスによって、現在値がＮから０に減少するまで継続的に比較器１３７の出力が「Ｌ」であれば、入力確定フリップフロップ回路１９５がリセットされるが、途中で比較器１３７の出力が「Ｈ」になれば、クロック入力を加算カウントし、再び比較器１３７の出力が「Ｌ」になった後に減算カウントが行われ、やがて現在値が０に達すれば入力確定フリップフロップ回路１９５がリセットされる。
【００９４】
実施の形態３によれば、第一の付属集積回路素子の可変フィルタ回路を可逆カウンタを用いて構成することができる。
【００９５】
実施の形態４．
以下、この発明の実施の形態４による車載電子制御装置のアナログ信号用の可変フィルタ回路について図１１に基づき説明する。
図１１は、この発明の実施の形態４による車載電子制御装置のアナログ可変フィルタ回路を示す図である。
図１１において、１５１はアナログ入力信号ＡＮｔに対するノイズフィルタで、このノイズフィルタ１５１は正側クリップダイオ−ド３００、負側クリップダイオ−ド３０１、直列抵抗３０２、並列小容量コンデンサ３０３によって構成されている。
クリップダイオ−ド３００、３０１は、アナログ入力信号ＡＮｔに過大なノイズが重畳された時に、このノイズ電圧を電源の正負回路に環流させて、想定されるアナログ信号の最大・最小値を超える電圧を小容量コンデンサ３０３に印加しないようにするためのものである。
また、ＡＮｔ端子に接続される図示しないアナログセンサが、相応の内部抵抗を持っている場合には、直列抵抗３０２は省略することができる。
【００９６】
１５３ｂは可変フィルタ回路で、可変フィルタ回路１５３ｂを構成するコンデンサ３５４（容量Ｃ）は、定数設定レジスタ１５６ｂによって導通制御されるアナログゲ−トスイッチ３５３ａ〜３５３ｄを介して選択切換抵抗３５２ａ〜３５２ｄから充電されるよう構成されており、その充電電圧は、小容量コンデンサ３０３の両端電圧Ｖ１を増幅器３５０で増幅した電圧Ｖ１となっている。
また、コンデンサ３５４の両端電圧Ｖ２は、増幅器３５５を介して出力され、多チャンネルＡＤ変換器１５４によってデジタル値に変換される。
なお、３５１ａ、３５１ｂ、３５６ａ、３５６ｂは、増幅器３５０、３５５の出力を、増幅器３５０、３５５の反転入力に接続した帰還回路抵抗である。
従って、このような可変フィルタ回路１５３ｂは、選択切換抵抗３５２ａ〜３５２ｄの内で、アナログゲ−トスイッチ３５３ａ〜３５３ｄがＯＮとなている抵抗の並列合成抵抗Ｒ０とコンデンサＣによるＲＣフィルタと等価であり、並列合成抵抗Ｒ０は定数設定レジスタ１５６ｂの内容によって、可変切換することができるようになっている。
【００９７】
実施の形態４によれば、第二の付属集積回路素子のアナログ用の可変フィルタ回路を構成することができる。
【００９８】
実施の形態５．
（１）実施の形態５の構成の詳細な説明
以下、この発明の実施の形態５による車載電子制御装置について、図１２に基づき図１との相違点を中心に説明する。
図１２は、この発明の実施の形態５による車載電子制御装置を示すブロック回路図である。
図１２において、１００ｃは被制御装置を制御するＥＣＵ（車載電子制御装置）であり、中核集積回路素子１１０ｃと第一の付属集積回路素子１２０ｃと第二の付属集積回路素子１４０ｃを主要部品とする一枚の電子基板で構成されているが、図１と比べると、図１２は、可変フィルタ回路を持たず、相互異常監視と異常記憶回路に重点をおいた回路となっている。
１０１ｘは例えばエンジンの点火時期や燃料噴射時期を制御するためのクランク角センサやオートクルーズ制御用の車速センサ等比較的高頻度の動作を行い、速やかに信号取込みを行う必要のあるＯＮ／ＯＦＦ動作の高速入力センサ群である。
１０１ｙは例えば変速レバー位置を検出するセレクタスイッチやエアコンスイッチなど比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなＯＮ／ＯＦＦ動作の低速入力センサ群である。
【００９９】
１０２ｘは例えば給気量センサ、気筒圧センサ、給気弁開度検出用第一スロットルポジションセンサ、アクセルペダルの踏込み度検出用第一アクセルポジションセンサなどの第一のアナログ入力センサ群である。１０２ｙは大気圧センサ、水温センサ、排気ガスの酸素濃度センサ、給気弁開度検出用第二スロットルポジションセンサ、アクセルペダルの踏込み度検出用第二アクセルポジションセンサなどの第二のアナログ入力センサ群である。第一及び第二のアクセルポジションセンサと、第一及び第二のスロットルポジションセンサとは、同じ検出出力を発生する２重系のセンサとなっている。
【０１００】
１０３ｘは例えばエンジンの点火コイル駆動出力（ガソリンエンジンの時）や燃料噴射制御用電磁弁駆動用出力、或いは給気用スロットル弁の開閉動作を行うモータなど比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の高速電気負荷群である。
１０３ｙは例えば変速機用電磁弁駆動出力やエアコン用電磁クラッチ駆動出力など比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の低速電気負荷群である。
１０５ｘは車載バッテリ、１０５ｙは電源スイッチであり、車載電子制御装置１００ｃは、車載バッテリ１０５ｘから電源スイッチ１０５ｙを介して給電されたり、スリープ電源として電源スイッチ１０５ｙを経由しないで直接給電されるよう構成されている。
【０１０１】
中核集積回路素子１１０ｃは、図示しない第一の不揮発メモリや演算処理用の第一のＲＡＭメモリを有するメインＣＰＵ（マイクロプロセッサ）１１１ｃを備え、各種入力センサ群１０１ｘ、１０１ｙ、１０２ｘ、１０２ｙからの入力信号に応動して、被制御装置である各種電気負荷群１０３ｘ、１０３ｙの制御を行うよう構成されている。
メインＣＰＵ１１１ｃが発生するパルス列であるウォッチドッグ信号ＷＤ１は、後述のウォッチドッグタイマ１２９によって監視され、ウォッチドッグ信号ＷＤ１のパルス幅が所定値を超過した時にはリセット信号出力ＲＳＴ１によってメインＣＰＵ１１１ｃを再起動すると共に、後述のサブＣＰＵ１２１ｃも再起動される。
また、後述のサブＣＰＵ１２１ｃが発生するパルス列であるウォッチドッグ信号ＷＤ２は、メインＣＰＵ１１１ｃによって監視され、ウォッチドッグ信号ＷＤ２のパルス幅が所定値を超過した時にはリセット信号出力ＲＳＴ２によってサブＣＰＵ１２１ｃを再起動する。
さらに、メインＣＰＵ１１１ｃは、図５の工程５０８、５２７、５３５で示すエラー出力の論理和であるエラー出力ＥＲ１を発生し、第一及び第二の付属集積回路素子１２０ｃ、１４０ｃの通信異常を検出する。
【０１０２】
第一の付属集積回路素子１２０ｃは、ウォッチドッグタイマ１２９を内蔵すると共に、図示しない第二の不揮発メモリや演算処理用の第二のＲＡＭメモリを有するサブＣＰＵ（マイクロプロセッサ）１２１ｃを備え、低速入力センサ群１０１ｙのＯＮ／ＯＦＦ信号をメインＣＰＵ１１１ｃに送信したり、メインＣＰＵ１１１ｃからの制御信号出力によって低速電気負荷群１０３ｙを駆動する。
また、サブＣＰＵ１２１ｃは、監視用デジタル変換入力回路である入力用データセレクタ１２４ｃから入力されるアナログ入力信号のデジタル変換値の一部を監視したり、メインＣＰＵ１１１ｃと協動して特定負荷に対する電源リレー駆動出力ＤＲを発生するようになっている。
【０１０３】
１６０はフリップフロップ回路によって構成された異常記憶回路、１６１はリセット信号出力ＲＳＴ１、ＲＳＴ２とエラー出力ＥＲ１との論理和素子であり、論理和素子１６１はリセット信号出力ＲＳＴ１、ＲＳＴ２或いはエラー出力ＥＲが発生した時に、異常記憶回路１６０をセットする。
１６２は電源スイッチ１０５ｙが投入されたことを検出して、異常記憶素子１６０をリセットして初期化するための電源検出回路である。
１６３は電源リレー駆動出力ＤＲと負荷電源リレー１６４ａとの間に設けられた論理回路であるゲート素子、１６４ｂは負荷電源リレー１６４ａの出力接点であり、ゲート素子１６３には異常記憶回路１６０のリセット出力が接続されていると共に、出力接点１６４ｂは給気弁開度制御用モータに対する給電回路を構成する。
また、異常記憶回路１６０のセット出力端子には、異常警報装置１６５が接続されている。
【０１０４】
第二の付属集積回路素子１４０ｃにおいて、３２０ａは第一のアナログ入力センサ群１０２ｘの中から順次１点のアナログ入力信号を選択する例えば１６チャンネルのアナログスイッチによって構成された選択回路、３２１ａは順次変換形１６チャンネル１０ビット精度のＡＤ変換器のＡＤ変換部、３２２ａはＡＤ変換部３２１ａから変換されたデジタル値が順次入力される１０ビット１６点のバッファメモリ、３２０ｂは第二のアナログ入力センサ群１０２ｙの中から順次１点のアナログ入力信号を選択する例えば１６チャンネルのアナログスイッチによって構成された選択回路、３２１ｂは順次変換形１６チャンネル１０ビット精度のＡＤ変換器のＡＤ変換部、３２２ｂはＡＤ変換部３２１ｂから変換されたデジタル値が順次入力される１０ビット１６点のバッファメモリ、１４１ｃは通信制御回路であり、この通信制御回路１４１ｃはバッファメモリ３２２ａ、３２２ｂに格納されたアナログ入力信号に対するデジタル変換値を、第二の子局直並列変換器１４６及び第二の親局直並列変換器１１６ｂを介して、メインＣＰＵ１１１ｃに送信する。
ただし、一部のアナログ入力信号に対するＡＤ変換出力は、デジタル変換出力回路１４５から第一の付属集積回路素子１２０ｃ内の監視用デジタル変換入力回路１２４ｃを介してサブＣＰＵ１２１ｃにも供給される。
【０１０５】
（２）実施の形態５の動作の詳細な説明
このように構成されたものにおいて、車載電子制御装置１００ｃ内の中核集積回路素子１１０ｃは、第一及び第二の付属集積回路素子１２０ｃ、１４０ｃと入出力信号に関するシリアル通信を行いながら、メインＣＰＵ１１１ｃと図示しない第一の不揮発メモリによって制御動作を実行する。
制御動作の入力情報は、高速入力センサ群１０１ｘ、低速入力センサ群１０１ｙ、第一のアナログ入力センサ群１０２ｘ、第二のアナログ入力センサ群１０２ｙから入力され、制御動作の出力情報は、高速電気負荷群１０３ｘ及び低速電気負荷群１０３ｙへ出力される。
一方、メインＣＰＵ１１１ｃは、ウォッチドッグ信号ＷＤ２によってサブＣＰＵ１２１ｃの暴走監視を行って、異常発生時にリセット信号出力ＲＳＴ２を発生してサブＣＰＵ１２１ｃを再起動すると共に、図５の工程５０８、５２７、５３５で示されるとおり、第一及び第二の付属集積回路素子１２０ｃ、１４０ｃの通信異常を監視して、異常発生時にエラー出力ＥＲ１を発生するようになっている。
他方、メインＣＰＵ１１１ｃを有する中核集積回路素子１１０ｃの外部に設けられたウォッチドッグタイマ１２９は、ウォッチドッグ信号ＷＤ１によってメインＣＰＵ１１１ｃの暴走監視を行って、異常発生時にリセット信号出力ＲＳＴ１を発生してメインＣＰＵ１１１ｃを再起動すると共に、サブＣＰＵ１２１ｃをも再起動する。
【０１０６】
ここで、一時的なノイズ誤動作が発生してリセット信号出力ＲＳＴ１、ＲＳＴ２が発生した場合を想定すると、メインＣＰＵ１１１ｃ又はサブＣＰＵ１２１ｃは、リセットされて再起動し、再び正常なウォッチドッグ信号ＷＤ１、ＷＤ２を発生するようになる。
従って、車載電子制御装置１００ｃとしては、運転手が気づかない内に正常運転状態に回復することになる。
しかし、たとえ一時的な誤動作といえ、リセット信号出力ＲＳＴ１、ＲＳＴ２やエラー出力ＥＲ１が発生すると、異常記憶回路１６０がこれを記憶して、異常警報装置１６５が動作することになる。
この異常動作記憶は、一旦電源スイッチ１０５ｙを切らなければ回復しないので、運転手はノイズ誤動作が発生したことを認識することができ、このような誤動作が頻発すれば危険状態と判断して保守点検処理を促す情報となる。
【０１０７】
特に、車載電子制御装置１００ｃが、例えば安全性に重大な影響を持つ定速走行装置等の便利機能を有している場合には、ゲート素子である論理回路１６３によって負荷電源リレー１６４ａを遮断して安全を確保するようになっているが、この負荷電源リレー１６４ａの遮断は、一時的な誤動作が原因となっている時には、電源スイッチ１０５ｙを再投入することで回復動作することになる。
【０１０８】
実施の形態５によれば、電子制御装置は、負荷電源リレーと異常警報装置とを有すると共に、第一の付属集積回路素子は、異常記憶回路と電源検出回路と論理回路とを有するので、一時的なノイズ誤動作によってメインＣＰＵ或いはサブＣＰＵが暴走・再起動した時に、この状態を記憶して危険な電気負荷に対する電源を遮断したり異常警報を行って運転手に認識確認させると共に、燃料噴射等のエンジンの回転駆動に必要な基本機能はそのまま運転継続することができる効果がある。
なお、このような一時的な誤動作に対しては、エンジンを再起動することによって異常記憶回路もリセットされ、全体を正常な運転状態に回復することができる。
【０１０９】
また、第二の付属集積回路素子には、複数の多チャンネルＡＤ変換器が設けられ、多チャンネルＡＤ変換器の一方には同一測定対象に対して設けられた２重系アナログセンサの一方が接続され、他方の多チャンネルＡＤ変換器には２重系アナログセンサの他方が接続されているので、２重系センサに対して２重系のＡＤ変換器を用いて冗長度を向上すると共に、順次変換形多チャンネルＡＤ変換器によるＡＤ変換の動作遅れ時間を短縮することができる効果がある。
【０１１０】
さらに、第二の付属集積回路素子は、一部のアナログ入力信号に対するデジタル変換出力回路を有すると共に、第一の付属集積回路素子は、デジタル変換出力回路の出力に接続された監視用デジタル変換入力回路を有するので、一部のアナログ信号に対するデジタル変換値を第一の付属集積回路素子によって監視し、この監視に当たって中核集積回路素子を経由しない２重系回路によって冗長度を向上することができる効果がある。
【０１１１】
実施の形態６．
（１）実施の形態６の構成の詳細な説明
以下、この発明の実施の形態６による車載電子制御装置について図１３に基づき説明するが、図１３は、図１２にさらなる追加機能を付加したものであり、ここではその付加機能を中心に説明する。
図１３は、この発明の実施の形態６による車載電子制御装置を示すブロック回路図である。
図１３において、１００ｄは被制御装置を制御するＥＣＵ（車載電子制御装置）であり、中核集積回路素子１１０ｄと第一の付属集積回路素子１２０ｄと第二の付属集積回路素子１４０ｄを主要部品とする一枚の電子基板で構成されている。
１７１ａは例えばアクセルペダルの踏込み度合いを検出する第一のアクセルポジションセンサ、１７１ｂは第一のアクセルポジションセンサ１７１ａと対をなす２重系構成の第二のアクセルポジションセンサである。１７２はエンジンの給気弁１７３を開閉駆動するモータ、１７４ａはモータ１７２で開閉駆動される給気弁１７３の開閉度合いを検出する第一のスロットルポジションセンサ、１７４ｂは第一のスロットルポジションセンサ１７４ａと対をなす２重系構成の第二のスロットルポジションセンサである。第一及び第二のアクセルポジションセンサ１７１ａ、１７１ｂは、第一及び第二の目標値入力であり、第一及び第二のスロットルポジションセンサ１７４ａ、１７４ｂは、第一及び第二の検出値入力であり、モータ１７２は自動制御用電気負荷に相当しているものである。
【０１１２】
中核集積回路素子１１０ｄは、図示しない第一の不揮発メモリや演算処理用の第一のＲＡＭメモリを有するメインＣＰＵ（マイクロプロセッサ）を備え、このマイクロプロセッサによって実行される自動制御手段１８０によって、モータ１７２を駆動制御するよう構成されている。
なお、第一のアクセルポジションセンサ１７１ａによる第一の目標値入力と、第一のスロットルポジションセンサ１７４ａによる第一の検出値入力は、第二の付属集積回路素子１４０ｄ内の多チャンネルＡＤ変換器１５４ａによってデジタル値に変換され、その変換デジタル値は、第二の子局直並列変換器１４６によってシリアル信号として送信され、中核集積回路素子１１０ｄ内の第二の親局直並列変換器１１６ｂを介してメインＣＰＵに取込まれ、第一の目標値入力と第一の検出値入力の偏差値に応動して、自動制御手段１８０が動作するものである。
１８１はエンジン水温やエヤコンの使用状況、アクセルペダルの踏込み又は復帰速度に応動する補正値演算手段であり、例えばエンジン水温が低い時には同じアクセルペダルの踏込み度合いであっても、給気弁開度を少し大きい目に補正制御することが行われる。
１６４ｂは図１２で説明した負荷電源リレー１６４ａの出力接点であり、異常発生時にモータ１７２の給電回路を強制遮断するようになっている。
【０１１３】
第一の付属集積回路素子１２０ｄにおいて、１２４ｄはデータセレクタ等の監視用入力回路、１８２はモータ１７２から第一及び第二のスロットルポジションセンサ１７４ａ、１７４ｂに至るアクチェータ系全体の近似伝達関数である。１８３、１８４は自動制御監視手段を構成する比較手段、１８５は異常判定用許容偏差値であり、監視用入力回路１２４ｄには第二の付属集積回路素子１４０ｄに内蔵された多チャンネルＡＤ変換器１５４ｂに入力された第二の目標値入力である第二のアクセルポジションセンサ１７１ｂや、第二の検出値入力である第二のスロットルポジションセンサ１７４ｂのアナログ値に対するデジタル変換値が格納されている監視用出力回路１４５ａが接続されている。
比較手段１８３の一方の比較入力として、第二の検出値入力である第二のスロットルポジションセンサ１７４ｂによる給気弁開度のデジタル値が入力され、比較手段１８３の他方の比較入力として、第二の目標値入力である第二のアクセルポジションセンサ１７１ｂによるアクセルペダルの踏込み度のデジタル値を入力とする近似伝達関数１８２の出力が入力される。
【０１１４】
比較手段１８４の一方の比較入力は、比較手段１８３の比較偏差値であり、他方の入力は、許容偏差値１８５であって、比較手段１８３の比較偏差の絶対値が許容偏差値１８５を超過した時に、図１２でも示した異常記憶回路１６０が異常記憶し、この記憶状態は電源検出回路１６２によってリセットされるようになっている。
なお、近似伝達関数１８２や許容偏差値１８５は、図示しない第二の不揮発メモリに格納され、比較手段１８３、１８４によるデジタル比較は、図示しないサブマイクロプロセッサによって実行されるよう構成されている。
【０１１５】
（２）実施の形態６の動作の詳細な説明
以上のとおり構成された実施の形態６の動作を概括説明すると、中核集積回路素子１１０ｄ内のメインＣＰＵは、自動制御手段１８０を構成し、第二の付属集積回路素子１４０ｄを媒介して入力された第一の目標値入力１７１ａと第一の検出値入力１７４ａに応動して自動制御用電気負荷１７２を制御している。
第一の集積回路素子１２０ｄ内のサブＣＰＵは、自動制御監視手段１８３、１８４を構成し、第二の付属集積回路素子１４０ｄを媒介して入力された第二の目標値入力１７１ｂと第二の検出値入力１７４ｂに応動して、自動制御用電気負荷１７２の動作を監視し、制御異常出力ＥＲ２が発生した時は異常記憶回路１６０によってこれを記憶して負荷電源を遮断するようになっている。
なお、監視用出力回路１４５ａと監視用入力回路１２４ｄ間の接続には、第三の直並列変換器を用いたシリアル接続方式に変更することも可能であり、この場合には接続ピン数を増やさないで他のアナログ入力信号についても第一の付属集積回路素子側で監視することができる。
【０１１６】
実施の形態６によれば、第二の付属集積回路素子は、同じ値を持つ二重系アナログ入力としての第一及び第二の目標値入力と、第一及び第二の検出値入力と、第二の目標値入力と第二の検出値入力に対する監視用出力回路を有し、第一の付属集積回路素子は、内蔵されたサブマイクロプロセッサによって実行される自動制御監視手段と監視用出力回路に接続された監視用入力回路を有するので、サブマイクロプロセッサ（サブＣＰＵ）を用いて中核集積回路素子内のマイクロプロセッサ（メインＣＰＵ）の動作監視を行って安全性の向上を図ることができる効果がある。
【０１１７】
他の実施の形態．
以上で説明した実施の形態１〜実施の形態６において、中核集積回路素子や第一及び第二の付属集積回路素子は、構造的には一体化することも可能であり、この場合各集積回路素子の境界線はシリアル通信によって接続される部分となる。
また、実施の形態１〜実施の形態６では、アナログ出力が取扱われていないが、必要に応じてメ−タ表示用のＤＡ変換器を間接出力として第二の付属集積回路素子に搭載することもできる。
間接制御出力に関しては、実態としてあまり多くの制御点数がなく、シリアル通信に依存することなく、全てメインＣＰＵ側から直接並列出力回路を介して直接出力するようにしても良い。
また、たとえ低速動作の入力信号であっても、エンジンの回転を維持するのに必要な最低限度の入力情報はシリアル通信に依存しないようにして、メインＣＰＵ側に直接入力しておくと非常退避運転を行う上で効果的である。
【０１１８】
第一及び第二の付属集積回路素子内には、何れか一方にサブマイクロプロセッサを包含する場合と、両方に包含する場合、共に包含しない場合など様々な組合わせが想定されるが、この発明にとって最も好ましい形態としては、相互監視機能を向上させるために第一の付属集積回路素子側にサブＣＰＵを内蔵し、アナログ技術とデジタル技術を混在させないために第二の付属集積回路素子側はＣＰＵを含まないハードウエア構成とすることである。
また、メインＣＰＵ側のデ−タバスには、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントロ−ラ）を接続し、メインＣＰＵがデ−タバスを用いていない内部演算期間において、直並列変換器と第一のＲＡＭメモリ間で、入出力情報の授受を直接行うようにすれば、入出力情報交換時間を短縮することができる。
【０１１９】
また、実施の形態１〜実施の形態６では、ウォッチドッグ信号の異常や通信異常が一度でも発生するとこれを記憶して、異常状態が継続していなくても負荷電源遮断や警報表示を行うようになっているが、これに替わって、これらの一時的な異常が複数回発生した時と異常状態が継続している時に負荷電源の遮断や警報表示を行うようにするカウンタ回路を設けても良い。
さらに、実施の形態１〜実施の形態６では、フィルタ定数や閾値定数は、すべてメインＣＰＵ側の第一の不揮発メモリに格納されるものとしたが、サブＣＰＵに書込み可能な第二の不揮発メモリを設けて、外部ツ−ルから入出力処理用の制御プログラムやフィルタ定数等の書込みを行うようにしたり、付属集積回路素子側にＥＥＰＲＯＭ等の不揮発メモリを設けて予め各種定数を書き込んで置くようにすることも可能である。
【０１２０】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
マイクロプロセッサを有する中核集積回路素子と、この中核集積回路素子とシリアル通信するように接続され、低速デジタル信号入力用の第一の付属集積回路素子と、中核集積回路素子とシリアル通信するように接続され、アナログ信号入力用の第二の付属集積回路素子とを備え、
中核集積回路素子は、被制御装置との間で信号の入力及び出力を行う直接並列入力回路及び直接並列出力回路と、それぞれ直並列変換するよう構成された第一の親局直並列変換器及び第二の親局直並列変換器と、被制御装置を制御する制御プログラムが外部ツールから書き込まれる第一の不揮発メモリと、演算処理用の第一のＲＡＭメモリとがバス接続されたマイクロプロセッサとによって構成され、
第一の付属集積回路素子は、中核集積回路素子の第一の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第一の子局直並列変換器と、低速デジタル信号が並列に入力される間接並列入力回路とを有し、間接並列入力回路に入力されたデジタル信号のフィルタ定数を可変調整して第一の子局直並列変換器を介して中核集積回路素子に出力するよう構成され、
第二の付属集積回路素子は、中核集積回路素子の第二の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第二の子局直並列変換器と、アナログ信号が並列に入力され、入力されたアナログ信号をデジタル信号に変換する多チャンネルＡＤ変換器を有し、多チャンネルＡＤ変換器によって変換されたデジタル信号のフィルタ定数を可変調整して第二の子局直並列変換器を介して中核集積回路素子に出力するよう構成され、
中核集積回路素子は、被制御装置からの入力信号と第一の付属集積回路素子からの入力信号と第二の付属集積回路素子からの入力信号とに応じた制御信号を被制御装置に出力するので、被制御装置に応じた制御入出力点数の変動に対して、中核集積回路素子の標準化ができると共に、アナログ系とデジタル系に分離された２重のシリアル通信回線により、通信回線の渋滞を緩和して入出力情報の授受を高速化することができ、高速・高性能・多機能化することができる。
また、付属集積回路素子内に可変フィルタ機能を設けたので、必要とされるフィルタ定数をソフトウエアによって手軽に変更することができて、入力回路部の小型・標準化を行うことができる効果がある。
【０１２１】
また、第一の付属集積回路素子は、中核集積回路素子の形成した制御信号を被制御装置に出力する間接並列出力回路を有するので、中核集積回路素子の制御出力ピン数を削減して、中核集積回路素子の小形・標準化をさらに徹底することができる。
【０１２２】
また、中核集積回路素子のマイクロプロセッサは、ウオッチドッグ信号を発生するように構成され、中核集積回路素子は、第一の付属集積回路素子から入力される入力信号及び第二の付属集積回路素子から入力される入力信号のタイムアウトチェック及びサムチェックを行う第一の相互監視手段を有すると共に、第一の付属集積回路素子及び第二の付属集積回路素子の少なくとも一方は、中核集積回路素子のマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときにマイクロプロセッサをリセットする第二の相互監視手段を有するので、集積回路素子がシリアル通信回路によって分割されたことに伴うノイズ誤動作に対する安全性を向上することができる。
【０１２３】
さらに、第一の付属集積回路素子及び第二の付属集積回路素子の少なくとも一方は、ウオッチドッグ信号を発生するサブマイクロプロセッサを用いて構成されると共に、第一の相互監視手段は、サブマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときにサブマイクロプロセッサをリセットする暴走監視プログラムを有するので、第一の相互監視手段によってサブマイクロプロセッサの暴走を監視することができる。
【０１２４】
また、第一の付属集積回路素子は、第一の相互監視手段及び第二の相互監視手段によって検出された異常発生を記憶する異常記憶回路と、車載電子制御装置に電源が投入されたことを検出して異常記憶回路をリセットする電源検出回路と、異常記憶回路が異常発生を記憶しているとき被制御装置の電源回路に接続された負荷電源リレーを遮断する論理回路とを有するので、一時的なノイズ誤動作によってマイクロプロセッサまたはサブマイクロプロセッサの異常発生を記憶すると共に、一時的なノイズ誤動作によってマイクロプロセッサまたはサブマイクロプロセッサが暴走・再起動したときに、この状態を記憶して危険な電気負荷に対する電源を遮断し、燃料噴射等のエンジンの回転駆動に必要な基本機能はそのまま運転継続することができる効果がある。また、このような一時的な誤動作に対しては、エンジンを再起動することによって異常記憶回路もリセットされ、正常な運転状態に回復することができる。
【０１２５】
また、第一の付属集積回路素子に設けられた間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ回路とを有し、入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成されると共に、可変フィルタ回路は、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定フリップフロップ回路と、サンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納された定数設定レジスタによって構成されているので、第一の付属集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路を構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１２６】
さらにまた、可変フィルタ回路は、レベル判定用比較器の出力論理レベルに応じてクロック信号を可逆計数する可逆カウンタによって構成され、可逆カウンタの現在値が、設定値または０になった時に入力確定フリップフロップがセットまたはリセットされるものであるとともに、サンプリング周期に相当するクロック信号周期及びセットリセットを行う論理判定点数に相当する可逆カウンタの設定値の少なくとも一方の値がフィルタ定数として格納される定数設定レジスタによって構成されるので、入力確定フリップフロップの入力に対する多数決論理判定が容易になるという効果がある。
また、フィルタ定数も手軽に変更することができて入力回路部の小型・標準化を行うことができる。
【０１２７】
また、第一の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成され、可変フィルタ手段は、サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定プログラムによって構成され、第二のＲＡＭメモリにはサンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納されているので、第一の付属集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路をソフトウエアによって構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１２８】
また、第一の付属集積回路素子は、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路と可変閾値回路を有し、インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能と持ったレベル判定用比較器によって構成され、可変閾値回路は、レベル判定用比較器とこのレベル判定用比較器の判定レベルの設定値が閾値定数として格納された定数設定レジスタによって構成されているので、高速動作の直接並列入力回路に対し、限られた範囲であっても等価的な可変フィルタが構成され、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１２９】
加えて、第二の付属集積回路装置に設けられた多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース回路と可変フィルタ回路を有し、入力インタフェース回路は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成されると共に、可変フィルタ回路は、スイッチトキャパシタによる等価抵抗または選択切換抵抗による可変抵抗に接続されたコンデンサと可変抵抗の抵抗値を決定するフィルタ定数が格納された定数設定レジスタによって構成されているので、第二の集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路を構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１３０】
また、第二の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、入力インタフェース部は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成され、可変フィルタ手段は、サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のデジタル変換値に対する平均値を算出する移動平均プログラムによって構成され、第二のＲＡＭメモリにはサンプリング周期及び移動平均点数の少なくとも一方の値がフィルタ定数として格納されているので、第二の付属集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路をソフトウエアによって構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１３１】
また、中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、定数設定レジスタに制御定数を転送する定数転送プログラムとが記憶されているので、被制御装置に対応したフィルタ定数・閾値定数の制御定数を一元管理すると共に、手軽に制御定数を変更することができる。
【０１３２】
さらに、第一または第二の付属集積回路素子の少なくとも一方は第二の不揮発メモリと第二のＲＡＭメモリを有するサブマイクロプロセッサを備え、中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、第一または第二の付属集積回路素子に設けられた第二のＲＡＭメモリまたは定数設定レジスタに制御定数を転送する定数転送プログラムとが記憶されていると共に、第二の不揮発メモリには、定数転送プログラムによって転送される制御定数を受信する定数受信プログラムが記憶されているので、被制御装置に対応したフィルタ定数・閾値定数の制御定数を一元管理すると共に、手軽に制御定数を変更することができる。
【０１３３】
また、第一の付属集積回路素子は、第二の不揮発メモリ及び演算処理用の第二のＲＡＭメモリがバス接続されたサブマイクロプロセッサと、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路及び監視用並列入力回路とを有すると共に、入力インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持ったレベル判定用比較器によって構成され、監視並列入力回路は、レベル判定用比較器の出力をサブマイクロプロセッサに対して選択的にバス接続するデータセレクタによって構成されているので、マイクロプロセッサに入力される直接並列入力回路に接続された各種入力センサの断線・短絡等の異常をサブマイクロプロセッサ側で監視することができ、機能分担によるマイクロプロセッサの負担軽減を図ることができる。
【０１３４】
また、第二の付属集積回路素子には、複数の多チャンネルＡＤ変換器が設けられ、同一測定対象に対して設けられた２重系アナログセンサの一方が複数の多チャンネルＡＤ変換器の一つに接続されると共に、２重系アナログセンサの他の一方は、複数の多チャンネルＡＤ変換器の他の一つに接続されるので、２重系センサに対して２重系の多チャンネルＡＤ変換器を用いて冗長度を向上することができる。
【０１３５】
さらにまた、第二の付属集積回路素子は、一部のアナログ入力信号に対して設けられ、アナログ入力信号をデジタル信号に変換して出力するデジタル変換出力回路を有すると共に、第一の付属集積回路素子は、デジタル変換出力回路の出力に接続された監視用デジタル変換入力回路を有するので、一部のアナログ信号に対するデジタル変換値を第一の付属集積回路素子によって監視し、この監視に当たって中核集積回路素子を経由しない２重系回路によって冗長度を向上することができる。
【０１３６】
また、中核集積回路素子は、第一の不揮発メモリに格納された制御プログラムによって被制御装置を制御する自動制御手段を有すると共に、第一の付属集積回路素子は、第二の不揮発メモリに格納された制御プログラムによって被制御装置を監視する自動制御監視手段を有するので、自動制御監視手段によって中核集積回路素子内の自動制御手段の監視を行って安全性の向上を図ることができる。
【０１３７】
また、第二の付属集積回路素子は、同じ値を持つ２重系アナログ入力としての第一の目標値及び第二の目標値入力と、第一の目標値及び第二の目標値にそれぞれ対応し、被制御装置の動作を検出した第一の検出値及び第二の検出値入力と、第二の目標値及び第二の検出値を出力する監視用出力回路を有し、第一の付属集積回路素子は、監視用出力回路に接続された監視用入力回路を有し、中核集積回路素子の自動制御手段は、第二の付属集積回路素子を介して入力される第一の目標値及び第一の検出値に応じて被制御装置を制御するよう構成され、第一の付属集積回路素子の自動制御監視手段は、被制御装置の有するアクチェータ系の近似伝達関数に対して監視用入力回路から得られる第二の目標値を入力したときの近似伝達関数の出力と、監視用入力回路から得られる第二の検出値を比較して、比較偏差が所定値を超えたときに制御エラー出力を発生して異常記憶回路をセットするよう構成されているので、サブマイクロプロセッサを用いて中核集積回路素子内のマイクロプロセッサの動作監視を行うと共に、異常が発生するとこれを記憶して安全性の向上を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による車載電子制御装置を示すブロック回路図である。
【図２】 この発明の実施の形態１による車載電子制御装置のＯＮ／ＯＦＦ入力回路を示す図である。
【図３】 この発明の実施の形態１による車載電子制御装置のアナログ可変フィルタ回路を示す図である。
【図４】 この発明の実施の形態１による車載電子制御装置の通信フレーム構成を示す図である。
【図５】 この発明の実施の形態１による車載電子制御装置のメインＣＰＵの動作を示すフロ−チャ−トである。
【図６】 この発明の実施の形態１による車載電子制御装置のサブＣＰＵの動作を示すフロ−チャ−トである。
【図７】 この発明の実施の形態２による車載電子制御装置を示すブロック回路図である。
【図８】 この発明の実施の形態２による車載電子制御装置のデジタル可変フィルタ回路を示す図である。
【図９】 この発明の実施の形態２による車載電子制御装置のサブＣＰＵの動作を示すフロ−チャ−トである。
【図１０】 この発明の実施の形態３による車載電子制御装置のデジタル可変フィルタ回路を示す図である。
【図１１】 この発明の実施の形態４による車載電子制御装置のアナログ可変フィルタ回路を示す図である。
【図１２】 この発明の実施の形態５による車載電子制御装置を示すブロック回路図である。
【図１３】 この発明の実施の形態６による車載電子制御装置を示すブロック回路図である。
【図１４】 従来の車載電子制御装置を示すブロック回路図である。
【符号の説明】
１００ａ，１００ｂ，１００ｃ，１００ｄ ＥＣＵ（車載電子制御装置）、
１０６ 外部ツ−ル、１０７ ブリ−ダ抵抗、
１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ 中核集積回路素子、
１１１，１１１ｃ メインＣＰＵ（マイクロプロセッサ）、
１１２ａ，１１２ｂ 第一の不揮発メモリ、
１１３ 第一のＲＡＭメモリ、１１４ データセレクタ（直接並列入力回路）、
１１５ ラッチメモリ（直接並列出力回路）、
１１６ａ 第一の親局直並列変換器、１１６ｂ 第二の親局直並列変換器、
１２０ａ，１２０ｂ，１２０ｃ，１２０ｄ 第一の付属集積回路素子、
１２１ａ，１２１ｃ サブＣＰＵ（サブマイクロプロセッサ）、
１２２ 第二の不揮発メモリ、１２３ 第二のＲＡＭメモリ、
１２４ａ データセレクタ（監視用並列入力回路）、
１２４ｂ データセレクタ（間接並列入力回路）、
１２４ｃ 監視用デジタル変換入力回路、１２４ｄ 監視用入力回路、
１２５ ラッチメモリ（間接並列出力回路）、１２６ 第一の子局直並列変換器、
１２９ ウォッチドッグタイマ（相互監視手段）、１３０ 入力スイッチ、
１３１ ノイズフィルタ、１３２ａ 可変閾値回路、
１３２ｂ レベル判定用比較器、１３３ａ，１３３ｂ 可変フィルタ回路、
１３４ａ，１３４ｂ 定数設定レジスタ、
１３５ 直列抵抗、１３６ 小容量コンデンサ、
１４０ａ，１４０ｂ，１４０ｃ，１４０ｄ 第二の付属集積回路素子、
１４１ｂ サブマイクロプロセッサ、
１４２ 第二の不揮発メモリ、１４３ 第二のＲＡＭメモリ、
１４５ デジタル変換出力回路、１４５ａ 監視用出力回路、
１４６ 第二の子局直並列変換器、１５１ ノイズフィルタ、
１５３ａ，１５３ｂ 可変フィルタ回路、
１５４，１５４ａ，１５４ｂ 多チャンネルＡＤ変換器、
１５６ａ，１５６ｂ 定数設定レジスタ、１６０ 異常記憶回路、
１６２ 電源検出回路、１６３ 論理回路、１６４ａ 負荷電源リレー、
１６５ 異常警報装置、１７１ａ 第一のアクセルポジションセンサ、
１７１ｂ 第二のアクセルポジションセンサ、
１７２ スロットル弁開閉駆動用モータ、
１７４ａ 第一のスロットルポジションセンサ、
１７４ｂ 第二のスロットルポジションセンサ、１８０ 自動制御手段、
１８２ 近似伝達関数、１８３，１８４ 比較手段（自動制御監視手段）、
１９３ａ 定数設定レジスタ、１９５ 入力確定フリップフロップ回路、
３００ クリップダイオ−ド（正側）、
３０１ クリップダイオ−ド（負側）、３０３ 小容量コンデンサ、
３１３ スイッチトキャパシタ、３１５ コンデンサ、
３５２ａ，３５２ｂ，３５２ｃ，３５２ｄ 選択切換抵抗、
３５４ コンデンサ、
５０４ 通信監視手段（通信監視プログラム）、
５０９ 定数転送手段（定数転送プログラム）、
５２８ 通信監視手段（通信監視プログラム）、
５３２ 通信監視手段（通信監視プログラム）、
５４６ 暴走監視手段（暴走監視プログラム）、
６０９ 定数受信手段（定数受信プログラム）、
６２３ 入力確定手段（入力確定プログラム）、
６２６ 入力確定手段（入力確定プログラム）、
６３１ 可変フィルタ手段、８０９ 入力確定フリップフロップ回路、
９０９ 定数受信手段（定数受信プログラム）、
９１７ 可変フィルタ手段（移動平均プログラム）。
【発明の属する技術分野】
この発明は、自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した車載電子制御装置に関し、特に多数の入出力信号の扱い方を改善して装置の小型化・標準化を図ると共に装置の安全性を向上させた車載電子制御装置に関するものである。
【０００２】
【従来の技術】
図１４は、従来の車載電子制御装置を示すブロック回路図である。
図１４において、１は１枚のプリント基板上に構成されたＥＣＵ（エンジンコントロ−ルユニット）、２はＥＣＵ１の大型のＬＳＩ（集積回路部品）で、このＬＳＩ２はＣＰＵ（マイクロプロセッサ）３、不揮発フラッシュメモリ４、ＲＡＭメモリ５、入力用デ−タセレクタ６、Ａ／Ｄ変換器７、出力ラッチメモリ８等をデ−タバス３０で結合して構成されている。９はＥＣＵ１に制御電源を供給する電源ユニット、１０は車載バッテリ、１１は車載バッテリ１０とＥＣＵ１を接続する電源線、１２は電源スイッチである。
ＥＣＵ１は、車載バッテリ１０から電源線１１及び電源スイッチ１２を介して給電される電源ユニット９から制御電源の供給を受けて動作するものであるが、その実行プログラムやエンジン制御用制御定数等は予め不揮発フラッシュメモリ４に格納されている。
【０００３】
１３は各種センサスイッチ、１４はブリーダ抵抗、１５は直列抵抗、１６は並列コンデンサ、１７は入力抵抗、１８は正帰還抵抗、１９は比較器であり、各種センサスイッチ１３からの多数のＯＮ／ＯＦＦ入力信号は、プルアップまたはプルダウン抵抗としてのブリ−ダ抵抗１４から、ノイズフィルタを構成する直列抵抗１５と並列コンデンサ１６を経て比較器１９に供給されるが、比較器１９には入力抵抗１７と正帰還抵抗１８が接続されていて、並列コンデンサ１６の両端電圧が比較器１９の負側端子に印加されている基準電圧を超えるとデ−タセレクタ６に論理「Ｈ」の信号を供給する。
しかし、並列コンデンサ１６の両端電圧が低下する時には、正帰還抵抗１８による入力が加算されるので、基準電圧よりもさらに低い電圧まで低下したことにより、比較器１９の出力は論理「Ｌ」に復帰する。
このようにして比較器１９は、ヒステリシス機能を包含したレベル判定用比較器としての機能を持っており、多数の比較器１９の出力は、デ−タセレクタ６及びデ−タバス３０を介してＲＡＭメモリ５に格納されるようになっている。
なお、デ−タセレクタ６は、例えば１６ビットの入力を扱い、ＣＰＵ３からチップセレクト信号を受けた時にデ−タバス３０に出力するものであるが、入力点数は数十点に及ぶので、複数のデ−タセレクタが用いられている。
２０は各種アナログセンサ、２１は直列抵抗、２２は並列コンデンサである。
【０００４】
また、各種アナログセンサ２０からの多数のアナログ信号は、ノイズフィルタを構成する直列抵抗２１と並列コンデンサ２２を介して、Ａ／Ｄ変換器７に供給され、ＣＰＵ３からチップセレクト信号を受取ったＡ／Ｄ変換器７のデジタル出力がデ−タバス３０を介してＲＡＭメモリ５に格納される。
ＣＰＵ３の制御出力は、デ−タバス３０を介してラッチメモリ８に格納され、出力トランジスタ２３を介して外部負荷を駆動するものであるが、多くの制御出力点数に対応するためには複数のラッチメモリ８が使用され、ＣＰＵ３によってチップセレクトされたラッチメモリ８に対して制御出力が格納されるようになっている。
なお、２４はトランジスタ２３の駆動用ベ−ス抵抗、２５はトランジスタ２３のベ−ス／エミッタ端子間に接続された安定抵抗、２６は外部負荷、２７は外部負荷２６に対する給電用電源リレ−である。
【０００５】
このように構成された従来装置では、ＣＰＵ３が極めて多くの入出力を取扱うためにＬＳＩ２の規模が大きくなることや、ノイズフィルタとしての並列コンデンサ１６、２２は目的とするフィルタ定数を確保するために様々の容量のコンデンサを使用する必要があって標準化が困難であると共に、大きなフィルタ定数を確保するためには大型コンデンサを用いる必要があり、ＥＣＵ１が大型化する等の問題点があった。
【０００６】
ＬＳＩ２の入出力端子を削減してその小型化を図る手段としては、特開平７−１３９１２号公報「入出力処理ＩＣ」に示されるように、シリアル通信ブロックを用いて多数の入出力信号を時分割して授受する方法が提示されている。
しかし、この方式では様々な容量のノイズフィルタが必要であって、装置の標準化に適さないばかりか、充分なフィルタ定数を確保するためにコンデンサの容量も大きなものが必要となって装置の小型化にも適さない問題がある。
【０００７】
一方、ＯＮ／ＯＦＦ入力信号に対するノイズフィルタとしてデジタルフィルタを用い、そのフィルタ定数をマイクロプロセッサによって制御する概念は公知である。
例えば、特開平５−１１９８１１号公報「プログラマブルコントロ−ラ」では、サンプリングされた外部入力信号の入力論理値が複数回連続して同じ値であれば、これを採用して入力イメ−ジメモリに格納すると共に、サンプリング周期を変更することができるフィルタ定数変更命令を備えている。
この方式では、フィルタ定数が自由に変更できる特徴があるが、多数の入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が低下する問題がある。
その他、ＯＮ／ＯＦＦ信号に対するデジタルフィルタとしては特開２０００−８９９７４号公報「デ−タ格納制御装置」に見られるように、ハ−ドウエアとしてのシフトレジスタを設けて、上記と同様の概念でサンプリング処理するようにしたものもある。
【０００８】
また、特開平９−８３３０１号公報「スイッチドキャパシタフィルタ」では、多チャンネルのアナログ入力信号に対するノイズフィルタとして、スイッチトキャパシタを用いたデジタルフィルタが示されている。
この場合でも、多数のアナログ入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が益々低下する問題がある。
その他、特開平８−３０５６８１号公報「マイクロコンピュ−タ」では、抵抗／コンデンサによるアナログフィルタの抵抗を多段階切換してフィルタ定数を変更するようにしたものが示され、特開２０００−６８８３３号公報「ディジタルフィルタ方式」では、アナログ値をディジタル変換した後に複数の時系列サンプリングデ−タの相加平均値を現在時刻のデ−タとして扱う移動平均方式のディジタルフィルタが示されている。
【０００９】
その他、この発明に関連して、マイクロプロセッサの暴走監視と再起動制御に関連する様々な公知技術としては、以下に述べるようなものがある。
特開平７−１９６００３号公報「車両安全装置の制御システム」では、マイクロコンピュ−タによって駆動制御される車両安全装置の駆動回路にＡＮＤ回路を設け、マイクロコンピュ−タのウォッチドッグパルスが正常である時に作動許可信号を発生する判別回路の出力と、マイクロコンピュ−タの作動指令信号の論理積によって、例えばエアバッグ等の車両安全装置を駆動することが述べられている。この場合、リセットパルスによってマイクロコンピュ−タが再起動すれば、車両の運転手はマイクロコンピュ−タの一時的な暴走発生を認知できないという問題がある。
【００１０】
また、特開平５−８１２２２号公報「２ＣＰＵの動作監視方法」では、メインＣＰＵとサブＣＰＵの二つのＣＰＵによって構成されたシステムにおいて、メインＣＰＵが暴走又は故障した場合は、外部に設けたウォッチドッグタイマ回路より出力されるリセット信号によって２ＣＰＵ共に初期化・再起動し、またサブＣＰＵが暴走または故障した場合は、メインＣＰＵがこれを監視して、メインＣＰＵからサブＣＰＵへリセット信号を出力してサブＣＰＵを初期化・再起動することが述べられている。この場合も、リセットパルスによってマイクロコンピュ−タが再起動されれば、車両の運転手は、マイクロコンピュ−タの一時的な暴走発生を認知できないという問題がある。
【００１１】
一方、特開平８−３３９３０８号公報「デジタル処理装置」によれば、マイクロコンピュ−タに対するウォッチドッグタイマによる異常検出によってマイクロコンピュ−タを完全停止させ、これを回復するためにマイクロコンピュ−タの動作電源の供給を一旦停止した後に、再度供給しなければならないように構成することが述べられている。
この場合、車両の運転手は、電源スイッチを開閉しなければマイクロコンピュ−タを再起動できないので、マイクロコンピュ−タに異常があったことを認識することができる特徴がある。
【００１２】
【発明が解決しようとする課題】
（１）従来技術の課題の説明
上記のような従来技術は、部分的な小型化・標準化技術であって、これを統合した本格的な小型化・標準化が行われていないことは既に説明したとおりである。
特に、マイクロプロセッサの入出力回路部分の小型化・標準化を達成する上で、マイクロプロセッサの本来の制御能力・応答性の低下が避けられない問題があった。
また、マイクロプロセッサを含む中核集積回路素子に対して付属集積回路素子を付加したような場合、ノイズ発生に伴うマイクロプロセッサの誤動作等に関して十分な安全対策を講じることが必要である。
【００１３】
（２）発明の目的の説明
この発明は、入出力点数の変動に対してマイクロプロセッサの標準化を図るために外部に集積回路素子を用いたものにおいて、入出力処理の応答性を向上すると共に、マイクロプロセッサのノイズ誤動作に対する安全性を向上した車載電子制御装置を得ることを第一の目的にしている。
また、単に入出力点数の変動に対応するだけでなく、入力フィルタ部分を改善して装置の小型化と標準化を達成した車載電子制御装置を得ることを第二の目的にしている。
【００１４】
【課題を解決するための手段】
この発明に係わる車載電子制御装置においては、マイクロプロセッサを有する中核集積回路素子と、この中核集積回路素子とシリアル通信するように接続され、低速デジタル信号入力用の第一の付属集積回路素子と、中核集積回路素子とシリアル通信するように接続され、アナログ信号入力用の第二の付属集積回路素子とを備え、
中核集積回路素子は、被制御装置との間で信号の入力及び出力を行う直接並列入力回路及び直接並列出力回路と、それぞれ直並列変換するよう構成された第一の親局直並列変換器及び第二の親局直並列変換器と、被制御装置を制御する制御プログラムが外部ツールから書き込まれる第一の不揮発メモリと、演算処理用の第一のＲＡＭメモリとがバス接続されたマイクロプロセッサとによって構成され、
第一の付属集積回路素子は、中核集積回路素子の第一の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第一の子局直並列変換器と、低速デジタル信号が並列に入力される間接並列入力回路とを有し、間接並列入力回路に入力されたデジタル信号のフィルタ定数を可変調整して第一の子局直並列変換器を介して中核集積回路素子に出力するよう構成され、
第二の付属集積回路素子は、中核集積回路素子の第二の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第二の子局直並列変換器と、アナログ信号が並列に入力され、入力されたアナログ信号をデジタル信号に変換する多チャンネルＡＤ変換器を有し、多チャンネルＡＤ変換器によって変換されたデジタル信号のフィルタ定数を可変調整して第二の子局直並列変換器を介して中核集積回路素子に出力するよう構成され、
中核集積回路素子は、被制御装置からの入力信号と第一の付属集積回路素子からの入力信号と第二の付属集積回路素子からの入力信号とに応じた制御信号を被制御装置に出力するものである。
【００１５】
また、第一の付属集積回路素子は、中核集積回路素子の形成した制御信号を被制御装置に出力する間接並列出力回路を有するものである。
【００１６】
また、中核集積回路素子のマイクロプロセッサは、ウオッチドッグ信号を発生するように構成され、中核集積回路素子は、第一の付属集積回路素子から入力される入力信号及び第二の付属集積回路素子から入力される入力信号のタイムアウトチェック及びサムチェックを行う第一の相互監視手段を有すると共に、第一の付属集積回路素子及び第二の付属集積回路素子の少なくとも一方は、中核集積回路素子のマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときにマイクロプロセッサをリセットする第二の相互監視手段を有するものである。
【００１７】
さらに、第一の付属集積回路素子及び第二の付属集積回路素子の少なくとも一方は、ウオッチドッグ信号を発生するサブマイクロプロセッサを用いて構成されると共に、第一の相互監視手段は、サブマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときにサブマイクロプロセッサをリセットする暴走監視プログラムを有するものである。
【００１８】
また、第一の付属集積回路素子は、第一の相互監視手段及び第二の相互監視手段によって検出された異常発生を記憶する異常記憶回路と、車載電子制御装置に電源が投入されたことを検出して異常記憶回路をリセットする電源検出回路と、異常記憶回路が異常発生を記憶しているとき被制御装置の電源回路に接続された負荷電源リレーを遮断する論理回路とを有するものである。
【００１９】
また、第一の付属集積回路素子に設けられた間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ回路とを有し、入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成されると共に、可変フィルタ回路は、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定フリップフロップ回路と、サンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納された定数設定レジスタによって構成されているものである。
【００２０】
さらにまた、可変フィルタ回路は、レベル判定用比較器の出力論理レベルに応じてクロック信号を可逆計数する可逆カウンタによって構成され、可逆カウンタの現在値が、設定値または０になった時に入力確定フリップフロップがセットまたはリセットされるものであるとともに、サンプリング周期に相当するクロック信号周期及びセットリセットを行う論理判定点数に相当する可逆カウンタの設定値の少なくとも一方の値がフィルタ定数として格納される定数設定レジスタによって構成されるものである。
【００２１】
また、第一の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成され、可変フィルタ手段は、サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定プログラムによって構成され、第二のＲＡＭメモリにはサンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納されているものである。
【００２２】
また、第一の付属集積回路素子は、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路と可変閾値回路を有し、インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能と持ったレベル判定用比較器によって構成され、可変閾値回路は、レベル判定用比較器とこのレベル判定用比較器の判定レベルの設定値が閾値定数として格納された定数設定レジスタによって構成されているものである。
【００２３】
加えて、第二の付属集積回路装置に設けられた多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース回路と可変フィルタ回路を有し、入力インタフェース回路は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成されると共に、可変フィルタ回路は、スイッチトキャパシタによる等価抵抗または選択切換抵抗による可変抵抗に接続されたコンデンサと可変抵抗の抵抗値を決定するフィルタ定数が格納された定数設定レジスタによって構成されているものである。
【００２４】
また、第二の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、入力インタフェース部は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成され、可変フィルタ手段は、サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のデジタル変換値に対する平均値を算出する移動平均プログラムによって構成され、第二のＲＡＭメモリにはサンプリング周期及び移動平均点数の少なくとも一方の値がフィルタ定数として格納されているものである。
【００２５】
また、中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、定数設定レジスタに制御定数を転送する定数転送プログラムとが記憶されているものである。
【００２６】
さらに、第一または第二の付属集積回路素子の少なくとも一方は第二の不揮発メモリと第二のＲＡＭメモリを有するサブマイクロプロセッサを備え、中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、第一または第二の付属集積回路素子に設けられた第二のＲＡＭメモリまたは定数設定レジスタに制御定数を転送する定数転送プログラムとが記憶されていると共に、第二の不揮発メモリには、定数転送プログラムによって転送される制御定数を受信する定数受信プログラムが記憶されているものである。
【００２７】
また、第一の付属集積回路素子は、第二の不揮発メモリ及び演算処理用の第二のＲＡＭメモリがバス接続されたサブマイクロプロセッサと、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路及び監視用並列入力回路とを有すると共に、入力インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持ったレベル判定用比較器によって構成され、監視並列入力回路は、レベル判定用比較器の出力をサブマイクロプロセッサに対して選択的にバス接続するデータセレクタによって構成されているものである。
【００２８】
また、第二の付属集積回路素子には、複数の多チャンネルＡＤ変換器が設けられ、同一測定対象に対して設けられた２重系アナログセンサの一方が複数の多チャンネルＡＤ変換器の一つに接続されると共に、２重系アナログセンサの他の一方は、複数の多チャンネルＡＤ変換器の他の一つに接続されるものである。
【００２９】
さらにまた、第二の付属集積回路素子は、一部のアナログ入力信号に対して設けられ、アナログ入力信号をデジタル信号に変換して出力するデジタル変換出力回路を有すると共に、第一の付属集積回路素子は、デジタル変換出力回路の出力に接続された監視用デジタル変換入力回路を有するものである。
【００３０】
また、中核集積回路素子は、第一の不揮発メモリに格納された制御プログラムによって被制御装置を制御する自動制御手段を有すると共に、第一の付属集積回路素子は、第二の不揮発メモリに格納された制御プログラムによって被制御装置を監視する自動制御監視手段を有するものである。
【００３１】
また、第二の付属集積回路素子は、同じ値を持つ２重系アナログ入力としての第一の目標値及び第二の目標値入力と、第一の目標値及び第二の目標値にそれぞれ対応し、被制御装置の動作を検出した第一の検出値及び第二の検出値入力と、第二の目標値及び第二の検出値を出力する監視用出力回路を有し、第一の付属集積回路素子は、監視用出力回路に接続された監視用入力回路を有し、中核集積回路素子の自動制御手段は、第二の付属集積回路素子を介して入力される第一の目標値及び第一の検出値に応じて被制御装置を制御するよう構成され、第一の付属集積回路素子の自動制御監視手段は、被制御装置の有するアクチェータ系の近似伝達関数に対して監視用入力回路から得られる第二の目標値を入力したときの近似伝達関数の出力と、監視用入力回路から得られる第二の検出値を比較して、比較偏差が所定値を超えたときに制御エラー出力を発生して異常記憶回路をセットするよう構成されているものである。
【００３２】
【発明の実施の形態】
実施の形態１．
（１）実施の形態１の構成の詳細な説明
以下、この発明の実施の形態１による車載電子制御装置について図に基づき説明する。
図１は、この発明の実施の形態１による車載電子制御装置を示すブロック回路図である。
図１において、１００ａは被制御装置を制御するＥＣＵ（車載電子制御装置）であり、中核集積回路素子１１０ａと第一の付属集積回路素子１２０ａと第二の付属集積回路素子１４０ａを主要部品とする一枚の電子基板で構成されている。
１０１ａは例えばエンジンの点火時期や燃料噴射時期を制御するためのクランク角センサやオートクルーズ制御用の車速センサ等比較的高頻度の動作を行い、速やかに信号取込みを行う必要のあるＯＮ／ＯＦＦ動作の高速入力信号ＩＮ１〜ＩＮｒが入力されるコネクタ端子である。
１０１ｂは例えば変速レバー位置を検出するセレクタスイッチやエアコンスイッチなど比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなＯＮ／ＯＦＦ動作の低速入力信号ＩＮ１〜ＩＮｓが入力されるコネクタ端子である。
１０２は例えば給気量センサ、気筒圧センサ、給気弁開度検出用スロットルポジションセンサ、アクセルペダルの踏込み度検出用アクセルポジションセンサ、水温センサ、排気ガスの酸素濃度センサなどのアナログ入力信号ＡＮ１〜ＡＮｔが入力されるコネクタ端子である。
【００３３】
１０３ａは例えばエンジンの点火コイル駆動出力（ガソリンエンジンの場合）や燃料噴射制御用電磁弁駆動用出力など比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の高速出力ＯＵＴ１〜ＯＵＴｍが出力されるコネクタ端子である。
１０３ｂは例えば変速機用電磁弁駆動出力やエアコン用電磁クラッチ駆動出力など比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の低速出力ＯＵＴ１〜ＯＵＴｎが出力されるコネクタ端子である。
１０４はＥＣＵ１００ａに対して予め制御プログラムや制御定数等を転送書込みするための外部ツ−ル１０６が接続される脱着コネクタであり、外部ツ−ル１０６は製品出荷時や保守作業時に使用され、脱着コネクタ１０４を介してＥＣＵ１００ａに接続されるものである。
１０５は車載バッテリに接続された電源端子であり、図示しない電源スイッチを介して給電される端子と後述のメモリの動作保持のために直接車載バッテリから給電されるスリ−プ用端子によって構成されている。
【００３４】
１０７はＯＮ／ＯＦＦ信号用の入力コネクタ端子１０１ａ、１０１ｂに接続された数ＫΩの低抵抗のブリーダ抵抗であり、このブリーダ抵抗１０７は、入力スイッチに対する負荷となるように各入力端子をプルアップ又はプルダウンして、図示しない入力スイッチがＯＦＦしている時の入力信号レベルを安定化すると共に、入力スイッチがＯＮしている時の通電電流を大きくして接触不良を防止するようになっており、第一の付属集積回路素子１２０ａの外部のプリント基板上に接続されている。
１０８は中核集積回路素子１１０ａや第一の付属集積回路素子１２０ａの出力部に設けられたトランジスタ等の出力インタフェース回路、１０９は電源端子１０５から給電され、制御用安定化電圧を発生して各集積回路素子に給電する電源ユニットである。
【００３５】
中核集積回路素子１１０ａは、メインＣＰＵ（マイクロプロセッサ）１１１、第一の不揮発メモリ１１２ａ、演算処理用の第一のＲＡＭメモリ１１３、直接並列入力回路である入力用デ−タセレクタ１１４、直接並列出力回路である出力用ラッチメモリ１１５、後述の第一及び第二の付属集積回路素子１２０ａ、１４０ａとの間でシリアル信号の交信を行う第一及び第二の親局直並列変換器１１６ａ、１１６ｂ、及び外部ツ−ル１０６とシリアル信号の交信を行うＳＣＩ（シリアル・コミュニケ−ション・インタフェ−ス）１１７等によって構成されており、これらの構成部品は８〜３２ビットのデ−タバス１１８によってメインＣＰＵ１１１に接続されている。
なお、第一の不揮発メモリ１１２ａは、例えば一括書込みの行えるフラッシュメモリであって、外部ツ−ル１０６から転送制御プログラムや車両制御用プログラム、車両制御用定数などが、第一のＲＡＭメモリ１１３を経由して転送書込みされるようになっている。
【００３６】
第一の付属集積回路素子１２０ａは、サブＣＰＵ（サブマイクロプロセッサ）１２１ａ、第二の不揮発メモリ１２２、演算処理用の第二のＲＡＭメモリ１２３、監視用並列入力回路である入力用データセレクタ１２４ａ、間接並列入力回路である入力用デ−タセレクタ１２４ｂ、監視用デジタル変換入力回路である入力用データセレクタ１２４ｃ、間接並列出力回路である出力用ラッチメモリ１２５、第一の親局直並列変換器１１６ａとシリアル接続された第一の子局直並列変換器１２６によって構成されており、これらの構成部品は８ビットのデ−タバス１２８によってサブＣＰＵ１２１ａに接続されている。
なお、第二の不揮発メモリ１２２は例えばマスクＲＯＭ（読出専用メモリ）であって、サブＣＰＵ１２１ａが取扱う入出力制御のプログラムやメインＣＰＵ１１１との交信用プログラム等が格納されている。
【００３７】
１２９はメインＣＰＵ１１１のウォッチドッグ信号出力端子とリセット信号入力端子に直接接続され、ウォッチドッグ信号のパルス幅が所定値を超過した時にリセット信号パルスを発生して、メインＣＰＵ１１１を再起動するウォッチドッグタイマである。
なお、入力用データセレクタ１１４の各入力端子には、図２で詳述するノイズフィルタ１３１、レベル判定用比較器１３２ｂと定数設定レジスタ１３４ａによって構成された可変閾値回路１３２ａが接続され、入力用データセレクタ１２４ｂの各入力端子には後述するノイズフィルタ１３１、レベル判定用比較器１３２ｂが接続されている。
【００３８】
第二の付属集積回路素子１４０ａは、図３で詳述する通信制御回路１４１ａ、例えば１０ビット・１６チャンネルの多チャンネルＡＤ変換器１５４ａ、１５４ｂ、このＡＤ変換器の一部ＡＤ変換出力を格納したデジタル変換出力回路である出力ラッチメモリ１４５、第二の親局直並列変換器１１６ｂとシリアル接続される第二の子局直並列変換器１４６によって構成され、これらの構成要素はデータバス１４８によって互いに接続されている。
なお、多チャンネルＡＤ変換器１５４ａ、１５４ｂのアナログ入力回路には、図３で詳述するノイズフィルタ１５１や定数設定レジスタ１５６ａを持った可変フィルタ回路１５３ａが接続されている。
【００３９】
また、追って詳述するとおり、多チャンネルＡＤ変換器１５４ａには、一対のアクセルポジションセンサＡＰＳ１、ＡＰＳ２の一方と、一対のスロットルポジションセンサＴＰＳ１、ＴＰＳ２の一方が入力され、多チャンネルＡＤ変換器１５４ｂには、一対のアクセルポジションセンサＡＰＳ１、ＡＰＳ２の他方と、一対のスロットルポジションセンサＴＰＳ１、ＴＰＳ２の他方が入力され、アクセルポジションセンサとスロットルポジションセンサに関して２重系回路が構成されるようになっている。
さらに、アクセルポジションセンサの一方とスロットルポジションセンサの一方のＡＤ変換出力は、出力ラッチメモリ１４５に格納され、出力ラッチメモリ１４５の出力は、第一の付属集積回路素子１２０ａ内に設けられた監視用デジタル変換入力回路である入力用データセレクタ１２４ｃの入力端子に接続されている。
【００４０】
図２は、この発明の実施の形態１による車載電子制御装置のＯＮ／ＯＦＦ入力回路を示す図であり、図２（ａ）は、可変閾値回路、図２（ｂ）は、レベル判定用比較器を示している。
図２において、１０７、１３１、１３２ａ、１３２ｂは図１におけるものと同一のものである。１３０は入力スイッチ、１３４ａは定数設定レジスタ、１３５は直列抵抗、１３６は小容量コンデンサ、１３７は比較器、１３８ａは入力抵抗、１３８ｂは正帰還抵抗、１３９ａ、１３９ｂは基準電圧回路である。
図２（ａ）において、入力スイッチ１３０が接続された入力端子ＩＮｒには、低抵抗のブリ−ダ抵抗１０７が設けられ、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗１３５を介して十数ｐＦの小容量コンデンサ１３６に接続されている。ノイズフィルタ１３１は、直列抵抗１３５と小容量コンデンサ１３６によって構成され、高周波ノイズを吸収平滑化する。
入力抵抗１３８ａ、正帰還抵抗１３８ｂ、比較器１３７によって構成されたレベル判定用比較器１３２ｂは、比較器１３７の負側入力に基準電圧回路１３９ａによって所定の基準電圧Ｖｏｎが印加されている。
【００４１】
従って、小容量コンデンサ１３６の充電電圧が基準電圧Ｖｏｎ以上になると比較器１３７の出力は「Ｈ」（論理「１」）となるが、一旦比較器１３７の出力が「Ｈ」になると、正帰還抵抗１３８ｂによる入力加算が生じるために、小容量コンデンサ１３６の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ比較器１３７の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。
これは小容量コンデンサ１３６に重畳されたノイズリップルによって、高頻度に比較器１３７の出力が反転変化することを防止するためである。
定数設定レジスタ１３４ａ内には、基準電圧回路１３９ａが発生する電圧の分圧比率定数が格納され、比較器１３７の反転入力には定数設定レジスタ１３４ａ内の定数に対応した分圧基準電圧が印加される。
可変閾値回路１３２ａは、レベル判定用比較器１３２ｂと定数設定レジスタ１３４ａによって構成される。
【００４２】
図２（ｂ）においては、上述した図２（ａ）のものに比べて、定数設定レジスタ１３４ａを持たず、基準電圧回路１３９ｂも固定の基準電圧を発生するようになっていること以外は同じものとなっており、ＯＮ／ＯＦＦ入力回路に対するノイズフィルタ１３１とレベル判定用比較器１３２ｂによって構成されている。
【００４３】
図３は、この発明の実施の形態１による車載電子制御装置のアナログ可変フィルタ回路を示す図である。
図３において、１４１ａ、１４６、１５１、１５３ａ、１５６ａは図１におけるものと同一のものであり、１５４は１５４ａと１５４ｂを代表したものである。
１５１はアナログ入力信号ＡＮｔに対するノイズフィルタであり、このノイズフィルタ１５１は、正側クリップダイオ−ド３００、負側クリップダイオ−ド３０１、直列抵抗３０２、小容量コンデンサ３０３によって構成されている。
クリップダイオ−ド３００、３０１は、アナログ入力信号ＡＮｔに過大なノイズが重畳された時に、このノイズ電圧を電源の正負回路に環流させて、想定されるアナログ信号の最大・最小値を超える電圧を小容量コンデンサ３０３に印加しないようにするためのものである。
また、アナログセンサが相応の内部抵抗を持っている場合には、直列抵抗３０２を省略することもできる。
【００４４】
３１０は増幅器、３１２は切換スイッチ、３１３はスイッチトキャパシタ、３１５はコンデンサ、３１６は増幅器、３２０はマルチプレクサ、３２１はＡＤ変換部である。
スイッチトキャパシタ３１３を構成するコンデンサＣ０は、切換スイッチ３１２によって周期的に信号側Ａまたは出力側Ｂに切換えられ、その切換周期Ｔは周期設定手段である定数設定レジスタ１５６ａによって設定された値である。
信号側Ａには、小容量コンデンサ３０３の両端電圧Ｖ１が増幅器３１０を介して印加され、出力側Ｂにはコンデンサ３１５が接続され、コンデンサ３１５の両端電圧Ｖ２は増幅器３１６と入力選択回路であるマルチプレクサ３２０を介して、他チャンネルＡＤ変換器１５４のＡＤ変換部３２１に供給される。
なお、３１１ａ、３１１ｂは増幅器３１０の負帰還用分圧抵抗、３１７ａ、３１７ｂは増幅器３１６の負帰還用分圧抵抗、３２２はＡＤ変換部３２１によってＡＤ変換された各アナログ信号に対するデジタル変換値を格納する例えば１０ビット・１６点のバッファメモリである。
【００４５】
３１８は例えば４種類の周波数のクロックパルスを発生するクロックジェネレータ、３１４ａ、３１４ｂ、３１４ｃ、３１４ｄはクロックジェネレータ３１８の各クロック出力端子に設けられたゲート回路としての論理積素子、３１４は論理積素子３１４ａ、３１４ｂ、３１４ｃ、３１４ｄの出力に対する論理和素子であり、論理積素子３１４ａ〜３１４ｄには定数設定レジスタ１５６ａの各桁メモリが接続され、定数設定レジスタ１５６ａで選択された論理積素子３１４ａ〜３１４ｄのどれか一つのクロックパルス出力が、論理和素子３１４を介して切換えスイッチ３１２の切換え周期設定回路に印加されるようになっている。
【００４６】
このように構成されたスイッチトキャパシタ３１３において、コンデンサＣ０に対する充放電抵抗が充分小さい時には以下のような関係式が成立する。
Ａ側でのコンデンサＣ０の蓄積電荷 Ｑ１＝Ｃ０×Ｖ１
Ｂ側でのコンデンサＣ０の蓄積電荷 Ｑ２＝Ｃ０×Ｖ２
Ｔ秒間での移動電荷 Ｑ＝Ｑ１−Ｑ２＝Ｃ０×（Ｖ１−Ｖ２）
Ｔ秒間での平均電流 Ｉ＝Ｑ／Ｔ＝Ｃ０×（Ｖ１−Ｖ２）／Ｔ
等価抵抗 Ｒ０＝（Ｖ１−Ｖ２）／Ｉ＝Ｔ／Ｃ０
従って、このようなスイッチトキャパシタ３１３は、直列抵抗Ｒ０とコンデンサ３１５によるフィルタと等価であり、直列抵抗Ｒ０は切換周期Ｔに比例して大きな値となるものであるが、切換周期Ｔは定数設定レジスタ１５６ａに格納されている。
【００４７】
３２３は第二の子局直並列変換器１４６を介して、メインＣＰＵ１１１から送信されたコマンド情報や可変フィルタ定数を格納するバッファメモリと、このバッファメモリの内容をチェックするサムチェック回路、３２４はサムチェックが正常であった時にコマンド情報が入力され、このコマンド情報の内容を識別するデコーダ回路、３２５はデコーダ回路３２４の出力に応動し、受信したデータの格納先や送信したいデータの格納元に相当するメモリを選択するチップセレクト回路、３２６はチップセレクト回路３２５によって選択され、ＡＣＫ・ＮＡＣＫ等の返信コマンドが格納されたコマンドテーブルであり、サムチェック回路３２３からコマンドテーブル３２６までの回路によって通信制御回路１４１ａが構成されている。
【００４８】
（２）実施の形態１の動作の詳細な説明
図４は、この発明の実施の形態１による車載電子制御装置の通信フレーム構成を示す図であり、図４（ａ）〜図４（ｅ）の５種類の通信フレーム構成を示している。
図５は、この発明の実施の形態１による車載電子制御装置のメインＣＰＵの動作を示すフロ−チャ−トである。
図６は、この発明の実施の形態１による車載電子制御装置のサブＣＰＵの動作を示すフロ−チャ−トである。
【００４９】
図１のとおり構成された実施の形態１の動作について、まずシリアル通信のデ−タ伝送フレ−ム構成を示す図４について説明する。
図４（ａ）は、不揮発メモリ１１２ａに格納されているＯＮ／ＯＦＦ信号用のフィルタ定数や閾値定数をメインＣＰＵ１１１、第一の親局直並列変換器１１６ａ、第一の子局直並列変換器１２６及びサブＣＰＵ１２１ａを介して、第一の付属集積回路素子１２０ａ内の第二のＲＡＭメモリ１１３や定数設定レジスタ１３４ａに送信するための定数送信フレ−ム構成を示したものであり、上段側はメインＣＰＵ１１１側の送信デ−タ、下段は相手側の返信デ−タであってメインＣＰＵ１１１の受信データとなっている。
なお、各フレーム構成の中の一つのフレームは、８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
また、サムデ−タフレ−ムＳＵＭは、一連のフレ−ムの各ビットの垂直ビット加算値（桁上を行わないバイナリ加算値）である８ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計１１ビットのデ−タで構成されている。
【００５０】
図４（ａ）において、４００ａは送信開始フレ−ムＳＴＸ（例えば１６進数で５５）、コマンドフレ−ムＣＯＭ１（例えば１６進数で１０）、間接ＯＮ／ＯＦＦ入力信号ＩＮ１〜ＩＮｓに対応したフィルタ定数フレ−ムＤＦ１〜ＤＦｓ、直接ＯＮ／ＯＦ入力信号ＩＮ１〜ＩＮｒに対応した閾値定数フレ−ムＤＣ１〜ＤＣｒ、送信終了フレ−ムＥＴＸ（例えば１６進数でＡＡ）、サムデ−タフレ−ムＳＵＭによって構成されたデジタル定数送信案内フレ−ムの構成を示したものである。
４０１は送信開始フレ−ムＳＴＸ、正常受信フレ−ムＡＣＫ（例えば１６進数で８１）、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された正常返信フレ−ムの構成を示したものである。
但し、受信デ−タが異常であった場合には、正常受信フレ−ムＡＣＫに替わって不正受信フレームＮＡＣＫ（例えば１６進数で８２）が返信され、これを受信したメインＣＰＵ１１１は再度定数の送信を行う等の処置を行うものである。
【００５１】
図４（ｂ）は、不揮発メモリ１１２ａに格納されているアナログ信号用のフィルタ定数を、メインＣＰＵ１１１、第二の親局直並列変換器１１６ｂ、第二の子局直並列変換器１４６及び通信制御回路１４１ａを介して、第二の付属集積回路素子１４０ａ内の定数設定レジスタ１５６ａに送信するための定数送信案内フレ−ムの構成を示したものであり、上段側はメインＣＰＵ１１１側の送信データ、下段は相手側の返信デ−タであってメインＣＰＵ１１１の受信データとなっている。
図４（ｂ）において、４００ｂは送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ１、アナログ入力信号ＡＮ１〜ＡＮｔに対応したフィルタ定数フレ−ムＡＦ１〜ＡＦｔ、送信終了フレ−ムＥＴＸ、サムデータフレ−ムＳＵＭによって構成されたアナログ定数送信案内フレ−ムの構成を示したものであり、これに対応した正常返信フレーム４０１の構成は図４（ａ）の場合と同じである。
【００５２】
図４（ｃ）は、第一の付属集積回路素子１２０ａに入力された間接入力信号ＩＮ１〜ＩＮｓをサブＣＰＵ１２１ａ、第一の子局直並列変換器１２６、第一の親局直並列変換器１１６ａ及びメインＣＰＵ１１１を介して、ＲＡＭメモリ１１３に送信するためのデジタル入力情報返信案内フレ−ム４０３ａの構成と、入力情報送信許可フレーム４０２の構成とを示したものであり、上段側はメインＣＰＵ１１１側の送信デ−タ、下段は相手側の返信デ−タであってメインＣＰＵ１１１の受信データとなっている。
図４（ｃ）において、４０２は送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ２（例えば１６進数で２０）、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された入力情報送信許可フレームの構成を示したものであり、コマンドフレームＣＯＭ２の内容をＣＯＭ４（例えば１６進数で４０）に変更すると、入力情報送信禁止に変更される。
【００５３】
４０３ａは送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ３（例えば１６進数で３０）、間接ＯＮ／ＯＦＦ入力信号ＩＮ１〜ＩＮｓを８点単位でまとめたデジタル入力フレ−ムＤＩ１、ＤＩ２、ＤＩ３、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成されたデジタル入力情報返信案内フレ−ムの構成を示したものである。
なお、入力情報の返信は、コマンドＣＯＭ２によって入力情報が送信許可された後は、コマンドＣＯＭ４による入力情報の送信禁止を受取るまでは自発的・定期的に返信を繰り返すようになっている。
また、デジタル入力フレ−ムの個数は、間接ＯＮ／ＯＦＦ入力信号の点数に応じて変化するが、現実の用途では２４点／３フレ−ム分あれば充分である。
【００５４】
図４（ｄ）は、第二の付属集積回路素子１４０ａに入力されたアナログ入力信号ＡＮ１〜ＡＮｔを、通信制御回路１４１ａ、第二の子局直並列変換器１４６、第二の親局直並列変換器１１６ｂ及びメインＣＰＵ１１１を介して、ＲＡＭメモリ１１３に送信するためのアナログ入力情報返信案内フレ−ム４０３ｂの構成と、入力情報送信許可フレーム４０２の構成とを示したものであり、上段側はメインＣＰＵ１１１側の送信デ−タ、下段は相手側の返信デ−タであってメインＣＰＵ１１１の受信データとなっている。
図４（ｄ）において、入力情報送信許可／禁止のフレーム構成４０２は、図４（ｃ）の場合と同じである。
４０３ｂは送信開始フレ−ムＳＴＸ、コマンドフレ−ムＣＯＭ３（例えば１６進数で３０）、アナログ入力信号ＡＮ１〜ＡＮｔに対する１０ビットのデジタル変換値を２バイト単位でまとめたデジタル入力フレ−ムＡＩ１Ｌ、ＡＩ１Ｈ・・・・ＡＩｔＬ、ＡＩｔＨ、送信終了フレ−ムＥＴＸ、サムデ−タフレームＳＵＭによって構成されたアナログ入力情報返信案内フレ−ムの構成を示したものである。
なお、入力情報の返信はコマンドＣＯＭ２によって入力情報が送信許可された後は、コマンドＣＯＭ４による入力情報の送信禁止を受取るまでは自発的・定期的に返信を繰り返すようになっている。
【００５５】
図４（ｅ）は、第一のＲＡＭメモリ１１３内に格納されている間接出力情報を、メインＣＰＵ１１１、第一の親局直並列変換器１１６ａ、第一の子局直並列変換器１２６及びサブＣＰＵ１２１ａを介して、第一の付属集積回路素子１２０ａ内の出力ラッチメモリ１２５に送信するための出力情報送信案内フレ−ム４０４の構成を示したものであり、上段側はメインＣＰＵ１１１側の送信デ−タ、下段は相手側の返信デ−タであって、メインＣＰＵ１１１の受信データとなっている。
図４（ｅ）において、４０４は送信開始フレ−ムＳＴＸ、出力情報定期送信案内コマンドフレームＣＯＭ５（例えば１６進数で５０）、間接出力ＯＵＴ１〜ＯＵＴｎを８点単位でまとめたデジタル出力フレ−ムＤＯ１、ＤＯ２、送信終了フレ−ムＥＴＸ、サムデ−タフレ−ムＳＵＭによって構成された出力情報送信案内フレ−ムの構成を示したものである。
なお、コマンドＣＯＭ５に続くデジタル出力フレ−ムの個数は、間接出力ＯＵＴ１〜ＯＵＴｎの点数によって変化するが、実態としては２バイト分あれば十分である。
また、４０１は図４（ａ）や図４（ｂ）と同様の正常返信フレームの構成となっている。
【００５６】
次に、図１のメインＣＰＵの動作を図５のフローチャートにより説明する。
５００は定期的に活性化されるメインＣＰＵ１１１の動作開始工程、５０１は工程５００に続いて作用し、後述の工程５１２で初期化完了フラグがセットされたかどうかを判定する工程、５０２は工程５０１がＮＯであった時に作用し、第一及び第二の付属集積回路素子１２０ａ、１４０ａに対して全ての定数設定が完了したかどうかを判定する工程、５０３は工程５０２がＮＯであった時に作用し、図４（ａ）及び図４（ｂ）における定数送信案内フレーム４００ａ、４００ｂによって先ず第一の付属集積回路素子１２０ａに対してフィルタ定数や閾値定数を送信する工程、５０４は工程５０３に続いて作用し、図４（ａ）や図４（ｂ）のフレーム構成４０１で示された返信応答データのサムチェックとタイムアウトチェックを行う工程である。
なお、工程５０４では返信応答があれば直ちに受信データのサムチェックを行って次工程５０５へ移行するが、工程５０４で所定時間の待機によっても返信が得られない時にはタイムアウト判定した上で次工程５０５へ移行するものである。
【００５７】
５０５は工程５０４に続いて作用し、工程５０４にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程、５０６は工程５０５が正常であった時に移行する動作終了工程であり、この動作終了工程５０６において動作開始工程５００が再度活性化されることによって、再び制御動作が繰返されるようになっている。
動作開始工程５００が再度活性化された時、まだ後述の工程５１２による初期化フラグがセットされておらず、全ての定数設定が完了していない時にあっては、工程５０１、５０２、５０３、５０４及び５０５によって、図４（ｂ）のフレーム構成４００ｂに従って第二の付属集積回路素子１４０ａに対する定数設定が行われる。
【００５８】
但し、工程５０５で異常判定がなされると、工程５０７へ移行し、工程５０５による異常が初回異常であるかどうかが判定され、初回異常と判定された時には工程５０３へ復帰して再度設定データの送信が行われる。
また、工程５０７が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程５０８へ移行して通信異常出力ＥＲ１を発生し、動作終了工程５０６へ移行する。
以上の動作を繰返しながら、工程５０２が全ての定数設定動作が完了したと判定すると、工程５１０へ移行する。
【００５９】
工程５１０では、図４（ｃ）及び図４（ｄ）の入力情報送信許可フレーム４０２が送信されたかどうかを判定し、まだ送信されていない時には送信許可手段である工程５１１へ移行して入力情報送信許可フレーム４０２を送信する。
その後、工程５０４、工程５０５、工程５０７、工程５０８等が選択動作するが、その動作は工程５０３が実行された場合と同様である。
但し、工程５０７が初回異常判定であって、再送処理を行う時には点線図のとおり工程５１１へ移行する。
工程５１０で、第一及び第二の付属集積回路素子１２０ａ、１４０ａに対して入力情報送信許可フレーム４０２が送信済みと判定された時には、工程５１２へ移行して初期化完了フラグが設定され、続いて動作終了工程５０６へ移行する。
なお、工程５０４は返信応答に関する通信監視手段であり、工程５０３から工程５０８によって構成された工程ブロック５０９は定数転送手段を構成するものである。
また、工程５０８による通信異常出力ＥＲ１や工程５１２による初期化完了フラグは、電源が再投入されるまで動作保持するようになっている。
【００６０】
以上の動作によって、全ての定数設定が完了し、入力情報の送信許可が行われて、初期化完了フラグがセットされた後は、動作開始工程５００から工程５０１を経由して工程５２０へ移行する。
５２０は図４（ｃ）及び図４（ｄ）における入力情報返信案内フレーム４０３ａ、４０３ｂを第一及び第二の親局直並列変換器１１６ａ、１１６ｂが受信したかどうかの判定工程、５２１は工程５２０がＹＥＳであった時に作用し、受信データのサムチェックを行う工程、５２２は工程５２１に続いて作用し、受信データに異常があれば工程５２５に移行し、受信データが正常であれば工程５２３に移行する判定工程、５２３は受信した間接入力情報を第一のＲＡＭメモリ１１３に格納する工程である。
【００６１】
５２４は工程５２０がＮＯの判定であった時に作用し、定期データの受信間隔が所定の繰返し周期Ｔ０に相当する時間を超過していないかどうかを判定する工程であり、この工程５２４がタイムアウトであることを判定すると工程５２５へ移行し、タイムアウトでない場合には工程５３０へ移行する。
５２５は工程５２２や工程５２４による異常判定が初回であるかどうかを判定し、初回であれば工程５２６に移行して初回フラグをセットし、初回でなければ工程５２７へ移行して通信異常出力ＥＲ１を発生する。
工程５２６、工程５２７、工程５２３に続いて動作終了工程５０６へ移行し、再び動作開始工程５００が活性化する。
なお、５２８は工程５２１、工程５２４によって構成された入力情報の受信に関する通信監視手段である。
【００６２】
５３０は工程５２４がタイムアウトでないと判定した時に作用し、間接出力信号の定期送信時期であるかどうかを判定する工程、５３１は工程５３０がＹＥＳであった時に作用し、図４（ｅ）における出力情報送信案内フレーム４０４によって間接出力データをラッチメモリ１２５へ送信するための工程であり、この工程５３１は定期出力送信手段となっている。
５３２は工程５３１に続いて作用し、返信応答データのサムチェックとタイムアウトチェックを行う工程であり、この工程５３２では返信応答があれば直ちに受信データのサムチェックを行って次工程５３３へ移行するが、工程５３２で所定時間の待機によっても返信が得られない時には、タイムアウト判定した上で次工程５３３へ移行するものである。
【００６３】
５３３は工程５３２に続いて作用し、工程５３２にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程、５０６は工程５３３が正常であった時に移行する動作終了工程であり、この動作終了工程５０６において動作開始工程５００が再度活性化されることによって、再び制御動作が繰返されるようになっている。
一方、工程５３３で異常判定がなされると、工程５３４へ移行し、工程５３３による異常が初回異常であるかどうかが判定され、初回異常と判定された時には工程５３１へ復帰して再度出力データの送信が行われる。
また、工程５３４が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程５３５へ移行して通信異常出力ＥＲ１を発生し、動作終了工程５０６へ移行する。
なお、工程５３２は出力送信に対応した返信応答の通信監視手段となっている。
【００６４】
５４０は工程５３０がＮＯの判定であった時に作用し、サブＣＰＵ１２１ａが発生したウォッチドッグ信号が「Ｈ」から「Ｌ」に、又は「Ｌ」から「Ｈ」に変化したかどうかを判定する工程、５４１は工程５４０が変化有りであった時に作用し、後述の工程５４５で計数加算されたクロック信号の加算結果をウォッチドッグ信号のパルス幅として読出す工程、５４２は工程５４１に続いて作用し、読出加算値が所定値を超過しているかどうかを判定する工程、５４３は工程５４２が所定値超過であって、ウォッチドッグ信号のパルス幅が異常であると判定した時に作用し、リセット出力パルスを発生してサブＣＰＵ１２１ａを再起動する工程、５４４は工程５４３に続いて作用したり、工程５４２がウォッチドッグ信号パルス幅正常と判定した時に作用し、工程５４５で加算されているクロックパルスの加算値をリセットする工程、５４５は工程５４０がＮＯであった時に作用して、クロック信号を加算する割込みカウンタであり、この割込みカウンタ５４５によってウォッチドッグ信号の「Ｈ」パルス幅と「Ｌ」パルス幅が計測されるようになっている。
工程５４４及び工程５４５に続いて動作終了工程５０６へ移行し、所定時間をおいて繰返し動作開始工程５００が活性化される。
５４６は工程５４０から工程５４５によって構成された工程ブロックであり、サブＣＰＵ１２１ａの暴走監視手段となっている。
【００６５】
次に、サブＣＰＵの動作を図６のフロ−チャ−トに基づき説明する。
６００は定期的に活性化されるサブＣＰＵ１２１ａの動作開始工程、６０１は工程６００に続いて作用し、図４（ａ）の定数送信案内コマンドＣＯＭ１を受信したかどうかを判定する工程、６０２は工程６０１が受信判定であった時に作用し、図４（ａ）のフレーム構成４００ａによる全受信フレームに関するサムチェックを行う工程、６０３は工程６０２に続いて作用し、サムチェック結果が正常であったかどうかを判定する工程、６０４は工程６０３が正常判定であった時に作用し、図４（ａ）のフレーム構成４０１によって正常受信ＡＣＫを返信する工程、６０５は工程６０４に続いて作用し、受信したフィルタ定数を第二のＲＡＭメモリ１２３に格納する工程、６０６は工程６０５に続いて作用し、受信した閾値定数を第二のＲＡＭメモリ１２３を経由して定数設定レジスタ１３４ａ（図１・図２（ａ）参照）へ格納する工程、６０７は工程６０６に続く動作終了工程であり、一巡の動作が終了すると所定時間をおいて繰返して動作開始工程６００が活性化される。
６０８は工程６０３が受信データ異常を判定した時に動作し、図４（ａ）のフレーム構成４０１において正常受信コマンドＡＣＫに替わって不正受信コマンドＮＡＣＫを送信する工程であり、この工程６０８に続いて動作終了工程６０７へ移行する。
なお、工程６０１から工程６０６、工程６０８によって構成された工程ブロック６０９は、定数受信手段を構成するものである。
【００６６】
６１１は工程６０１がＮＯであった時に作用し、図４（ｅ）の出力情報定期送信案内コマンドＣＯＭ５を受信したかどうかを判定する工程、６１２は工程６１１が受信判定であった時に作用し、図４（ｅ）のフレーム構成４０４による全受信フレームに関するサムチェックを行う工程、６１３は工程６１２に続いて作用し、サムチェック結果が正常であったかどうかを判定する工程、６１４は工程６１３が正常判定であった時に作用し、図４（ｅ）のフレーム構成４０１によって正常受信ＡＣＫを返信する工程、６１５は工程６１４に続いて作用し、受信した間接出力情報を第二のＲＡＭメモリ１２３に格納する工程、６１６は工程６１５に続いて作用し、受信した間接出力情報を第二のＲＡＭメモリ１２３を経由して出力ラッチメモリ１２５（図１参照）へ格納する工程、６０７は工程６１６に続く動作終了工程であり、一巡の動作が終了すると所定時間をおいて繰返して動作開始工程６００が活性化される。
６１８は工程６１３が受信データ異常を判定した時に動作し、図４（ｅ）のフレーム構成４０１において正常受信コマンドＡＣＫに替わって不正受信コマンドＮＡＣＫを送信する工程であり、この工程６１８に続いて動作終了工程６０７へ移行する。
【００６７】
６２０は工程６１１がＮＯであった時に作用し、図４（ｃ）の入力情報送信許可コマンドＣＯＭ２を受信したかどうかを判定する工程であり、この工程６２０がＮＯの判定を行うと動作終了工程６０７へ移行し、ＹＥＳの判定を行った時には工程６２１へ移行する。
６２１はソフトウエアによる可変フィルタとして対象となる入力番号ＩＮｓを設定する工程、６２２は工程６２１に続いて作用し、既に設定されたシフト周期Ｔで順次サンプリングされた入力番号ＩＮｓのＯＮ／ＯＦＦ状態（論理「１」または「０」）について、最新状態を含むＮ点のサンプリング値の論理「１」の数を算出する工程、６２３は工程６２２に続いて作用し、工程６２２で算出された論理「１」の数が多い時（Ｎ点すべてが論理「１」または例えば９０％以上の点数のものが論理「１」）である時に次工程６２４へ移行する判定工程、６２４は第二のＲＡＭメモリ１２３内にある入力イメ−ジメモリ番号ＩｓをＯＮに設定する工程であり、入力イメ−ジメモリＩｓの内容が現時点での確定されたＯＮ／ＯＦＦ状態を表すものとなっている。
【００６８】
６２５は判定工程６２３が否（論理「１」が多くない）の時に作用し、入力番号ＩＮｓのＯＮ／ＯＦＦ状態（論理「１」または「０」）について、最新状態を含むＮ点のサンプリング値の論理「０」の数を算出する工程、６２６は工程６２５に続いて作用し、工程６２５で算出された論理「０」の数が多い時（Ｎ点すべてが論理「０」または例えば９０％以上の点数のものが論理「０」）である時に、次工程６２７へ移行する判定工程、６２７は第二のＲＡＭメモリ１２３内にある入力イメ−ジメモリ番号ＩｓをＯＦＦにリセットする工程であり、入力イメ−ジメモリＩｓの内容が現時点での確定されたＯＮ／ＯＦＦ状態を表している。
６２８は工程６２４または工程６２７によって入力イメ−ジメモリＩｓの内容が更新されるか、または工程６２３と工程６２６が共に否（論理「１」が多くなく、論理「０」も多くない中途半端な状態であって、入力イメ−ジメモリＩｓの内容は変化しない）である時に、対象となる入力番号ＩＮｓを次の番号に更新する工程、６２９は全ての入力番号の処理が終わるまでは工程６２１へ復帰し、全ての入力番号の処理が完了すると工程６３０へ移行する完了判定工程、６３０は図４（ｃ）のフレーム構成４０３ａによって入力情報をメインＣＰＵ１１１へ送信する工程であり、この工程６３０に続いて動作終了工程６０７へ移行し、その後は再び開始工程６００へ移行する。
【００６９】
６３１は工程６２２から工程６２７によって構成された工程ブロックであり、この工程ブロックは１点のＯＮ／ＯＦＦ入力信号に関する可変フィルタ手段を構成するものである。
なお、入力の確定手段となる工程６２３及び工程６２６は、通常は全ての論理が「１」であるか「０」であるかによって判定すれば良く、この場合には、工程６２３はＮ点の論理積、工程６２６はＮ点の論理和によって簡単に判定が行える。
【００７０】
以上のようなデジタルフィルタ手段６３１によれば、例えば入力接点がチャッタリングしてＯＮ／ＯＦＦを小刻みに繰返しながらＯＮに収斂するような場合、小刻みなＯＮ／ＯＦＦをサンプリングすることが少なく、仮にサンプリングしたとしても多数のサンプリング値が継続的にＯＮでなければ入力ＯＮとは確定しないことになる。
また、例えばエアコンスイッチのような手動操作スイッチでは、一瞬だけスイッチがＯＮしてもこれは無視されるが、その結果としてノイズによる誤動作も防止されることになるものである。
さらに、高周波ノイズの重畳により偶然にもサンプリングする都度に虚偽の入力信号（例えば本来ＯＮであるべきものがノイズによってＯＦＦと誤認された入力信号）が継続することを避けるために、入力インタ−フェ−ス回路としてノイズフィルタ１３１やレベル判定用比較器１３２ｂが設けられている。
【００７１】
次に、図４、図５、図６による動作の説明を踏まえて、図１〜図３に示される実施の形態１による車載電子制御装置の動作を概括的に説明する。
図１において、車載電子制御装置１００ａ内の中核集積回路素子１１０ａは、メインＣＰＵ１１１と第一の不揮発メモリ１１２ａによって制御動作を実行する。
制御動作の入力情報としては、高速入力端子１０１ａ、ノイズフィルタ１３１、可変閾値回路１３２ａ及びデータセレクタ１１４を介してメインＣＰＵ１１１に直接的にバス接続されたＯＮ／ＯＦＦ動作の直接並列入力と、低速入力端子１０１ｂ、ノイズフィルタ１３１、レベル判定用比較器１３２ｂ、データセレクタ１２４ｂ、サブＣＰＵ１２１ａ、第一の子局直並列変換器１２６及び第一の親局直並列変換器１１６ａを介してメインＣＰＵ１１１に間接的にバス接続されたＯＮ／ＯＦＦ動作の間接並列入力と、アナログ入力端子１０２、ノイズフィルタ１５１、可変フィルタ回路１５３ａ、多チャンネルＡＤ変換器１５４ａ、１５４ｂ、第二の子局直並列変換器１４６及び第二の親局直並列変換器１１６ｂを介してメインＣＰＵ１１１に間接的にバス接続されたアナログ信号に対するデジタル変換値の３系統のものがある。
【００７２】
これに対し、制御動作の出力情報としては、メインＣＰＵ１１１に直接的にバス接続された出力ラッチメモリ１１５から出力トランジスタ１０８を介して高速出力端子１０３ａに出力される直接並列出力と、メインＣＰＵ１１１から第一の親局直並列変換器１１６ａ、第一の子局直並列変換器１２６、サブＣＰＵ１２１ａ、出力ラッチメモリ１２５及び出力トランジスタ１０８を介して低速出力端子１０３ｂに出力される間接並列出力とがある。
メインＣＰＵ１１１の制御プログラムや各種制御定数等は、予め外部ツール１０６から第一の不揮発メモリ１１２ａに格納されているが、車載電子制御装置１００ａの実用運転開始時には第一及び第二の親局直並列変換器１１６ａ、１１６ｂを介して第一の不揮発メモリ１１２ａに格納されているフィルタ定数や閾値定数の転送書込みが行なわれる。
第一の付属集積回路素子１２０ａ内の可変閾値回路１３２ａに対する閾値定数は、定数設定レジスタ１３４ａに転送され、図６の可変フィルタ手段６３１で使用される可変フィルタ定数は、第二のＲＡＭメモリ１２２に格納される。
また、第二の付属集積回路素子１４０ａ内の可変フィルタ回路１５３ａに対するフィルタ定数は、定数設定レジ１５６ａに転送される。
【００７３】
なお、図３における通信制御回路１４１ａは、第二の子局直並列変換器１４６、定数設定レジスタ１５６ａ、各アナログ入力に対応したＡＤ変換情報が格納されたバッファメモリ３２２などとバス接続されていて、送受信データのサムチェックやサムデータの生成、コマンドの解読結果による各種メモリのチップセレクト、返信データのフレーム構築等の機能を持つハードウエアで構成されているが、通信制御用の第二のサブＣＰＵを設けるようにしても良い。
【００７４】
第一の付属集積回路素子１２０ａ内に設けられたウォッチドッグタイマ１２９は、メインＣＰＵ１１１が発生するパルス列であるウォッチドッグ信号ＷＤ１のパルス幅を監視し、これが所定値を超過するとメインＣＰＵ１１１に対してリセット出力パルスＲＳＴ１を供給し、メインＣＰＵ１１１を再起動するよう構成されている。
一方、メインＣＰＵ１１１はサブＣＰＵ１２１ａが発生するパルス列であるウォッチドッグ信号ＷＤ２のパルス幅を監視し、これが所定値を超過するとサブＣＰＵ１２１ａに対してリセット出力パルスＲＳＴ２を供給し、サブＣＰＵ１２１ａを再起動するよう構成されている。
【００７５】
その他、サブＣＰＵ１２１ａには、第二の付属集積回路素子１４０ａ内のデジタル変換出力回路１４５から第一の付属集積回路素子１２０ａ内の監視用デジタル変換入力回路１２４ｃを介して、特定のアナログ入力信号に対するデジタル変換値が取込まれ、後述の監視制御に使用できるようになっている。
また、監視用並列入力回路１２４ａからサブＣＰＵ１２１ａに取込まれる高速入力の一部は、例えば入力スイッチ回路の断線・短絡異常等がないかどうかの診断に使用されるものである。
【００７６】
実施の形態１によれば、マイクロプロセッサを包含した中核集積回路素子と、この中核集積回路素子に対してシリアル接続された低速デジタル入力用の第一の付属集積回路素子と、アナログ入力用の第二の付属集積回路素子とを備えたので、制御対象車種に応じた制御入出力点数の変動に対して、中核集積回路素子の標準化ができると共に、アナログ系とデジタル系に分離された２重のシリアル通信回線により、通信回線の渋滞を緩和して入出力情報の授受を高速化することができるものであり、高速・高性能・多機能な仕様に対応して膨大な開発期間・費用を要する中核集積回路素子の開発を容易化にする効果がある。
また、第一の付属集積回路素子は、間接並列出力回路を備えたので、中核集積回路素子の制御出力ピン数を削減して、中核集積回路素子の小形・標準化をさらに徹底することができる効果がある。
また、中核集積回路素子及び、第一又は第二の付属集積回路素子は、相互監視手段を備えたので、集積回路素子がシリアル通信回路によって分割されたことに伴うノイズ誤動作に関する可能性の増大に対し、安全性を向上することができる効果がある。
【００７７】
さらに、第一の付属集積回路素子に設けられた並列入力回路の各入力回路部には、ノイズフィルタとレベル判定用比較器を設け、ソフトウエアによる可変フィルタ手段を備えたので、集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路を構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる効果がある。
また、第一の付属集積回路素子は、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路と可変閾値回路を有するので、高速動作の直接並列入力回路に対し、限られた範囲であっても等価的な可変フィルタが構成され、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる効果がある。
【００７８】
また、第二の付属集積回路素子に設けられた多チャンネルＡＤ変換器の各チャンネル入力回路部は、ノイズフィルタと可変フィルタ回路とを有するので、集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路を構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる効果がある。
さらにまた、中核集積回路素子内の第一の不揮発メモリは、外部ツールから転送書込みされた制御定数と定数転送プログラムとを有するので、各種車種対応の制御プログラムや制御定数、フィルタ定数・閾値定数等を一元管理すると共に、手軽にフィルタ定数や閾値定数を変更することができる効果がある。
【００７９】
実施の形態２．
（１）実施の形態２の構成の詳細な説明
以下、この実施の形態２について図７を用いて、図１との相違点を中心にして説明する。
図７は、この発明の実施の形態２による車載電子制御装置を示すブロック回路図である。
図７において、１００ｂは被制御装置を制御するＥＣＵ（車載電子制御装置）であり、中核集積回路素子１１０ｂと第一の付属集積回路素子１２０ｂと第二の付属集積回路素子１４０ｂとを主要部品とする一枚の電子基板で構成されている。
【００８０】
中核集積回路素子１１０ｂは、図１の中核集積回路素子１１０ａと同様に構成されているが、中核集積回路素子１１０ｂ内のメインＣＰＵ（マイクロプロセッサ）１１１は、第一の不揮発メモリ１１２ｂと協動するよう構成されている。
第一の付属集積回路素子１２０ｂは、図１の第一の付属集積回路素子１２０ａのサブＣＰＵ（マイクロプロセッサ）１２１ａに替わってハードウエアで構成された通信制御回路１２１ｂが使用され、第二の不揮発メモリ１２２、演算処理用の第二のＲＡＭメモリ１２３、監視用並列入力回路である入力用データセレクタ１２４ａ、監視用デジタル変換入力回路である入力用データセレクタ１２４ｃなどが削除されている。
１３３ａは図８で詳述するハードウエアで構成された可変フィルタ回路、１３４ｂは可変フィルタ回路１３３ａに対するフィルタ定数設定用の定数設定レジスタである。
【００８１】
第二の付属集積回路素子１４０ｂは、図１の第二の付属集積回路素子１４０ａの通信制御回路１４１ａに替わってサブＣＰＵ１４１ｂ、第二の不揮発メモリ１４２、第二のＲＡＭメモリ１４３を有し、ハードウエアで構成されていた可変フィルタ回路１５３ａに替わって、図９で詳述する可変フィルタ手段９１７が使用されている。
サブＣＰＵ１４１ｂのウォッチドッグ信号ＷＤ２は、メインＣＰＵ１１１で監視され、ウォッチドッグ信号ＷＤ２のパルス幅が所定値を超過すると、メインＣＰＵ１１１からサブＣＰＵ１４１ｂに対してリセット出力パルスＴＳＴ２が供給され、サブＣＰＵ１４１ｂを再起動するようになっている。
【００８２】
図８は、この発明の実施の形態２による車載電子制御装置のデジタル可変フィルタ回路を示す図である。
図８において、入力スイッチ１３０に対して低抵抗のブリ−ダ抵抗１０７を備えた入力信号ＩＮｓは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗１３５を介して十数ｐＦの並列小容量コンデンサ１３６に接続されている。
１３１は直列抵抗１３５と小容量コンデンサ１３６によって構成されたノイズフィルタであって高周波ノイズを吸収平滑化するためのものである。
１３２ｂは入力抵抗１３８ａ、正帰還抵抗１３８ｂ、比較器１３７によって構成されたレベル判定用比較器であり、比較器１３７の反転入力には所定の基準電圧１３９ｂ（電圧Ｖｏｎ）が印加されている。
従って、小容量コンデンサ１３６の充電電圧が基準電圧Ｖｏｎ以上になると比較器１３７の出力は「Ｈ」（論理「１」）となるが、一旦比較器１３７の出力が「Ｈ」になると、正帰還抵抗１３８ｂによる入力加算が生じるために、小容量コンデンサ１３６の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ、比較器１３７の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。
これは小容量コンデンサ１３６に重畳されたノイズリップルによって、高頻度に比較器１３７の出力が反転変化することを防止するためのものである。
【００８３】
可変フィルタ回路１３３ａを構成するシフトレジスタ８００には、比較器１３７の出力が入力されると共に、クロックジェネレ−タ８１０から周期Ｔのシフト用パルス入力が供給されている。
従って、シフトレジスタ８００の後段の論理内容は、順次過去の時点における比較器１３７の出力論理内容となっている。
８０１ａ〜８０７ａはシフトレジスタ８００の各出力段における論理内容と定数設定レジスタ１３４ｂの各ビットの論理内容を論理和する第一の論理ゲ−ト素子、８０８ａは第一の論理ゲ−ト素子８０１ａ〜８０７ａの出力を結合する論理積素子、８０９は論理積素子８０８ａの出力によってセットされるフリップフロップ素子によって構成された入力確定フリップフロップ回路である。
また、８０１ｂ〜８０７ｂはシフトレジスタ８００の各出力段における論理内容の反転論理内容と定数設定レジスタ１３４ｂの各ビットの論理内容を論理和する第二の論理ゲ−ト素子、８０８ｂは第二の論理ゲ−ト素子８０１ｂ〜８０７ｂの出力を結合する論理積素子であり、論理積素子８０８ｂの出力によって入力確定フリップフロップ回路８０９がリセットされるように構成されている。
【００８４】
このように構成された可変フィルタ回路１３３ａにおいて、シフトレジスタ８００の各出力段の内容が、全て論理「１」であれば、論理積素子８０８ａの出力によって入力確定フリップフロップ回路８０９の出力は論理１にセットされることになる。
但し、定数設定レジスタ１３４ｂの一部の内容が論理「１」であれば、これに対応したシフトレジスタ８００の出力段の論理内容は「０」であっても差し支えない。
従って、図８の例では、シフトレジスタ８００の初段１から第５段までの論理内容が全て「１」であれば、入力確定フリップフロップ回路８０９の出力は論理「１」にセットされることになる。
【００８５】
また、シフトレジスタ８００の各出力段の内容が全て論理「０」であれば、論理積素子８０８ｂの出力によって入力確定フリップフロップ回路８０９の出力は論理０にリセットされることになる。
但し、定数設定レジスタ１３４ｂの一部の内容が論理「１」であれば、これに対応したシフトレジスタ８００の出力段の論理内容は「１」であっても差し支えない。
従って、図８の例ではシフトレジスタ８００の初段１から第５段までの論理内容が全て「０」であれば、入力確定フリップフロップ回路８０９の出力は論理「０」にリセットされることになる。
このように、入力確定フリップフロップ回路８０９の出力内容を決定するための論理判定点数は定数設定レジスタ１３４ｂの内容によって可変設定されるよう構成されている。
なお、上記のとおり、論理判定点数を可変設定する代わりに、クロックジェネレ−タ８１０のパルス周期を可変設定するようにしても良い。
【００８６】
（２）実施の形態２の動作の詳細な説明
図９は、この発明の実施の形態２による車載電子制御装置のサブＣＰＵの動作を示すフロ−チャ−トである。
図９において、９００は定期的に活性化されるサブＣＰＵ１４１ｂの動作開始工程、９０１は工程９００に続いて作用し、図４（ｂ）の定数送信案内コマンドＣＯＭ１を受信したかどうかを判定する工程、９０２は工程９０１が受信判定であった時に作用し、図４（ｂ）のフレーム構成４００ｂによる全受信フレームに関するサムチェックを行う工程、９０３は工程９０２に続いて作用し、サムチェック結果が正常であったかどうかを判定する工程、９０４は工程９０３が正常判定であった時に作用し、図４（ｂ）のフレーム構成４０１によって正常受信ＡＣＫを返信する工程、９０５は工程９０４に続いて作用し、受信したフィルタ定数を第二のＲＡＭメモリ１４３に格納する工程、９０７は工程９０５に続く動作終了工程であり、一巡の動作が終了すると所定時間をおいて繰返して動作開始工程９００が活性化される。
９０８は工程９０３が受信データ異常を判定した時に動作し、図４（ｂ）のフレーム構成４０１において、正常受信コマンドＡＣＫに替わって不正常受信コマンドＮＡＣＫを送信する工程であり、この工程９０８に続いて動作終了工程９０７へ移行する。
なお、工程９０１から工程９０５、工程９０８によって構成された工程ブロック９０９は、定数受信手段を構成するものである。
【００８７】
９１０は工程９０１がＮＯであった時に作用し、図４（ｄ）の入力情報送信許可コマンドＣＯＭ２を受信したかどうかを判定する工程であり、この工程９１０がＮＯの判定を行うと動作終了工程９０７へ移行し、ＹＥＳの判定を行った時には工程９１１へ移行する。
９１１は可変フィルタ演算の対象となる入力番号ＡＮｔを設定する工程、９１２は工程９１１に続いて作用し、既に設定されたシフト周期Ｔによって順次サンプリングされた最新のＮ点のデジタル値の相加平均を算出する工程、９１３は工程９１２に続いて作用し、工程９１２で算出された相加平均値を現時点のデジタル値として確定し、第二のＲＡＭメモリ１４３内の入力データメモリＩＡｔに格納する工程、９１４は工程９１３に続いて作用し、次の入力番号を決定する工程、９１５は工程９１４に続いて作用し、全ての入力に対する処理が完了したかどうかを判定する工程であり、処理未完了の時は工程９１１へ復帰し、処理完了の時は工程９１６を経て動作終了工程９０７へ移行し、ここから再び開始９００へ移行する。
工程９１６では図４（ｄ）の返信フレーム構成４０３ｂによって第二の子局直並列変換器１４６から第二の親局直並列変換器１１６ｂを経由して、アナログ入力信号のデジタル変換値が第一のＲＡＭメモリ１１３へ転送される。
【００８８】
９１７は工程９１２と工程９１３によって構成された可変フィルタ手段であり、入力デ−タメモリＩＡｔの内容はサンプリング毎に更新される移動平均値となっている。
なお、各サンプリング値がノイズによる異常値を含まないようにするためには、入力インタフェ−ス回路としてノイズフィルタ１５１が接続されている。
以上のような可変フィルタ手段９１７や可変フィルタ回路１３３ａによれば、あたかも抵抗／コンデンサによるノイズフィルタでコンデンサの容量を大きくしたものと等価な作用となるが、コンデンサの容量を大きくすることは集積回路化に不向きであり、被制御車種対応でコンデンサの容量を変更することも困難となるので、実施の形態２では、サブＣＰＵのソフトウエアによってアナログ回路の可変フィルタ回路を構成しているものである。
【００８９】
図４（ｂ）、図４（ｄ）、図９による動作の説明を踏まえて、図７、図８によって実施の形態２の動作を概括的に説明すると、図７のものではサブＣＰＵが第一の付属集積回路素子側から第二の付属集積回路素子側に移動されている。
従って、第一の付属集積回路素子１２０ｂは、ハードウエアで構成された通信制御回路１２１ｂが使用され、ＯＮ／ＯＦＦ入力信号に対する可変フィルタをソフトウエア手段によるものからハードウエア回路を用いたものに変更されている。
逆に、第二の付属集積回路素子１４０ｂには、サブＣＰＵ１４１ｂが使用され、アナログ入力信号に対する可変フィルタをハードウエア回路によるものからソフトウエア手段によるものに変更されている。
また、第一の付属集積回路素子１２０ｂが、サブＣＰＵを持たないことから、監視用並列入力回路１２４ａや監視用デジタル変換入力回路１２４ｃ等の監視入力も省略されているが、その他の入出力制御に関しては、図１のものと同様の動作を行うようになっている。
【００９０】
実施の形態２によれば、第二の付属集積回路素子は、第二の不揮発メモリと演算処理用の第二のＲＡＭメモリがバス接続されたサブマイクロプロセッサを有すると共に、第二の付属集積回路素子に設けられた多チャンネルＡＤ変換器の各チャンネル入力回路部に、ノイズフィルタを有し、ソフトウエアによる可変フィルタ手段を設けたので、集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路をソフトウエアによって構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる効果がある。
【００９１】
実施の形態３．
以下、この発明の実施の形態３による車載電子制御装置のＯＮ／ＯＦＦ信号用の可変フィルタ回路について図１０により説明する。
図１０は、この発明の実施の形態３による車載電子制御装置のデジタル可変フィルタ回路を示す図である。
図１０において、ノイズフィルタ１３１やレベル判定用比較器１３２ｂの構成や動作は、図８のものと同じである。
１９０ａは比較器１３７の出力と可逆カウンタ１９２のカウントアップモ−ド入力ＵＰ間に接続されたゲ−ト素子、１９１は比較器１３７の出力からゲ−ト素子１９０ｂを介して可逆カウンタ１９２のカウントダウンモ−ド入力ＤＮに接続された論理反転素子であり、可逆カウンタ１９２は、所定のサンプリング周期ＴでＯＮ／ＯＦＦするクロック入力端子ＣＬを備えていて、モ−ド入力ＵＰやＤＮに応じてクロック入力を可逆カウントするように構成されている。
【００９２】
１９３ａは論理判定点数Ｎに相当する設定値が格納された定数設定レジスタ、１９３ｂは可逆カウンタ１９２の現在値が格納された現在値レジスタ、１９４ａは可逆カウンタ１９２の現在値が設定値に到達した時に論理「１」となる出力Ｑによってゲ−ト素子１９０ａを閉鎖して、更なるカウントアップが行われないようにする論理反転素子、１９４ｂは可逆カウンタ１９２の現在値が０になった時に論理「１」となる出力Ｐによってゲ−ト素子１９０ｂを閉鎖して、更なるカウントダウンが行われないようにする論理反転素子、１９５は可逆カウンタ１９２の設定値到達出力Ｑによってセットされ、現在値が０になった時、論理「１」となる出力Ｐによってリセットされる入力確定フリップフロップ回路であり、入力確定フリップフロップ回路１９５の出力がデ−タセレクタ１２４ｂの入力端子に接続されている。
【００９３】
このように構成された可逆カウンタ１９２では、サンプリング周期Ｔで動作するクロック入力ＣＬの入力パルス数が、定数設定レジスタ１９３ａの設定値Ｎに到達するまで継続的に比較器１３７の出力が「Ｈ」であれば、入力確定フリップフロップ回路１９５がセットされるが、途中で比較器１３７の出力が「Ｌ」になればクロック入力を減算カウントし、再び比較器１３７の出力が「Ｈ」になった後に加算カウントが行われて、やがて現在値が設定値に到達すれば、入力確定フリップフロップ回路１９５がセットされる。
同様に、一旦入力確定フリップフロップ回路１９５がセットされると、サンプリング周期Ｔで動作するクロック入力ＣＬの入力パルスによって、現在値がＮから０に減少するまで継続的に比較器１３７の出力が「Ｌ」であれば、入力確定フリップフロップ回路１９５がリセットされるが、途中で比較器１３７の出力が「Ｈ」になれば、クロック入力を加算カウントし、再び比較器１３７の出力が「Ｌ」になった後に減算カウントが行われ、やがて現在値が０に達すれば入力確定フリップフロップ回路１９５がリセットされる。
【００９４】
実施の形態３によれば、第一の付属集積回路素子の可変フィルタ回路を可逆カウンタを用いて構成することができる。
【００９５】
実施の形態４．
以下、この発明の実施の形態４による車載電子制御装置のアナログ信号用の可変フィルタ回路について図１１に基づき説明する。
図１１は、この発明の実施の形態４による車載電子制御装置のアナログ可変フィルタ回路を示す図である。
図１１において、１５１はアナログ入力信号ＡＮｔに対するノイズフィルタで、このノイズフィルタ１５１は正側クリップダイオ−ド３００、負側クリップダイオ−ド３０１、直列抵抗３０２、並列小容量コンデンサ３０３によって構成されている。
クリップダイオ−ド３００、３０１は、アナログ入力信号ＡＮｔに過大なノイズが重畳された時に、このノイズ電圧を電源の正負回路に環流させて、想定されるアナログ信号の最大・最小値を超える電圧を小容量コンデンサ３０３に印加しないようにするためのものである。
また、ＡＮｔ端子に接続される図示しないアナログセンサが、相応の内部抵抗を持っている場合には、直列抵抗３０２は省略することができる。
【００９６】
１５３ｂは可変フィルタ回路で、可変フィルタ回路１５３ｂを構成するコンデンサ３５４（容量Ｃ）は、定数設定レジスタ１５６ｂによって導通制御されるアナログゲ−トスイッチ３５３ａ〜３５３ｄを介して選択切換抵抗３５２ａ〜３５２ｄから充電されるよう構成されており、その充電電圧は、小容量コンデンサ３０３の両端電圧Ｖ１を増幅器３５０で増幅した電圧Ｖ１となっている。
また、コンデンサ３５４の両端電圧Ｖ２は、増幅器３５５を介して出力され、多チャンネルＡＤ変換器１５４によってデジタル値に変換される。
なお、３５１ａ、３５１ｂ、３５６ａ、３５６ｂは、増幅器３５０、３５５の出力を、増幅器３５０、３５５の反転入力に接続した帰還回路抵抗である。
従って、このような可変フィルタ回路１５３ｂは、選択切換抵抗３５２ａ〜３５２ｄの内で、アナログゲ−トスイッチ３５３ａ〜３５３ｄがＯＮとなている抵抗の並列合成抵抗Ｒ０とコンデンサＣによるＲＣフィルタと等価であり、並列合成抵抗Ｒ０は定数設定レジスタ１５６ｂの内容によって、可変切換することができるようになっている。
【００９７】
実施の形態４によれば、第二の付属集積回路素子のアナログ用の可変フィルタ回路を構成することができる。
【００９８】
実施の形態５．
（１）実施の形態５の構成の詳細な説明
以下、この発明の実施の形態５による車載電子制御装置について、図１２に基づき図１との相違点を中心に説明する。
図１２は、この発明の実施の形態５による車載電子制御装置を示すブロック回路図である。
図１２において、１００ｃは被制御装置を制御するＥＣＵ（車載電子制御装置）であり、中核集積回路素子１１０ｃと第一の付属集積回路素子１２０ｃと第二の付属集積回路素子１４０ｃを主要部品とする一枚の電子基板で構成されているが、図１と比べると、図１２は、可変フィルタ回路を持たず、相互異常監視と異常記憶回路に重点をおいた回路となっている。
１０１ｘは例えばエンジンの点火時期や燃料噴射時期を制御するためのクランク角センサやオートクルーズ制御用の車速センサ等比較的高頻度の動作を行い、速やかに信号取込みを行う必要のあるＯＮ／ＯＦＦ動作の高速入力センサ群である。
１０１ｙは例えば変速レバー位置を検出するセレクタスイッチやエアコンスイッチなど比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなＯＮ／ＯＦＦ動作の低速入力センサ群である。
【００９９】
１０２ｘは例えば給気量センサ、気筒圧センサ、給気弁開度検出用第一スロットルポジションセンサ、アクセルペダルの踏込み度検出用第一アクセルポジションセンサなどの第一のアナログ入力センサ群である。１０２ｙは大気圧センサ、水温センサ、排気ガスの酸素濃度センサ、給気弁開度検出用第二スロットルポジションセンサ、アクセルペダルの踏込み度検出用第二アクセルポジションセンサなどの第二のアナログ入力センサ群である。第一及び第二のアクセルポジションセンサと、第一及び第二のスロットルポジションセンサとは、同じ検出出力を発生する２重系のセンサとなっている。
【０１００】
１０３ｘは例えばエンジンの点火コイル駆動出力（ガソリンエンジンの時）や燃料噴射制御用電磁弁駆動用出力、或いは給気用スロットル弁の開閉動作を行うモータなど比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の高速電気負荷群である。
１０３ｙは例えば変速機用電磁弁駆動出力やエアコン用電磁クラッチ駆動出力など比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の低速電気負荷群である。
１０５ｘは車載バッテリ、１０５ｙは電源スイッチであり、車載電子制御装置１００ｃは、車載バッテリ１０５ｘから電源スイッチ１０５ｙを介して給電されたり、スリープ電源として電源スイッチ１０５ｙを経由しないで直接給電されるよう構成されている。
【０１０１】
中核集積回路素子１１０ｃは、図示しない第一の不揮発メモリや演算処理用の第一のＲＡＭメモリを有するメインＣＰＵ（マイクロプロセッサ）１１１ｃを備え、各種入力センサ群１０１ｘ、１０１ｙ、１０２ｘ、１０２ｙからの入力信号に応動して、被制御装置である各種電気負荷群１０３ｘ、１０３ｙの制御を行うよう構成されている。
メインＣＰＵ１１１ｃが発生するパルス列であるウォッチドッグ信号ＷＤ１は、後述のウォッチドッグタイマ１２９によって監視され、ウォッチドッグ信号ＷＤ１のパルス幅が所定値を超過した時にはリセット信号出力ＲＳＴ１によってメインＣＰＵ１１１ｃを再起動すると共に、後述のサブＣＰＵ１２１ｃも再起動される。
また、後述のサブＣＰＵ１２１ｃが発生するパルス列であるウォッチドッグ信号ＷＤ２は、メインＣＰＵ１１１ｃによって監視され、ウォッチドッグ信号ＷＤ２のパルス幅が所定値を超過した時にはリセット信号出力ＲＳＴ２によってサブＣＰＵ１２１ｃを再起動する。
さらに、メインＣＰＵ１１１ｃは、図５の工程５０８、５２７、５３５で示すエラー出力の論理和であるエラー出力ＥＲ１を発生し、第一及び第二の付属集積回路素子１２０ｃ、１４０ｃの通信異常を検出する。
【０１０２】
第一の付属集積回路素子１２０ｃは、ウォッチドッグタイマ１２９を内蔵すると共に、図示しない第二の不揮発メモリや演算処理用の第二のＲＡＭメモリを有するサブＣＰＵ（マイクロプロセッサ）１２１ｃを備え、低速入力センサ群１０１ｙのＯＮ／ＯＦＦ信号をメインＣＰＵ１１１ｃに送信したり、メインＣＰＵ１１１ｃからの制御信号出力によって低速電気負荷群１０３ｙを駆動する。
また、サブＣＰＵ１２１ｃは、監視用デジタル変換入力回路である入力用データセレクタ１２４ｃから入力されるアナログ入力信号のデジタル変換値の一部を監視したり、メインＣＰＵ１１１ｃと協動して特定負荷に対する電源リレー駆動出力ＤＲを発生するようになっている。
【０１０３】
１６０はフリップフロップ回路によって構成された異常記憶回路、１６１はリセット信号出力ＲＳＴ１、ＲＳＴ２とエラー出力ＥＲ１との論理和素子であり、論理和素子１６１はリセット信号出力ＲＳＴ１、ＲＳＴ２或いはエラー出力ＥＲが発生した時に、異常記憶回路１６０をセットする。
１６２は電源スイッチ１０５ｙが投入されたことを検出して、異常記憶素子１６０をリセットして初期化するための電源検出回路である。
１６３は電源リレー駆動出力ＤＲと負荷電源リレー１６４ａとの間に設けられた論理回路であるゲート素子、１６４ｂは負荷電源リレー１６４ａの出力接点であり、ゲート素子１６３には異常記憶回路１６０のリセット出力が接続されていると共に、出力接点１６４ｂは給気弁開度制御用モータに対する給電回路を構成する。
また、異常記憶回路１６０のセット出力端子には、異常警報装置１６５が接続されている。
【０１０４】
第二の付属集積回路素子１４０ｃにおいて、３２０ａは第一のアナログ入力センサ群１０２ｘの中から順次１点のアナログ入力信号を選択する例えば１６チャンネルのアナログスイッチによって構成された選択回路、３２１ａは順次変換形１６チャンネル１０ビット精度のＡＤ変換器のＡＤ変換部、３２２ａはＡＤ変換部３２１ａから変換されたデジタル値が順次入力される１０ビット１６点のバッファメモリ、３２０ｂは第二のアナログ入力センサ群１０２ｙの中から順次１点のアナログ入力信号を選択する例えば１６チャンネルのアナログスイッチによって構成された選択回路、３２１ｂは順次変換形１６チャンネル１０ビット精度のＡＤ変換器のＡＤ変換部、３２２ｂはＡＤ変換部３２１ｂから変換されたデジタル値が順次入力される１０ビット１６点のバッファメモリ、１４１ｃは通信制御回路であり、この通信制御回路１４１ｃはバッファメモリ３２２ａ、３２２ｂに格納されたアナログ入力信号に対するデジタル変換値を、第二の子局直並列変換器１４６及び第二の親局直並列変換器１１６ｂを介して、メインＣＰＵ１１１ｃに送信する。
ただし、一部のアナログ入力信号に対するＡＤ変換出力は、デジタル変換出力回路１４５から第一の付属集積回路素子１２０ｃ内の監視用デジタル変換入力回路１２４ｃを介してサブＣＰＵ１２１ｃにも供給される。
【０１０５】
（２）実施の形態５の動作の詳細な説明
このように構成されたものにおいて、車載電子制御装置１００ｃ内の中核集積回路素子１１０ｃは、第一及び第二の付属集積回路素子１２０ｃ、１４０ｃと入出力信号に関するシリアル通信を行いながら、メインＣＰＵ１１１ｃと図示しない第一の不揮発メモリによって制御動作を実行する。
制御動作の入力情報は、高速入力センサ群１０１ｘ、低速入力センサ群１０１ｙ、第一のアナログ入力センサ群１０２ｘ、第二のアナログ入力センサ群１０２ｙから入力され、制御動作の出力情報は、高速電気負荷群１０３ｘ及び低速電気負荷群１０３ｙへ出力される。
一方、メインＣＰＵ１１１ｃは、ウォッチドッグ信号ＷＤ２によってサブＣＰＵ１２１ｃの暴走監視を行って、異常発生時にリセット信号出力ＲＳＴ２を発生してサブＣＰＵ１２１ｃを再起動すると共に、図５の工程５０８、５２７、５３５で示されるとおり、第一及び第二の付属集積回路素子１２０ｃ、１４０ｃの通信異常を監視して、異常発生時にエラー出力ＥＲ１を発生するようになっている。
他方、メインＣＰＵ１１１ｃを有する中核集積回路素子１１０ｃの外部に設けられたウォッチドッグタイマ１２９は、ウォッチドッグ信号ＷＤ１によってメインＣＰＵ１１１ｃの暴走監視を行って、異常発生時にリセット信号出力ＲＳＴ１を発生してメインＣＰＵ１１１ｃを再起動すると共に、サブＣＰＵ１２１ｃをも再起動する。
【０１０６】
ここで、一時的なノイズ誤動作が発生してリセット信号出力ＲＳＴ１、ＲＳＴ２が発生した場合を想定すると、メインＣＰＵ１１１ｃ又はサブＣＰＵ１２１ｃは、リセットされて再起動し、再び正常なウォッチドッグ信号ＷＤ１、ＷＤ２を発生するようになる。
従って、車載電子制御装置１００ｃとしては、運転手が気づかない内に正常運転状態に回復することになる。
しかし、たとえ一時的な誤動作といえ、リセット信号出力ＲＳＴ１、ＲＳＴ２やエラー出力ＥＲ１が発生すると、異常記憶回路１６０がこれを記憶して、異常警報装置１６５が動作することになる。
この異常動作記憶は、一旦電源スイッチ１０５ｙを切らなければ回復しないので、運転手はノイズ誤動作が発生したことを認識することができ、このような誤動作が頻発すれば危険状態と判断して保守点検処理を促す情報となる。
【０１０７】
特に、車載電子制御装置１００ｃが、例えば安全性に重大な影響を持つ定速走行装置等の便利機能を有している場合には、ゲート素子である論理回路１６３によって負荷電源リレー１６４ａを遮断して安全を確保するようになっているが、この負荷電源リレー１６４ａの遮断は、一時的な誤動作が原因となっている時には、電源スイッチ１０５ｙを再投入することで回復動作することになる。
【０１０８】
実施の形態５によれば、電子制御装置は、負荷電源リレーと異常警報装置とを有すると共に、第一の付属集積回路素子は、異常記憶回路と電源検出回路と論理回路とを有するので、一時的なノイズ誤動作によってメインＣＰＵ或いはサブＣＰＵが暴走・再起動した時に、この状態を記憶して危険な電気負荷に対する電源を遮断したり異常警報を行って運転手に認識確認させると共に、燃料噴射等のエンジンの回転駆動に必要な基本機能はそのまま運転継続することができる効果がある。
なお、このような一時的な誤動作に対しては、エンジンを再起動することによって異常記憶回路もリセットされ、全体を正常な運転状態に回復することができる。
【０１０９】
また、第二の付属集積回路素子には、複数の多チャンネルＡＤ変換器が設けられ、多チャンネルＡＤ変換器の一方には同一測定対象に対して設けられた２重系アナログセンサの一方が接続され、他方の多チャンネルＡＤ変換器には２重系アナログセンサの他方が接続されているので、２重系センサに対して２重系のＡＤ変換器を用いて冗長度を向上すると共に、順次変換形多チャンネルＡＤ変換器によるＡＤ変換の動作遅れ時間を短縮することができる効果がある。
【０１１０】
さらに、第二の付属集積回路素子は、一部のアナログ入力信号に対するデジタル変換出力回路を有すると共に、第一の付属集積回路素子は、デジタル変換出力回路の出力に接続された監視用デジタル変換入力回路を有するので、一部のアナログ信号に対するデジタル変換値を第一の付属集積回路素子によって監視し、この監視に当たって中核集積回路素子を経由しない２重系回路によって冗長度を向上することができる効果がある。
【０１１１】
実施の形態６．
（１）実施の形態６の構成の詳細な説明
以下、この発明の実施の形態６による車載電子制御装置について図１３に基づき説明するが、図１３は、図１２にさらなる追加機能を付加したものであり、ここではその付加機能を中心に説明する。
図１３は、この発明の実施の形態６による車載電子制御装置を示すブロック回路図である。
図１３において、１００ｄは被制御装置を制御するＥＣＵ（車載電子制御装置）であり、中核集積回路素子１１０ｄと第一の付属集積回路素子１２０ｄと第二の付属集積回路素子１４０ｄを主要部品とする一枚の電子基板で構成されている。
１７１ａは例えばアクセルペダルの踏込み度合いを検出する第一のアクセルポジションセンサ、１７１ｂは第一のアクセルポジションセンサ１７１ａと対をなす２重系構成の第二のアクセルポジションセンサである。１７２はエンジンの給気弁１７３を開閉駆動するモータ、１７４ａはモータ１７２で開閉駆動される給気弁１７３の開閉度合いを検出する第一のスロットルポジションセンサ、１７４ｂは第一のスロットルポジションセンサ１７４ａと対をなす２重系構成の第二のスロットルポジションセンサである。第一及び第二のアクセルポジションセンサ１７１ａ、１７１ｂは、第一及び第二の目標値入力であり、第一及び第二のスロットルポジションセンサ１７４ａ、１７４ｂは、第一及び第二の検出値入力であり、モータ１７２は自動制御用電気負荷に相当しているものである。
【０１１２】
中核集積回路素子１１０ｄは、図示しない第一の不揮発メモリや演算処理用の第一のＲＡＭメモリを有するメインＣＰＵ（マイクロプロセッサ）を備え、このマイクロプロセッサによって実行される自動制御手段１８０によって、モータ１７２を駆動制御するよう構成されている。
なお、第一のアクセルポジションセンサ１７１ａによる第一の目標値入力と、第一のスロットルポジションセンサ１７４ａによる第一の検出値入力は、第二の付属集積回路素子１４０ｄ内の多チャンネルＡＤ変換器１５４ａによってデジタル値に変換され、その変換デジタル値は、第二の子局直並列変換器１４６によってシリアル信号として送信され、中核集積回路素子１１０ｄ内の第二の親局直並列変換器１１６ｂを介してメインＣＰＵに取込まれ、第一の目標値入力と第一の検出値入力の偏差値に応動して、自動制御手段１８０が動作するものである。
１８１はエンジン水温やエヤコンの使用状況、アクセルペダルの踏込み又は復帰速度に応動する補正値演算手段であり、例えばエンジン水温が低い時には同じアクセルペダルの踏込み度合いであっても、給気弁開度を少し大きい目に補正制御することが行われる。
１６４ｂは図１２で説明した負荷電源リレー１６４ａの出力接点であり、異常発生時にモータ１７２の給電回路を強制遮断するようになっている。
【０１１３】
第一の付属集積回路素子１２０ｄにおいて、１２４ｄはデータセレクタ等の監視用入力回路、１８２はモータ１７２から第一及び第二のスロットルポジションセンサ１７４ａ、１７４ｂに至るアクチェータ系全体の近似伝達関数である。１８３、１８４は自動制御監視手段を構成する比較手段、１８５は異常判定用許容偏差値であり、監視用入力回路１２４ｄには第二の付属集積回路素子１４０ｄに内蔵された多チャンネルＡＤ変換器１５４ｂに入力された第二の目標値入力である第二のアクセルポジションセンサ１７１ｂや、第二の検出値入力である第二のスロットルポジションセンサ１７４ｂのアナログ値に対するデジタル変換値が格納されている監視用出力回路１４５ａが接続されている。
比較手段１８３の一方の比較入力として、第二の検出値入力である第二のスロットルポジションセンサ１７４ｂによる給気弁開度のデジタル値が入力され、比較手段１８３の他方の比較入力として、第二の目標値入力である第二のアクセルポジションセンサ１７１ｂによるアクセルペダルの踏込み度のデジタル値を入力とする近似伝達関数１８２の出力が入力される。
【０１１４】
比較手段１８４の一方の比較入力は、比較手段１８３の比較偏差値であり、他方の入力は、許容偏差値１８５であって、比較手段１８３の比較偏差の絶対値が許容偏差値１８５を超過した時に、図１２でも示した異常記憶回路１６０が異常記憶し、この記憶状態は電源検出回路１６２によってリセットされるようになっている。
なお、近似伝達関数１８２や許容偏差値１８５は、図示しない第二の不揮発メモリに格納され、比較手段１８３、１８４によるデジタル比較は、図示しないサブマイクロプロセッサによって実行されるよう構成されている。
【０１１５】
（２）実施の形態６の動作の詳細な説明
以上のとおり構成された実施の形態６の動作を概括説明すると、中核集積回路素子１１０ｄ内のメインＣＰＵは、自動制御手段１８０を構成し、第二の付属集積回路素子１４０ｄを媒介して入力された第一の目標値入力１７１ａと第一の検出値入力１７４ａに応動して自動制御用電気負荷１７２を制御している。
第一の集積回路素子１２０ｄ内のサブＣＰＵは、自動制御監視手段１８３、１８４を構成し、第二の付属集積回路素子１４０ｄを媒介して入力された第二の目標値入力１７１ｂと第二の検出値入力１７４ｂに応動して、自動制御用電気負荷１７２の動作を監視し、制御異常出力ＥＲ２が発生した時は異常記憶回路１６０によってこれを記憶して負荷電源を遮断するようになっている。
なお、監視用出力回路１４５ａと監視用入力回路１２４ｄ間の接続には、第三の直並列変換器を用いたシリアル接続方式に変更することも可能であり、この場合には接続ピン数を増やさないで他のアナログ入力信号についても第一の付属集積回路素子側で監視することができる。
【０１１６】
実施の形態６によれば、第二の付属集積回路素子は、同じ値を持つ二重系アナログ入力としての第一及び第二の目標値入力と、第一及び第二の検出値入力と、第二の目標値入力と第二の検出値入力に対する監視用出力回路を有し、第一の付属集積回路素子は、内蔵されたサブマイクロプロセッサによって実行される自動制御監視手段と監視用出力回路に接続された監視用入力回路を有するので、サブマイクロプロセッサ（サブＣＰＵ）を用いて中核集積回路素子内のマイクロプロセッサ（メインＣＰＵ）の動作監視を行って安全性の向上を図ることができる効果がある。
【０１１７】
他の実施の形態．
以上で説明した実施の形態１〜実施の形態６において、中核集積回路素子や第一及び第二の付属集積回路素子は、構造的には一体化することも可能であり、この場合各集積回路素子の境界線はシリアル通信によって接続される部分となる。
また、実施の形態１〜実施の形態６では、アナログ出力が取扱われていないが、必要に応じてメ−タ表示用のＤＡ変換器を間接出力として第二の付属集積回路素子に搭載することもできる。
間接制御出力に関しては、実態としてあまり多くの制御点数がなく、シリアル通信に依存することなく、全てメインＣＰＵ側から直接並列出力回路を介して直接出力するようにしても良い。
また、たとえ低速動作の入力信号であっても、エンジンの回転を維持するのに必要な最低限度の入力情報はシリアル通信に依存しないようにして、メインＣＰＵ側に直接入力しておくと非常退避運転を行う上で効果的である。
【０１１８】
第一及び第二の付属集積回路素子内には、何れか一方にサブマイクロプロセッサを包含する場合と、両方に包含する場合、共に包含しない場合など様々な組合わせが想定されるが、この発明にとって最も好ましい形態としては、相互監視機能を向上させるために第一の付属集積回路素子側にサブＣＰＵを内蔵し、アナログ技術とデジタル技術を混在させないために第二の付属集積回路素子側はＣＰＵを含まないハードウエア構成とすることである。
また、メインＣＰＵ側のデ−タバスには、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントロ−ラ）を接続し、メインＣＰＵがデ−タバスを用いていない内部演算期間において、直並列変換器と第一のＲＡＭメモリ間で、入出力情報の授受を直接行うようにすれば、入出力情報交換時間を短縮することができる。
【０１１９】
また、実施の形態１〜実施の形態６では、ウォッチドッグ信号の異常や通信異常が一度でも発生するとこれを記憶して、異常状態が継続していなくても負荷電源遮断や警報表示を行うようになっているが、これに替わって、これらの一時的な異常が複数回発生した時と異常状態が継続している時に負荷電源の遮断や警報表示を行うようにするカウンタ回路を設けても良い。
さらに、実施の形態１〜実施の形態６では、フィルタ定数や閾値定数は、すべてメインＣＰＵ側の第一の不揮発メモリに格納されるものとしたが、サブＣＰＵに書込み可能な第二の不揮発メモリを設けて、外部ツ−ルから入出力処理用の制御プログラムやフィルタ定数等の書込みを行うようにしたり、付属集積回路素子側にＥＥＰＲＯＭ等の不揮発メモリを設けて予め各種定数を書き込んで置くようにすることも可能である。
【０１２０】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
マイクロプロセッサを有する中核集積回路素子と、この中核集積回路素子とシリアル通信するように接続され、低速デジタル信号入力用の第一の付属集積回路素子と、中核集積回路素子とシリアル通信するように接続され、アナログ信号入力用の第二の付属集積回路素子とを備え、
中核集積回路素子は、被制御装置との間で信号の入力及び出力を行う直接並列入力回路及び直接並列出力回路と、それぞれ直並列変換するよう構成された第一の親局直並列変換器及び第二の親局直並列変換器と、被制御装置を制御する制御プログラムが外部ツールから書き込まれる第一の不揮発メモリと、演算処理用の第一のＲＡＭメモリとがバス接続されたマイクロプロセッサとによって構成され、
第一の付属集積回路素子は、中核集積回路素子の第一の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第一の子局直並列変換器と、低速デジタル信号が並列に入力される間接並列入力回路とを有し、間接並列入力回路に入力されたデジタル信号のフィルタ定数を可変調整して第一の子局直並列変換器を介して中核集積回路素子に出力するよう構成され、
第二の付属集積回路素子は、中核集積回路素子の第二の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第二の子局直並列変換器と、アナログ信号が並列に入力され、入力されたアナログ信号をデジタル信号に変換する多チャンネルＡＤ変換器を有し、多チャンネルＡＤ変換器によって変換されたデジタル信号のフィルタ定数を可変調整して第二の子局直並列変換器を介して中核集積回路素子に出力するよう構成され、
中核集積回路素子は、被制御装置からの入力信号と第一の付属集積回路素子からの入力信号と第二の付属集積回路素子からの入力信号とに応じた制御信号を被制御装置に出力するので、被制御装置に応じた制御入出力点数の変動に対して、中核集積回路素子の標準化ができると共に、アナログ系とデジタル系に分離された２重のシリアル通信回線により、通信回線の渋滞を緩和して入出力情報の授受を高速化することができ、高速・高性能・多機能化することができる。
また、付属集積回路素子内に可変フィルタ機能を設けたので、必要とされるフィルタ定数をソフトウエアによって手軽に変更することができて、入力回路部の小型・標準化を行うことができる効果がある。
【０１２１】
また、第一の付属集積回路素子は、中核集積回路素子の形成した制御信号を被制御装置に出力する間接並列出力回路を有するので、中核集積回路素子の制御出力ピン数を削減して、中核集積回路素子の小形・標準化をさらに徹底することができる。
【０１２２】
また、中核集積回路素子のマイクロプロセッサは、ウオッチドッグ信号を発生するように構成され、中核集積回路素子は、第一の付属集積回路素子から入力される入力信号及び第二の付属集積回路素子から入力される入力信号のタイムアウトチェック及びサムチェックを行う第一の相互監視手段を有すると共に、第一の付属集積回路素子及び第二の付属集積回路素子の少なくとも一方は、中核集積回路素子のマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときにマイクロプロセッサをリセットする第二の相互監視手段を有するので、集積回路素子がシリアル通信回路によって分割されたことに伴うノイズ誤動作に対する安全性を向上することができる。
【０１２３】
さらに、第一の付属集積回路素子及び第二の付属集積回路素子の少なくとも一方は、ウオッチドッグ信号を発生するサブマイクロプロセッサを用いて構成されると共に、第一の相互監視手段は、サブマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときにサブマイクロプロセッサをリセットする暴走監視プログラムを有するので、第一の相互監視手段によってサブマイクロプロセッサの暴走を監視することができる。
【０１２４】
また、第一の付属集積回路素子は、第一の相互監視手段及び第二の相互監視手段によって検出された異常発生を記憶する異常記憶回路と、車載電子制御装置に電源が投入されたことを検出して異常記憶回路をリセットする電源検出回路と、異常記憶回路が異常発生を記憶しているとき被制御装置の電源回路に接続された負荷電源リレーを遮断する論理回路とを有するので、一時的なノイズ誤動作によってマイクロプロセッサまたはサブマイクロプロセッサの異常発生を記憶すると共に、一時的なノイズ誤動作によってマイクロプロセッサまたはサブマイクロプロセッサが暴走・再起動したときに、この状態を記憶して危険な電気負荷に対する電源を遮断し、燃料噴射等のエンジンの回転駆動に必要な基本機能はそのまま運転継続することができる効果がある。また、このような一時的な誤動作に対しては、エンジンを再起動することによって異常記憶回路もリセットされ、正常な運転状態に回復することができる。
【０１２５】
また、第一の付属集積回路素子に設けられた間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ回路とを有し、入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成されると共に、可変フィルタ回路は、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定フリップフロップ回路と、サンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納された定数設定レジスタによって構成されているので、第一の付属集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路を構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１２６】
さらにまた、可変フィルタ回路は、レベル判定用比較器の出力論理レベルに応じてクロック信号を可逆計数する可逆カウンタによって構成され、可逆カウンタの現在値が、設定値または０になった時に入力確定フリップフロップがセットまたはリセットされるものであるとともに、サンプリング周期に相当するクロック信号周期及びセットリセットを行う論理判定点数に相当する可逆カウンタの設定値の少なくとも一方の値がフィルタ定数として格納される定数設定レジスタによって構成されるので、入力確定フリップフロップの入力に対する多数決論理判定が容易になるという効果がある。
また、フィルタ定数も手軽に変更することができて入力回路部の小型・標準化を行うことができる。
【０１２７】
また、第一の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成され、可変フィルタ手段は、サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定プログラムによって構成され、第二のＲＡＭメモリにはサンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納されているので、第一の付属集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路をソフトウエアによって構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１２８】
また、第一の付属集積回路素子は、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路と可変閾値回路を有し、インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能と持ったレベル判定用比較器によって構成され、可変閾値回路は、レベル判定用比較器とこのレベル判定用比較器の判定レベルの設定値が閾値定数として格納された定数設定レジスタによって構成されているので、高速動作の直接並列入力回路に対し、限られた範囲であっても等価的な可変フィルタが構成され、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１２９】
加えて、第二の付属集積回路装置に設けられた多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース回路と可変フィルタ回路を有し、入力インタフェース回路は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成されると共に、可変フィルタ回路は、スイッチトキャパシタによる等価抵抗または選択切換抵抗による可変抵抗に接続されたコンデンサと可変抵抗の抵抗値を決定するフィルタ定数が格納された定数設定レジスタによって構成されているので、第二の集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路を構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１３０】
また、第二の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、入力インタフェース部は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成され、可変フィルタ手段は、サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のデジタル変換値に対する平均値を算出する移動平均プログラムによって構成され、第二のＲＡＭメモリにはサンプリング周期及び移動平均点数の少なくとも一方の値がフィルタ定数として格納されているので、第二の付属集積回路素子内に格納可能な小容量コンデンサを用いて十分な平滑機能を持ったフィルタ回路をソフトウエアによって構成することができ、そのフィルタ定数も手軽に変更することができて入力回路部の小形・標準化を行うことができる。
【０１３１】
また、中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、定数設定レジスタに制御定数を転送する定数転送プログラムとが記憶されているので、被制御装置に対応したフィルタ定数・閾値定数の制御定数を一元管理すると共に、手軽に制御定数を変更することができる。
【０１３２】
さらに、第一または第二の付属集積回路素子の少なくとも一方は第二の不揮発メモリと第二のＲＡＭメモリを有するサブマイクロプロセッサを備え、中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、第一または第二の付属集積回路素子に設けられた第二のＲＡＭメモリまたは定数設定レジスタに制御定数を転送する定数転送プログラムとが記憶されていると共に、第二の不揮発メモリには、定数転送プログラムによって転送される制御定数を受信する定数受信プログラムが記憶されているので、被制御装置に対応したフィルタ定数・閾値定数の制御定数を一元管理すると共に、手軽に制御定数を変更することができる。
【０１３３】
また、第一の付属集積回路素子は、第二の不揮発メモリ及び演算処理用の第二のＲＡＭメモリがバス接続されたサブマイクロプロセッサと、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路及び監視用並列入力回路とを有すると共に、入力インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持ったレベル判定用比較器によって構成され、監視並列入力回路は、レベル判定用比較器の出力をサブマイクロプロセッサに対して選択的にバス接続するデータセレクタによって構成されているので、マイクロプロセッサに入力される直接並列入力回路に接続された各種入力センサの断線・短絡等の異常をサブマイクロプロセッサ側で監視することができ、機能分担によるマイクロプロセッサの負担軽減を図ることができる。
【０１３４】
また、第二の付属集積回路素子には、複数の多チャンネルＡＤ変換器が設けられ、同一測定対象に対して設けられた２重系アナログセンサの一方が複数の多チャンネルＡＤ変換器の一つに接続されると共に、２重系アナログセンサの他の一方は、複数の多チャンネルＡＤ変換器の他の一つに接続されるので、２重系センサに対して２重系の多チャンネルＡＤ変換器を用いて冗長度を向上することができる。
【０１３５】
さらにまた、第二の付属集積回路素子は、一部のアナログ入力信号に対して設けられ、アナログ入力信号をデジタル信号に変換して出力するデジタル変換出力回路を有すると共に、第一の付属集積回路素子は、デジタル変換出力回路の出力に接続された監視用デジタル変換入力回路を有するので、一部のアナログ信号に対するデジタル変換値を第一の付属集積回路素子によって監視し、この監視に当たって中核集積回路素子を経由しない２重系回路によって冗長度を向上することができる。
【０１３６】
また、中核集積回路素子は、第一の不揮発メモリに格納された制御プログラムによって被制御装置を制御する自動制御手段を有すると共に、第一の付属集積回路素子は、第二の不揮発メモリに格納された制御プログラムによって被制御装置を監視する自動制御監視手段を有するので、自動制御監視手段によって中核集積回路素子内の自動制御手段の監視を行って安全性の向上を図ることができる。
【０１３７】
また、第二の付属集積回路素子は、同じ値を持つ２重系アナログ入力としての第一の目標値及び第二の目標値入力と、第一の目標値及び第二の目標値にそれぞれ対応し、被制御装置の動作を検出した第一の検出値及び第二の検出値入力と、第二の目標値及び第二の検出値を出力する監視用出力回路を有し、第一の付属集積回路素子は、監視用出力回路に接続された監視用入力回路を有し、中核集積回路素子の自動制御手段は、第二の付属集積回路素子を介して入力される第一の目標値及び第一の検出値に応じて被制御装置を制御するよう構成され、第一の付属集積回路素子の自動制御監視手段は、被制御装置の有するアクチェータ系の近似伝達関数に対して監視用入力回路から得られる第二の目標値を入力したときの近似伝達関数の出力と、監視用入力回路から得られる第二の検出値を比較して、比較偏差が所定値を超えたときに制御エラー出力を発生して異常記憶回路をセットするよう構成されているので、サブマイクロプロセッサを用いて中核集積回路素子内のマイクロプロセッサの動作監視を行うと共に、異常が発生するとこれを記憶して安全性の向上を図ることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による車載電子制御装置を示すブロック回路図である。
【図２】 この発明の実施の形態１による車載電子制御装置のＯＮ／ＯＦＦ入力回路を示す図である。
【図３】 この発明の実施の形態１による車載電子制御装置のアナログ可変フィルタ回路を示す図である。
【図４】 この発明の実施の形態１による車載電子制御装置の通信フレーム構成を示す図である。
【図５】 この発明の実施の形態１による車載電子制御装置のメインＣＰＵの動作を示すフロ−チャ−トである。
【図６】 この発明の実施の形態１による車載電子制御装置のサブＣＰＵの動作を示すフロ−チャ−トである。
【図７】 この発明の実施の形態２による車載電子制御装置を示すブロック回路図である。
【図８】 この発明の実施の形態２による車載電子制御装置のデジタル可変フィルタ回路を示す図である。
【図９】 この発明の実施の形態２による車載電子制御装置のサブＣＰＵの動作を示すフロ−チャ−トである。
【図１０】 この発明の実施の形態３による車載電子制御装置のデジタル可変フィルタ回路を示す図である。
【図１１】 この発明の実施の形態４による車載電子制御装置のアナログ可変フィルタ回路を示す図である。
【図１２】 この発明の実施の形態５による車載電子制御装置を示すブロック回路図である。
【図１３】 この発明の実施の形態６による車載電子制御装置を示すブロック回路図である。
【図１４】 従来の車載電子制御装置を示すブロック回路図である。
【符号の説明】
１００ａ，１００ｂ，１００ｃ，１００ｄ ＥＣＵ（車載電子制御装置）、
１０６ 外部ツ−ル、１０７ ブリ−ダ抵抗、
１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ 中核集積回路素子、
１１１，１１１ｃ メインＣＰＵ（マイクロプロセッサ）、
１１２ａ，１１２ｂ 第一の不揮発メモリ、
１１３ 第一のＲＡＭメモリ、１１４ データセレクタ（直接並列入力回路）、
１１５ ラッチメモリ（直接並列出力回路）、
１１６ａ 第一の親局直並列変換器、１１６ｂ 第二の親局直並列変換器、
１２０ａ，１２０ｂ，１２０ｃ，１２０ｄ 第一の付属集積回路素子、
１２１ａ，１２１ｃ サブＣＰＵ（サブマイクロプロセッサ）、
１２２ 第二の不揮発メモリ、１２３ 第二のＲＡＭメモリ、
１２４ａ データセレクタ（監視用並列入力回路）、
１２４ｂ データセレクタ（間接並列入力回路）、
１２４ｃ 監視用デジタル変換入力回路、１２４ｄ 監視用入力回路、
１２５ ラッチメモリ（間接並列出力回路）、１２６ 第一の子局直並列変換器、
１２９ ウォッチドッグタイマ（相互監視手段）、１３０ 入力スイッチ、
１３１ ノイズフィルタ、１３２ａ 可変閾値回路、
１３２ｂ レベル判定用比較器、１３３ａ，１３３ｂ 可変フィルタ回路、
１３４ａ，１３４ｂ 定数設定レジスタ、
１３５ 直列抵抗、１３６ 小容量コンデンサ、
１４０ａ，１４０ｂ，１４０ｃ，１４０ｄ 第二の付属集積回路素子、
１４１ｂ サブマイクロプロセッサ、
１４２ 第二の不揮発メモリ、１４３ 第二のＲＡＭメモリ、
１４５ デジタル変換出力回路、１４５ａ 監視用出力回路、
１４６ 第二の子局直並列変換器、１５１ ノイズフィルタ、
１５３ａ，１５３ｂ 可変フィルタ回路、
１５４，１５４ａ，１５４ｂ 多チャンネルＡＤ変換器、
１５６ａ，１５６ｂ 定数設定レジスタ、１６０ 異常記憶回路、
１６２ 電源検出回路、１６３ 論理回路、１６４ａ 負荷電源リレー、
１６５ 異常警報装置、１７１ａ 第一のアクセルポジションセンサ、
１７１ｂ 第二のアクセルポジションセンサ、
１７２ スロットル弁開閉駆動用モータ、
１７４ａ 第一のスロットルポジションセンサ、
１７４ｂ 第二のスロットルポジションセンサ、１８０ 自動制御手段、
１８２ 近似伝達関数、１８３，１８４ 比較手段（自動制御監視手段）、
１９３ａ 定数設定レジスタ、１９５ 入力確定フリップフロップ回路、
３００ クリップダイオ−ド（正側）、
３０１ クリップダイオ−ド（負側）、３０３ 小容量コンデンサ、
３１３ スイッチトキャパシタ、３１５ コンデンサ、
３５２ａ，３５２ｂ，３５２ｃ，３５２ｄ 選択切換抵抗、
３５４ コンデンサ、
５０４ 通信監視手段（通信監視プログラム）、
５０９ 定数転送手段（定数転送プログラム）、
５２８ 通信監視手段（通信監視プログラム）、
５３２ 通信監視手段（通信監視プログラム）、
５４６ 暴走監視手段（暴走監視プログラム）、
６０９ 定数受信手段（定数受信プログラム）、
６２３ 入力確定手段（入力確定プログラム）、
６２６ 入力確定手段（入力確定プログラム）、
６３１ 可変フィルタ手段、８０９ 入力確定フリップフロップ回路、
９０９ 定数受信手段（定数受信プログラム）、
９１７ 可変フィルタ手段（移動平均プログラム）。
Claims (18)
- マイクロプロセッサを有する中核集積回路素子と、この中核集積回路素子とシリアル通信するように接続され、低速デジタル信号入力用の第一の付属集積回路素子と、上記中核集積回路素子とシリアル通信するように接続され、アナログ信号入力用の第二の付属集積回路素子とを備え、
上記中核集積回路素子は、被制御装置との間で信号の入力及び出力を行う直接並列入力回路及び直接並列出力回路と、それぞれ直並列変換するよう構成された第一の親局直並列変換器及び第二の親局直並列変換器と、上記被制御装置を制御する制御プログラムが外部ツールから書き込まれる第一の不揮発メモリと、演算処理用の第一のＲＡＭメモリとがバス接続されたマイクロプロセッサとによって構成され、
上記第一の付属集積回路素子は、上記中核集積回路素子の第一の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第一の子局直並列変換器と、低速デジタル信号が並列に入力される間接並列入力回路とを有し、上記間接並列入力回路に入力されたデジタル信号のフィルタ定数を可変調整して上記第一の子局直並列変換器を介して上記中核集積回路素子に出力するよう構成され、
上記第二の付属集積回路素子は、上記中核集積回路素子の第二の親局直並列変換器とシリアル通信するように接続され、直並列変換を行う第二の子局直並列変換器と、アナログ信号が並列に入力され、上記入力されたアナログ信号をデジタル信号に変換する多チャンネルＡＤ変換器を有し、上記多チャンネルＡＤ変換器によって変換されたデジタル信号のフィルタ定数を可変調整して上記第二の子局直並列変換器を介して上記中核集積回路素子に出力するよう構成され、
上記中核集積回路素子は、被制御装置からの入力信号と上記第一の付属集積回路素子からの入力信号と上記第二の付属集積回路素子からの入力信号とに応じた制御信号を上記被制御装置に出力することを特徴とする車載電子制御装置。 - 請求項１において、第一の付属集積回路素子は、中核集積回路素子の形成した制御信号を被制御装置に出力する間接並列出力回路を有することを特徴とする車載電子制御装置。
- 請求項１または請求項２において、中核集積回路素子のマイクロプロセッサは、ウオッチドッグ信号を発生するように構成され、上記中核集積回路素子は、第一の付属集積回路素子から入力される入力信号及び第二の付属集積回路素子から入力される入力信号のタイムアウトチェック及びサムチェックを行う第一の相互監視手段を有すると共に、上記第一の付属集積回路素子及び上記第二の付属集積回路素子の少なくとも一方は、上記中核集積回路素子のマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときに上記マイクロプロセッサをリセットする第二の相互監視手段を有することを特徴とする車載電子制御装置。
- 請求項３において、第一の付属集積回路素子及び第二の付属集積回路素子の少なくとも一方は、ウオッチドッグ信号を発生するサブマイクロプロセッサを用いて構成されると共に、上記第一の相互監視手段は、上記サブマイクロプロセッサの発生するウオッチドッグ信号のパルス幅が所定値を超えたときに上記サブマイクロプロセッサをリセットする暴走監視プログラムを有することを特徴とする車載電子制御装置。
- 請求項３または請求項４において、第一の付属集積回路素子は、第一の相互監視手段及び第二の相互監視手段によって検出された異常発生を記憶する異常記憶回路と、車載電子制御装置に電源が投入されたことを検出して上記異常記憶回路をリセットする電源検出回路と、上記異常記憶回路が異常発生を記憶しているとき被制御装置の電源回路に接続された負荷電源リレーを遮断する論理回路とを有することを特徴とする車載電子制御装置。
- 請求項１〜請求項５のいずれか一項において、第一の付属集積回路素子に設けられた間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ回路とを有し、上記入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成されると共に、上記可変フィルタ回路は、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定フリップフロップ回路と、上記サンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納された定数設定レジスタによって構成されていることを特徴とする車載電子制御装置。
- 請求項６において、可変フィルタ回路は、上記レベル判定用比較器の出力論理レベルに応じてクロック信号を可逆計数する可逆カウンタによって構成され、上記可逆カウンタの現在値が、設定値または０になった時に上記入力確定フリップフロップがセットまたはリセットされるものであるとともに、上記サンプリング周期に相当する上記クロック信号周期及びセットリセットを行う論理判定点数に相当する上記可逆カウンタの設定値の少なくとも一方の値がフィルタ定数として格納される定数設定レジスタによって構成されることを特徴とする車載電子制御装置。
- 請求項１〜請求項５のいずれか一項において、第一の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、間接並列入力回路の各入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、上記入力インタフェース部は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持つレベル判定用比較器によって構成され、上記可変フィルタ手段は、上記サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のレベル判定結果の多くが正であるときにセットされ、連続する複数のレベル判定結果の多くが否であるときにリセットされる入力確定プログラムによって構成され、上記第二のＲＡＭメモリには上記サンプリング周期及びセットリセットを行う論理判定点数の少なくとも一方の値がフィルタ定数として格納されていることを特徴とする車載電子制御装置。
- 請求項６〜請求項８のいずれか一項において、第一の付属集積回路素子は、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路と可変閾値回路を有し、上記インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能と持ったレベル判定用比較器によって構成され、上記可変閾値回路は、上記レベル判定用比較器とこのレベル判定用比較器の判定レベルの設定値が閾値定数として格納された定数設定レジスタによって構成されていることを特徴とする車載電子制御装置。
- 請求項１〜請求項５のいずれか一項において、第二の付属集積回路装置に設けられた多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース回路と可変フィルタ回路を有し、上記入力インタフェース回路は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成されると共に、上記可変フィルタ回路は、スイッチトキャパシタによる等価抵抗または選択切換抵抗による可変抵抗に接続されたコンデンサと上記可変抵抗の抵抗値を決定するフィルタ定数が格納された定数設定レジスタによって構成されていることを特徴とする車載電子制御装置。
- 請求項１〜請求項５のいずれか一項において、第二の付属集積回路素子は、演算処理用の第二のＲＡＭメモリと、第二の不揮発メモリと、サブマイクロプロセッサとを有すると共に、多チャンネルＡＤ変換器の各チャンネル入力回路部は、入力インタフェース部と可変フィルタ手段とを有し、上記入力インタフェース部は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成され、上記可変フィルタ手段は、上記サブマイクロプロセッサによって実行される第二の不揮発メモリに格納され、所定の周期でサンプリング記憶された連続する複数のデジタル変換値に対する平均値を算出する移動平均プログラムによって構成され、上記第二のＲＡＭメモリには上記サンプリング周期及び移動平均点数の少なくとも一方の値がフィルタ定数として格納されていることを特徴とする車載電子制御装置。
- 請求項６または請求項７または請求項９または請求項１０において、中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、定数設定レジスタに上記制御定数を転送する定数転送プログラムとが記憶されていることを特徴とする車載電子制御装置。
- 請求項８または請求項９または請求項１１において、上記第一または第二の付属集積回路素子の少なくとも一方は第二の不揮発メモリと第二のＲＡＭメモリを有するサブマイクロプロセッサを備え、上記中核集積回路素子の第一の不揮発メモリには、可変フィルタ回路のフィルタ定数及び可変閾値回路の閾値定数の少なくとも一方を含む制御定数と、マイクロプロセッサによって実行され、第一または第二の付属集積回路素子に設けられた第二のＲＡＭメモリまたは定数設定レジスタに上記制御定数を転送する定数転送プログラムとが記憶されていると共に、第二の不揮発メモリには、上記定数転送プログラムによって転送される制御定数を受信する定数受信プログラムが記憶されていることを特徴とする車載電子制御装置。
- 請求項１〜請求項５のいずれか一項において、第一の付属集積回路素子は、第二の不揮発メモリ及び演算処理用の第二のＲＡＭメモリがバス接続されたサブマイクロプロセッサと、中核集積回路素子の直接並列入力回路の前段に接続される入力インタフェース回路及び監視用並列入力回路とを有すると共に、上記入力インタフェース回路は、入力スイッチに対する負荷となる低抵抗のブリーダ抵抗に接続された高抵抗の直列抵抗と小容量コンデンサによるノイズフィルタ及びヒステリシス機能を持ったレベル判定用比較器によって構成され、上記監視並列入力回路は、上記レベル判定用比較器の出力を上記サブマイクロプロセッサに対して選択的にバス接続するデータセレクタによって構成されていることを特徴とする車載電子制御装置。
- 請求項１０または請求項１１において、第二の付属集積回路素子には、複数の多チャンネルＡＤ変換器が設けられ、同一測定対象に対して設けられた２重系アナログセンサの一方が上記複数の多チャンネルＡＤ変換器の一つに接続されると共に、上記２重系アナログセンサの他の一方は、上記複数の多チャンネルＡＤ変換器の他の一つに接続されることを特徴とする車載電子制御装置。
- 請求項１０または請求項１１において、第二の付属集積回路素子は、一部のアナログ入力信号に対して設けられ、上記アナログ入力信号をデジタル信号に変換して出力するデジタル変換出力回路を有すると共に、第一の付属集積回路素子は、上記デジタル変換出力回路の出力に接続された監視用デジタル変換入力回路を有することを特徴とする車載電子制御装置。
- 請求項５において、中核集積回路素子は、第一の不揮発メモリに格納された制御プログラムによって被制御装置を制御する自動制御手段を有すると共に、第一の付属集積回路素子は、第二の不揮発メモリに格納された制御プログラムによって上記被制御装置を監視する自動制御監視手段を有することを特徴とする車載電子制御装置。
- 請求項１７において、第二の付属集積回路素子は、同じ値を持つ２重系アナログ入力としての第一の目標値及び第二の目標値入力と、上記第一の目標値及び第二の目標値にそれぞれ対応し、被制御装置の動作を検出した第一の検出値及び第二の検出値入力と、上記第二の目標値及び第二の検出値を出力する監視用出力回路を有し、第一の付属集積回路素子は、上記監視用出力回路に接続された監視用入力回路を有し、中核集積回路素子の自動制御手段は、上記第二の付属集積回路素子を介して入力される第一の目標値及び第一の検出値に応じて被制御装置を制御するよう構成され、上記第一の付属集積回路素子の自動制御監視手段は、上記被制御装置の有するアクチェータ系の近似伝達関数に対して上記監視用入力回路から得られる第二の目標値を入力したときの上記近似伝達関数の出力と、上記監視用入力回路から得られる第二の検出値を比較して、上記比較偏差が所定値を超えたときに制御エラー出力を発生して上記異常記憶回路をセットするよう構成されていることを特徴とする車載電子制御装置。
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