JP4119148B2 - diode - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、整流作用を有するダイオードに係り、特に大電力の制御に用いられる高耐圧ダイオードの構造に関するもので、例えば大型モーター制御用インバータ回路、スイッチング電源などに使用されるＰｉＮダイオード、ショットキーバリヤダイオード（ＳＢＤ）などに適用される。
【０００２】
【従来の技術】
大型モーター制御用のインバータ回路は、ＧＴＯ等のスイッチング素子と高耐圧ダイオードからなるフライホイールダイオードを組み合わせて用いている。
【０００３】
図３１は、従来のモーター制御用インバータ回路を簡略化して示している。
【０００４】
この回路において、Ｓはスイッチング素子、Ｌは負荷、Ｄはフライホイールダイオードであり、高耐圧ダイオードが用いられる。
【０００５】
上記インバータ回路において、スイッチング素子Ｓをオンして負荷Ｌに電流を流した後にスイッチング素子Ｓをオフすると、負荷Ｌを流れていた電流は図示のループで還流し始め、ダイオードＤに順方向電流が流れる。
【０００６】
その後、スイッチング素子Ｓを再びオンすると、ダイオードＤは逆方向電圧が印加されるのでオフしようとする。このダイオードＤの逆回復動作に際して、ダイオードＤの内部には、電子および正孔といったキャリアが多く蓄積しているので、直ぐにはオフできず、瞬間的に大きな逆方向電流がダイオードＤを流れ、その後に蓄積キャリアを吐き出し切ったらダイオードＤはオフ状態に至る。
【０００７】
図３２は、上記ダイオードＤの逆回復動作時の電流波形の一例を示す。
【０００８】
図３３（ａ）は、図３１中のダイオードＤとして用いられる高耐圧高速のＰｉＮダイオードの従来の構造を模式的に示す断面図である。
【０００９】
図３３（ａ）中、101 は低不純物濃度のｎ型の半導体基板（Ｎ- ベース層）であり、その表面にはＰアノード拡散層（ｐエミッタ層）102 が形成され、裏面にはＮカソード拡散層（Ｎエミッタ層）103 が形成されている。
【００１０】
前記Ｐアノード層２の表面には第１の主電極としてアノード電極104 が形成され、前記Ｎカソード層３の表面には第２の主電極としてカソード電極105 が形成されている。なお、Ａはアノード端子、Ｋはカソード端子である。
【００１１】
次に、このＰｉＮダイオードの動作を通電時と逆回復時に分けて説明する。
【００１２】
まず、通電時の動作について説明する。アノード電極104 とカソード電極105との間に、Ｎ- ベース層101 とＰエミッタ層102 の間の接合に生じるビルトイン電圧より大きな正の電圧を印加すると、Ｐエミッタ層102 からＮ- ベース層101中に正孔が注入される。その正孔の注入量に応じてＮエミッタ層103 から電子がＮ- ベース層101 へ注入され、Ｎ- ベース層101 中に注入されたキャリア（電子および正孔）が蓄積され、Ｎ- ベース層101 の抵抗が低下する。
【００１３】
次に、逆回復時の動作について説明する。ダイオードの逆回復動作とは、通電状態のダイオードのアノード・カソード両電極間に印加されている電圧を反転させる（アノード電極104 とカソード電極105 との間に逆方向電圧を印加する）時に生じる動作である。通電状態において印加電圧を反転させると、Ｎ- ベース層101 中に蓄積されていた電子および正孔は対応してＮエミッタ層103 およびＰエミッタ層102 に排出され、Ｎ- ベース層101 とＰエミッタ層102 の間の接合（主接合）から空乏層が広がり始める。その結果、アノード・カソード間に逆電圧がかかり、ダイオードは逆阻止状態となる。
【００１４】
図３３（ｂ）は、同図（ａ）のＰｉＮダイオードの逆回復動作時におけるアノードからカソードへの深さ方向の電界強度分布を概略的に示す。なお、この分布を深さ方向の実寸に応じて表すと、図３３（ｃ）に示すようにほぼ三角形になる。
【００１５】
ところで、近年、前述したようなインバータ回路などの効率を向上させるために、前記スイッチング素子Ｓのスイッチング周波数が上昇してきており、前記ダイオードＤの逆回復損失の低減が求められている。
【００１６】
これを満たすためには、Ｎ- ベース層101 中に蓄積されるキャリア量を低減させれば良く、そのための有効な手段として、Ｐエミッタ層102 の不純物濃度を下げればよい。
【００１７】
しかし、Ｐエミッタ層102 の表面濃度を下げることは、Ｐエミッタ層102 とアノード電極104 との間のコンタクト抵抗を低く保つ上で好ましくなく、Ｐエミッタ層102 の厚さを薄くしていく必要があった。そこで、Ｐエミッタ層102 の厚さを薄くしていくと、逆回復時にかかるパワーによりＰｉＮダイオードが破壊する可能性が高くなる。
【００１８】
また、近年、前述したようなインバータ回路が使用される機器の低騒音化や低損失化のために、前記スイッチング素子Ｓは高速化しており、このスイッチング素子Ｓのスイッチング時間に依存して前記ダイオードＤの逆回復動作も高速化している。
【００１９】
しかし、従来例のＰｉＮダイオードは、逆回復動作が速くなると、図３０中に示したピーク逆回復電流Irrpが大きくなり、瞬間的にかかるエネルギーも大きくなり、ある限界値を超えると破壊してしまうという問題があった。
【００２０】
一方、スイッチング電源、特にＤＣ- ＤＣコンバータの１００Ｖ以下の電圧が加わる部分には、低オン電圧、高速性を有するＳＢＤが使用される。このＳＢＤの損失は、オン抵抗で決まる導通損と回復時のリカバリー損である。上記オン抵抗は、ショットキー接合を形成するｎ- 層の不純物濃度で決まるが、このｎ- 層の不純物濃度は耐圧にも影響を及ぼすので、ＳＢＤのオン抵抗と耐圧は材料で決まるトレードオフが存在する。
【００２１】
このＳＢＤのトレードオフを改善するために、ｎ- 層中に埋め込みｐ層を形成してｎ- 層中の電界を緩和することによって、耐圧を保持したままｎ- 層不純物濃度を上げ、低オン抵抗を実現する構造が知られている。
【００２２】
図３４は、従来のＳＢＤの構造を模式的に示す断面図である。
【００２３】
このＳＢＤは、ｎ- ドリフト層（ｎ- 層）201 の一方の表面にｎ+ カソード層202 が形成され、このｎ+ カソード層202 上にはカソード電極203 が形成されている。また、ｎ- 層201 の他方の表面にはｐガードリング層204 が選択的に形成され、ｎ- 層201 中にｐ埋め込み層205 が形成されている。このｐ埋め込み層205 は、電気的に浮遊状態にされている。
【００２４】
このようなＳＢＤは、逆方向に電圧が印可されたオフ状態の際に、ｎ- 層201内の電界がｐ埋め込み層205 により分割される。例えば、ｐ埋め込み層205 が一層の場合には、ｎ- 層201 の電界は二分割され、耐圧が１００Ｖの素子を仮定すると、ｐ埋め込み層205 との間に必要な耐圧は５０Ｖとなる。
【００２５】
このように耐圧が低くなったことにより、ｎ- 層201 の不純物濃度を、ｐ埋め込み層205 が無い場合に比べて２倍にでき、ｎ- 層201 中の電気抵抗を低減することが可能となるので、素子のオン抵抗を１／２程度まで低減することが可能となる。
【００２６】
上記したような従来の構造のＳＢＤは、耐圧を保持しつつ低オン抵抗とするために高密度で微細なｐ埋め込み層205 を形成することが不可欠である。耐圧を保持するためには、ｐ埋め込み層205 による電界分割が行われる必要があり、電界を分割するためにｐ埋め込み層205 とｐガードリング層204 との間で電気力線が終端するように高密度のｐ埋め込み層205 が必要である。この場合、ｐ埋め込み層205 同士間の抵抗が寄生抵抗となるので、低オン抵抗とするためには、微細なｐ埋め込み層205 が必要である。
【００２７】
しかし、ｐ埋め込み層205 を形成する際、埋め込み結晶成長を行うと、結晶成長中に再拡散が起こるので、微細なｐ埋め込み層を形成することが困難である。
【００２８】
【発明が解決しようとする課題】
上記したように従来のＰｉＮダイオードは、逆回復損失の低減化の要求に対応するためにＰエミッタ層の厚さを薄くしていくと逆回復時にかかるパワーにより破壊する可能性が高くなるという問題があった。
【００２９】
また、従来の高耐圧高速ダイオードは、逆回復動作が速くなると、ピーク逆回復電流Irrpが大きくなり、瞬間的にかかるエネルギーも大きくなり、ある限界値を超えると破壊してしまうという問題があった。
【００３０】
また、従来のＳＢＤは、耐圧を保持しつつ低オン抵抗とするために高密度で微細なｐ型埋め込み層を形成する必要があるが、微細なｐ型埋め込み層を形成することが困難であるという問題があった。
【００３１】
本発明は上記の問題点を解決すべくなされたもので、逆回復特性を向上させつつ逆回復時の耐量を向上させたＰｉＮダイオードを実現可能なダイオードを提供することを目的とする。
【００３２】
また、本発明の他の目的は、逆回復動作時の破壊を抑制し得る高耐圧高速のダイオードを提供することにある。
【００３４】
【課題を解決するための手段】
本発明の第１のダイオードは、第１導電型ベース層と、前記第１導電型ベース層の第１主表面に形成された第１導電型エミッタ層と、前記第１導電型ベース層の第２主表面に形成された第２導電型エミッタ層と、前記第２導電型エミッタ層に接して前記第１導電型ベース層中に選択的に形成され、不純物濃度が前記第１導電型ベース層よりも高濃度に設定された第１導電型ピラー層と、前記第１導電型ベース層と前記第１導電型ピラー層に接して前記第１導電型ベース層中に形成された第２導電型ピラー層とを具備し、前記第２導電型ピラー層の不純物濃度が前記第１導電型ピラー層の不純物濃度より大きくされており、高電圧印加時に前記第１導電型ピラー層および第２導電型ピラー層が空乏層化されることを特徴とする。
【００３５】
本発明の第２のダイオードは、第１導電型ベース層と、前記第１導電型ベース層の第１主表面に形成された第１導電型エミッタ層と、前記第１導電型ベース層の第２主表面に形成された第２導電型エミッタ層と、前記第２導電型エミッタ層に接して前記第１導電型ベース層中に選択的に形成され、不純物濃度が前記第１導電型ベース層よりも高濃度に設定された第１導電型ピラー層と、前記第１導電型ベース層と前記第１導電型ピラー層に接して前記第１導電型ベース層中に形成された第２導電型ピラー層とを具備し、前記第２導電型ピラー層の幅が前記第１導電型ピラー層の幅よりも広くされており、高電圧印加時に前記第１導電型ピラー層および第２導電型ピラー層が空乏層化されることを特徴とする。
【００３６】
本発明の第３のダイオードは、第１導電型の第１の半導体層と、前記第１半導体層の一方の表面に形成された第２導電型の高不純物濃度を有する第２の半導体層と、前記第１半導体層の他方の表面に形成された第１導電型の高不純物濃度を有する第３の半導体層と、前記第１半導体層と前記第２の半導体層との間に形成された電界緩和用の第２導電型の第４の半導体層と、前記第２の半導体層の表面に接続された第１の主電極と、前記第３の半導体層の表面に接続された第２の主電極を具備したことを特徴とする。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４０】
なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中、略同一の機能および構成を有する構成要素については同一符号を付し、重複説明は必要な場合にのみ行う。
【００４１】
＜第１の実施形態＞
発明者らの研究によれば、耐圧が４．５ｋＶ程度のシリコンＰｉＮダイオードにおいて良い逆回復特性を得るためには、Ｐ型エミッタ層の厚さを５μｍ以下にする必要があることが判明した。
【００４２】
しかし、Ｐ型エミッタ層の厚さを５μｍ以下にすると逆回復時にかかるパワーによりＰｉＮダイオードが破壊する可能性が高くなることが判明した。これは、図３１（ｂ）に示した従来例の特性のように、最も高い電界が生じる部分が主接合であり、表面に近い主接合部分で逆回復電流と高い電界によりアバランシェ現象が生じるために破壊し易くなると考えられる。
【００４３】
そこで、第１の実施形態では、逆回復特性を向上させつつ逆回復時の耐量を向上させたＰｉＮダイオードの数例を説明する。
【００４４】
（第１の実施例）
図１（ａ）および（ｂ）は、本発明の第１の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図である。
【００４５】
このダイオードは、図３３（ａ）を参照して前述した従来例のダイオードと同様に、Ｎ- ベース層１上にＰエミッタ層２が形成され、反対側にはＮエミッタ層３が形成されている。Ｐエミッタ層２上にはアノード電極４が形成され、Ｎエミッタ層３上にはカソード電極５が形成されている。さらに、Ｎ- ベース層１とＰエミッタ層２の間に、Ｎピラー層６およびＰピラー層７が挿入されている。
【００４６】
ここで、Ｎピラー層６の不純物濃度はＮ- ベース層１よりも例えば高濃度に設定されている。また、Ｐピラー層７の不純物濃度はＮピラー層６と略同程度に設定されている。また、各ピラー層６、７は、その深さと幅の比（アスペクト比）が５〜７に設定されている。
【００４７】
上記構成のダイオードは、Ｎ- ベース層１とＰエミッタ層２との間に、Ｎピラー層６およびＰピラー層７を構成することにより、逆阻止状態で空乏層が広がると、不純物イオンによって生じる電荷がＮピラー層６とＰピラー層７との間で打ち消し合って実効的な不純物濃度は低下する。したがって、Ｐピラー層７の不純物濃度をＮピラー層６より規定量高く設定することによって低濃度のＰ型不純物層を作り出すことができる。
【００４８】
このようなダイオードによれば、図１（ｂ）に示すように最高電界がＮ- ベース層１とピラー層６、７との間に生じるので、アバランシェ現象が最も激しい領域はＮ- ベース層１とピラー層６、７との境界部分となる。このようにアバランシェ現象はＰエミッタ層２直下では弱くなるので、ダイオードの破壊を抑えることができ、逆回復損失を増大させずに通電損失を低減させることができる。
【００４９】
なお、Ｎピラー層６およびＰピラー層７の厚さは、アバランシェ現象の起こる領域を考慮すると、５μｍ以上であることが望ましい。
【００５０】
また、Ｐエミッタ層２はＮ- ベース層１の表面全体に形成する必要はなく、図２９に示すようにＮ- ベース層１表面の一部に形成してもよい。この場合、耐圧を出すために、アノード電極４とＮピラー層６およびＰピラー層７との間のコンタクトはショットキーコンタクトにする必要がある。図２９のように形成すると、正孔を注入するＰエミッタ層２の面積が小さくなり、Ｎ- ベース層１への正孔の注入が抑制され、逆回復特性をさらに向上させることができる。
【００５１】
（第２の実施例）
図２は、本発明の第２の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００５２】
このダイオードは、図１を参照して前述したダイオードにおいてＰエミッタ層２とＮ- ベース層との接合が終端する接合終端部の領域の外側の構造を変更したものである。
【００５３】
このダイオードは、Ｐエミッタ層２の周縁部の電界を緩和するために、Ｎ- ベース層１上に絶縁膜11を介してフィールドプレート８が形成されている。また、チップ周縁端部には、空乏層の広がりを抑制して電位を安定させるためのＮ型ＥＱＲ(Equi-Potential Ring) 層９およびＥＱＲ電極10が形成される。
【００５４】
上記構成のダイオードの逆阻止状態では、フィールドプレート８がアノード電極４と同電位になっており、フィールドプレート８下の等電位面の間隔が広がるので、電界が緩和され、素子の耐圧を向上させることができる。
【００５５】
なお、接合終端部のＮピラー層６とＰピラー層７との間の不純物濃度比は、素子中央部とは異なり、空乏化を促進するために略同一の濃度に設定されていればよい。
【００５６】
また、Ｐエミッタ層２はＮ- ベース層１の表面全体に形成する必要はなく、図３０に示すようにＮ- ベース層１表面の一部に形成してもよい。この場合、耐圧を出すために、アノード電極４とＮ- ベース層１との間のコンタクトはショットキーコンタクトにする必要がある。図３０のように形成すると、正孔を注入するＰエミッタ層２の面積が小さくなり、Ｎ- ベース層１への正孔の注入が抑制され、逆回復特性をさらに向上させることができる。
【００５７】
（第３の実施例）
図３は、本発明の第３の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００５８】
このダイオードは、図２を参照して前述したダイオードにおける接合終端部の外側を２段フィールドプレート構造に変更したものである。
【００５９】
このように２段フィールドプレート構造にすることによって、図２の１段フィールドプレート構造よりも電界の緩和効果が高まるので、素子の耐圧が向上する。
【００６０】
なお、フィールドプレート８は２段の構造に限定されるものではなく、２段以上の多段フィールドプレートとしてもよい。
【００６１】
（第４の実施例）
図４は、本発明の第４の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００６２】
このダイオードは、図２あるいは図３に示したダイオードの接合終端部の外側をリサーフ構造に置き換えたものである。
【００６３】
このダイオードは、Ｐエミッタ層２の周縁部の外側に、不純物濃度が低いＰ--リサーフ層12が形成されており、このＰ--リサーフ層12は、逆阻止状態において空乏化する濃度に設定されている。
【００６４】
このようなリサーフ構造にすることによって、逆阻止状態でＰ--リサーフ層12が空乏化することによってＰ--リサーフ層12の表面部に負の電荷が存在することと同様の状態となるので、図２あるいは図３に示したフィールドプレート構造と同様に接合終端部の電界が緩和され、耐圧が向上する。
【００６５】
（第５の実施例）
図５は、本発明の第５の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００６６】
このダイオードは、図４を参照して前述したダイオードにおけるＰ--リサーフ層12をＰエミッタ層２よりも深く形成するように変更したものである。
【００６７】
このような構造にすることによって、接合終端部の電界を緩和する作用が強くなり、より耐圧が向上する。
【００６８】
（第６の実施例）
図４あるいは図５に示したダイオードは、Ｐ--リサーフ層12が挿入されているので、ダイオードの接合終端部に逆回復電流が集中し、ダイオードが破壊するおそれがあり、この改善策を以下に説明する。
【００６９】
図６は、本発明の第６の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００７０】
このダイオードは、図４あるいは図５を参照して前述したダイオードおける接合終端部の外側を２段リサーフ構造に変更したものである。
【００７１】
このダイオードは、Ｐエミッタ層２とＰ--リサーフ層12との間に、空乏化しない濃度に設定したＰ- リング層13を挿入するように変更したものである。
【００７２】
このような構造にすることによって、接合終端部の電流集中を緩和して逆回復時の耐量を向上させることができる。
【００７３】
なお、図６では、Ｐ--リサーフ層12をＰエミッタ層２と同じ深さで形成しているが、Ｐエミッタ層２より深く形成してもよい。また、Ｐ- リング層13をＰエミッタ層２より浅く形成することによって、接合終端部の電流をさらに抑制することができる。
【００７４】
なお、図２〜図６では、フィールドプレート構造とリサーフ構造をそれぞれ単独に適用した場合を例示したが、その他のＲＦＰ(Registive Field Plate) 構造を単独に適用したり、これらの構造を組み合わせて使用してもよい。
【００７５】
（第７の実施例）
図７は、本発明の第７の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００７６】
このダイオードは、図１（ａ）を参照して前述したダイオードにおいてＰピラー層７の幅をＮピラー層６の幅よりも広く設定した点が異なる。
【００７７】
このような構造にすることによって、Ｐピラー層７とＮピラー層６の不純物濃度を異ならせた場合と同様に、図１（ｂ）に示す場合と同様の電界分布の傾きを得ることができる。
【００７８】
（第８の実施例）
図８（ａ）および（ｂ）は、本発明の第８の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図である。
【００７９】
このダイオードは、図１（ａ）を参照して前述したダイオードと比べて、Ｎピラー層６およびＰピラー層７が省略され、Ｎ- ベース層１中にＰ+ 型の電位固定層20が挿入されている点が異なる。ここで、Ｐ+ 電位固定層20の不純物濃度は逆阻止状態で空乏化しない濃度に設定されている。
【００８０】
このダイオードの逆阻止状態では、Ｐエミッタ層２とＰ+ 電位固定層20との間に空乏層が広がると、Ｎ- ベース層１の不純物濃度で規定される電位に固定され、より大きな電圧が印加されると、Ｐ+ 電位固定層20から空乏層が広がり始め、図８（ｂ）に示すような電位分布となる。
【００８１】
この場合、Ｐ+ 電位固定層20をＮ- ベース層１の厚さの半分よりもＰエミッタ層２に近い側に形成することによって、最大電界領域が生じる部分をＰ+ 電位固定層20の直下に設定することができる。
【００８２】
このような構造にすることによって、最大電界領域が主接合から離れて生成されるので、図１（ａ）に示したダイオードと同様に逆回復耐量が向上する。
【００８３】
（第９の実施例）
図９は、本発明の第９の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００８４】
このダイオードは、図８（ａ）を参照して前述したダイオードに接合終端構造を形成したものである。
【００８５】
このダイオードにおいて、接合終端領域には電界を緩和するためにＰ+ ガードリング層21が形成されている。そして、接合終端部上には絶縁膜11が形成されている。また、素子周縁端部にはＮ型ＥＱＲ層９およびＥＱＲ電極10が形成されている。
【００８６】
このような構造にすることによって、ダイオードの逆阻止状態では、Ｐ+ ガードリング層21の電位が空乏層に広がりに応じて電位が固定されるので、電界が緩和され、ダイオードの耐圧を向上させることができる。
【００８７】
なお、接合終端部におけるＰ+ 電位固定層20の間隔は、電界の集中を緩和するために必要な間隔で形成される。通常は、Ｐエミッタ層２に近い部分（電界が大きい部分）には密に、Ｐエミッタ層２から遠い部分（電界が比較的小さい部分）には疎に形成することによって、電界の集中を緩和することができる。
【００８８】
（第１０の実施例）
図１０は、本発明の第１０の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００８９】
このダイオードは、図９のダイオードのＰ+ ガードリング層21とＰ+ 電位固定層20を接するように変更したものである。このような構造にすることによって、Ｐ+ ガードリング層21とＰ+ 電位固定層20が同電位となるので、Ｐ+ 電位固定層20の電位が安定し、耐圧を安定させることができる。
【００９０】
なお、図９および図１０においては、接合終端構造としてガードリング構造を例示したが、接合終端構造はガードリング構造に限らず、図２および図３に例示したフィールドプレート構造、図４乃至図６に例示したリサーフ構造、その他のＲＦＰ構造やこれらの組み合わせ構造等を適用することができる。
【００９１】
＜第２の実施形態＞
第２の実施形態では、ｎ- 型基板１に主たるｐｎ接合を持つダイオード、例えば"Comparison of High Voltage Power Rectifier Structures" 1993 IEEE pp.199-204に開示されているような各種の高耐圧パワーダイオードに本発明を適用した数例を説明する。
【００９２】
（第１１の実施例）
図１１（ａ）は、本発明の第１１の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図である。
【００９３】
このＰｉＮダイオードは、第１導電型の半導体基板21の一方の表面に第２導電型の高濃度不純物層22が形成され、他方の表面に第１導電型の高濃度不純物層23が形成されており、さらに、半導体基板の一方の表面に第２導電型の不純物層26が形成されており、この２導電型の不純物層26の単位面積当りの不純物総量が２×１０12ｃｍ-2以下であることを特徴とするものである。
【００９４】
即ち、図１１（ａ）において、21は高抵抗（低不純物濃度）のｎ型の半導体層（ｎ- ベース層、ｎ- 層）であり、その一方の表面には１０μｍ程度以下の浅い高不純物濃度のｐ型のアノード層（ｐ+ アノード層）22および６０μｍ程度の深い低不純物濃度のｐ型のウエル層（ｐ- well）26が形成されている。
【００９５】
上記ｎ- 層21の他方の表面には、ｎ+ カソード層23が形成されている。ｐ+ アノード層22の表面には第１の主電極としてアノード電極24が形成され、ｎ+ カソード層23の表面には第２の主電極としてカソード電極25が形成されている。
【００９６】
このダイオードに順方向電圧を印加すると、ｐ+ アノード層22からｐ- well26を通して正孔がｎ- 層21に注入され、ｎ+ カソード層23から電子がｎ- 層21に注入され、ｎ- 層21には高濃度の電子・正孔対が蓄積する。
【００９７】
次に、このダイオードに逆方向電圧を印加して逆回復動作させると、ｎ- 層21に蓄積している電子はｎ+ カソード層23に、正孔はｐ+ アノード層22に移動するので、ｐ- well26とｎ- 層21との接合から空乏層が広がっていく。
【００９９】
図１１（ｂ）は、図１１（ａ）のダイオードの逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す。ここで、Ｓ１、Ｓ２の面積はそれぞれ対応してｐ- well26、ｎ- 層21にかかる電圧を示す。
【０１００】
本例のダイオードの逆回復動作時にかかる電圧と従来例のダイオードの逆回復動作時にかかる電圧が等しい場合、図１１（ｂ）の特性中のＳ１＋Ｓ２の面積と図３３に示した従来例の特性中のＳ３の面積とが等しく、次式が成り立つ。
【０１０１】
Ｓ１＋Ｓ２＝Ｓ３
ここで、
Ｓ２＝Ｗ・Ｅｍａｘ／２
Ｓ３＝Ｗ´・Ｅｍａｘ´／２
であるから、
Ｓ１＋Ｗ・Ｅｍａｘ／２＝Ｗ´・Ｅｍａｘ´／２ …（１）
となる。
【０１０２】
また、本例のダイオードと従来例のダイオードに流れる電流も等しい場合、ｎ- 層21中の電界強度およびｎ- 基板101 中の電界強度の傾きが等しくなるので、次式（２）が成り立つ。
【０１０３】
Ｅｍａｘ／Ｗ＝Ｅｍａｘ´／Ｗ´ …（２）
上式（１）、（２）を解くと、次式（３）が得られる。
【０１０４】
｛１−（Ｗ／Ｗ´）｝＝２Ｓ１｛１＋（Ｗ／Ｗ´）｝／Ｅｍａｘ´…（３）
ここで、全ての変数は正の値であるので
｛１−（Ｗ／Ｗ´）｝＞０ …（４）
となり、前記式（４）、（２）を解くと、次式（５）が得られる。
【０１０５】
Ｅｍａｘ´＞Ｅｍａｘ …（５）
上式（５）は、本例のダイオードの最大電界の方が従来例のダイオードの最大電界よりも常に小さい、即ち、ダイオード内の最大電界がｐ- well26によって緩和されることを示している。
【０１０６】
このようにダイオード内の最大電界が緩和されると、ダイオード内部で局所的に発生する電力損密度Ｐ＝ＥｘＪが緩和されるので、ダイオードの破壊耐量が改善される。
【０１０７】
即ち、上記第１１の実施例の高耐圧ＰｉＮダイオードは、逆回復動作時に完全に空乏化する深い拡散のｐ- well26を形成したことにより、逆回復動作時にダイオード内部に発生する最大電界を緩和することができ、逆回復動作時のダイオードの破壊を抑制することができる。
【０１０８】
なお、ここで、ｐ- well26の不純物総量を２×１０12ｃｍ-2以下とする根拠について説明する。この数値は、ｐｎ接合（ここではｐ- well26とｎ- 層21の接合）がアバランシェ降伏を起こす前にｐ- well26が完全に空乏化するための条件である。
【０１０９】
ｐ- well26に空乏層が広がっている場合、半導体の基本方程式であるポアソンの式を解くことによって、その最大電界Ｅｍａｘ（Ｖ／ｃｍ）と空乏化した領域の不純物総量Ｑ（ｃｍ-2）の間に次のような関係があることが分かる。
【０１１０】
Ｅｍａｘ＝（ｑ／εSi）Ｑ …（６）
ここで、ｑは電子の素電荷量であり１．６×１０-19 （Ｃ）、εSiはシリコンの誘電率１．０５×１０-12（Ｆ／ｃｍ）である。
【０１１１】
ｐｎ接合がアバランシェ降伏を起こす前にｐ- well26が完全に空乏化するためには、アバランシェ降伏が起こる臨界電界強度ＥｃよりもＥｍａｘが小さければよい。つまり、
Ｅｍａｘ＜Ｅｃ …（７）
である。
【０１１２】
一般にＥｃは２〜３×１０5 （Ｖ／ｃｍ）であるから、上記（６）、（７）式を解くと、
Ｑ＝εSi ・Ｅｃ／ｑ≦２×１０12（ｃｍ-2） …（８）
の条件が得られる。ただし、この数値は素子構造に依存するため、厳密な臨界条件でない。
【０１１３】
（第１２の実施例）
図１２は、本発明の第１２の実施例に係る高耐圧Ｐ- ｉＮダイオードの構造を模式的に示す断面図である。
【０１１４】
このＰ- ｉＮダイオードは、図１１（ａ）を参照して前述したＰｉＮダイオードと比べて、ｐ+ アノード層22に代えて、ｐ- アノード層22a がｎ- 層21の表面に形成される点が異なり、その他は同じである。
【０１１５】
上記ｐ- アノード層22a は、図１１（ａ）中のｐ+ アノード層22と比べて、単位面積当りの不純物総量が少なく、その拡散深さが浅く、２〜４μｍである。
【０１１６】
（第１３の実施例）
図１３は、本発明の第１３の実施例に係る高耐圧ＭＰＳ(Merged P-i-N/Schottky) ダイオードの構造を模式的に示す断面図である。
【０１１７】
このＭＰＳダイオードは、図１１（ａ）を参照して前述したＰｉＮダイオードと比べて、ｎ- 層21の表面にｐ+ アノード層22が選択的に形成されており、アノード電極24とシリコン領域の接触面にオーミック接触面とショットキー接触面を持つ点が異なり、その他は同じである。
【０１１８】
（第１４の実施例）
図１４は、本発明の第１４の実施例に係る高耐圧ＳＳＤ(Static Shielding Diode)ダイオードの構造を模式的に示す断面図である。
【０１１９】
このＳＳＤダイオードは、図１３を参照して前述したＭＰＳダイオードと比べて、アノード電極24のショットキー接触面に単位面積当りの不純物総量が少なく、かつ、拡散深さが０．２〜１μｍ程度の非常に浅いｐ- アノード層22a を持つ点が異なり、その他は同じである。
【０１２０】
（第１５の実施例）
図１５は、本発明の第１５の実施例に係る高耐圧ＳＰＥＥＤ(Self adapting P-Emitter Efficiency Diode)ダイオードの構造を模式的に示す断面図である。
【０１２１】
このＳＰＥＥＤダイオードは、図１４を参照して前述したＳＳＤダイオードと比べて、ｐ- アノード層22a の代わりに、ｐ+ アノード層22を囲むように注入効率の異なるｐアノード層22b を持つ点が異なり、その他は同じである。
【０１２２】
（第１６の実施例）
図１６は、本発明の第１６の実施例に係る高耐圧ＳＦＤ(Soft and Fast recovery Diode) ダイオードの構造を模式的に示す断面図である。
【０１２３】
このＳＦＤダイオードは、図１４を参照して前述したＳＳＤダイオードと比べて、アノード電極24のショットキー接触面がAl-Si-Alloy 27で形成されている点が異なり、その他は同じである。
【０１２４】
（第１７の実施例）
図１７は、本発明の第１７の実施例に係る高耐圧ＴＭＢＳダイオードの構造を模式的に示す断面図である。
【０１２５】
このＴＭＢＳダイオードは、図１３を参照して前述したＭＰＳダイオードと比べて、ｐ+ アノード層22の代わりに、トレンチ溝中に酸化膜28を介してアノード電極24が形成されている点が異なり、その他は同じである。
【０１２６】
＜第３の実施形態＞
第３の実施形態では、電力用ＳＢＤに本発明を適用した数例を説明する。
【０１２７】
（第１８の実施例）
図１８は、本発明の第１８の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１２８】
このＳＢＤは、第１の半導体層であるｎ- 層31の一方の表面に高不純物濃度の半導体層（例えばｎ+ カソード層）32が形成され、このｎ+ カソード層32上には第１の主電極（カソード電極）33が形成されている。
【０１２９】
上記ｎ- 層31の他方の表面には、第２の半導体層として複数のｐガードリング層34が互いに間隔をおいて選択的、且つ、平面ストライプ状に拡散形成され、さらに、溝（トレンチ）が形成されて絶縁物37で埋め込まれている。上記溝の底部には、第３の半導体層としてｐ埋め込み層35が形成されている。そして、ｎ- 層31とショットキー接合を形成する第２の主電極（アノード電極）36が形成されている。
【０１３０】
図１９（ａ）乃至（ｆ）は、図１８のＳＢＤの製造工程（プロセスフロー）にしたがってそれぞれ構造を模式的に示す断面図である。
【０１３１】
まず、図１９（ａ）に示すように、ｎ+ 層32上にエピタキシャル成長によりｎ- 層31が形成された半導体ウエハ（元基板）を用意する。次に、図１９（ｂ）に示すように、ｎ- 層31の表面に酸化膜（ＳｉＯ2 膜）51を形成し、レジスト52のパターンを形成し、ｎ- 層31に溝53を形成する。
【０１３２】
次に、図１９（ｃ）に示すように、溝53の底部にボロンをイオン注入し、活性化することにより、図１９（ｄ）に示すように、ｐ埋め込み層35を選択的に形成する。この後、溝53内を絶縁物（ＳｉＯ2 ）37で埋め込む。その後、図１９（ｅ）に示すように、ｎ- 層31の表面に選択的にｐガードリング層34を形成した後、図１９（ｆ）に示すように、アノード電極36とカソード電極33を形成する。
【０１３３】
このプロセスでは、主な熱工程は、ｐ埋め込み層35とｐガードリング層34の活性化アニールのみとなり、ｐ埋め込み層35の拡散を抑えることができるので、高密度で微細なｐ埋め込み層35を形成することが可能となる。
【０１３４】
さらに、ｐ埋め込み層35の拡散を抑えるプロセスとして、前記プロセスとは逆に、ｎ- 層31の表面にｐガードリング層34を形成した後に溝を形成してｐ埋め込み層35を形成すると、ｐガードリング層34とは別のアニール条件でｐ埋め込み層35を形成できるので、微細化が可能となる。
【０１３５】
ここで、耐圧が１００Ｖのダイオードの一例として、ｎ- 層31は、不純物濃度が４×１０15ｃｍ -3 で約９μｍの厚さに形成され、ｎ+ カソード層32は、不純物濃度が約１×１０19ｃｍ-3で約２００μｍの厚さに形成されている。
【０１３６】
なお、ｎ+ カソード層32は必要に応じて形成すればよい。また、絶縁物37で埋め込まれた溝は、幅０．６μｍ、深さ４μｍで形成され、その底部のｐ埋め込み層35は、深さ１μｍ、幅１．４μｍ、横方向ピッチ３μｍで形成されている。
【０１３７】
なお、図３４に示した従来例のように埋め込み結晶成長を用いてｐ埋め込み層205 を形成した場合には、埋め込み成長時の再拡散によりｐ埋め込み層205 が深さ２．５μｍ、幅３μｍ程度に形成されるので、ｐ埋め込み層205 間の寄生抵抗が大きくなる。
【０１３８】
即ち、上記したように埋め込み結晶成長を用いずに溝53を形成し、その底部にｐ埋め込み層35を形成する際には、プロセス温度を下げ、高密度で微細なｐ埋め込み層35を形成することが可能となる。
【０１３９】
図２０は、本実施例のように溝底部にｐ埋め込み層35を形成した場合と、従来例のように埋め込み結晶成長を用いてｐ埋め込み層205 を形成した場合のＳＢＤのオン抵抗／耐圧のトレードオフ関係を説明するために示している。対比のため、ｐ埋め込み層が無いＳＢＤの特性も図示している。
【０１４０】
ｐ型埋め込み層が無い場合に比べて、ｐ埋め込み層が有る場合は、低オン抵抗となる。この場合、従来例のように埋め込み結晶成長を用いる場合はｐ埋め込み層は幅が広いが、本実施例のように溝底部にｐ埋め込み層35を形成する場合は微細に形成できるので、本実施例の方が従来例よりも低オン抵抗となる。特に、耐圧が１００Ｖ以下のダイオードでは、従来例のように埋め込み成長を用いた場合は、ｐ埋め込み層間の寄生抵抗が無視できなくなり、埋め込み層が無い場合と変わらないオン抵抗となってしまうが、本実施例では耐圧が１００Ｖ以下でもｐ埋め込み層が無い場合よりも低オン抵抗が期待できる。
【０１４１】
また、本実施例において、溝底部にｐ埋め込み層35を形成した後、溝内を絶縁物37で埋め込む前に斜め方向からのイオン注入や気相拡散などを用いて溝側壁にｐ- 層を形成することによってｐガードリング層34とｐ埋め込み層35を接続すると、逆方向電圧印加時に空乏化したｐ埋め込み層35を順回復時に速やかに充電することが可能になるので、高速動作に有利である。
【０１４２】
（第１９の実施例）
図２１は、本発明の第１９の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１４３】
このＳＢＤは、図１８を参照して前述したダイオードと比べて、溝を埋める多結晶半導体（ポリシリコン）38と溝周辺のｐガードリング層34により二層構造のｐガードリング層34a が形成される点が異なり、その他は同じである。
【０１４４】
このような構造によれば、ｐガードリング層34を溝部のみに形成するので、図１８に示したダイオードのような熱拡散では得られない、幅が狭く、且つ、深いｐガードリング層34を形成することができる。
【０１４５】
これにより、ショットキー接合のリーク電流とｐガードリング層34間の寄生抵抗を小さくすることが可能となる。また、溝を用いてｐガードリング層34を形成するプロセスは、ｐガードリング層34を形成するための熱拡散時間を短くすることが可能であり、ｐガードリング層34とｐ埋め込み層35の拡散を同時に行う場合、拡散時間が短くなり、微細なｐ埋め込み層35を形成する場合に適している。
【０１４６】
（第２０の実施例）
図２２は、本発明の第２０の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１４７】
このＳＢＤは、図１８を参照して前述したダイオードと比べて、ｐガードリング層34とｐ埋め込み層35を同じ溝部に形成している点が異なり、その他は同じである。
【０１４８】
図２１に示した第１９の実施例では、ｐガードリング層34とｐ埋め込み層35を別々の溝部に形成しているが、まず、溝底部にｐ埋め込み層35を形成して溝内に絶縁物37を埋めこんだ後、ウェットエッチングにより絶縁物37を掘り下げ、ｐ型ポリシリコン38を埋め込むようにすれば、第１９の実施例と比べてドライエッチングプロセスを１回省略することが可能となる。
【０１４９】
（第２１の実施例）
図２３は、本発明の第２１の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１５０】
このＳＢＤは、図１８を参照して前述したダイオードと比べて、ｐガードリング層34とｐ埋め込み層35がそれぞれ平面ストライプ状に形成され、互いに直交している点が異なる。
【０１５１】
このような構造にすることにより、それぞれの周期を独立に制御することが可能である。上記ｐガードリング層34の周期はショットキー接合リークに影響し、ｐ埋め込み層35の周期はｎ- 層31内の電界分割に影響するので、それぞれを最適化する設計が可能になる。
【０１５２】
また、ｐガードリング層34として、前述したように溝内にポリシリコンを埋め込む構造にすることも可能である。
【０１５３】
（第２２の実施例）
図２４は、本発明の第２２の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１５４】
このＳＢＤは、図１８を参照して前述したダイオードと比べて、ｐ埋め込み層形成用の溝を平面格子状のパターンとなるように配置することにより、ｐ埋め込み層35を格子状に形成している点が異なる。
【０１５５】
また、素子終端部において、アノード側表面にｐガードリング層34を形成することともにｎ- 層31中にｐ埋め込み層35を形成して電界を緩和することにより、耐圧低下を抑制している。この場合、素子終端部のｐガードリング層34の周期はｐ埋め込み層35の周期と異なっていても実施可能である。
【０１５６】
このような構造にすることにより、前述したようにｐ埋め込み層35をストライプ状に形成するよりも、ｐ埋め込み層35間の寄生抵抗を低減することができ、オン抵抗を下げることが可能になる。
【０１５７】
なお、ｐ埋め込み層形成用の溝を、格子パターンをジグザグ状にずらした平面千鳥格子状のパターンとなるように配置しても実施可能である。
【０１５８】
（第２３の実施例）
図２５は、本発明の第２３の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１５９】
このＳＢＤは、図２４を参照して前述したダイオードと比べて、ｐ埋め込み層形成用の溝を、素子中央部ではストライプ状に形成し、素子終端部では格子状に形成している点が異なる。
【０１６０】
ｐ埋め込み層35は、素子終端部でも周期的に形成する必要がある。終端部においてもｐ埋め込み層形成用の溝をストライプ状に形成してしまうと、逆方向電圧印加時に横方向に空乏層が伸びる際に絶縁物37でキャリアが閉じ込められてしまうので、空乏化が妨げられて電界が集中し、耐圧が低下してしまう。そこで、終端部では、ｐ埋め込み層形成用の溝を格子状もしくは千鳥格子状に形成し、逆方向電圧印加時の空乏化の際にキャリアを閉じ込めないようにすることにより、耐圧の低下を抑制することができる。
【０１６１】
（第２４の実施例）
図２６は、本発明の第２４の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１６２】
このＳＢＤは、横型ＳＢＤにおいてｐ埋め込み層形成用の溝を用いてｐ埋め込み層35を形成している。ここで、31はｎ- 層、32はｎ+ カソード層、33はカソード電極、34はｐガードリング層、35は溝内にポリシリコン39を埋め込んだ構造のｐ埋め込み層、36はアノード電極である。なお、ＳＢＤ基板となるｎ- 基板30は、キャリアが走行するｎ- 層31よりも低い不純物濃度であることが望ましい。
【０１６３】
また、アノード電極36とカソード電極33との間でｎ- 層31中のｐ埋め込み層35の数を増やすことで電界分割数を増やすことにより、ｎ- 層31の濃度を分割数に比例して増やすことが可能となるので、さらに低オン抵抗化が可能になる。
【０１６４】
なお、ｐ埋め込み層35は、前記したような溝を用いずに、イオン注入と熱拡散を用いても形成可能であるが、深くて幅の狭いｐ埋め込み層35を得るためには溝を用いて形成することが望ましい。
【０１６５】
なお、図中点線で示すように、ｎ- 層31の表面にｐ- 層40を形成し、このｐ-層40でｐ埋め込み層35とｐガードリング層34を接続すると、ダイオードの順回復時にｐ- 層40を通して速やかにｐ埋め込み層35が充電されるようになり、高速動作に適している。
【０１６６】
また、カソード電極33とアノード電極36は、それぞれ溝を用いて形成すると深い電極を形成することが可能となり、キャリアが流れる実効的な電極面積を大きくすることができるので、チップ面積を広げずにオン抵抗を下げることが可能になる。
【０１６７】
（第２５の実施例）
図２７は、本発明の第２５の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１６８】
このＳＢＤは、図２６を参照して前述した横型ダイオードと比べて、ｐ埋め込み層35の代わりに、ショットキーメタル41が埋め込まれている点が異なる。
【０１６９】
このような構造にすることにより、埋め込みショットキーメタル41がｐ埋め込み層35と同じ効果を発揮するので、電界分割が可能となり、低オン抵抗を実現できる。
【０１７０】
なお、アノード電極36と埋め込みショットキーメタル41は、それぞれ溝を同時に形成し、ショットキーメタルを同時に埋め込むことにより形成することが可能である。
【０１７１】
また、アノード電極36やショットキーメタル41が埋め込まれる溝の底部や角部にｐ層を形成したり、水素アニールやウェットエッチング、ケミカルドライエッチング等を用いて前記溝の角部を丸めるなどの処理を行うことにより、電界を緩和し、リーク電流を抑制することが可能である。
【０１７２】
また、溝を用いてｎ+ カソード層32を深く形成すると、キャリアが走行する面積を広くすることが可能になり、オン抵抗を低減することができる。
【０１７３】
（第２６の実施例）
図２８は、本発明の第２６の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図である。
【０１７４】
このＳＢＤは、図２６を参照して前述した横型ダイオードと比べて、ｐ埋め込み層35の代わりに、溝内に絶縁物42が埋め込まれている点が異なるが、同様な原理で動作する。
【０１７５】
このような構造にすることにより、埋め込み絶縁物42がｐ埋め込み層35と同じ効果を発揮するので、電界分割が可能となり、低オン抵抗を実現できる。
【０１７６】
なお、絶縁物42の形状を平面Ｕ字型にすることにより、Ｕ字型溝内に電子が蓄積される。前述したｐ埋め込み層35のアクセプタイオンも、上記絶縁物42の界面に蓄積される電子も、どちらもマイナス電荷であって同様に電界分割の役割を有するので、低オン抵抗化に有効である。また、ＳＢＤ表面を絶縁物42で覆うと、電子がトラップされ易くなり、電界分割が容易になる。
【０１７７】
なお、図２８では、アノード電極36とカソード電極33との間のｎ- 層31中に絶縁物42を二層形成したが、この絶縁物42を一層形成した場合でも低オン抵抗化には有効であり、さらに絶縁物42の層数を増やせば、より低オン抵抗化が可能である。また、溝を用いてショットキー電極やｎ+ カソード層32を深く形成すれば、さらに低オン抵抗化が可能になる。
【０１７８】
なお、第３の実施形態に係るＳＢＤは、第１８乃至第２６に示した実施例に限定されるものではない。例えば、第１８乃至第２３の実施例では、ｐ埋め込み層35が一層である構造を説明したが、ｐ埋め込み層35を二層以上有する構造でも、上記と同様な効果を得ることができる。また、各層の複数のｐ埋め込み層は、前述したストライプ状に限らず、メッシュ状に形成してもよい。
【０１７９】
また、半導体としてシリコン（Ｓｉ）を用いたＳＢＤを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の化合物半導体やダイアモンドを用いることができる。
【０１８０】
さらに、第３の実施形態は、電位が浮遊した埋め込み層を有するＳＢＤで説明したが、電位が浮遊した層を有するＭＯＳＦＥＴやＳＩＴ、ＪＦＥＴ等のスイッチング素子やＳＢＤとスイッチング素子の複合もしくは集積素子においても、上記したＳＢＤに準じて実施可能である。
【０１８１】
【発明の効果】
上述したように本発明によれば、逆回復特性を向上させつつ逆回復時の耐量を向上させたＰｉＮダイオードを実現することができる。
【０１８２】
また、本発明によれば、逆回復動作時の破壊を抑制し得る高耐圧高速ダイオードを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図２】本発明の第２の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図３】本発明の第３の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図４】本発明の第４の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図５】本発明の第５の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図６】本発明の第６の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図７】本発明の第７の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図８】本発明の第８の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図９】本発明の第９の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図１０】本発明の第１０の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図１１】本発明の第１１の実施例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図１２】本発明の第１２の実施例に係る高耐圧Ｐ- ｉＮダイオードの構造を模式的に示す断面図。
【図１３】本発明の第１３の実施例に係る高耐圧ＭＰＳ(Merged P-i-N/Schottky) ダイオードの構造を模式的に示す断面図。
【図１４】本発明の第１４の実施例に係る高耐圧ＳＳＤ(Static Shielding Diode)ダイオードの構造を模式的に示す断面図。
【図１５】本発明の第１５の実施例に係る高耐圧ＳＰＥＥＤ(Self adapting P-Emitter Efficiency Diode)ダイオードの構造を模式的に示す断面図。
【図１６】 本発明の第１６の実施例に係る高耐圧ＳＦＤ(Soft and Fast recovery Diode) ダイオードの構造を模式的に示す断面図。
【図１７】本発明の第１７の実施例に係る高耐圧ＴＭＢＳダイオードの構造を模式的に示す断面図。
【図１８】本発明の第１８の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図１９】図１８のＳＢＤの製造工程（プロセスフロー）にしたがってそれぞれ構造を模式的に示す断面図。
【図２０】図１９のＳＢＤと埋め込み結晶成長を用いてｐ埋め込み層を形成したＳＢＤとｐ埋め込み層が無いＳＢＤのオン抵抗／耐圧のトレードオフ関係を説明するために示す図。
【図２１】本発明の第１９の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２２】本発明の第２０の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２３】本発明の第２１の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２４】本発明の第２２の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２５】本発明の第２３の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２６】本発明の第２４の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２７】本発明の第２５の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２８】本発明の第２６の実施例に係る電力用ＳＢＤの構造を模式的に示す断面図。
【図２９】本発明の第１の実施例の変形例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図３０】本発明の第２の実施例の変形例に係る高耐圧ＰｉＮダイオードの構造を模式的に示す断面図。
【図３１】従来のモーター制御用インバータ回路を簡略化して示す回路図。
【図３２】高耐圧ＰｉＮダイオードの従来例の構造を模式的に示す断面図および逆回復動作時のアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図３３】従来の高耐圧ダイオードの逆回復動作時におけるアノードからカソードへの深さ方向の電界強度分布を概略的に示す特性図。
【図３４】従来のＳＢＤの構造を模式的に示す断面図。
【符号の説明】
１…Ｎ- ベース層、
２…Ｐエミッタ層、
３…Ｎエミッタ層、
４…アノード電極、
５…カソード電極、
６…Ｎピラー層、
７…Ｐピラー層。[0001]
BACKGROUND OF THE INVENTION
The present invention has a rectifying actiondiodeIn particular, the present invention relates to the structure of a high-breakdown-voltage diode used for high-power control, and is applied to, for example, an inverter circuit for controlling a large motor, a PiN diode used for a switching power supply, a Schottky barrier diode (SBD), and the like. .
[0002]
[Prior art]
An inverter circuit for controlling a large motor uses a switching element such as a GTO and a flywheel diode composed of a high voltage diode.
[0003]
FIG. 31 shows a simplified motor control inverter circuit.
[0004]
In this circuit, S is a switching element, L is a load, D is a flywheel diode, and a high voltage diode is used.
[0005]
In the above inverter circuit, when the switching element S is turned on after the switching element S is turned on and the current flows through the load L, the current flowing through the load L isloopThe forward current begins to flow through the diode D.
[0006]
Thereafter, when the switching element S is turned on again, the diode D tries to turn off because a reverse voltage is applied. During the reverse recovery operation of the diode D, since many carriers such as electrons and holes are accumulated inside the diode D, it cannot be turned off immediately, and a large reverse current instantaneously flows through the diode D. When the accumulated carriers are completely discharged, the diode D is turned off.
[0007]
FIG. 32 shows an example of a current waveform during the reverse recovery operation of the diode D.
[0008]
FIG. 33A is a cross-sectional view schematically showing a conventional structure of a high breakdown voltage and high speed PiN diode used as the diode D in FIG.
[0009]
In FIG. 33A,
[0010]
An
[0011]
Next, the operation of this PiN diode will be described separately during energization and during reverse recovery.
[0012]
First, the operation during energization will be described. When a positive voltage larger than the built-in voltage generated at the junction between the N −
[0013]
Next, the operation at the time of reverse recovery will be described. The reverse recovery operation of a diode is an operation that occurs when the voltage applied between the anode and cathode electrodes of a current-carrying diode is reversed (a reverse voltage is applied between the
[0014]
FIG. 33B schematically shows the electric field intensity distribution in the depth direction from the anode to the cathode during the reverse recovery operation of the PiN diode of FIG. If this distribution is expressed according to the actual size in the depth direction,As shown in FIG.It becomes almost a triangle.
[0015]
By the way, in recent years, in order to improve the efficiency of the above-described inverter circuit and the like, the switching frequency of the switching element S has been increased, and reduction of the reverse recovery loss of the diode D is required.
[0016]
In order to satisfy this, the amount of carriers accumulated in the N −
[0017]
However, lowering the surface concentration of the
[0018]
In recent years, the switching element S has been speeded up in order to reduce the noise and loss of equipment using the inverter circuit as described above, and the diode depends on the switching time of the switching element S. The reverse recovery operation of D is also accelerated.
[0019]
However, in the conventional PiN diode, when the reverse recovery operation becomes faster, the peak reverse recovery current Irrp shown in FIG. 30 becomes larger, the energy applied instantaneously becomes larger, and it breaks when exceeding a certain limit value. There was a problem.
[0020]
On the other hand, an SBD having a low on-voltage and high speed is used in a portion where a voltage of 100 V or less is applied to a switching power supply, particularly a DC-DC converter. This loss of SBD is a conduction loss determined by on-resistance and a recovery loss at the time of recovery. The on-resistance is determined by the impurity concentration of the n − layer forming the Schottky junction, and the impurity concentration of the n − layer also affects the withstand voltage, so that the on-resistance and the withstand voltage of the SBD have a trade-off determined by the material. Exists.
[0021]
In order to improve this SBD trade-off, a buried p layer is formed in the n − layer to relax the electric field in the n − layer, thereby increasing the n − layer impurity concentration while maintaining the breakdown voltage, thereby reducing the low on-state. Structures that achieve resistance are known.
[0022]
FIG. 34 is a cross-sectional view schematically showing the structure of a conventional SBD.
[0023]
In this SBD, an n + cathode layer 202 is formed on one surface of an n − drift layer (n − layer) 201, and a cathode electrode 203 is formed on the n + cathode layer 202. A p
[0024]
In such an SBD, the electric field in the n −
[0025]
Since the breakdown voltage is lowered in this manner, the impurity concentration of the n −
[0026]
In the SBD having the conventional structure as described above, it is indispensable to form a high-density and fine p buried
[0027]
However, if the buried crystal growth is performed when forming the p buried
[0028]
[Problems to be solved by the invention]
As described above, the conventional PiN diode has a problem that if the thickness of the P emitter layer is reduced in order to meet the demand for reducing the reverse recovery loss, the possibility of destruction due to the power applied during the reverse recovery increases. was there.
[0029]
In addition, the conventional high-voltage fast diode has a problem that when the reverse recovery operation becomes faster, the peak reverse recovery current Irrp becomes larger and the energy applied instantaneously becomes larger, and it breaks when exceeding a certain limit value. .
[0030]
Further, in the conventional SBD, it is necessary to form a high-density and fine p-type buried layer in order to achieve a low on-resistance while maintaining a withstand voltage, but it is difficult to form a fine p-type buried layer. There was a problem.
[0031]
The present invention has been made to solve the above problems, and can realize a PiN diode with improved reverse recovery characteristics and improved withstand capability during reverse recovery.diodeThe purpose is to provide.
[0032]
Another object of the present invention is to perform reverse recovery operation.BreakHigh breakdown voltage and high speed that can suppress breakageDiodeIs to provide.
[0034]
[Means for Solving the Problems]
The first diode of the present invention includes a first conductivity type base layer, a first conductivity type emitter layer formed on a first main surface of the first conductivity type base layer, and a first conductivity type base layer. A second conductivity type emitter layer formed on the two main surfaces; and a second conductivity type emitter layer selectively formed in the first conductivity type base layer in contact with the second conductivity type emitter layer and having an impurity concentration of the first conductivity type base layer A first conductivity type pillar layer set at a higher concentration, and a second conductivity type formed in the first conductivity type base layer in contact with the first conductivity type base layer and the first conductivity type pillar layer. A pillar layer,The impurity concentration of the second conductivity type pillar layer is larger than the impurity concentration of the first conductivity type pillar layer;The first conductivity type pillar layer and the second conductivity type pillar layer are depleted when a high voltage is applied.
[0035]
The second diode of the present invention isA first conductive type base layer; a first conductive type emitter layer formed on a first main surface of the first conductive type base layer; and a second formed on a second main surface of the first conductive type base layer. A first conductive type emitter layer and a second conductive type emitter layer that are selectively formed in the first conductive type base layer in contact with the first conductive type base layer, and an impurity concentration is set higher than that of the first conductive type base layer. A first conductivity type pillar layer; a first conductivity type base layer; a second conductivity type pillar layer formed in the first conductivity type base layer in contact with the first conductivity type pillar layer; The width of the two conductivity type pillar layer is wider than the width of the first conductivity type pillar layer, and the first conductivity type pillar layer and the second conductivity type pillar layer are depleted when a high voltage is applied.It is characterized by that.
[0036]
First of the present invention3ofdiodeA first conductivity type first semiconductor layer, a second conductivity type second semiconductor layer formed on one surface of the first semiconductor layer and having a high impurity concentration, and the first semiconductor layer A third semiconductor layer having a high impurity concentration of the first conductivity type formed on the other surface; and the first semiconductor layerWhenThe second semiconductor layerBetweenThe fourth semiconductor layer of the second conductivity type for electric field relaxation formed onA first main electrode connected to the surface of the second semiconductor layer, and a second main electrode connected to the surface of the third semiconductor layerIt is characterized by comprising.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0040]
In the following embodiments, the first conductivity type is n-type and the second conductivity type is p-type. In the drawings, components having substantially the same functions and configurations are denoted by the same reference numerals, and redundant description will be given only when necessary.
[0041]
<First Embodiment>
According to the inventors' research, it has been found that in order to obtain good reverse recovery characteristics in a silicon PiN diode having a breakdown voltage of about 4.5 kV, the thickness of the P-type emitter layer needs to be 5 μm or less.
[0042]
However, it has been found that when the thickness of the P-type emitter layer is 5 μm or less, the PiN diode is likely to be destroyed by the power applied during reverse recovery. This is because the portion where the highest electric field is generated is the main junction as in the conventional example shown in FIG. 31B, and the avalanche phenomenon occurs due to the reverse recovery current and the high electric field at the main junction near the surface. It is thought that it becomes easy to destroy.
[0043]
Therefore, in the first embodiment, several examples of PiN diodes that improve reverse recovery characteristics and improve withstand capability during reverse recovery will be described.
[0044]
(First embodiment)
1A and 1B are a cross-sectional view schematically showing the structure of a high breakdown voltage PiN diode according to a first embodiment of the present invention and an electric field in the depth direction from the anode to the cathode during reverse recovery operation. It is a characteristic view which shows intensity distribution roughly.
[0045]
In this diode, a
[0046]
Here, the impurity concentration of the
[0047]
When the depletion layer is spread in the reverse blocking state by forming the
[0048]
According to such a diode, as shown in FIG. 1B, the highest electric field is generated between the N −
[0049]
The thickness of the
[0050]
Further, the
[0051]
(Second embodiment)
FIG. 2 is a cross-sectional view schematically showing the structure of a high voltage PiN diode according to the second embodiment of the present invention.
[0052]
This diode is obtained by changing the structure outside the junction termination region where the junction between the
[0053]
In this diode, a
[0054]
In the reverse blocking state of the diode configured as described above, the
[0055]
Note that the impurity concentration ratio between the N-
[0056]
Further, the
[0057]
(Third embodiment)
FIG. 3 is a sectional view schematically showing the structure of a high breakdown voltage PiN diode according to the third embodiment of the present invention.
[0058]
In this diode, the outside of the junction termination in the diode described above with reference to FIG. 2 is changed to a two-stage field plate structure.
[0059]
By adopting the two-stage field plate structure in this way, the electric field relaxation effect is enhanced as compared with the single-stage field plate structure of FIG. 2, so that the breakdown voltage of the element is improved.
[0060]
The
[0061]
(Fourth embodiment)
FIG. 4 is a sectional view schematically showing the structure of a high voltage PiN diode according to the fourth embodiment of the present invention.
[0062]
In this diode, the outside of the junction termination portion of the diode shown in FIG. 2 or 3 is replaced with a RESURF structure.
[0063]
In this diode, a P--
[0064]
By adopting such a RESURF structure, the P--
[0065]
(Fifth embodiment)
FIG. 5 is a sectional view schematically showing the structure of a high breakdown voltage PiN diode according to the fifth embodiment of the present invention.
[0066]
This diode is modified such that the P--
[0067]
By adopting such a structure, the action of relaxing the electric field at the junction termination portion is strengthened, and the breakdown voltage is further improved.
[0068]
(Sixth embodiment)
The diode shown in FIG. 4 or FIG. 5 has the P--
[0069]
FIG. 6 is a sectional view schematically showing the structure of a high breakdown voltage PiN diode according to the sixth embodiment of the present invention.
[0070]
In this diode, the outside of the junction termination in the diode described above with reference to FIG. 4 or FIG. 5 is changed to a two-stage RESURF structure.
[0071]
This diode is modified such that a P-
[0072]
By adopting such a structure, it is possible to relax the current concentration at the junction termination and improve the withstand capability during reverse recovery.
[0073]
In FIG. 6, the P--
[0074]
2 to 6 exemplify the case where the field plate structure and the RESURF structure are applied individually, but other RFP (Registive Field Plate) structures may be applied independently or used in combination. May be.
[0075]
(Seventh embodiment)
FIG. 7 is a cross-sectional view schematically showing the structure of a high voltage PiN diode according to the seventh embodiment of the present invention.
[0076]
This diode is different from the diode described with reference to FIG. 1A in that the width of the
[0077]
By adopting such a structure, the impurity concentration of the
[0078]
(Eighth embodiment)
FIGS. 8A and 8B are cross-sectional views schematically showing the structure of a high breakdown voltage PiN diode according to the eighth embodiment of the present invention, and the electric field in the depth direction from the anode to the cathode during reverse recovery operation. It is a characteristic view which shows intensity distribution roughly.
[0079]
In this diode, the
[0080]
In the reverse blocking state of this diode, when a depletion layer spreads between the
[0081]
In this case, by forming the P +
[0082]
By adopting such a structure, the maximum electric field region is generated away from the main junction, so that the reverse recovery tolerance is improved in the same manner as the diode shown in FIG.
[0083]
(Ninth embodiment)
FIG. 9 is a sectional view schematically showing the structure of a high breakdown voltage PiN diode according to the ninth embodiment of the present invention.
[0084]
In this diode, a junction termination structure is formed on the diode described above with reference to FIG.
[0085]
In this diode, a P +
[0086]
With such a structure, in the reverse blocking state of the diode, the potential of the P +
[0087]
It should be noted that the interval between the P + potential fixed
[0088]
(Tenth embodiment)
FIG. 10 is a sectional view schematically showing the structure of a high voltage PiN diode according to the tenth embodiment of the present invention.
[0089]
This diode is modified so that the P +
[0090]
9 and 10 exemplify the guard ring structure as the junction termination structure, the junction termination structure is not limited to the guard ring structure, and the field plate structure illustrated in FIGS. 2 and 3 and FIGS. 4 to 6. The RESURF structure exemplified in the above, other RFP structures, a combination structure thereof, or the like can be applied.
[0091]
<Second Embodiment>
In the second embodiment, a diode having a main pn junction on the n-
[0092]
(Eleventh embodiment)
FIG. 11A is a sectional view schematically showing the structure of a high voltage PiN diode according to the eleventh embodiment of the present invention.
[0093]
In this PiN diode, a second conductivity type high
[0094]
That is, in FIG. 11A,
[0095]
On the other surface of the n @-
[0096]
When a forward voltage is applied to the diode, holes are injected from the p +
[0097]
Next, when a reverse voltage is applied to the diode for reverse recovery operation, electrons accumulated in the n−
[0099]
FIG. 11 (b) schematically shows the electric field intensity distribution in the depth direction from the anode to the cathode during the reverse recovery operation of the diode of FIG. 11 (a). hereAnd SThe areas of 1 and S2 indicate the voltages applied to the p-well 26 and the n-
[0100]
When the voltage applied during the reverse recovery operation of the diode of this example is equal to the voltage applied during the reverse recovery operation of the diode of the conventional example, the area of S1 + S2 in the characteristics of FIG.FIG.The area of S3 in the characteristics of the conventional example shown in FIG.
[0101]
S1 + S2 = S3
here,
S2 = W · Emax / 2
S3 = W ′ · Emax ′ / 2
Because
S1 + W · Emax / 2 = W ′ · Emax ′ / 2 (1)
It becomes.
[0102]
Further, when the currents flowing in the diode of this example and the diode of the conventional example are also equal, the gradient of the electric field strength in the n −
[0103]
Emax / W = Emax ′ / W ′ (2)
When the above equations (1) and (2) are solved, the following equation (3) is obtained.
[0104]
{1- (W / W ′)} = 2S1 {1+ (W / W ′)} / Emax ′ (3)
Here, all variables are positive values
{1- (W / W ')}>0 (4)
When the above equations (4) and (2) are solved, the following equation (5) is obtained.
[0105]
Emax ′> Emax (5)
The above equation (5) shows that the maximum electric field of the diode of this example is always smaller than the maximum electric field of the diode of the conventional example, that is, the maximum electric field in the diode is relaxed by the p-
[0106]
When the maximum electric field in the diode is relaxed in this way, the power loss density P = ExJ generated locally in the diode is relaxed, so that the breakdown resistance of the diode is improved.
[0107]
That is, the high breakdown voltage PiN diode of the eleventh embodiment reduces the maximum electric field generated in the diode during the reverse recovery operation by forming the deep diffusion p-well 26 that is completely depleted during the reverse recovery operation. And the destruction of the diode during the reverse recovery operation can be suppressed.
[0108]
Here, the total amount of impurities of p-well 26 is 2 × 10.12cm-2The grounds for the following will be described. This value is a condition for the p-well 26 to be completely depleted before the pn junction (here, the junction between the p-well 26 and the n − layer 21) causes avalanche breakdown.
[0109]
When the depletion layer extends in p-well 26, the maximum electric field Emax (V / cm) and the total impurity amount Q (cm) in the depleted region are solved by solving Poisson's equation which is a basic equation of semiconductor.-2) Between the following:
[0110]
Emax = (q / εSiQ ... (6)
Here, q is the amount of elementary charges of electrons and is 1.6 × 10-19(C), εSiIs the dielectric constant of silicon 1.05 × 10-12(F / cm).
[0111]
In order for p-well 26 to be fully depleted before the pn junction causes avalanche breakdown, Emax should be smaller than the critical electric field strength Ec at which avalanche breakdown occurs. That means
Emax <Ec (7)
It is.
[0112]
In general, Ec is 2-3 × 10FiveSince it is (V / cm), when the above equations (6) and (7) are solved,
Q = εSi ・Ec / q ≦ 2 × 1012(Cm-2... (8)
The following conditions are obtained. However, since this value depends on the element structure, it is not a strict critical condition.
[0113]
(Twelfth embodiment)
FIG. 12 is a cross-sectional view schematically showing the structure of a high voltage P-iN diode according to the twelfth embodiment of the present invention.
[0114]
This P-iN diode is different from the PiN diode described above with reference to FIG. 11A in that a p-
[0115]
The p @-
[0116]
(Thirteenth embodiment)
FIG. 13 is a sectional view schematically showing the structure of a high breakdown voltage MPS (Merged PIN / Schottky) diode according to a thirteenth embodiment of the present invention.
[0117]
In this MPS diode, a p +
[0118]
(Fourteenth embodiment)
FIG. 14 is a sectional view schematically showing the structure of a high voltage SSD (Static Shielding Diode) diode according to the fourteenth embodiment of the present invention.
[0119]
Compared with the MPS diode described above with reference to FIG. 13, the SSD diode has a small total amount of impurities per unit area on the Schottky contact surface of the
[0120]
(15th Example)
FIG. 15 is a cross-sectional view schematically showing the structure of a high breakdown voltage SPEED (Self adapting P-Emitter Efficiency Diode) diode according to a fifteenth embodiment of the present invention.
[0121]
This SPEED diode differs from the SSD diode described above with reference to FIG. 14 in that it has
[0122]
(Sixteenth embodiment)
FIG. 16 shows a high withstand voltage SFD (Soft and Fast) according to the sixteenth embodiment of the present invention.recovery (Diode) It is sectional drawing which shows the structure of a diode typically.
[0123]
This SFD diode is different from the SSD diode described above with reference to FIG. 14 in that the Schottky contact surface of the
[0124]
(Seventeenth embodiment)
FIG. 17 is a sectional view schematically showing the structure of a high voltage TMBS diode according to the seventeenth embodiment of the present invention.
[0125]
This TMBS diode differs from the MPS diode described above with reference to FIG. 13 in that an
[0126]
<Third Embodiment>
In the third embodiment, several examples in which the present invention is applied to a power SBD will be described.
[0127]
(Eighteenth embodiment)
FIG. 18 is a sectional view schematically showing the structure of the power SBD according to the eighteenth embodiment of the present invention.
[0128]
In this SBD, a high impurity concentration semiconductor layer (for example, an n + cathode layer) 32 is formed on one surface of an n −
[0129]
On the other surface of the n −
[0130]
19A to 19F are cross-sectional views schematically showing the structure according to the manufacturing process (process flow) of the SBD of FIG.
[0131]
First, as shown in FIG. 19A, a semiconductor wafer (original substrate) having an n @-
[0132]
Next, as shown in FIG. 19 (c), boron is ion-implanted into the bottom of the trench 53 and activated, thereby selectively forming the p buried
[0133]
In this process, the main thermal process is only the activation annealing of the p buried
[0134]
Further, as a process of suppressing the diffusion of the p buried
[0135]
Here, as an example of a diode having a breakdown voltage of 100V, the n @-
[0136]
The n +
[0137]
When the p buried
[0138]
That is, as described above, when the trench 53 is formed without using the buried crystal growth and the p buried
[0139]
FIG. 20 shows the on-resistance / breakdown voltage of the SBD when the p buried
[0140]
Compared with the case where there is no p-type buried layer, when the p buried layer is present, the on-resistance becomes low. In this case, when the buried crystal growth is used as in the conventional example, the p buried layer is wide, but when the p buried
[0141]
Further, in this embodiment, after the p buried
[0142]
(Nineteenth embodiment)
FIG. 21 is a cross-sectional view schematically showing the structure of the power SBD according to the nineteenth embodiment of the present invention.
[0143]
In this SBD, a p-guard ring layer 34a having a two-layer structure is formed by a polycrystalline semiconductor (polysilicon) 38 filling a groove and a p-
[0144]
According to such a structure, since the p
[0145]
As a result, the leakage current of the Schottky junction and the parasitic resistance between the p guard ring layers 34 can be reduced. In addition, the process of forming the p
[0146]
(20th embodiment)
FIG. 22 is a cross-sectional view schematically showing the structure of the power SBD according to the twentieth embodiment of the present invention.
[0147]
This SBD is different from the diode described above with reference to FIG. 18 in that the p
[0148]
In the nineteenth embodiment shown in FIG. 21, the p
[0149]
(Twenty-first embodiment)
FIG. 23 is a cross-sectional view schematically showing the structure of the power SBD according to the twenty-first embodiment of the present invention.
[0150]
This SBD is different from the diode described above with reference to FIG. 18 in that the p
[0151]
With such a structure, each period can be controlled independently. Since the period of the p
[0152]
Further, as described above, the p
[0153]
(Twenty-second embodiment)
FIG. 24 is a sectional view schematically showing the structure of the power SBD according to the twenty-second embodiment of the present invention.
[0154]
Compared with the diode described above with reference to FIG. 18, this SBD has a p-buried
[0155]
In addition, at the element termination portion, a p
[0156]
By adopting such a structure, the parasitic resistance between the p buried layers 35 can be reduced and the on-resistance can be lowered as compared with the case where the p buried layers 35 are formed in a stripe shape as described above. .
[0157]
The groove for forming the p buried layer may be arranged so as to be a planar staggered pattern in which the lattice pattern is shifted in a zigzag pattern.
[0158]
(23rd embodiment)
FIG. 25 is a sectional view schematically showing the structure of the power SBD according to the twenty-third embodiment of the present invention.
[0159]
This SBD is different from the diode described above with reference to FIG. 24 in that the trench for forming the p buried layer is formed in a stripe shape at the center of the element and in a lattice shape at the end of the element. .
[0160]
The p buried
[0161]
(Twenty-fourth embodiment)
FIG. 26 is a sectional view schematically showing the structure of the power SBD according to the twenty-fourth embodiment of the present invention.
[0162]
In this SBD, a p buried
[0163]
Further, by increasing the number of electric field divisions by increasing the number of p buried layers 35 in the n −
[0164]
The p buried
[0165]
As shown by the dotted line in the figure, when a p-
[0166]
Further, the
[0167]
(25th embodiment)
FIG. 27 is a sectional view schematically showing the structure of the power SBD according to the twenty-fifth embodiment of the present invention.
[0168]
This SBD is different from the lateral diode described above with reference to FIG. 26 in that a Schottky metal 41 is embedded instead of the p buried
[0169]
With such a structure, the buried Schottky metal 41 exhibits the same effect as the p buried
[0170]
The
[0171]
Also, a process such as forming a p layer at the bottom or corner of the groove in which the
[0172]
Further, if the n +
[0173]
(Twenty-sixth embodiment)
FIG. 28 is a cross-sectional view schematically showing the structure of the power SBD according to the twenty-sixth embodiment of the present invention.
[0174]
This SBD differs from the lateral diode described above with reference to FIG. 26 in that the
[0175]
With such a structure, the buried
[0176]
Note that electrons are accumulated in the U-shaped groove by making the shape of the
[0177]
In FIG. 28, two layers of the
[0178]
Note that the SBD according to the third embodiment is not limited to the eighteenth to twenty-sixth examples. For example, in the eighteenth to twenty-third embodiments, the structure in which the p buried
[0179]
In addition, the SBD using silicon (Si) as the semiconductor has been described. As the semiconductor, for example, a compound semiconductor such as silicon carbide (SiC), gallium nitride (GaN), or aluminum nitride (AlN), or diamond is used. it can.
[0180]
Furthermore, although the third embodiment has been described with an SBD having a buried layer with a floating potential, in a switching element such as a MOSFET, SIT, or JFET having a layer with a floating potential, or a composite or integrated element of an SBD and a switching element. Can also be implemented according to the SBD described above.
[0181]
【The invention's effect】
As mentioned aboveClearlyAccordingly, it is possible to realize a PiN diode with improved reverse recovery characteristics and improved withstand capability during reverse recovery.
[0182]
In addition, this departureClearlyAccording to reverse recovery operationBreakA high-voltage high-speed diode capable of suppressing breakage can be realized.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view schematically showing the structure of a high breakdown voltage PiN diode according to a first embodiment of the present invention, and schematically shows the electric field strength distribution in the depth direction from the anode to the cathode during reverse recovery operation. Characteristic diagram.
FIG. 2 is a cross-sectional view schematically showing a structure of a high voltage PiN diode according to a second embodiment of the present invention.
FIG. 3 is a cross-sectional view schematically showing the structure of a high voltage PiN diode according to a third embodiment of the present invention.
FIG. 4 is a cross-sectional view schematically showing the structure of a high voltage PiN diode according to a fourth embodiment of the present invention.
FIG. 5 is a sectional view schematically showing the structure of a high voltage PiN diode according to a fifth embodiment of the present invention.
FIG. 6 is a cross-sectional view schematically showing the structure of a high voltage PiN diode according to a sixth embodiment of the present invention.
FIG. 7 is a cross-sectional view schematically showing the structure of a high breakdown voltage PiN diode according to a seventh embodiment of the present invention.
FIG. 8 is a cross-sectional view schematically showing the structure of a high breakdown voltage PiN diode according to an eighth embodiment of the present invention, and schematically shows the electric field strength distribution in the depth direction from the anode to the cathode during reverse recovery operation. Characteristic diagram.
FIG. 9 is a cross-sectional view schematically showing the structure of a high voltage PiN diode according to a ninth embodiment of the present invention.
FIG. 10 is a sectional view schematically showing the structure of a high voltage PiN diode according to a tenth embodiment of the present invention.
FIG. 11 is a cross-sectional view schematically showing the structure of a high breakdown voltage PiN diode according to an eleventh embodiment of the present invention, and schematically shows the electric field strength distribution in the depth direction from the anode to the cathode during reverse recovery operation. Characteristic diagram.
FIG. 12 is a cross-sectional view schematically showing the structure of a high voltage P-iN diode according to a twelfth embodiment of the present invention.
FIG. 13 is a sectional view schematically showing the structure of a high breakdown voltage MPS (Merged PiN / Schottky) diode according to a thirteenth embodiment of the present invention.
FIG. 14 is a sectional view schematically showing the structure of a high breakdown voltage SSD (Static Shielding Diode) diode according to a fourteenth embodiment of the present invention.
FIG. 15 is a sectional view schematically showing the structure of a high breakdown voltage SPEED (Self adapting P-Emitter Efficiency Diode) diode according to a fifteenth embodiment of the present invention;
FIG. 16 shows a high breakdown voltage SFD (Soft and Fast) according to a sixteenth embodiment of the present invention.recovery Diode) A sectional view schematically showing the structure of a diode.
FIG. 17 is a sectional view schematically showing the structure of a high voltage TMBS diode according to a seventeenth embodiment of the present invention.
FIG. 18 is a cross-sectional view schematically showing the structure of a power SBD according to an eighteenth embodiment of the present invention.
19 is a cross-sectional view schematically showing the structure in accordance with the manufacturing process (process flow) of the SBD of FIG.
FIG. 20 is a diagram for explaining a trade-off relationship between on-resistance / breakdown voltage of an SBD in which a p-buried layer is formed using the SBD of FIG. 19 and buried crystal growth and an SBD without the p-buried layer;
FIG. 21 is a sectional view schematically showing the structure of a power SBD according to a nineteenth embodiment of the present invention.
FIG. 22 is a sectional view schematically showing the structure of a power SBD according to a twentieth embodiment of the present invention.
FIG. 23 is a cross-sectional view schematically showing the structure of a power SBD according to a twenty-first embodiment of the present invention.
FIG. 24 is a sectional view schematically showing the structure of a power SBD according to a twenty-second embodiment of the present invention.
FIG. 25 is a cross-sectional view schematically showing the structure of a power SBD according to a twenty-third embodiment of the present invention.
FIG. 26 is a sectional view schematically showing the structure of a power SBD according to a twenty-fourth embodiment of the present invention.
FIG. 27 is a sectional view schematically showing the structure of a power SBD according to a twenty-fifth embodiment of the present invention.
FIG. 28 is a sectional view schematically showing the structure of a power SBD according to a twenty-sixth embodiment of the present invention.
FIG. 29 is a cross-sectional view schematically showing the structure of a high breakdown voltage PiN diode according to a modification of the first embodiment of the present invention.
FIG. 30 is a cross-sectional view schematically showing the structure of a high breakdown voltage PiN diode according to a modification of the second embodiment of the present invention.
FIG. 31 is a circuit diagram schematically showing a conventional motor control inverter circuit.
FIG. 32 is a cross-sectional view schematically showing the structure of a conventional example of a high breakdown voltage PiN diode and a characteristic diagram schematically showing the electric field strength distribution in the depth direction from the anode to the cathode during the reverse recovery operation.
FIG. 33 is a characteristic diagram schematically showing the electric field strength distribution in the depth direction from the anode to the cathode during the reverse recovery operation of the conventional high voltage diode.
FIG. 34 is a cross-sectional view schematically showing the structure of a conventional SBD.
[Explanation of symbols]
1 ... N-base layer,
2 ... P emitter layer,
3 ... N emitter layer,
4 ... anode electrode,
5 ... Cathode electrode,
6 ... N pillar layer,
7: P pillar layer.
Claims (3)
前記第１導電型ベース層の第１主表面に形成された第１導電型エミッタ層と、
前記第１導電型ベース層の第２主表面に形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層に接して前記第１導電型ベース層中に選択的に形成され、不純物濃度が前記第１導電型ベース層よりも高濃度に設定された第１導電型ピラー層と、
前記第１導電型ベース層と前記第１導電型ピラー層に接して前記第１導電型ベース層中に形成された第２導電型ピラー層とを具備し、
前記第２導電型ピラー層の不純物濃度が前記第１導電型ピラー層の不純物濃度より大きくされており、
高電圧印加時に前記第１導電型ピラー層および第２導電型ピラー層が空乏層化されることを特徴とするダイオード。A first conductivity type base layer;
A first conductivity type emitter layer formed on a first main surface of the first conductivity type base layer;
A second conductivity type emitter layer formed on the second main surface of the first conductivity type base layer;
A first conductivity type pillar layer selectively formed in the first conductivity type base layer in contact with the second conductivity type emitter layer and having an impurity concentration set higher than that of the first conductivity type base layer; ,
Comprising a first conductivity type base layer and a second conductivity type pillar layer formed in the first conductivity type base layer in contact with the first conductivity type pillar layer;
The impurity concentration of the second conductivity type pillar layer is larger than the impurity concentration of the first conductivity type pillar layer;
The diode characterized in that the first conductivity type pillar layer and the second conductivity type pillar layer are depleted when a high voltage is applied.
前記第１導電型ベース層の第１主表面に形成された第１導電型エミッタ層と、A first conductivity type emitter layer formed on a first main surface of the first conductivity type base layer;
前記第１導電型ベース層の第２主表面に形成された第２導電型エミッタ層と、A second conductivity type emitter layer formed on the second main surface of the first conductivity type base layer;
前記第２導電型エミッタ層に接して前記第１導電型ベース層中に選択的に形成され、不純物濃度が前記第１導電型ベース層よりも高濃度に設定された第１導電型ピラー層と、A first conductivity type pillar layer selectively formed in the first conductivity type base layer in contact with the second conductivity type emitter layer and having an impurity concentration set higher than that of the first conductivity type base layer; ,
前記第１導電型ベース層と前記第１導電型ピラー層に接して前記第１導電型ベース層中に形成された第２導電型ピラー層とを具備し、A first conductivity type base layer and a second conductivity type pillar layer formed in the first conductivity type base layer in contact with the first conductivity type pillar layer;
前記第２導電型ピラー層の幅が前記第１導電型ピラー層の幅よりも広くされており、A width of the second conductivity type pillar layer is wider than a width of the first conductivity type pillar layer;
高電圧印加時に前記第１導電型ピラー層および第２導電型ピラー層が空乏層化されることを特徴とするダイオード。The diode characterized in that the first conductivity type pillar layer and the second conductivity type pillar layer are depleted when a high voltage is applied.
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