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JP4186756B2 - 回路基板及びその製造方法 - Google Patents

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JP4186756B2
JP4186756B2 JP2003306666A JP2003306666A JP4186756B2 JP 4186756 B2 JP4186756 B2 JP 4186756B2 JP 2003306666 A JP2003306666 A JP 2003306666A JP 2003306666 A JP2003306666 A JP 2003306666A JP 4186756 B2 JP4186756 B2 JP 4186756B2
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circuit board
resin film
electronic component
manufacturing
mold
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大輔 櫻井
法人 塚原
和宏 西川
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Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Description

本発明は、電子部品が内蔵された回路基板及びその製造方法に関する。
近年、電子部品が内蔵された回路基板が提案されている。電子部品が内蔵された回路基板の製造方法として、例えば、特許文献１には、電子部品を絶縁性樹脂の中に圧入して電子部品の電極部を絶縁性樹脂の反対側の平坦な表面から露出させ、その平坦な表面上に回路パターンを印刷して電子部品と回路パターンとを接続する技術が開示されている。
なお、特許文献２には、絶縁基板に溝を形成し、溝の中に導電性ペーストを充填して回路を形成する技術が示されている。
特開２００１−９３９３４号公報 実開昭６２−７０４７３号公報
ところで、近年、回路基板上の回路パターンの狭ピッチ化が求められており、特に、電子部品を内蔵する回路基板ではさらなる狭ピッチ化が求められている。ここで、特許文献１に開示の回路基板では、平坦な面に回路パターンを形成するため、大幅な狭ピッチ化を行うと、回路にショートが生じるおそれがある。
本発明は上記課題を解決するためになされたものであり、電子部品を内蔵する回路基板において、回路パターンの狭ピッチ化を実現することを目的としている。
請求項１に記載の発明は、回路基板の製造方法であって、
絶縁性樹脂層の表面に回路パターンに対応する凹凸が形成された型に押しつけてその表面に溝を形成する工程と、
前記絶縁性樹脂層を前記型に押しつけた状態で、反対側の背面から前記絶縁性樹脂層の内部に、その電極部の金バンプが前記溝の底部から露出し前記型に当設し潰れるまで電子部品を圧入する工程と、前記溝の内部に導電性ペーストを充填し、前記導電性ペーストを硬化させることで、前記溝の内部に導電層を形成する工程とを備えることを特徴とする回路基板の製造方法である。
請求項２に記載の発明は、請求項１に記載の回路基板の製造方法であって、
前記絶縁性樹脂層が前記型に押しつけられる際に、前記電子部品が前記絶縁性樹脂層の内部に圧入されることを特徴とする回路基板の製造方法である。
請求項３に記載の発明は、請求項１に記載の回路基板の製造方法であって、
前記絶縁性樹脂層が熱硬化性樹脂又は光硬化性樹脂で形成されており、
前記電子部品を圧入する工程と、前記導電性ペーストを充填する工程との間に、前記絶縁性樹脂層を硬化させる工程をさらに備えることを特徴とする回路基板の製造方法である。
請求項４に記載の発明は、請求項１に記載の回路基板の製造方法であって、
前記絶縁性樹脂層が熱硬化性樹脂で形成されており、前記導電性ペーストが熱硬化性であり、
前記導電性ペーストを硬化させる工程において、前記絶縁性樹脂層が硬化されることを特徴とする回路基板の製造方法である。
本発明によれば、絶縁性樹脂層に圧入された電子部品の電極部と絶縁性樹脂層の表面の凹部に形成された回路パターンの配線とを確実に接続することができ、回路パターンの狭ピッチ化が実現される。
図１は、本発明の一の実施の形態に係る回路基板１の構成を示す断面図である。回路基板１は、表面２ａに回路パターンに対応する溝２ｂが形成された絶縁性樹脂層２と、絶縁性樹脂層２の内部に設けられ、その電極部３が溝２ｂの底部（およそ底面と捉えられる部位）から露出する電子部品４と、溝２ｂに形成された（好ましくは、溝２ｂに充填された導電性ペーストを硬化させることにより形成された）回路パターン５とを備える。溝２ｂの底部から電子部品４の電極部３が形成された面との間は、単一の樹脂層とされる。絶縁性樹脂層２は、熱可塑性樹脂、熱硬化性樹脂及び光硬化性樹脂から選択されたいずれかにより形成される。
電子部品４の電極部３の形状は特に限定されないが、絶縁性樹脂層を貫通して溝２ｂの底部から露出させるために、図１に示すような突起状の電極（いわゆる、ボールバンプ）であることが好ましい。なお、後述するように電極部３はメッキにより形成されてもよい。電子部品４としては、例えばＩＣ、抵抗、コンデンサのチップ部品など、その種類および形状は特に限定されない。
次に、絶縁性樹脂層２が熱可塑性樹脂にて形成される場合の回路基板１の製造方法について、図２のフローチャート並びに図３ないし図９の回路基板１の製造工程を示す図を参照しつつ説明する。
まず、図３に示すように絶縁性樹脂層２（図１参照）の溝２ｂの形状と逆の形状の凸部１０ａが形成された型１０、及び、プレスヘッド１１が用意され、型１０及びプレスヘッド１１が加熱され（ステップＳ１１）、型１０とプレスヘッド１１との間に、型１０側から順に、熱可塑性の樹脂フィルム２０及び離型紙１２が配置される（ステップＳ１２）。型１０及びプレスヘッド１１は、樹脂フィルム２０の軟化点温度以上（例えば２００℃）に加熱される。
熱可塑性の樹脂フィルム２０としては、軟化点が１２０℃のポリエチレンテレフタレート共重合体（ＰＥＴＧ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ，ｇｌｙｃｏｌ ｍｏｄｉｆｉｅｄ））により形成された、厚さ２００μｍ、２００ｍｍ四方のフィルムが用いられる。樹脂フィルム２０を形成するその他の熱可塑性樹脂としては、例えば、ポリプロピレン、ポリエチレンテレフタレート、アクリロニトリルブタジエンスチレンなどが使用可能である。離型紙１２の材料としては、厚さ１００μｍのテフロン（登録商標）のフィルムが用いられる。離型紙１２のその他の材料としては、例えば、ポリテトラフルオロエチレン、テトラフルオロエチレン・パーフルオロアルキルビニルエーテル共重合体、ポリイミドなどが利用可能である。
次に、図４に示すように、プレスヘッド１１により離型紙１２を介して樹脂フィルム２０が所定の圧力で所定の時間だけ、凹凸が形成された型１０に押圧される（ステップＳ１３）。型１０の凸部は、例えば、幅２００μｍ、高さ２０μｍとなっている。このとき、気泡が残らないように注意しながら０．５〜１．５ｋｇｆ／ｍｍ２の荷重が１２０〜１４０秒加えられる（具体的には、最初の６０秒の間に荷重およびこれによる加熱が漸次増加し、さらに６０秒程度荷重が維持される。）。これにより、樹脂フィルム２０の表面２ａに型１０の凸部１０ａとは逆の形状の溝２ｂが形成される。その後、図５に示すように、樹脂フィルム２０を型１０により軟化点温度以上に保温した状態でプレスヘッド１１及び離型紙１２が除去される。なお、樹脂フィルム２０の形状を安定させることを目的として、離型紙１２が除去される際に樹脂フィルム２０が一時的に軟化点温度を下回るように強制冷却または自然冷却が行われてもよい。また、後の工程での型１０からの樹脂フィルム２０の離型性を向上するために、型１０には予め離型剤がスプレーなどの手法により塗布されている。
続いて、図６に示すようにチャック１３ａに吸着保持された電子部品４が、樹脂フィルム２０の背面２ｃ（溝２ｂが形成されていない面）に対向するように正確に位置決めされて配置される（ステップＳ１４）。このとき、電子部品４の電極部３が所定の凸部１０ａに対向するように配置される。電子部品４は、例えば、６ｍｍ四方、厚さ１６０μｍのＩＣベアチップであり、底面に金の電極部３が５０個形成されている。本実施の形態の場合、電極部３は、いわゆる、スタッドバンプであり、電子部品４と接するベース部の直径が８０μｍ、高さが２０μｍ、先端部の直径が４０μｍ、高さが６０μｍとなっている。そして、チャック１３ａが下降して図６中に２点差線にて示すように樹脂フィルム２０内に電子部品４が圧入される。なお、電子部品４は次のプレス工程にて位置ずれが生じないように圧入されるのであるならば、部分的に圧入されるのみでもよく、型１０に当接するまで圧入されてもよい。
電子部品４が樹脂フィルム２０上に圧入されると、図７に示すように離型紙１２ａを介してプレスヘッド１３が電子部品４を樹脂フィルム２０へと、例えば、４０〜５０ｋｇｆの荷重にて押圧し、電子部品４の電極部３が溝２ｂの底部から露出するまで、すなわち、樹脂フィルム２０が型１０に押しつけられた状態で電極部３が凸部１０ａに十分に当接してバンプが潰れるまで電子部品４が樹脂フィルム２０の背面２ｃから内部にさらに圧入（または、押圧）される（ステップＳ１５）。このとき、例えば、２０〜１５０秒ほど１５０〜１７０℃に樹脂フィルム２０が加熱される（具体的には、最初の５秒の間に加熱が行われ、温度が適宜維持される。）。その後、プレスヘッド１３により電子部品４が樹脂フィルム２０に向けて押圧されつつ冷却が行われ、少なくとも樹脂フィルム２０が変形しない程度まで硬化される（ステップＳ１６）。
樹脂フィルム２０の硬化後（例えば、１１０℃程度まで冷却されると）、樹脂フィルム２０が型１０から剥離され（ステップＳ１７）、図８に示すように、樹脂フィルム２０の上下が反転され、溝２ｂが上方に向けられる。図９に示すように、樹脂フィルム２０の表面２ａの溝２ｂに熱硬化性を有する導電性ペースト１５がスクリーン印刷により充填され（ステップＳ１８）、加熱処理（樹脂フィルム２０の軟化点よりも低い温度であり、例えば、１１０℃）により導電性ペースト１５を硬化させることにより、図１に示す回路パターン５が形成される（ステップＳ１９）。スクリーン印刷時のマスクとしては、開口幅が１６０μｍ、印刷後の膜厚が２０〜３０μｍとなるものが使用される。また、印刷に際しては、高度７０°のスキージを角度６０〜８０°、秒速１５〜１００ｍｍ、印圧０．４〜１．５ｋｇｆにて移動し、ペーストが印刷される。また、導電性ペースト１５を硬化させる際には、好ましくは治具を用いて加圧（例えば、１１０℃に維持された平面を有する金具を用いて０．５〜１．５ｋｇｆ／ｍｍ２にて１０分程度加圧）される。なお、導電性ペースト１５が光硬化性を有する場合には、紫外線などの光の照射により導電性ペースト１５が硬化され、回路基板１が得られる。また、導電性ペースト１５の溝２ｂへの充填は、インクジェット方式やディスペンス塗布にて行われてもよい。
電子部品４の電極部３の先端は溝２ｂの底部から露出するため、導電性ペースト１５の硬化により電極部３と回路パターン５とが電気的に接続されることとなり、その結果、樹脂フィルム２０が電子部品４を内蔵する絶縁性樹脂層２とされた図１に示す回路基板１が得られる。
なお、型１０の材料は特に限定されないが、絶縁性樹脂層２を軟化させるための加熱、及び、プレスヘッド１１，１３による加圧を考慮すると、熱伝導性及び剛性の高いＳＵＳなどの金属製であることが好ましい。石英ガラスも剛性が高いため型１０に利用することができる。
また、導電性ペースト１５としては、上記説明では、Ａｇのフレーク状や球状の微小な金属フィラーを、収縮性を有する熱硬化性樹脂（例えば、硬化温度１１０℃、硬化時間１０分のエポキシ系樹脂）中に充填したものであり、導電性のペーストを加熱により硬化させることにより、熱硬化性樹脂が収縮し、金属フィラー同士が接触して導電性が得られる。なお、導電性ペースト１５に含まれる金属フィラーは、Ｃｕ、Ｎｉ、Ｐｄ、Ａｕなどであってもよい。導電性ペーストは既述のように光硬化性であってもよく、さらに加熱が併用される光硬化性のペーストであってもよい。溝２ｂには部分的に抵抗材料や誘電体材料のペーストが充填されてもよい。さらには、導電性ペーストは熱可塑性ペーストや低温焼結型ペーストであってもよい。
以上のように、図２に示す回路基板１の製造方法では、電子部品４を熱可塑性の樹脂フィルム２０に圧入する際、電極部３に対向するように型１０の凸部１０ａが配置されるため、電極部３の先端が確実に溝２ｂの底部から露出される。これにより、電極部３と回路パターン５とを確実に導通させることができる。回路パターン５は、絶縁性樹脂層２の表面２ａに形成された溝２ｂの内部に形成されるため、回路パターン５の配線同士が絶縁性樹脂層２により確実に隔離され、回路がショートする可能性が極めて低い。その結果、狭ピッチ配線が可能となる。
さらに、電子部品４を圧入した後、絶縁性樹脂層２を完全に硬化させなくても回路パターン５を形成することができ、回路基板１の製造に要する時間を短くすることも実現される。また、型１０を利用することにより溝２ｂを容易に形成することも実現される。
図２に示す回路基板１の製造方法では、絶縁性樹脂層２が熱可塑性樹脂により形成される場合を示しているが、熱可塑性樹脂に代えて熱硬化性樹脂又は光硬化性樹脂により絶縁性樹脂層２が形成されてもよい。この場合、ステップＳ１１における型１０及びプレスヘッド１３の加熱は行われず、樹脂フィルム２０の型１０へと押圧、及び、樹脂フィルム２０への電子部品４の圧入が行われた後（ステップＳ１２〜Ｓ１５）、冷却に代えて加熱又は光照射により樹脂フィルム２０の硬化が行われる（ステップＳ１６）。その後、型１０から樹脂フィルム２０が剥離され、樹脂フィルム２０の溝２ｂに導電性ペースト１５の充填及び導電性ペースト１５の硬化が行われる（ステップＳ１７〜Ｓ１９）。
ただし、光硬化性の樹脂フィルム２０が用いられる場合、硬化させるために型１０が導光性材料にて形成されたり、あるいは、電子部品４が圧入される直前に樹脂フィルム２０に光を照射して硬化を開始させ、圧入後に完全に硬化させる手法が採用される。
また、図２では樹脂フィルム２０が先に型１０に押圧され（ステップＳ１３）、後で電子部品４が圧入されるが（ステップＳ１５）、これらの順序は逆に行われてもよい。
さらに、図１０に示すように、電子部品４が樹脂フィルム２０上に仮圧入された後、樹脂フィルム２０（熱可塑性、熱硬化性、光硬化性のいずれの樹脂であってもよい。）の上側に離型紙１２ａ及びプレスヘッド１３を配置し、下側に型１０を配置し、樹脂フィルム２０が軟化した状態で樹脂フィルム２０が型１０に押しつけられる際に（ステップＳ１３）、樹脂フィルム２０への内部に電子部品４が圧入されてもよい（ステップＳ１５）。これにより、回路基板１の製造に要する時間をさらに短くすることが実現される。また、ステップＳ１３とステップＳ１５とを同時に行う際に、電子部品４と型１０とを機械的に位置決めして保持することにより、電子部品４の電極部３と型１０の凸部１０ａとの位置合わせを容易に行うこともできる。
一方、熱硬化性や光硬化性の樹脂フィルム２０に代えて、液状の熱硬化性樹脂や光硬化性樹脂が利用されてもよい。この場合、ステップＳ１１〜Ｓ１３に代えて、型１０に樹脂の塗布が行われ、離型紙を介して樹脂内に電子部品４が圧入される（ステップＳ１４，Ｓ１５）。その後、熱硬化性または光硬化性の樹脂が硬化され（ステップＳ１６）、図２に示す通りの処理により溝２ｂに回路パターン５が形成される（ステップＳ１７〜Ｓ１９）。
次に、絶縁性樹脂層２が熱可塑性樹脂により形成される場合の回路基板１の他の製造方法について、図１１のフローチャート並びに図１２ないし図１４の回路基板１の製造工程を示す図を参照しつつ説明する。なお、この製造方法では図２に示すステップＳ１１〜Ｓ１３が共通であり、図１１ではステップＳ１３よりも後の工程についてのみ示している。
図４に示すように、熱可塑性の樹脂フィルム２０を型１０に押圧して溝２ｂが形成され（ステップＳ１３）、プレスヘッド１１及び離型紙が除去されると、型１０の加熱が停止され樹脂フィルム２０が自然冷却又は強制冷却により硬化される（ステップＳ２１）。そして、型１０から樹脂フィルム２０が剥離されて上下が反転される（ステップＳ２２）。図１２に示すように、樹脂フィルム２０の表面２ａに形成された溝２ｂに導電性ペースト１５が充填され（ステップＳ２３）、加熱または光照射により導電性ペースト１５が硬化されて回路パターンが形成される（ステップＳ２４）。
次に、図１３に示すように、回路パターン５が形成された表面２ａ側を下にして、樹脂フィルム２０がベースプレート１４上に載置され、ベースプレート１４を加熱して、樹脂フィルム２０が再度軟化される（ステップＳ２５）。その状態で、チャック１３ａに吸着保持された電子部品４が絶縁性樹脂層２の背面２ｃに対向するように配置され（ステップＳ２６）、チャック１３ａが下降して図１３中に二点差線にて示すように電子部品４が樹脂フィルム２０に圧入される。
電子部品４が圧入されると、電子部品４上に離型紙１２ａおよびプレスヘッド１３が配置されて図１４に示すように電子部品４の電極部３が樹脂フィルム２０を突き抜けて回路パターン５に達するまで、電子部品４が樹脂フィルム２０の背面２ｃから内部にさらに圧入（または押圧）される（ステップＳ２７）。そして、プレスヘッド１３により電子部品４を押圧しつつ冷却を行って樹脂フィルム２０を再硬化させ、樹脂フィルム２０が図１に示す絶縁性樹脂層２とされる（ステップＳ２８）。
図１１に示す回路基板１の製造方法では、熱可塑性樹脂の性質を利用して導電性ペースト１５の充填および硬化により回路パターン５を形成する工程が、電子部品４を樹脂フィルム２０に圧入する工程の前に行われる。これにより、電子部品４の電極部３と回路パターン５とをより確実に接合することが可能となる。
なお、図１１におけるステップＳ２４の導電性ペーストの硬化を省略し、樹脂フィルム２０を加熱して再軟化させて電子部品４を圧入する際（ステップＳ２５〜Ｓ２７）に熱硬化性の導電性ペースト１５の硬化を同時に行うことも可能である。これにより、回路基板１の製造に要する時間を短縮することができる。また、加圧下での加熱によりフィラー密度が高くなり、配線の低抵抗化の効果も得られる。
次に、回路基板１のさらに他の製造方法について、図１５のフローチャート並びに図１６ないし図１９の回路基板１の製造工程を示す図を参照しつつ説明する。なお、図１５に示す製造方法では、回路基板１の絶縁性樹脂層２は熱可塑性樹脂に限定されず、熱硬化性樹脂や光硬化性樹脂により形成されてもよい。
まず、図１６に示すように、樹脂フィルム２０がベースプレート１６上に載置される。このとき、樹脂フィルム２０が熱可塑性樹脂である場合には、ベースプレート１６を介して樹脂フィルム２０が軟化点まで加熱される（ステップＳ３１）。樹脂フィルム２０が熱硬化性樹脂又は光硬化性樹脂である場合は、これらの樹脂が軟らかい状態でそのまま使用される。次に、チャック１３ａに吸着保持された電子部品４が、その電極部３が樹脂フィルム２０に対向するように配置され（ステップＳ３２）、チャック１３ａが下降して電子部品４が樹脂フィルム２０に圧入される。
電子部品４が圧入されると、電子部品４上に離型紙１２ａおよびプレスヘッド１３が配置され、図１７に示すようにプレスヘッド１３が下降し、電子部品４が樹脂フィルム２０のベースプレート１６とは反対側の背面２ｃから内部にさらに圧入（または押圧）される（ステップＳ３３）。樹脂フィルム２０が熱可塑性樹脂の場合は、プレスヘッド１３を介して圧入時に電子部品４が加熱される。その後、樹脂フィルム２０が硬化される（ステップＳ３４）。すなわち、樹脂フィルム２０が熱可塑性樹脂の場合はプレスヘッド１３及びベースプレート１６が冷却され、熱硬化性樹脂の場合はプレスヘッド１３及びベースプレート１６が加熱される。樹脂フィルム２０が光硬化性樹脂の場合は、例えば、透光性のベースプレート１６の背面等から光が照射されたり、電子部品４の圧入直前に光を照射して硬化を開始させておいて電子部品４の圧入後に硬化を完了させる。
樹脂フィルム２０の硬化後、図１８に示すように、プレスヘッド１３及びベースプレート１６を樹脂フィルム２０から除去し、上下が反転される。そして、図１９に示すように、プラズマエッチング、ＹＡＧレーザやエキシマレーザのビーム照射、放電加工などの加工処理（矢印９にて示す。）により、電子部品４の電極部３が露出するまで、樹脂フィルム２０の表面２ａを削除して回路パターンに対応する溝２ｂが形成される（ステップＳ３５）。なお、樹脂フィルム２０が熱可塑性樹脂の場合は、加熱を伴わないプラズマエッチングにより溝２ｂが形成されることが好ましい。
その後、樹脂フィルム２０の溝２ｂに導電性ペースト１５が充填され（ステップＳ３６、図９参照）、加熱又は光照射により導電性ペースト１５が硬化されて回路パターン５が形成される（ステップＳ３７）。これにより、樹脂フィルム２０が電子部品４を内蔵する絶縁性樹脂層２とされた図１に示す回路基板１が得られる。
図１５に示す回路基板１の製造方法では、先に電子部品４を樹脂フィルム２０の内部に圧入しておき、後から電子部品４の電極部３が露出する深さまでプラズマエッチングなどにより樹脂フィルム２０に溝２ｂが形成されるため、確実に電極部３と回路パターン５とを接続することができる。また、樹脂フィルム２０として、熱可塑性樹脂以外に熱硬化性樹脂や光硬化性樹脂を使用することができる。さらに、電子部品４の電極部３がメッキバンプなどのように平坦な場合であっても、電極部３を溝２ｂの底部に容易に露出させることができる。もちろん、図２に示す製造方法の場合と同様に、回路パターン５の狭ピッチ化も可能となる。
なお、樹脂フィルム２０として熱硬化性樹脂が用いられる場合、樹脂フィルム２０を硬化させるステップＳ３４を省略し、ステップＳ３７にて導電性ペースト１５の硬化と樹脂フィルム２０の硬化とが同時に行われてもよい。
また、熱硬化性や光硬化性の樹脂フィルム２０に代えて、液状の熱硬化性樹脂や光硬化性樹脂が利用されてもよい。この場合、予めベースプレート１６上に熱硬化性樹脂や光硬化性樹脂が塗布され、以後、図１５のステップＳ３２以降の処理が行われることとなる。
次に、絶縁性樹脂層２が熱硬化性樹脂又は光硬化性樹脂により形成される場合の回路基板１の他の製造方法について、図２０のフローチャートを参照しつつ説明する。なお、回路基板１の製造工程を示す図は図３、図４、図１２、図１４、並びに、図２１を参照する。
まず、図３に示すように、型１０とプレスヘッド１１との間に、離型紙１２をプレスヘッド１１側に介在させて熱硬化性または光硬化性の樹脂フィルム２０が配置され（ステップＳ４１）、図４に示すように、プレスヘッド１１により樹脂フィルム２０が所定の圧力で所定時間だけ型１０に押圧される（ステップＳ４２）。これにより、樹脂フィルム２０に型１０の凸部１０ａとは逆の形状の溝２ｂが形成される。
次に、プレスヘッド１１および離型紙１２が除去されて樹脂フィルム２０が型１０から剥離され（ステップＳ４３）、図１２に示すように、樹脂フィルム２０の上下を反転して樹脂フィルム２０の表面２ａに形成された溝２ｂに導電性ペースト１５が充填される（ステップＳ４４）。図２１に示すように、再度、溝２ｂを下にして樹脂フィルム２０がベースプレート１４上に載置され、チャック１３ａに吸着保持された電子部品４が、樹脂フィルム２０の背面２ｃに対向するように配置される（ステップＳ４５）。そして、チャック１３ａが下降して電子部品４が樹脂フィルム２０ａ上に圧入される。
電子部品４が圧入されると、離型紙１２ａを介して電子部品４上にプレスヘッド１３が配置され、プレスヘッド１３が下降し（図１４参照）電子部品４の電極部３が樹脂フィルム２０を突き抜けて導電性ペースト１５が充填された溝２ｂの底部に達するまで、電子部品４が樹脂フィルム２０の背面２ｃから内部にさらに圧入される（ステップＳ４６）。このとき、樹脂フィルム２０が熱硬化性樹脂である場合には、プレスヘッド１３及びベースプレート１４が加熱されて樹脂フィルム２０と熱硬化性の導電性ペースト１５とが同時に硬化され、導電性ペースト１５が回路パターン５となる（ステップＳ４７）。これにより、図１４と同様の状態となる。樹脂フィルム２０が光硬化性樹脂の場合には、電子部品４の圧入直前に紫外線が樹脂フィルム２０に照射され、電子部品４の圧入後に樹脂フィルム２０が硬化するようにされる。なお、導電性ペースト１５が熱硬化性の場合にはベースプレート１４を加熱することにより導電性ペースト１５の硬化が行われるが、導電性ペースト１５として光硬化性のものを使用して光硬化性の樹脂フィルム２０と導電性ペースト１５とが同時に硬化されてもよい。
このように、図２０に示す回路基板１の製造方法によっても、狭ピッチ化を実現しつつ電子部品４を内蔵した回路基板１が得られる。また、樹脂フィルム２０の硬化と導電性ペースト１５の硬化とを同時に行うことにより、製造時間の短縮を図ることができる。
次に、絶縁性樹脂層２が熱硬化性樹脂又は光硬化性樹脂により形成される場合の回路基板１のさらに他の製造方法について、図２２のフローチャートを参照しつつ説明する。なお、回路基板１の製造工程を示す図は、図３、図４並びに図６ないし図９と同様であるため、これらの図を参照する。
まず、図３及び図４に示すように、型１０上に熱硬化性または光硬化性の樹脂フィルム２０が配置され、プレスヘッド１１により樹脂フィルム２０が型１０に押圧され、樹脂フィルム２０に型１０の凸部１０ａとは逆の形状の溝２ｂが形成される（ステップＳ５１，Ｓ５２）。
次に、図６に示すように、チャック１３ａに吸着保持された電子部品４が、絶縁性樹脂層２の背面２ｃに対向するように配置され（ステップＳ５３）、チャック１３ａが下降して電子部品４が樹脂フィルム２０内に圧入される。電子部品４が圧入されると、図７に示すように離型紙１２ａを介してプレスヘッド１３を下降させて、電子部品４の電極部３が溝２ｂに底部から露出するまで、電子部品４が樹脂フィルム２０の背面２ｃから内部に圧入される（ステップＳ５４）。その後、樹脂フィルム２０が型１０から剥離され、樹脂フィルム２０の硬化が行われる（ステップＳ５５，Ｓ５６）。すなわち、樹脂フィルム２０が熱硬化性樹脂の場合には樹脂フィルム２０が加熱され、樹脂フィルム２０が光硬化性の場合には光が照射される。
樹脂フィルム２０は図８に示すように反転され、図９に示すように溝２ｂに導電性ペースト１５が充填され（ステップＳ５７）、加熱又は光照射により導電性ペースト１５が硬化されて回路パターン５が形成される（ステップＳ５８）。
このように、図２２に示す回路基板１の製造方法では、先に樹脂フィルム２０が硬化され、その後、導電性ペースト１５が硬化される。これにより、硬化前に樹脂フィルム２０を型１０から剥離する場合であっても溝２ｂの形状を安定して得ることができる。
以上、溝２ｂに形成された回路パターン５を有し、かつ、電子部品４が内蔵された回路基板１の様々な製造方法について説明してきたが、これらの製造方法は、回路基板１の厚さ、取り扱いの容易さ、回路基板１が使用される環境などを考慮して選択が行われる。いずれの製造方法が採用される場合であっても、溝２ｂに回路パターン５が形成されるため、回路パターン５の狭ピッチ化が実現される。また、既述のように適宜処理をまとめて行うことにより、製造時間の短縮化も実現される。
以上、本発明の実施の形態について説明してきたが、本発明は上記実施の形態に限定されるものではなく、様々な変形が可能である。
上記実施の形態の説明にて参照された溝２ｂの断面形状は矩形にて示しているが、溝２ｂの形状は半円形などのように他の形状であってもよい。
また、上記実施の形態では、絶縁性樹脂層２を形成するために主として樹脂フィルム２０が用いられるものとして説明を行ったが、電子部品４の大きさによっては板状の樹脂が用いられてもよい。
また、上記実施の形態では、製造される回路基板１の絶縁性樹脂層２が一層であるが、回路基板１が多層基板の一部として製造されてもよい。例えば、図１において表面２ａの上に回路パターン５に接続された他の回路パターンが形成されたり、他の電子部品が実装されてもよい。さらには、回路基板１の上面や下面に補強用の樹脂板が接着されてもよい。この場合、補強用の樹脂板は、回路パターン５が形成された直後や電子部品４が圧入された直後に絶縁性樹脂層に接着されてもよい。
上記実施の形態では、導電性ペースト１５を用いて溝２ｂ内に回路パターンが形成されるが、回路パターンは他の手法により形成されてもよい。例えば、溝２ｂ内にメッキやスパッタリングによる膜形成を施すことにより導電層の回路パターンが形成されてもよい。これにより、回路パターンの絶縁性樹脂層２への密着強度が高くなり、微細配線も容易に行うことが可能となる。
以上のように、本発明にかかる回路基板及びその製造方法は、電子部品などが内蔵された回路基板及びその製造方法に利用可能である。
回路基板の構成を示す断面図 回路基板の製造方法を示すフローチャート 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造方法を示すフローチャート 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造方法を示すフローチャート 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造工程を示す図 回路基板の製造方法を示すフローチャート 回路基板の製造工程を示す図 回路基板の製造方法を示すフローチャート
符号の説明
１ 回路基板
２ 絶縁性樹脂層
２ａ 表面
２ｂ 溝
２ｃ 背面
３ 電極部
４ 電子部品
５ 回路パターン
１０ 型
１０ａ 凸部
１５ 導電性ペースト
Ｓ１１〜Ｓ１９，Ｓ２１〜Ｓ２８，Ｓ３１〜Ｓ３７，Ｓ４１〜Ｓ４７，Ｓ５１〜Ｓ５８ ステップ

Claims (4)

  1. 回路基板の製造方法であって、
    絶縁性樹脂層の表面に回路パターンに対応する凹凸が形成された型に押しつけてその表面に溝を形成する工程と、
    前記絶縁性樹脂層を前記型に押しつけた状態で、反対側の背面から前記絶縁性樹脂層の内部に、その電極部の金バンプが前記溝の底部から露出し前記型に当設し潰れるまで電子部品を圧入する工程と、
    前記溝の内部に導電性ペーストを充填し、前記導電性ペーストを硬化させることで、前記溝の内部に導電層を形成する工程と
    を備えることを特徴とする回路基板の製造方法。
  2. 請求項１に記載の回路基板の製造方法であって、
    前記絶縁性樹脂層が前記型に押しつけられる際に、前記電子部品が前記絶縁性樹脂層の内部に圧入されることを特徴とする回路基板の製造方法。
  3. 請求項１に記載の回路基板の製造方法であって、
    前記絶縁性樹脂層が熱硬化性樹脂又は光硬化性樹脂で形成されており、
    前記電子部品を圧入する工程と、前記導電性ペーストを充填する工程との間に、前記絶縁性樹脂層を硬化させる工程をさらに備えることを特徴とする回路基板の製造方法。
  4. 請求項１に記載の回路基板の製造方法であって、
    前記絶縁性樹脂層が熱硬化性樹脂で形成されており、前記導電性ペーストが熱硬化性であり、
    前記導電性ペーストを硬化させる工程において、前記絶縁性樹脂層が硬化されることを特徴とする回路基板の製造方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332094A (ja) * 2005-05-23 2006-12-07 Seiko Epson Corp 電子基板の製造方法及び半導体装置の製造方法並びに電子機器の製造方法
JP4305430B2 (ja) * 2005-08-24 2009-07-29 ソニー株式会社 部品実装方法および部品実装体
US20070063344A1 (en) * 2005-09-22 2007-03-22 Chun-Hung Lin Chip package structure and bumping process
TWI295840B (en) * 2006-04-07 2008-04-11 Advanced Semiconductor Eng Mounting method of passive component
CN101432869B (zh) * 2006-04-27 2011-09-14 株式会社半导体能源研究所 半导体器件及其方法、以及具有半导体器件的电子装置
WO2008023666A1 (fr) * 2006-08-23 2008-02-28 Cluster Technology Co., Ltd. Procédé de fabrication d'une carte de connexion et carte de connexion correspondante
JP4950676B2 (ja) * 2007-01-18 2012-06-13 リンテック株式会社 回路基板の製造方法
DE102007024189A1 (de) * 2007-05-24 2008-11-27 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
CN101690434B (zh) * 2007-06-26 2011-08-17 株式会社村田制作所 元器件内置基板的制造方法
WO2009069020A1 (en) * 2007-11-27 2009-06-04 Nxp B.V. Contact structure for an electronic circuit substrate and electronic circuit comprising said contact structure
KR100999506B1 (ko) * 2008-09-09 2010-12-09 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
CN102144291B (zh) * 2008-11-17 2015-11-25 先进封装技术私人有限公司 半导体基板、封装与装置
EP2200412A1 (en) 2008-12-17 2010-06-23 Nederlandse Organisatie voor toegepast-natuurwetenschappelijk Onderzoek TNO Flexible electronic product and method for manufacturing the same
US9029181B2 (en) * 2009-02-02 2015-05-12 Hanergy Hi-Tech Power (Hk) Limited Two-part screen printing for solar collection grid
JP5606268B2 (ja) * 2010-10-27 2014-10-15 日本特殊陶業株式会社 多層配線基板の製造方法
EP2750490B1 (en) * 2011-08-23 2016-11-16 Fujikura Ltd. Component-mounting printed circuit board and manufacturing method for same
WO2013158796A1 (en) 2012-04-17 2013-10-24 Global Solar Energy, Inc. Integrated thin film solar cell interconnection
CN103887405B (zh) * 2013-09-04 2017-06-20 广州众恒光电科技有限公司 一种通过微结构提高出光效率及改善光斑的封装工艺
CN104345966A (zh) * 2014-05-31 2015-02-11 深圳市骏达光电股份有限公司 一种触摸屏用感应组件及其制作方法
CN110880490A (zh) * 2014-12-16 2020-03-13 奥特斯奥地利科技与系统技术有限公司 承载电子部件的部件承载件及制造部件承载件的方法
JP2017034150A (ja) * 2015-08-04 2017-02-09 株式会社ダイセル 回路基板とその製造方法
JP6502204B2 (ja) * 2015-08-04 2019-04-17 株式会社ダイセル 回路基板とその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6270473A (ja) 1985-09-24 1987-03-31 Denki Kagaku Kogyo Kk フレキシブルプリント基板
US5366906A (en) * 1992-10-16 1994-11-22 Martin Marietta Corporation Wafer level integration and testing
JP2842378B2 (ja) * 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
US6300686B1 (en) * 1997-10-02 2001-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP3002462B1 (ja) * 1998-12-04 2000-01-24 アピックヤマダ株式会社 半導体パッケージ及び樹脂封止方法
JP3194917B2 (ja) * 1999-08-10 2001-08-06 トーワ株式会社 樹脂封止方法
JP3891743B2 (ja) 1999-09-20 2007-03-14 松下電器産業株式会社 半導体部品実装済部品の製造方法、半導体部品実装済完成品の製造方法、及び半導体部品実装済完成品
EP1990833A3 (en) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US6623844B2 (en) * 2001-02-26 2003-09-23 Kyocera Corporation Multi-layer wiring board and method of producing the same
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
US6768064B2 (en) * 2001-07-10 2004-07-27 Fujikura Ltd. Multilayer wiring board assembly, multilayer wiring board assembly component and method of manufacture thereof
US6709897B2 (en) * 2002-01-15 2004-03-23 Unimicron Technology Corp. Method of forming IC package having upward-facing chip cavity
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process

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