JP4034482B2

JP4034482B2 - Multilayer wiring structure and method of manufacturing semiconductor device

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Publication number: JP4034482B2
Application number: JP26422299A
Authority: JP
Inventors: 雅基山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-17
Filing date: 1999-09-17
Publication date: 2008-01-16
Anticipated expiration: 2019-09-17
Also published as: JP2001085518A

Description

【０００１】
【発明の属する技術分野】
本発明は、銅などの絶縁膜中の拡散速度が速く、トランジスタ特性に悪影響を及ぼす銅などの金属を配線に用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には多数のトランジスタや抵抗などを電気回路を構成するように結び付け、１チップ上に集積化して形成した形成した大規模集積回路（ＬＳＩ）が多く用いられている。
このため機器全体の性能は、ＬＳＩ単体の性能に大きく影響されている。ＬＳＩ単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現される。
しかし、素子の微細化に伴って配線の微細化や多層化が進んだ結果、以下のような問題が顕在化している。すなわち、配線自身の抵抗や配線間の寄生容量（線間容量や層間容量など）による信号遅延が問題になっている。
配線間の寄生容量を低減する方法として層間絶縁膜の比誘電率を下げる方法があるが、材料の比誘電率を下げるにもその物性などの関係から限界がある。そこで、層間絶縁膜の比誘電率を下げつつ、配線間の対向する面積を小さくする、つまり、配線膜厚を減少させるような方法がとられる。
この方法によると、寄生容量は下げられるものの、配線膜厚の減少による配線抵抗の増大が問題になってくる。そのため最近では、従来から使用されているアルミニウム（Ａｌ）配線に代えて、抵抗値が従来のＡｌに比べて４０％ほど低い銅（Ｃｕ）配線が用いられるようになってきた。
【０００３】
【発明が解決しようとする課題】
しかし、Ｃｕは、シリコン酸化膜のような絶縁膜中における拡散速度が速く、容易にトランジスタまで拡散してトランジスタ特性に悪影響を及ぼす。このため、Ｃｕの拡散を防止するようなバリアメタルでＣｕの配線を包むことが行われているのが現状である。
一般に、バリアメタルは、Ｃｕに比べて抵抗が高く、膜厚が厚い場合には配線の抵抗が高くなるため、一般的には極薄膜で用いられることが多い。このため、半導体基板（ウェーハ）上においてエッジカット（絶縁膜もしくはフォトレジストはウェーハ全面に形成されるが、ウェーハ側面や裏面に不要に形成されるのを防ぐためにウェーハ周端部から所定の距離はエッジカットしてその部分に絶縁膜もしくはフォトレジストを形成しない。エッジカットされた絶縁膜もしくはフォトレジストの周端部をエッジカット部という）されたような領域では、薄いバリアメタルのため横方向からＣｕが絶縁膜中に拡散するという問題が起こっている。これは、スパッタリングによるバリアメタル層の成膜の際に顕著であり、スパッタリングによって成膜されたバリアメタル層は、単位面積当たりの成膜膜厚、すなわち、バリアメタル層の体積が同じであることから、配線溝のような浅い側壁では十分な拡散防止の膜厚が確保できるものの、エッジカット領域のような深い側壁では十分な膜厚が確保できないためである。
【０００４】
図９及び図１０を用いて従来技術を説明する。
シリコンウェーハなどの半導体基板１上には、ＣＶＤＳｉＯ₂などからなる第１の絶縁膜２が形成されている。半導体基板１の表面領域には不純物拡散領域１１が形成されている。第１の絶縁膜２には不純物拡散領域１１に繋がる貫通孔が接続孔として形成され、この内部にはＴｉ膜などのバリアメタル層２１とその上、つまり接続孔内に埋め込まれたＣｕ膜２２から構成された接続配線が形成されている。第１の絶縁膜２及び接続配線の上には、例えば、シリコン窒化膜（ＳｉＮ）からなる第１の拡散防止膜３が形成されている。第１の拡散防止膜３の上にはＣＶＤＳｉＯ₂などからなる第２の絶縁膜４が形成されている。この第２の絶縁膜４の上には所定の形状にパターニングされたフォトレジスト膜８が形成されている。このパターニングされたフォトレジスト膜８をマスクとして第２の絶縁膜４をエッチングして配線溝４１を形成する（図９（ａ））。次に、フォトレジスト膜８を除去してからバリアメタル層４２を配線溝４１の側壁、底面及び第２の絶縁膜４上に形成し、さらに、Ｃｕ膜４３を配線溝４１内部及び第２の絶縁膜４上に堆積させる（図９（ｂ））。
【０００５】
Ｃｕ膜４３は、その後、化学的機械的研磨（ＣＭＰ:Chemical Mechanical Polishing) 法やＣＤＥ(Chemical Dry Etching)などにより第２の絶縁膜４上のＣｕ膜４３を除去し、Ｃｕ膜４３から構成された埋め込み配線を配線溝４１中に形成する。次に、プラズマＣＶＤ法などによりシリコン窒化膜（ＳｉＮ）などからなる第２の拡散防止膜５を形成する。その後工程において、上層の絶縁膜を複数層形成し、各層に配線層を形成して多層配線構造を半導体基板に形成する（図９（ｃ））。
このような半導体装置の製造工程中において、各絶縁膜の表面にはＣｕなどの拡散を防ぐ拡散防止膜が形成されているが、その端部のエッジカット領域は拡散防止膜に覆われていないので、この状態で、Ｃｕプロセス工程を通ると、半導体基板の外周からＣｕが半導体基板中に拡散し、半導体基板に形成されるトランジスタの特性を変動させる恐れが生じることがある（図９（ｂ）参照）。
このように、従来のエッジカット領域は、深い側壁部分を薄いバリアメタル層のみでエッジカット領域の横方向からのＣｕの拡散防止をしていたので絶縁膜中にＣｕが拡散するという問題が起こっている。
【０００６】
また、半導体基板１上には、さらに、図９（ｃ）に示す第２の拡散防止膜５の上に第３の絶縁膜６及び第３の拡散防止膜７を順次積層して多層配線構造を形成する。この製造工程中において、拡散防止膜と絶縁膜とがエッジカット領域部分から剥がれることがあるという問題があった（図１０）。
本発明は、このような事情によりなされたものであり、半導体装置の多層配線形成において絶縁膜に配線溝もしくは接続孔をエッチング形成する際に、配線を構成する金属のトランジスタへの拡散を防止することが可能な構造を有するフォトレジストのエッジカット領域を備えた半導体装置の製造方法を提供する。
【０００７】
【課題を解決するための手段】
本発明は、半導体装置の銅もしくは銅合金からなる金属配線を少なくとも１層有する多層配線の形成工程において、絶縁膜に配線溝又は接続孔もしくは配線溝及び接続孔をエッチング形成する際に、上層にいくほど絶縁膜エッチングに用いるフォトレジストのエッジカット領域を外側にずらすこと及び銅の拡散を防止する拡散防止膜を前記絶縁膜の側壁上まで延在させることとを組み合わせて絶縁膜を各層ごとに拡散防止膜で被覆することを特徴としている。
半導体基板に多層配線を形成する工程中において、配線を構成する銅のトランジスタへの拡散を有効に防止することができる。また、拡散防止膜及び絶縁膜間の剥がれを少なくすることができる。
【０００８】
すなわち、本発明の多層配線構造体は、金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれ、且つエッジカット領域を有する絶縁膜を複数層積層してなる多層配線構造を有する半導体基板を具備し、上層の絶縁膜のエッジカット領域は、下層の絶縁膜のエッジカット領域の外側まで延在しており、前記積層された絶縁膜の少なくとも１層は、銅もしくは銅合金からなる金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれ、前記積層された絶縁膜の各層表面は、エッジカット領域の側壁部分を含めて銅の拡散を防止する拡散防止膜により被覆されていることを特徴としている。
また、本発明の多層配線構造体は、金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれ、且つエッジカット領域を有する絶縁膜を複数層積層してなる多層配線構造を有する半導体基板を具備し、前記積層された絶縁膜の少なくとも１層は、銅もしくは銅合金からなる金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれ、前記銅もしくは銅合金からなる金属配線又は金属接続配線もしくは金属配線及び金属接続配線が埋め込まれた絶縁膜は、上層の絶縁膜のエッジカット領域が下層の絶縁膜のエッジカット領域の外側まで延在しており、前記積層された絶縁膜の各層表面は、エッジカット領域の側壁部分を含めて銅の拡散を防止する拡散防止膜により被覆されていることを特徴としている。
【０００９】
本発明の半導体装置の製造方法は、半導体基板主面上にエッジカット領域を有する下層の絶縁膜を形成する工程と、前記下層の絶縁膜に配線溝又は接続孔もしくは配線溝及び接続孔を形成し、この配線溝又は接続孔もしくは配線溝及び接続孔に下層の金属配線又は金属接続配線もしくは金属配線及び金属接続配線を埋め込む工程と、前記エッジカット領域の側壁部分を被覆するように前記下層の絶縁膜上に下層の拡散防止膜を形成する工程と、前記第１の拡散防止膜上にエッジカット領域を有する上層の絶縁膜を、そのエッジカット領域が前記下層の絶縁膜のエッジカット領域の外側まで延在するように、形成する工程と、前記上層の絶縁膜上に、所定のパターンを有し、そのエッジカット領域が前記上層の絶縁膜のエッジカット領域より外側に延在するフォトレジスト膜を形成する工程と、前記フォトレジスト膜をマスクとして前記上層の絶縁膜をエッチングして配線溝又は接続孔もしくは配線溝及び接続孔を形成する工程と、前記フォトレジスト膜を除去後、前記上層の絶縁膜上及び前記配線溝又は接続孔もしくは配線溝及び接続孔の内部に金属膜を堆積させる工程と、前記配線溝又は接続孔もしくは配線溝及び接続孔に埋め込まれた金属膜以外の金属膜を除去して前記埋め込まれた部分の金属膜を上層の金属配線又は金属接続配線もしくは金属配線及び金属接続配線とする工程と、エッジカット領域の側壁部分を被覆するように前記上層の絶縁膜上に上層の拡散防止膜を形成する工程とを具備し、前記上層の絶縁膜のエッジカット領域は、前記下層の絶縁膜のエッジカット領域の外側まで延在するように構成することを特徴としている。
【００１０】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図４を参照して第１の実施例を説明する。
図１乃至図３は、半導体基板上に形成された多層配線を形成する製造工程断面図、図４は、製造工程平面図である。この実施例では、素子分離形成工程及びトランジスタ形成工程の記載は省略し、多層配線構造の内２層配線について説明する。また、配線形成において、デュアルダマシン(Dual-Damascene)工程によるＣｕ配線の形成について説明する。
図１（ａ）に示すように、シリコンウェーハなどの半導体基板１０１上には、ＣＶＤＳｉＯ₂などからなる第１の層間絶縁膜１０２が形成されている。半導体基板１０１の表面領域には素子分離領域やＭＯＳＦＥＴなどのトランジスタが形成されている。第１の層間絶縁膜１０２は、半導体基板１０１の周端部から５．０ｍｍ長のエッジカットがなされている。この周端部からエッジカット部までを層間絶縁膜のエッジカット領域という。
【００１１】
次に、第１の金属配線を形成する。そのために、まず配線溝をエッチングする際のシリコン窒化膜からなるエッチングストッパー膜１０３を半導体基板１０１上、第１の層間絶縁膜１０２の上面及び側壁上に形成する。そして、エッチングストッパー膜１０３の上に配線間の絶縁膜として比誘電率の低い第２の層間絶縁膜１０４を堆積させる。この第２の層間絶縁膜として、いくつかの材料と形成方法が考えられる。例えば、減圧プラズマＣＶＤ(Chemical Vapor Deposition) 法による弗素（Ｆ）もしくは硼素（Ｂ）を添加したシリコン酸化膜があり、スピンコート(spin-coat) 塗布法によるシリケイト系膜やポリマー系膜がある。シリケイト系膜には有機成分を含むものと、含まない無機系膜がある。その他の成膜方法としては、蒸着重合法による有機系膜がある。ここでは、低誘電率膜を主として説明するが、デバイスによっては絶縁膜の低誘電率化が必要でない製品も存在するので、これらの製品群に関しては、一般に使用されているＣＶＤ法によるシリコン酸化膜や硼素、燐（Ｐ）を含有したＢＰＳＧ(Boron-doped Phospho-Silicate Glass)膜、ＰＳＧ(Phospho-Silicate Glass)膜を用いることもできる。この実施例では減圧プラズマＣＶＤ法により成膜した弗素添加シリコン酸化膜を用いる。次に、半導体基板１０１の第２の層間絶縁膜１０４上にフォトレジスト膜１０５を形成する。
【００１２】
このフォトレジスト膜１０５は、第１の配線パターン形状にパターニングされるとともに、半導体基板１の周端部から４．５ｍｍの所にエッジカットを設定する。これにより、第１の配線形成の際のフォトレジスト膜１０５のエッジカットは、第１の層間絶縁膜１０２のエッジカットより０．５ｍｍ外側に設定されたことになる。つまり、パターニングされ、エッジカットされたフォトレジスト膜１０５は、第２の層間絶縁膜１０４の第１の層間絶縁膜１０２のエッジカット領域を覆う部分を被覆している（図１（ａ））。
図４は、半導体基板の平面の状態を説明している。半導体基板１０１は、シリコンウェーハからなり、最終的に半導体基板１０１がダイシングされて複数のチップが形成されるチップ形成領域が形成されている。この半導体基板１０１上にはエッジカットされた第２の層間絶縁膜１０４が形成されている（図４（ａ））。この上にエッジカットされたフォトレジスト膜１０５が形成されている（図４（ｂ））。このフォトレジスト膜１０５がパターニングされる。
次に、パターニングされたフォトレジスト膜１０５をマスクとして、ＲＩＥ(Reactive Ion Etching)法などを用いて第１の配線が埋め込まれる配線溝１１３を形成する。このとき、第２の層間絶縁膜１０４は、エッジカットされている（図１（ｂ）、図４）。
【００１３】
次に、フォトレジスト膜１０５を除去してから、第１の配線材料となる金属膜１０６を配線溝１１３内及び半導体基板１０１、第２の層間絶縁膜１０４上に堆積させる。この堆積方法としては、例えば、Ｃｕの拡散防止膜であるチタン窒化膜（ＴｉＮ）を１０ｎｍの厚さでスパッタリング法により堆積させ、次に、膜厚約１００ｎｍのＣｕ膜を堆積させる。さらにスパッタリングＣｕ膜の上に電気メッキ法によりＣｕ膜を８００ｎｍ程度堆積させる。この様に、金属膜１０６は、チタン窒化膜、スパッタリングＣｕ膜及び電気メッキＣｕ膜から構成されている（図１（ｃ））。次に、ＣＭＰ方法などにより、金属膜１０６を構成するＣｕ膜の平坦化を行って、配線溝１１３内にのみ金属膜１０６を構成するＣｕ膜を残置させる。配線溝１１３内の金属膜１０６は、第１の配線１０６を構成する。その後、Ｃｕに対する拡散防止膜１０７を第１の配線１０６上を含む第２の層間絶縁膜１０４上全面に堆積させる。拡散防止膜１０７としてはプラズマＣＶＤ法による薄膜のシリコン窒化膜（ＳｉＮ）などがある（図２（ａ））。
【００１４】
次に、半導体基板１０１上に拡散防止膜１０７を被覆するように、例えば、減圧プラズマＣＶＤ法による弗素添加シリコン酸化膜からなる第３の層間絶縁膜１０８を堆積させる（図２（ｂ））。第３の層間絶縁膜１０８上にはフォトレジスト膜１１４が形成される。このフォトレジスト膜１１４は、配線溝及び接続孔を形成するようにパターニングされ、第３の層間絶縁膜１０８の側面を被覆するようにエッジカットされる（図２（ｃ））。そして、リソグラフィとＲＩＥ(Reactive Ion Etching)などのドライエッチングにより、第３の層間絶縁膜１０８に第２の配線溝１１５と第１の配線１０６に達する第１の接続孔１１６を形成する。この時、パターン加工のマスクとなるフォトレジスト膜１１４のエッジカット領域は、フォトレジスト膜１０５のエッジカット領域から０．５ｍｍ外側の半導体基板１０１の終端部から４ｍｍに設定しておく（図３（ａ））。
【００１５】
次に、フォトレジスト膜１１４を除去後、第２の配線及び第１の接続配線となる金属膜１０９を半導体基板１０１上に堆積させる。この工程は、金属膜１０６を堆積させる工程と同様である。この堆積方法としては、例えば、Ｃｕの拡散防止膜であるチタン窒化膜（ＴｉＮ）を２０ｎｍの厚さでスパッタリング法により堆積させ、次に、膜厚約１００ｎｍのＣｕ膜を堆積させる。さらにスパッタリングＣｕ膜の上に電気メッキ法によりＣｕ膜を８００ｎｍ程度堆積させる。この様に、金属膜１０９は、チタン窒化膜、スパッタリングＣｕ膜及び電気メッキＣｕ膜から構成されている。次に、ＣＭＰ方法などにより、金属膜１０９を構成するＣｕ膜の平坦化を行って、配線溝１１５及び接続孔１１６内にのみＣｕ膜を残置させる。配線溝１１５内の金属膜１０９は、第２の配線を構成する。接続孔１１６内の金属膜１０９は、第１の配線１０６と電気的に接続される第１の接続配線を構成する。その後、Ｃｕに対する拡散防止膜１１０を第２の配線上を含む第３の層間絶縁膜１０８上全面に堆積させる。拡散防止膜１１０としてはプラズマＣＶＤ法による薄膜のシリコン窒化膜（ＳｉＮ）などがある（図３（ｂ））。
【００１６】
次に、半導体基板１０１上に拡散防止膜１１０を被覆するように、例えば、減圧プラズマＣＶＤ法による弗素添加シリコン酸化膜からなる第４の層間絶縁膜１１１を堆積させる（図３（ｃ））。
以上の方法を繰り返すことにより、第３、第４、・・・の多層の配線が順次形成される。
以上、この実施例では、多層配線を形成する工程において、絶縁膜に配線溝もしくは配線溝及び接続孔をエッチング形成する際に、上層にいくほど絶縁膜エッチングに用いるフォトレジスト膜のエッジカット領域を外側にずらすこと及びＣｕなどの金属の絶縁膜中への拡散を阻止する拡散防止膜を前記絶縁膜の側壁上まで延在させることとを組み合わせることにより、半導体基板に多層配線を形成する工程中において、配線を構成する金属のトランジスタへの拡散を防止することができる。また、拡散防止膜は、絶縁膜の側壁まで延在しているので、拡散防止膜と絶縁膜とが剥がれることが少なく、両者間の接合力が向上する。
【００１７】
次に、図５乃至図７を参照して第２の実施例を説明する。
図５乃至図７は、半導体基板上に形成された多層配線を形成する製造工程断面図である。この実施例では、素子分離形成工程及びトランジスタ形成工程の記載は省略し、多層配線構造の内２層配線について説明する。この実施例では、とくにシングルダマシンプロセスによる埋め込み型のＣｕ配線を有する多層配線を説明する。
図５（ａ）に示すように、シリコン半導体などの半導体基板２０１上には、ＣＶＤＳｉＯ₂などからなる第１の層間絶縁膜２０２が形成されている。半導体基板２０１の表面領域には素子分離領域やＭＯＳＦＥＴなどのトランジスタが形成されている（図示せず）。第１の層間絶縁膜２０２は、半導体基板２０１の終端部から５．０ｍｍ長のエッジカットがなされている。この終端部からエッジカット部までを層間絶縁膜のエッジカット領域という。
【００１８】
次に、第１の金属配線を形成する。そのために、まず配線溝をエッチングする際のシリコン窒化膜などからなるエッチングストッパー膜２０３を半導体基板２０１上、第１の層間絶縁膜２０２の上面及び側壁上に形成する。そして、エッチングストッパー膜２０３の上に配線間の絶縁膜として比誘電率の低い第２の層間絶縁膜２０４を堆積させる。この第２の層間絶縁膜として、いくつかの材料と形成方法が考えられる。例えば、減圧プラズマＣＶＤ法による弗素（Ｆ）もしくは硼素（Ｂ）を添加したシリコン酸化膜があり、スピンコート塗布法によるシリケイト系膜やポリマー系膜がある。シリケイト系膜には有機成分を含むものと、含まない無機系膜がある。その他の成膜方法としては、蒸着重合法による有機系膜がある。ここでは、低誘電率膜を主として説明するが、デバイスによっては絶縁膜の低誘電率化が必要でない製品も存在するので、これらの製品群に関しては、一般に使用されているＣＶＤ法によるシリコン酸化膜や硼素、燐（Ｐ）を含有したＢＰＳＧ膜、ＰＳＧ膜を用いることもできる。この実施例では減圧プラズマＣＶＤ法により成膜した弗素添加シリコン酸化膜を用いる。
【００１９】
次に、半導体基板２０１の第２の層間絶縁膜２０４上にフォトレジスト膜２０５を形成する。このフォトレジスト膜２０５は、第１の配線パターン形状にパターニングされるとともに、半導体基板２の周端部から４．５ｍｍの所にエッジカットを設定する。これにより、第１の配線形成の際のフォトレジスト膜２０５のエッジカットは、第１の層間絶縁膜２０２のエッジカットより０．５ｍｍ外側に設定されたことになる。つまり、パターニングされ、エッジカットされたフォトレジスト膜２０５は、第２の層間絶縁膜２０４の第１の層間絶縁膜２０２のエッジカット領域を覆う部分を被覆している（図５（ａ））。
次に、パターニングされたフォトレジスト膜２０５をマスクとして、ＲＩＥ法などを用いて第１の配線が埋め込まれる配線溝２１７を形成する。このとき、第２の層間絶縁膜２０４は、エッジカットされる（図５（ｂ））。
【００２０】
次に、第１の配線材料となる金属膜を配線溝２１７内及び半導体基板２０１、第２の層間絶縁膜２０４上に堆積させる。この堆積方法としては、例えば、Ｃｕの拡散防止膜であるチタン窒化膜（ＴｉＮ）を１０ｎｍの厚さでスパッタリング法により堆積させ、次に、膜厚約１００ｎｍのＣｕ膜を堆積させる。さらにスパッタリングＣｕ膜の上に電気メッキ法によりＣｕ膜を８００ｎｍ程度堆積させる。この様に、金属膜は、チタン窒化膜、スパッタリングＣｕ膜及び電気メッキＣｕ膜から構成されている。次に、ＣＭＰ方法などにより、金属膜を構成するＣｕ膜の平坦化を行って、配線溝２１７内にのみ金属膜を構成するＣｕ膜を残置させる。配線溝２１７内の金属膜は、第１の配線２０６を構成する。その後、Ｃｕに対する拡散防止膜２０７を第１の配線２０６上を含む第２の層間絶縁膜２０４上全面に堆積させる。拡散防止膜２０７としてはプラズマＣＶＤ法による薄膜のシリコン窒化膜（ＳｉＮ）などがある（図５（ｃ））。
【００２１】
次に、半導体基板２０１上に拡散防止膜２０７を被覆するように、例えば、減圧プラズマＣＶＤ法による弗素添加シリコン酸化膜からなる第３の層間絶縁膜２０８を堆積させる。第３の層間絶縁膜２０８上にフォトレジスト膜２０９が形成され、このフォトレジスト膜２０９は、接続孔を形成するようにパターニングされ、第３の層間絶縁膜２０８の側面を被覆するようにエッジカットされる。そして、リソグラフィとＲＩＥなどのドライエッチングにより、第３の層間絶縁膜２０８に第１の配線２０６に達する第１の接続孔２１８を形成する。この時、パターン加工のマスクとなるフォトレジスト膜２０９のエッジカット領域は、フォトレジスト膜２０５のエッジカット領域から０．５ｍｍ外側の半導体基板２０１の終端部から４ｍｍに設定しておく（図６（ａ））。
【００２２】
次に、フォトレジスト膜２０９を除去後、第１の接続配線となる金属膜を半導体基板２０１上に堆積させる。この堆積方法としては、例えば、高融点金属のチタン窒化膜（ＴｉＮ）を３００ｎｍの厚さでスパッタリング法により堆積させ、ついで、タングステン（Ｗ）膜をＴｉＮ膜全面に堆積させる。この様に、金属膜は、ＴｉＮ膜及びＷ膜から構成されている。次に、ＣＭＰ方法などにより、金属膜を構成するＷ膜の平坦化を行って、第１の接続孔２１８内にのみ金属膜を残置させる。第１の接続孔２１８内の金属膜は、第１の配線２０６と電気的に接続される第１の接続配線２１０を構成する。その後、第２の配線溝加工の際のエッチングストッパーとなるストッパー膜２１１を第１の接続配線２１０上を含む第３の層間絶縁膜２０８上全面に堆積させる。ストッパー膜２１１には、Ｃｕの拡散防止効果も兼ねるプラズマＣＶＤ法による薄膜のシリコン窒化膜（ＳｉＮ）などを用いる（図６（ｂ））。
【００２３】
次に、半導体基板２０１上にストッパー膜２１１を被覆するように、例えば、減圧プラズマＣＶＤ法による弗素添加シリコン酸化膜からなる第４の層間絶縁膜２１２を堆積させる。そして、第４の層間絶縁膜２１２上にフォトレジスト膜２１３が形成される。このフォトレジスト膜２１３は、配線溝を形成するようにパターニングされ、第４の層間絶縁膜２１２の側面を被覆するようにエッジカットされる。そして、リソグラフィとＲＩＥなどのドライエッチングにより、第４の層間絶縁膜２１２に第１の接続配線２１０に達する第２の配線溝２１９を形成する。この時、パターン加工のマスクとなるフォトレジスト膜２１３のエッジカット領域は、フォトレジスト膜２０９のエッジカット領域から０．５ｍｍ外側の半導体基板２０１の終端部から３．５ｍｍに設定しておく（図６（ｃ））。
【００２４】
次に、フォトレジスト膜２１３を除去後、第２の配線となる金属膜を半導体基板２０１上に堆積させる。この堆積方法としては、例えば、Ｃｕの拡散防止膜であるチタン窒化膜（ＴｉＮ）を１０ｎｍの厚さでスパッタリング法により堆積させ、次に、膜厚約１００ｎｍのＣｕ膜を堆積させる。さらにスパッタリングＣｕ膜の上に電気メッキ法によりＣｕ膜を８００ｎｍ程度堆積させる。この様に、金属膜は、ＴｉＮ膜、スパッタリングＣｕ膜及び電気メッキＣｕ膜から構成されている。次に、ＣＭＰ方法などにより、金属膜を構成するＣｕ膜の平坦化を行って、第２の配線溝２１９内にのみＣｕ膜を残置させる。第２の配線溝２１９内の金属膜は、第１の接続配線２１０と電気的に接続される第２の配線２１４を構成する。その後、Ｃｕの絶縁膜への拡散を防止する拡散防止膜２１５を第２の配線２１４上を含んだ第４の層間絶縁膜２１２上の全面に堆積させる。この拡散防止膜２１５にはプラズマＣＶＤ法による薄膜のシリコン窒化膜（ＳｉＮ）等を用いる（図７（ａ））。
次に、半導体基板２０１上に拡散防止膜２１５を被覆するように、例えば、減圧プラズマＣＶＤ法による弗素添加シリコン酸化膜からなる第５の層間絶縁膜２１６を堆積させる（図７（ｂ））。
【００２５】
以上の方法を繰り返すことにより、第３、第４、・・・の多層の配線が順次形成される。図８は、４層の配線層を例示した半導体基板の断面図である。半導体基板（ウェーハ）３０１上には各エッジカット部を有する第１の絶縁膜３０２、第２の絶縁膜３０４、第３の絶縁膜３０６、第４の絶縁膜３０８及び第５の絶縁膜３１０が積層されており、それぞれは第１の拡散防止膜３０３、第２の拡散防止膜３０５、第３の拡散防止膜３０７、第４の拡散防止膜３０９及び第５の拡散防止膜３１１により被覆されている。また、第１の絶縁膜３０２には半導体基板３０１と上層の配線を接続する第１の接続配線３１２が形成されている。第２の絶縁膜３０４には第１の配線３１４が形成されている。第３の絶縁膜３０６には第２の配線３１６及び第２の接続配線３１５が形成されている。第４の絶縁膜３０８には第３の配線３１７及び第３の接続配線３１８が形成されている。そして、第５の絶縁膜３１０には第４の配線３２０及び第４の接続配線３１９が形成されている。このように、本発明では、上層の絶縁膜は、下層の絶縁膜のエッジカット部を被覆するように形成されている。配線及び接続配線にはＣｕもしくはＣｕ合金が用いられるが、例えば、第２の配線３１６及び第２の接続配線３１５の材料をアルミニウム（Ａｌ）にした場合、第３の絶縁膜３０６は、第２の絶縁膜３０４のエッジカット部を被覆する必要はないので、第３の絶縁膜３０６のエッジカット部が第２の絶縁膜３０４のエッジカット部より内側に形成しても良い（しかし、第３の絶縁膜は、第１の絶縁膜のエッジカット部を被覆するようにしなければならない）。
【００２６】
以上、この実施例では、多層配線を形成する工程において、絶縁膜に配線溝もしくは接続孔をエッチング形成する際に、上層にいくほど絶縁膜エッチングに用いるフォトレジスト膜のエッジカット領域を外側にずらすこと及びＣｕなどの金属の絶縁膜中への拡散を阻止する拡散防止膜を前記絶縁膜の側壁上まで延在させることとを組み合わせることにより、半導体基板に多層配線を形成する工程中において、配線を構成する金属のトランジスタへの拡散を防止することができる。また、拡散防止膜は、絶縁膜の側壁まで延在しているので、拡散防止膜と絶縁膜とが剥がれることが少なく、両者間の接合力が向上する。
【００２７】
【発明の効果】
本発明は、絶縁膜に配線溝又は接続孔もしくは配線溝及び接続孔をエッチング形成する際に、上層にいくほど絶縁膜エッチングに用いるフォトレジストのエッジカット領域を外側にずらすこと及び銅の拡散を防止する拡散防止膜を前記絶縁膜の側壁上まで延在させることとを組み合わせて絶縁膜を各層ごとに拡散防止膜で被覆するので、半導体基板に多層配線を形成する工程中において配線を構成する銅のトランジスタへの拡散を有効に防止することができる。また、拡散防止膜及び絶縁膜間の剥がれを少なくすることができる。
【図面の簡単な説明】
【図１】第１の実施例の製造工程断面図。
【図２】第１の実施例の製造工程断面図。
【図３】第１の実施例の製造工程断面図。
【図４】第１の実施例の半導体基板の平面図。
【図５】第２の実施例の製造工程断面図。
【図６】第２の実施例の製造工程断面図。
【図７】第２の実施例の製造工程断面図。
【図８】本発明の半導体基板の断面図。
【図９】従来の半導体装置の製造工程断面図。
【図１０】従来の半導体装置の断面図。
【符号の説明】
１、１０１、２０１、３０１・・・半導体基板（ウェーハ）、
２、４、６、１０２、１０４、１０８、１１１、２０２、２０４、２０８、２１２、２１６、３０２、３０４、３０６、３０８、３１０・・・絶縁膜、
３、５、７、１０３、１０７、１１０、２０３、２０７、２１１、２１５、３０３、３０５、３０７、３０９、３１１・・・銅の拡散を防止する拡散防止膜、
８、１０５、１１４、２０５、２０９、２１３・・・フォトレジスト膜、
１１・・・不純物拡散領域、２１、４２・・・バリヤメタル層、
２２、４３・・・Ｃｕ膜、
４１、１１３、１１５、２１７、２１９・・・配線溝、
１０６、１０９・・・金属膜（配線）、１１６、２１８・・・接続孔、
２０６、３１４、３１６、３１８、３２０・・・配線
２１０、２１４、３１２、３１５、３１７、３１９・・・接続配線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device using a metal such as copper, which has a high diffusion rate in an insulating film such as copper and has an adverse effect on transistor characteristics, and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, large-scale integrated circuits (LSIs) formed by connecting a large number of transistors and resistors to an important part of a computer or communication device so as to form an electric circuit and being integrated on one chip are often used. Yes.
For this reason, the performance of the entire device is greatly influenced by the performance of the LSI alone. The performance improvement of a single LSI is realized by increasing the degree of integration, that is, by miniaturizing elements.
However, as a result of the miniaturization of devices and the miniaturization of wiring and multilayers, the following problems have become apparent. That is, signal delay due to the resistance of the wiring itself and the parasitic capacitance between the wirings (interline capacitance, interlayer capacitance, etc.) is a problem.
As a method of reducing the parasitic capacitance between wirings, there is a method of lowering the relative dielectric constant of the interlayer insulating film. However, there is a limit in reducing the relative dielectric constant of the material because of its physical properties. In view of this, a method is adopted in which the opposing area between the wirings is reduced while the relative dielectric constant of the interlayer insulating film is lowered, that is, the wiring film thickness is reduced.
According to this method, although the parasitic capacitance is reduced, an increase in wiring resistance due to a decrease in the wiring film thickness becomes a problem. Therefore, recently, instead of the conventionally used aluminum (Al) wiring, copper (Cu) wiring having a resistance value about 40% lower than that of conventional Al has come to be used.
[0003]
[Problems to be solved by the invention]
However, Cu has a high diffusion rate in an insulating film such as a silicon oxide film, and easily diffuses to the transistor, which adversely affects the transistor characteristics. For this reason, the present situation is that Cu wiring is wrapped with a barrier metal that prevents diffusion of Cu.
In general, a barrier metal has a higher resistance than Cu, and when the film thickness is large, the resistance of the wiring becomes high. Therefore, the barrier metal is generally often used as an extremely thin film. For this reason, an edge cut (insulating film or photoresist is formed on the entire surface of the wafer on the semiconductor substrate (wafer)), but a predetermined distance from the peripheral edge of the wafer is required to prevent unnecessary formation on the side surface and back surface of the wafer. Do not form an insulating film or photoresist on the edge-cut region (the edge of the edge-cut insulating film or photoresist is called the edge-cut portion). There is a problem that Cu diffuses into the insulating film. This is remarkable when the barrier metal layer is formed by sputtering, and the barrier metal layer formed by sputtering has the same film thickness per unit area, that is, the volume of the barrier metal layer is the same. This is because a shallow side wall such as a wiring groove can secure a sufficient film thickness for preventing diffusion, but a deep side wall such as an edge cut region cannot secure a sufficient film thickness.
[0004]
The prior art will be described with reference to FIGS.
On a semiconductor substrate 1 such as a silicon wafer, CVDSiO ₂ A first insulating film 2 made of or the like is formed. An impurity diffusion region 11 is formed in the surface region of the semiconductor substrate 1. A through hole connected to the impurity diffusion region 11 is formed as a connection hole in the first insulating film 2, and a barrier metal layer 21 such as a Ti film and a Cu film 22 embedded in the connection hole, that is, in the inside thereof. The connection wiring comprised from these is formed. On the first insulating film 2 and the connection wiring, a first diffusion prevention film 3 made of, for example, a silicon nitride film (SiN) is formed. On the first diffusion barrier film 3, CVDSiO ₂ A second insulating film 4 made of or the like is formed. A photoresist film 8 patterned into a predetermined shape is formed on the second insulating film 4. Using the patterned photoresist film 8 as a mask, the second insulating film 4 is etched to form a wiring groove 41 (FIG. 9A). Next, after removing the photoresist film 8, a barrier metal layer 42 is formed on the side wall, bottom surface, and second insulating film 4 of the wiring groove 41, and a Cu film 43 is formed inside the wiring groove 41 and the second insulating film 4. It is deposited on the insulating film 4 (FIG. 9B).
[0005]
Thereafter, the Cu film 43 is formed of the Cu film 43 by removing the Cu film 43 on the second insulating film 4 by chemical mechanical polishing (CMP), CDE (Chemical Dry Etching), or the like. The buried wiring is formed in the wiring groove 41. Next, a second diffusion prevention film 5 made of a silicon nitride film (SiN) or the like is formed by a plasma CVD method or the like. In the subsequent process, a plurality of upper insulating films are formed, and a wiring layer is formed in each layer to form a multilayer wiring structure on the semiconductor substrate (FIG. 9C).
During the manufacturing process of such a semiconductor device, a diffusion prevention film for preventing diffusion of Cu or the like is formed on the surface of each insulating film, but the edge cut region at the end thereof is not covered with the diffusion prevention film. Therefore, if the Cu process step is performed in this state, Cu may diffuse into the semiconductor substrate from the outer periphery of the semiconductor substrate, which may change the characteristics of the transistor formed on the semiconductor substrate (FIG. 9B). )reference).
As described above, the conventional edge cut region has a problem that Cu is diffused into the insulating film because the deep side wall portion only prevents the diffusion of Cu from the lateral direction of the edge cut region with only a thin barrier metal layer. ing.
[0006]
Further, on the semiconductor substrate 1, a third insulating film 6 and a third diffusion prevention film 7 are sequentially laminated on the second diffusion prevention film 5 shown in FIG. Form. During this manufacturing process, there has been a problem that the diffusion prevention film and the insulating film may be peeled off from the edge cut region (FIG. 10).
The present invention has been made under such circumstances, and prevents diffusion of a metal constituting a wiring into a transistor when etching a wiring groove or a connection hole in an insulating film in forming a multilayer wiring of a semiconductor device. Provided is a method of manufacturing a semiconductor device having an edge cut region of a photoresist having a structure that can be applied.
[0007]
[Means for Solving the Problems]
The present invention provides a method for forming a wiring groove or a connection hole or a wiring groove and a connection hole in an insulating film in an etching process in a multilayer wiring formation process having at least one metal wiring made of copper or a copper alloy of a semiconductor device. The insulating film is separated into each layer in combination with shifting the edge cut region of the photoresist used for the insulating film etching outward and extending the diffusion preventing film for preventing copper diffusion to the side wall of the insulating film. It is characterized by covering with a diffusion barrier film.
During the process of forming the multilayer wiring on the semiconductor substrate, it is possible to effectively prevent diffusion of copper constituting the wiring into the transistor. Further, peeling between the diffusion preventing film and the insulating film can be reduced.
[0008]
That is, the multilayer wiring structure of the present invention is a semiconductor substrate having a multilayer wiring structure in which metal wiring or metal connection wiring or metal wiring and metal connection wiring are embedded and a plurality of insulating films having edge cut regions are laminated. The edge cut region of the upper insulating film extends to the outside of the edge cut region of the lower insulating film, and at least one layer of the laminated insulating film is a metal made of copper or a copper alloy Wiring or metal connection wiring or metal wiring and metal connection wiring is embedded The surface of each layer of the laminated insulating film is covered with a diffusion preventing film that prevents the diffusion of copper including the side wall portion of the edge cut region. It is characterized by having.
The multilayer wiring structure of the present invention is a semiconductor substrate having a multilayer wiring structure in which metal wiring, metal connection wiring, or metal wiring and metal connection wiring are embedded, and a plurality of insulating films having edge cut regions are laminated. And at least one layer of the laminated insulating film is embedded with metal wiring made of copper or copper alloy, or metal connection wiring or metal wiring and metal connection wiring, and the metal wiring or metal made of copper or copper alloy. In the insulating film embedded with connection wiring or metal wiring and metal connection wiring, the edge cut region of the upper insulating film extends to the outside of the edge cut region of the lower insulating film. In addition, the surface of each layer of the laminated insulating film is covered with a diffusion preventing film that prevents diffusion of copper including the side wall portion of the edge cut region. It is characterized by that.
[0009]
The method for manufacturing a semiconductor device of the present invention includes a step of forming a lower insulating film having an edge cut region on a main surface of a semiconductor substrate, and forming a wiring groove or a connection hole or a wiring groove and a connection hole in the lower insulating film. Then, a step of embedding a lower layer metal wiring or a metal connection wiring or a metal wiring and a metal connection wiring in the wiring groove or connection hole or wiring groove and connection hole, and the lower layer so as to cover the side wall portion of the edge cut region Forming a lower diffusion preventive film on the insulating film; and an upper insulating film having an edge cut region on the first diffusion preventive film, wherein the edge cut region is an edge cut region of the lower insulating film. A step of forming so as to extend to the outside, and a predetermined pattern is formed on the upper insulating film, and the edge cut region is outside the edge cut region of the upper insulating film. Forming a photoresist film extending in a step, etching the upper insulating film using the photoresist film as a mask to form a wiring groove or a connection hole or a wiring groove and a connection hole, and the photoresist film And a step of depositing a metal film on the upper insulating film and inside the wiring groove or connection hole or wiring groove and connection hole, and embedded in the wiring groove or connection hole or wiring groove and connection hole. A step of removing the metal film other than the metal film to make the embedded metal film into an upper layer metal wiring or a metal connection wiring or a metal wiring and a metal connection wiring, and covering the side wall portion of the edge cut region Forming an upper diffusion prevention film on the upper insulating film, and an edge cut region of the upper insulating film is an edge cut region of the lower insulating film. It is characterized by configured to extend to the outside.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a first embodiment will be described with reference to FIGS.
1 to 3 are cross-sectional views of a manufacturing process for forming a multilayer wiring formed on a semiconductor substrate, and FIG. 4 is a plan view of the manufacturing process. In this embodiment, description of the element isolation formation step and the transistor formation step is omitted, and only the two-layer wiring in the multilayer wiring structure will be described. In the wiring formation, the formation of the Cu wiring by the dual damascene process will be described.
As shown in FIG. 1A, a CVD SiO film is formed on a semiconductor substrate 101 such as a silicon wafer. ₂ A first interlayer insulating film 102 made of or the like is formed. In the surface region of the semiconductor substrate 101, an element isolation region and a transistor such as a MOSFET are formed. The first interlayer insulating film 102 is edge-cut with a length of 5.0 mm from the peripheral edge of the semiconductor substrate 101. The region from the peripheral edge portion to the edge cut portion is called an edge cut region of the interlayer insulating film.
[0011]
Next, a first metal wiring is formed. For this purpose, first, an etching stopper film 103 made of a silicon nitride film for etching the wiring trench is formed on the semiconductor substrate 101 and on the upper surface and side walls of the first interlayer insulating film 102. Then, a second interlayer insulating film 104 having a low relative dielectric constant is deposited on the etching stopper film 103 as an insulating film between the wirings. As the second interlayer insulating film, several materials and formation methods are conceivable. For example, there is a silicon oxide film to which fluorine (F) or boron (B) is added by a low pressure plasma CVD (Chemical Vapor Deposition) method, and there are a silicate film and a polymer film by a spin-coat coating method. Silicate-based films include those containing an organic component and those containing no organic component. As another film forming method, there is an organic film formed by vapor deposition polymerization. Here, the low dielectric constant film will be mainly described. However, there are products that do not require a low dielectric constant of an insulating film depending on the device. Therefore, for these product groups, a silicon oxide film formed by a commonly used CVD method is used. Alternatively, a BPSG (Boron-doped Phospho-Silicate Glass) film or a PSG (Phospho-Silicate Glass) film containing boron, phosphorus, or phosphorus (P) may be used. In this embodiment, a fluorine-added silicon oxide film formed by a low pressure plasma CVD method is used. Next, a photoresist film 105 is formed on the second interlayer insulating film 104 of the semiconductor substrate 101.
[0012]
The photoresist film 105 is patterned into a first wiring pattern shape, and an edge cut is set at a position 4.5 mm from the peripheral edge of the semiconductor substrate 1. Thereby, the edge cut of the photoresist film 105 at the time of forming the first wiring is set to be 0.5 mm outside the edge cut of the first interlayer insulating film 102. That is, the patterned and edge-cut photoresist film 105 covers a portion of the second interlayer insulating film 104 that covers the edge cut region of the first interlayer insulating film 102 (FIG. 1A).
FIG. 4 illustrates a planar state of the semiconductor substrate. The semiconductor substrate 101 is made of a silicon wafer, and a chip formation region is formed in which the semiconductor substrate 101 is finally diced to form a plurality of chips. On the semiconductor substrate 101, an edge-cut second interlayer insulating film 104 is formed (FIG. 4A). On this, an edge-cut photoresist film 105 is formed (FIG. 4B). The photoresist film 105 is patterned.
Next, using the patterned photoresist film 105 as a mask, a wiring trench 113 in which the first wiring is embedded is formed by RIE (Reactive Ion Etching) method or the like. At this time, the second interlayer insulating film 104 is edge-cut (FIGS. 1B and 4).
[0013]
Next, after removing the photoresist film 105, a metal film 106 serving as a first wiring material is deposited in the wiring trench 113, the semiconductor substrate 101, and the second interlayer insulating film 104. As this deposition method, for example, a titanium nitride film (TiN), which is a Cu diffusion preventing film, is deposited by sputtering to a thickness of 10 nm, and then a Cu film having a thickness of about 100 nm is deposited. Further, a Cu film is deposited on the sputtering Cu film by about 800 nm by electroplating. Thus, the metal film 106 is composed of a titanium nitride film, a sputtering Cu film, and an electroplated Cu film (FIG. 1C). Next, the Cu film constituting the metal film 106 is flattened by a CMP method or the like, and only in the wiring trench 113. Configure metal film 106 The Cu film is left behind. The metal film 106 in the wiring trench 113 constitutes the first wiring 106. Thereafter, an anti-diffusion film 107 for Cu is deposited on the entire surface of the second interlayer insulating film 104 including the first wiring 106. As the diffusion preventing film 107, there is a thin silicon nitride film (SiN) formed by plasma CVD (FIG. 2A).
[0014]
Next, a third interlayer insulating film 108 made of a fluorine-added silicon oxide film, for example, is deposited by low pressure plasma CVD so as to cover the diffusion prevention film 107 on the semiconductor substrate 101 (FIG. 2B). A photoresist film 114 is formed on the third interlayer insulating film 108. The photoresist film 114 is patterned so as to form wiring grooves and connection holes, and edge-cut so as to cover the side surfaces of the third interlayer insulating film 108 (FIG. 2C). Then, the second wiring trench 115 and the first connection hole 116 reaching the first wiring 106 are formed in the third interlayer insulating film 108 by lithography and dry etching such as RIE (Reactive Ion Etching). At this time, the edge cut region of the photoresist film 114 serving as a mask for pattern processing is set to 4 mm from the end portion of the semiconductor substrate 101 0.5 mm outside the edge cut region of the photoresist film 105 (FIG. 3 ( a)).
[0015]
Next, after removing the photoresist film 114, a metal film 109 to be the second wiring and the first connection wiring is deposited on the semiconductor substrate 101. This step is the same as the step of depositing the metal film 106. As this deposition method, for example, a titanium nitride film (TiN) which is a Cu diffusion preventing film is deposited by sputtering to a thickness of 20 nm, and then a Cu film having a thickness of about 100 nm is deposited. Further, a Cu film is deposited on the sputtering Cu film by about 800 nm by electroplating. Thus, the metal film 109 is composed of a titanium nitride film, a sputtering Cu film, and an electroplated Cu film. Next, the Cu film constituting the metal film 109 is planarized by a CMP method or the like, and the Cu film is left only in the wiring trench 115 and the connection hole 116. The metal film 109 in the wiring trench 115 constitutes a second wiring. The metal film 109 in the connection hole 116 constitutes a first connection wiring that is electrically connected to the first wiring 106. Thereafter, a diffusion barrier film 110 for Cu is deposited on the entire surface of the third interlayer insulating film 108 including the second wiring. As the diffusion preventing film 110, there is a thin silicon nitride film (SiN) by a plasma CVD method (FIG. 3B).
[0016]
Next, a fourth interlayer insulating film 111 made of, for example, a fluorine-added silicon oxide film is deposited by low pressure plasma CVD so as to cover the diffusion prevention film 110 on the semiconductor substrate 101 (FIG. 3C).
By repeating the above method, third, fourth,... Multilayer wirings are sequentially formed.
As described above, in this embodiment, when the wiring groove or the wiring groove and the connection hole are formed by etching in the insulating film in the step of forming the multi-layer wiring, the edge cut region of the photoresist film used for the insulating film etching is formed in the upper layer. During the process of forming a multilayer wiring on the semiconductor substrate by combining the shifting to the outside and the extension of a diffusion preventing film that prevents diffusion of a metal such as Cu into the insulating film onto the side wall of the insulating film In this case, it is possible to prevent the metal constituting the wiring from diffusing into the transistor. Further, since the diffusion preventing film extends to the side wall of the insulating film, the diffusion preventing film and the insulating film are hardly peeled off, and the bonding force between them is improved.
[0017]
Next, a second embodiment will be described with reference to FIGS.
5 to 7 are sectional views of manufacturing steps for forming a multilayer wiring formed on a semiconductor substrate. In this embodiment, description of the element isolation formation step and the transistor formation step is omitted, and only the two-layer wiring in the multilayer wiring structure will be described. In this embodiment, a multilayer wiring having embedded Cu wiring by a single damascene process will be described.
As shown in FIG. 5A, on a semiconductor substrate 201 such as a silicon semiconductor, CVDSiO ₂ A first interlayer insulating film 202 made of or the like is formed. In the surface region of the semiconductor substrate 201, an element isolation region and a transistor such as a MOSFET are formed (not shown). The first interlayer insulating film 202 has an edge cut of 5.0 mm length from the end portion of the semiconductor substrate 201. The region from the terminal portion to the edge cut portion is called an edge cut region of the interlayer insulating film.
[0018]
Next, a first metal wiring is formed. For this purpose, first, an etching stopper film 203 made of a silicon nitride film or the like when etching the wiring trench is formed on the semiconductor substrate 201, the upper surface of the first interlayer insulating film 202, and the side wall. Then, a second interlayer insulating film 204 having a low relative dielectric constant is deposited on the etching stopper film 203 as an insulating film between the wirings. As the second interlayer insulating film, several materials and formation methods are conceivable. For example, there is a silicon oxide film to which fluorine (F) or boron (B) is added by a low pressure plasma CVD method, and there are a silicate film and a polymer film by a spin coat coating method. Silicate-based films include those containing an organic component and those containing no organic component. As another film forming method, there is an organic film formed by vapor deposition polymerization. Here, the low dielectric constant film will be mainly described. However, there are products that do not require a low dielectric constant of an insulating film depending on the device. Therefore, for these product groups, a silicon oxide film formed by a commonly used CVD method is used. Alternatively, a BPSG film or a PSG film containing boron, phosphorus, or phosphorus (P) can be used. In this embodiment, a fluorine-added silicon oxide film formed by a low pressure plasma CVD method is used.
[0019]
Next, a photoresist film 205 is formed on the second interlayer insulating film 204 of the semiconductor substrate 201. The photoresist film 205 is patterned into a first wiring pattern shape, and an edge cut is set at 4.5 mm from the peripheral edge of the semiconductor substrate 2. As a result, the edge cut of the photoresist film 205 in forming the first wiring is set to be 0.5 mm outside the edge cut of the first interlayer insulating film 202. That is, the patterned and edge-cut photoresist film 205 covers a portion of the second interlayer insulating film 204 that covers the edge-cut region of the first interlayer insulating film 202 (FIG. 5A).
Next, using the patterned photoresist film 205 as a mask, a wiring trench 217 in which the first wiring is embedded is formed by RIE or the like. At this time, the second interlayer insulating film 204 is edge-cut (FIG. 5B).
[0020]
Next, a metal film serving as a first wiring material is deposited in the wiring groove 217, the semiconductor substrate 201, and the second interlayer insulating film 204. As this deposition method, for example, a titanium nitride film (TiN), which is a Cu diffusion preventing film, is deposited by sputtering to a thickness of 10 nm, and then a Cu film having a thickness of about 100 nm is deposited. Further, a Cu film is deposited on the sputtering Cu film by about 800 nm by electroplating. Thus, the metal film is composed of a titanium nitride film, a sputtering Cu film, and an electroplated Cu film. Next, the Cu film constituting the metal film is planarized by a CMP method or the like, and only in the wiring groove 217. Configure metal film The Cu film is left behind. The metal film in the wiring groove 217 constitutes the first wiring 206. Thereafter, an anti-diffusion film 207 for Cu is deposited on the entire surface of the second interlayer insulating film 204 including the first wiring 206. As the diffusion prevention film 207, there is a thin silicon nitride film (SiN) formed by plasma CVD (FIG. 5C).
[0021]
Next, a third interlayer insulating film 208 made of a fluorine-added silicon oxide film is deposited by, for example, low pressure plasma CVD so as to cover the diffusion preventing film 207 on the semiconductor substrate 201. A photoresist film 209 is formed on the third interlayer insulating film 208, and this photoresist film 209 is patterned so as to form a connection hole, and edge cut so as to cover the side surface of the third interlayer insulating film 208. Is done. Then, a first connection hole 218 reaching the first wiring 206 is formed in the third interlayer insulating film 208 by lithography and dry etching such as RIE. At this time, the edge cut region of the photoresist film 209 serving as a mask for pattern processing is set to 4 mm from the end portion of the semiconductor substrate 201 0.5 mm outside the edge cut region of the photoresist film 205 (FIG. 6 ( a)).
[0022]
Next, after removing the photoresist film 209, a metal film to be a first connection wiring is deposited on the semiconductor substrate 201. As the deposition method, for example, a titanium nitride film (TiN) of a refractory metal is deposited with a thickness of 300 nm by a sputtering method, and then a tungsten (W) film is deposited on the entire surface of the TiN film. Thus, the metal film is composed of a TiN film and a W film. Next, the W film constituting the metal film is planarized by a CMP method or the like, and the metal film is left only in the first connection hole 218. The metal film in the first connection hole 218 constitutes a first connection wiring 210 that is electrically connected to the first wiring 206. Thereafter, a stopper film 211 serving as an etching stopper for the second wiring groove processing is deposited on the entire surface of the third interlayer insulating film 208 including the first connection wiring 210. As the stopper film 211, a thin silicon nitride film (SiN) by a plasma CVD method which also serves as a Cu diffusion preventing effect is used (FIG. 6B).
[0023]
Next, a fourth interlayer insulating film 212 made of, for example, a fluorine-added silicon oxide film by a low pressure plasma CVD method is deposited so as to cover the stopper film 211 on the semiconductor substrate 201. Then, a photoresist film 213 is formed on the fourth interlayer insulating film 212. The photoresist film 213 is patterned so as to form a wiring groove, and edge-cut so as to cover the side surface of the fourth interlayer insulating film 212. Then, a second wiring trench 219 reaching the first connection wiring 210 is formed in the fourth interlayer insulating film 212 by lithography and dry etching such as RIE. At this time, the edge cut region of the photoresist film 213 serving as a mask for pattern processing is set to 3.5 mm from the end portion of the semiconductor substrate 201 0.5 mm outside the edge cut region of the photoresist film 209 (FIG. 6 (c)).
[0024]
Next, after removing the photoresist film 213, a metal film serving as a second wiring is deposited on the semiconductor substrate 201. As this deposition method, for example, a titanium nitride film (TiN), which is a Cu diffusion preventing film, is deposited by sputtering to a thickness of 10 nm, and then a Cu film having a thickness of about 100 nm is deposited. Further, a Cu film is deposited on the sputtering Cu film by about 800 nm by electroplating. Thus, the metal film is composed of a TiN film, a sputtering Cu film, and an electroplated Cu film. Next, the Cu film constituting the metal film is planarized by a CMP method or the like, and the Cu film is left only in the second wiring groove 219. The metal film in the second wiring groove 219 constitutes a second wiring 214 that is electrically connected to the first connection wiring 210. Thereafter, a diffusion preventing film 215 for preventing diffusion of Cu into the insulating film is deposited on the entire surface of the fourth interlayer insulating film 212 including the second wiring 214. A thin silicon nitride film (SiN) or the like formed by plasma CVD is used for the diffusion prevention film 215 (FIG. 7A).
Next, a fifth interlayer insulating film 216 made of a fluorine-added silicon oxide film, for example, is deposited by low pressure plasma CVD so as to cover the diffusion prevention film 215 on the semiconductor substrate 201 (FIG. 7B).
[0025]
By repeating the above method, third, fourth,... Multilayer wirings are sequentially formed. FIG. 8 is a cross-sectional view of a semiconductor substrate illustrating four wiring layers. A first insulating film 302, a second insulating film 304, a third insulating film 306, a fourth insulating film 308, and a fifth insulating film 310 each having an edge cut portion are formed on a semiconductor substrate (wafer) 301. Each layer is covered with a first diffusion prevention film 303, a second diffusion prevention film 305, a third diffusion prevention film 307, a fourth diffusion prevention film 309, and a fifth diffusion prevention film 311. Yes. The first insulating film 302 is provided with a first connection wiring 312 for connecting the semiconductor substrate 301 and the upper layer wiring. A first wiring 314 is formed in the second insulating film 304. A second wiring 316 and a second connection wiring 315 are formed in the third insulating film 306. A third wiring 317 and a third connection wiring 318 are formed in the fourth insulating film 308. A fourth wiring 320 and a fourth connection wiring 319 are formed in the fifth insulating film 310. Thus, in the present invention, the upper insulating film is formed so as to cover the edge cut portion of the lower insulating film. Cu or a Cu alloy is used for the wiring and the connection wiring. For example, when the material of the second wiring 316 and the second connection wiring 315 is aluminum (Al), the third insulating film 306 includes the second insulating film 306. Therefore, the edge cut portion of the third insulating film 306 may be formed on the inner side of the edge cut portion of the second insulating film 304 (however, the third insulating film 304 is not covered with the edge cut portion). The insulating film must cover the edge cut portion of the first insulating film).
[0026]
As described above, in this embodiment, in the step of forming the multilayer wiring, when the wiring groove or the connection hole is formed by etching in the insulating film, the edge cut region of the photoresist film used for the insulating film etching is shifted to the outer side as it goes upward. In the process of forming a multilayer wiring on a semiconductor substrate by combining the above and a diffusion prevention film for preventing diffusion of a metal such as Cu into the insulating film, the wiring is formed. Can be prevented from being diffused into the transistor. Further, since the diffusion preventing film extends to the side wall of the insulating film, the diffusion preventing film and the insulating film are hardly peeled off, and the bonding force between them is improved.
[0027]
【The invention's effect】
In the present invention, when etching a wiring groove or a connection hole or a wiring groove and a connection hole in the insulating film, the edge cut region of the photoresist used for the insulating film etching is shifted outward and the copper is diffused as it goes to the upper layer. The insulating film is covered with the diffusion preventing film for each layer in combination with extending the diffusion preventing film to the upper side wall of the insulating film, so that the wiring is formed in the process of forming the multilayer wiring on the semiconductor substrate. Diffusion into the copper transistor can be effectively prevented. Further, peeling between the diffusion preventing film and the insulating film can be reduced.
[Brief description of the drawings]
FIG. 1 is a sectional view of a manufacturing process according to a first embodiment.
FIG. 2 is a sectional view of a manufacturing process according to the first embodiment.
FIG. 3 is a sectional view of a manufacturing process according to the first embodiment.
FIG. 4 is a plan view of the semiconductor substrate of the first embodiment.
FIG. 5 is a cross-sectional view of a manufacturing process according to the second embodiment.
FIG. 6 is a sectional view of a manufacturing process according to the second embodiment.
7 is a cross-sectional view of a manufacturing process of the second embodiment. FIG.
FIG. 8 is a cross-sectional view of a semiconductor substrate of the present invention.
FIG. 9 is a cross-sectional view of a manufacturing process of a conventional semiconductor device.
FIG. 10 is a cross-sectional view of a conventional semiconductor device.
[Explanation of symbols]
1, 101, 201, 301 ... Semiconductor substrate (wafer),
2, 4, 6, 102, 104, 108, 111, 202, 204, 208, 212, 216, 302, 304, 306, 308, 310 ... insulating film,
3, 5, 7, 103, 107, 110, 203, 207, 211, 215, 303, 305, 307, 309, 311 ... Diffusion preventive film for preventing copper diffusion,
8, 105, 114, 205, 209, 213... Photoresist film,
11 ... Impurity diffusion region 21, 42 ... Barrier metal layer,
22, 43 ... Cu film,
41, 113, 115, 217, 219 ... wiring grooves,
106, 109 ... metal film (wiring), 116, 218 ... connection hole,
206, 314, 316, 318, 320 ... wiring
210, 214, 312, 315, 317, 319... Connection wiring.

Claims

Metal wiring or metal connection wiring or metal wiring and metal connection wiring are embedded, and a semiconductor substrate having a multilayer wiring structure in which a plurality of insulating films having edge cut regions are laminated, and edge cutting of an upper insulating film is provided The region extends to the outside of the edge cut region of the lower insulating film, and at least one layer of the laminated insulating film is a metal wiring or a metal connection wiring or a metal wiring and a metal connection made of copper or a copper alloy. A multilayer wiring structure in which wiring is embedded and each layer surface of the laminated insulating film is covered with a diffusion preventing film for preventing copper diffusion including a side wall portion of an edge cut region .

A semiconductor substrate having a multilayer wiring structure in which a metal wiring or a metal connection wiring or a metal wiring and a metal connection wiring are embedded and a plurality of insulating films having an edge cut region are stacked; At least one layer is embedded with a metal wiring made of copper or a copper alloy or a metal connection wiring or metal wiring and a metal connection wiring, and the metal wiring made of copper or a copper alloy or a metal connection wiring or a metal wiring and a metal connection wiring is embedded. In the insulating film, the edge cut region of the upper insulating film extends to the outside of the edge cut region of the lower insulating film, and the surface of each layer of the laminated insulating film has a side wall portion of the edge cut region. A multilayer wiring structure characterized by being covered with a diffusion preventing film that prevents copper diffusion .

Forming a lower insulating film having an edge cut region on the main surface of the semiconductor substrate; and forming a wiring groove or a connecting hole or wiring groove and a connecting hole in the lower insulating film; A step of embedding the lower layer metal wiring or the metal connection wiring or the metal wiring and the metal connection wiring in the groove and the connection hole; And forming an upper insulating film having an edge cut region on the first diffusion prevention film so that the edge cut region extends to the outside of the edge cut region of the lower insulating film. Forming a photoresist film having a predetermined pattern on the upper insulating film and having an edge cut region extending outside the edge cut region of the upper insulating film; Etching the upper insulating film using the photoresist film as a mask to form a wiring groove or a connecting hole or wiring groove and a connecting hole; and removing the photoresist film and then removing the upper insulating film A step of depositing a metal film above and inside the wiring groove or connection hole or wiring groove and connection hole, and removing a metal film other than the metal film embedded in the wiring groove or connection hole or wiring groove and connection hole; And forming the buried metal film as an upper metal wiring or a metal connection wiring or a metal wiring and a metal connection wiring, and an upper layer on the insulating film so as to cover a side wall portion of the edge cut region. Forming an anti-diffusion film, and the edge cut region of the upper insulating film extends to the outside of the edge cut region of the lower insulating film. The method of manufacturing a semiconductor device, characterized in that.