JP4024495B2 - 半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ(Static Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体記憶装置としてのＳＲＡＭは、ワード線と一対の相補性データ線との交差部に、フリップフロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)とで構成されたメモリセルを備えている。
【０００３】
ＳＲＡＭのメモリセルのフリップフロップ回路は、情報蓄積部として構成され、１ビットの情報を記憶する。このメモリセルのフリップフロップ回路は、一例として一対のＣＭＯＳ(Complementary Metal Oxide Semiconductor)インバータで構成される。ＣＭＯＳインバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成される。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成される。すなわち、このメモリセルは、６個のＭＩＳＦＥＴを使用した、いわゆる完全ＣＭＯＳ(Full Complementary Metal Oxide Semiconductor)型で構成される。
【０００４】
フリップフロップ回路を構成する一対のＣＭＯＳインバータの相互の入出力端子間は、一対の配線（以下、局所配線という）を介して交差結合される。一方のＣＭＯＳインバータの入出力端子には、一方の転送用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯＳインバータの入出力端子には、他方の転送用ＭＩＳＦＥＴのソース領域が接続される。一方の転送用ＭＩＳＦＥＴのドレイン領域には相補性データ線の一方が接続され、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補性データ線の他方が接続される。一対の転送用ＭＩＳＦＥＴのそれぞれのゲート電極にはワード線が接続され、このワード線によって転送用ＭＩＳＦＥＴの導通、非導通が制御される。
【０００５】
ところで、近年の半導体記憶装置の大容量化に伴い、上述した完全ＣＭＯＳ型ＳＲＡＭのメモリセルの占有面積も縮小の一途を辿っている。しかし、メモリセルの占有面積が小さくなると、メモリセルの蓄積ノード容量（前記蓄積ノードＡ，Ｂに寄生するｐｎ接合容量やゲート容量）も小さくなり、蓄積電荷量が減少する。
【０００６】
この結果、半導体チップの表面に照射されたα線に起因するメモリセルの情報反転（いわゆるα線ソフトエラー）に対する耐性が低下し、メモリセルの安定動作を確保することが困難となる。従って、メモリセルの安定動作を低下させることなく微細化を促進するためには、蓄積電荷量を確保するための対策が不可欠となる。
【０００７】
特開昭６１−１２８５５７号公報は、メモリセルのフリップフロップ回路をｎチャネル型の駆動用ＭＩＳＦＥＴと負荷抵抗素子とで構成したＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、メモリセルの上部に電源電圧（ＶCC)または基準電圧（ＶSS)に接続された多結晶シリコンの電極を配置し、この電極と蓄積ノードとこれらを挟む絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。
【０００８】
【発明が解決しようとする課題】
しかしながら、ＳＲＡＭのメモリセルをさらに微細化するためには、メモリセルの蓄積電荷量をより確実に確保するための新たな対策が不可欠である。
【０００９】
本発明の目的は、ＳＲＡＭのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させることのできる技術を提供することにある。
【００１０】
本発明の他の目的は、ＳＲＡＭのメモリセルを微細化することのできる技術を提供することにある。
【００１１】
本発明の他の目的は、ＳＲＡＭのメモリセルの高速動作、低電圧動作を実現することのできる技術を提供することにある。
【００１２】
本発明の他の目的は、ＳＲＡＭのメモリセルの製造歩留り、信頼性を向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を説明すれば、以下の通りである。
（１）本発明の半導体集積回路装置は、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、半導体基板の主面上に形成した第１導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電極を形成し、前記第１導電層の上層に形成した第２導電層で前記一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を形成し、前記第２導電層の上層に形成した第３導電層で前記駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線を形成し、前記基準電圧線を前記一対の局所配線と重なるように配置するものである。
（２）本発明の半導体集積回路装置は、前記ＳＲＡＭにおいて、前記局所配線の一部を、前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴまたは前記転送用ＭＩＳＦＥＴのいずれかのゲート電極上に延在させるものである。
（３）本発明の半導体集積回路装置は、前記ＳＲＡＭにおいて、前記局所配線の一部を、前記ＣＭＯＳインバータの入出力端子を構成する半導体領域上に延在するものである。
（４）本発明の半導体集積回路装置は、前記ＳＲＡＭにおいて、前記基準電圧線の上層に、前記基準電圧線を構成する前記第３導電層よりも低抵抗の導電材で構成された基準電圧供給用の第４導電層を形成し、それぞれのメモリセルに少なくとも１個以上設けた接続孔を通じて前記第４導電層と前記基準電圧線とを電気的に接続するものである。
（５）本発明の半導体集積回路装置は、前記ＳＲＡＭにおいて、前記第４導電層と前記基準電圧線とを接続する前記接続孔と、前記基準電圧線と前記駆動用ＭＩＳＦＥＴのソース領域とを接続する接続孔とを離間して配置するものである。
（６）本発明の半導体集積回路装置は、前記ＳＲＡＭにおいて、前記局所配線を高融点金属シリサイド膜で構成するものである。
（７）本発明の半導体集積回路装置は、前記ＳＲＡＭにおいて、前記転送用ＭＩＳＦＥＴのドレイン領域上に前記第２導電層の高融点金属シリサイド層を形成すると共に、前記高融点金属シリサイド層上に前記第３導電層のパッド層を形成し、前記パッド層および前記高融点金属シリサイド層を介して前記ドレイン領域にデータ線を接続するものである。
（８）本発明の半導体集積回路装置は、前記ＳＲＡＭにおいて、前記負荷用ＭＩＳＦＥＴのソース領域上に前記第２導電層の高融点金属シリサイド層を形成すると共に、前記高融点金属シリサイド層上に前記第３導電層のパッド層を形成し、前記パッド層および前記高融点金属シリサイド層を介して前記ソース領域に基準電圧を供給するものである。
（９）本発明の半導体集積回路装置は、前記ＳＲＡＭにおいて、前記負荷用ＭＩＳＦＥＴのソース領域に隣接する半導体基板の主面に前記ソース領域と異なる導電型のウエル給電用半導体領域を形成し、前記パッド層および前記高融点金属シリサイド層を介して前記ソース領域および前記ウエル給電用半導体領域に電源電圧を供給するものである。
（１０）本発明の半導体集積回路装置は、前記ＳＲＡＭにおいて、前記転送用ＭＩＳＦＥＴのゲート電極を前記第１導電層で構成する手段に代えて、前記第１導電層よりも上層の導電層で構成するものである。
（１１）本発明の半導体集積回路装置は、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、半導体基板の主面上に形成した第１導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電極を構成し、前記第１導電層の上層に形成した第２導電層で前記一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を構成し、前記第２導電層の上層に形成した第３導電層で前記負荷用ＭＩＳＦＥＴのソース領域に接続される電源電圧線を構成し、前記電源電圧線を前記一対の局所配線と重なるように配置するものである。
（１２）本発明の半導体集積回路装置の製造方法は、半導体基板上に互いに離間して形成された第１導電型の第１半導体領域と第２導電型の第２半導体領域とを接続する配線を形成する際、次の工程（ａ）〜（ｄ）を有するものである。
（ａ）前記第１半導体領域と前記第２半導体領域のそれぞれの表面に第１のシリコン層を選択的に形成する工程、
（ｂ）前記第１のシリコン層の上を含む半導体基板の全面に高融点金属膜を形成する工程、
（ｃ）前記高融点金属膜の上に第２のシリコン層を形成した後、前記第２のシリコン層を配線の形状にパターニングする工程、
（ｄ）前記半導体基板を熱処理して、前記第１のシリコン層、前記高融点金属膜および前記第２のシリコン層をシリサイド化した後、前記半導体基板上に残った未反応の前記高融点金属膜を除去する工程。
（１３）本発明の半導体集積回路装置の製造方法は、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭの製造方法において、前記一対のＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線を次の工程（ａ）〜（ｄ）で形成するものである。
（ａ）前記ＣＭＯＳインバータの入出力端子を構成する第１導電型の第１半導体領域と第２導電型の第２半導体領域のそれぞれの表面と、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴのそれぞれのゲート電極の一部の表面とに第１のシリコン層を選択的に形成する工程、
（ｂ）前記第１のシリコン層の上を含む半導体基板の全面に高融点金属膜を形成する工程、
（ｃ）前記高融点金属膜の上に第２のシリコン層を形成した後、前記第２のシリコン層を局所配線の形状にパターニングする工程、
（ｄ）前記半導体基板を熱処理して、前記第１のシリコン層、前記高融点金属膜および前記第２のシリコン層をシリサイド化した後、前記半導体基板上に残った未反応の前記高融点金属膜を除去する工程。
（１４）本発明の半導体集積回路装置の製造方法は、前記ＳＲＡＭの製造方法において、前記（ａ）工程に先立ち、フォトレジストをマスクにしたドライエッチングで前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴのそれぞれのゲート電極の一部の表面を覆う厚い絶縁膜を除去する工程と、前記半導体基板の全面をエッチバックして前記第１半導体領域、前記第２半導体領域のそれぞれの表面を覆う薄い絶縁膜を除去すると共に、前記ゲート電極の側壁に前記薄い絶縁膜を残す工程とを有するものである。
（１５）本発明の半導体集積回路装置の製造方法は、前記ＳＲＡＭの製造方法において、前記第１半導体領域、前記第２半導体領域のそれぞれの表面に形成される高融点金属シリサイド層の底面の高さを、前記駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴのゲート絶縁膜の上面よりも高くするものである。
（１６）本発明の半導体集積回路装置の製造方法は、前記ＳＲＡＭの製造方法において、前記（ｃ）工程で前記第２のシリコン層を局所配線の形状にパターニングする際、前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴのそれぞれの半導体領域のうち、前記ＣＭＯＳインバータの入出力端子を構成しない半導体領域上の少なくとも一部には、前記第２のシリコン層を残さないようにするものである。
（１７）本発明の半導体集積回路装置の製造方法は、前記ＳＲＡＭの製造方法において、前記（ｄ）工程の後、前記局所配線の上層に基準電圧線または電源電圧線を形成し、前記局所配線と前記基準電圧線または前記電源電圧線との間に容量を形成するものである。
（１８）本発明の半導体集積回路装置の製造方法は、前記ＳＲＡＭの製造方法において、前記（ｃ）工程で前記高融点金属膜の上に形成する第２のシリコン層の膜厚を、前記シリサイド化に必要な膜厚よりも厚くするものである。
（１９）本発明の半導体集積回路装置の製造方法は、前記ＳＲＡＭの製造方法において、前記（ｃ）工程で前記高融点金属膜の上に第２のシリコン層を形成した後、前記第２のシリコン層の上に第２の高融点金属膜またはそのシリサイド膜を形成するものである。
（２０）本発明の半導体集積回路装置の製造方法は、前記ＳＲＡＭの製造方法において、前記駆動用ＭＩＳＦＥＴ、前記転送用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴのそれぞれの半導体領域のうち、データ線、電源電圧線、基準電圧線のいずれかが接続される半導体領域の表面には、前記局所配線を形成する工程で同時に高融点金属シリサイド層を形成するものである。
【００１５】
上記した手段によれば、局所配線の上層に形成される基準電圧線をこの局所配線と重なるように配置することにより、基準電圧線と局所配線との間に容量が形成されるので、局所配線に接続された蓄積ノードの容量を増大させることができ、メモリセルのα線ソフトエラー耐性を向上させることができる。
【００１６】
上記した手段によれば、局所配線の一部を駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送用ＭＩＳＦＥＴのいずれかのゲート電極と重なるように配置することにより、蓄積ノード容量のゲート容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【００１７】
上記した手段によれば、局所配線の一部をメモリセルの蓄積ノードと重なるように配置することにより、蓄積ノード容量の拡散層容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【００１８】
上記した手段によれば、基準電圧線の上層に、それよりも低抵抗配線を配置し、それぞれのメモリセルに少なくとも１個以上設けた接続孔を通じて低抵抗配線から基準電圧線に給電を行うことにより、メモリセルごとに基準電圧の給電が可能となるので、基準電圧を安定化することができる。この結果、電源電圧の最小値（Ｖcc.min）が向上し、メモリセルのα線ソフトエラー耐性を向上させることができる。
【００１９】
上記した手段によれば、低抵抗配線と基準電圧線とを接続する接続孔と、基準電圧線と駆動用ＭＩＳＦＥＴのソース領域とを接続する接続孔とを離間して配置することにより、これらの接続孔の重なりによる段差が回避され、接続孔形成領域を平坦化することができるので、これらの接続孔のコンタクト抵抗を低減してメモリセルの高速動作、低電圧動作を実現することができる。
【００２０】
上記した手段によれば、多結晶シリコン膜とその上に堆積した高融点金属膜とさらにその上に堆積した第２の多結晶シリコン膜との間でシリサイド化反応を生起させて局所配線を形成することにより、メモリセルの蓄積ノードを構成する半導体領域のシリコンが上記シリサイド反応に関与するのを防ぐことができるので、この半導体領域の接合リーク電流を低減してメモリセルの動作信頼性を向上させることができる。
【００２１】
上記した手段によれば、ゲート電極の一部に接続孔を形成する工程と、半導体領域を露出させる工程とを別けて行うことにより、接続孔と半導体領域とのマスク合わせ余裕が不要となるので、接続孔面積を縮小してメモリセルを高集積化することができる。また、局所配線と半導体領域との接続を側壁絶縁膜に対して自己整合で行うことにより、マスク合わせ余裕が不要となるので、メモリセルサイズを縮小して高集積化を実現することができる。
【００２２】
上記した手段によれば、メモリセルの蓄積ノード間を接続する一対の局所配線を高融点金属シリサイドで構成することにより、負荷用ＭＩＳＦＥＴの半導体領域中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体領域中あるいはゲート電極中のｎ型不純物が局所配線を通じて相互拡散するのを防止することができるので、導電型の異なる半導体領域間および半導体領域とゲート電極との間をオーミックに、かつ低抵抗で接続することができ、メモリセルの高速動作、低電圧動作を実現することができる。
【００２３】
上記した手段によれば、上層の多結晶シリコン膜をエッチングする際のマスクとなるフォトレジストに合わせずれが生じた場合でも、下層の多結晶シリコン膜の削れを防ぐことができるので、上記フォトレジストの合わせ余裕を不要とすることができ、半導体領域の面積を縮小してメモリセルを高集積化することができる。
【００２４】
上記した手段によれば、メモリセルを構成する転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン領域の少なくとも一部の表面に低抵抗の高融点金属シリサイド層を形成することにより、ソース領域、ドレイン領域を低抵抗化することができるので、メモリセルの高速動作、低電圧動作を実現することができる。
【００２５】
上記した手段によれば、高融点金属シリサイド層の上に形成される多結晶シリコンのパッド層の導電型を考慮することなく、負荷用ＭＩＳＦＥＴのソース領域およびウエル給電用ドレイン領域と電源電圧線とをオーミックに接続することができるので、１つの接続孔を通じてこの負荷用ＭＩＳＦＥＴのソース領域およびウエル給電用ドレイン領域に同時に電源電圧を供給することができ、これにより、負荷用ＭＩＳＦＥＴのソース領域とウエル給電用ドレイン領域とを隣接して配置することができると共に、それらの面積を縮小することができるので、メモリセルを高集積化することができる。
【００２６】
上記した手段によれば、シリサイド化反応によって局所配線を形成する際、高融点金属シリサイド層の上に堆積する多結晶シリコン膜の膜厚をこのシリサイド化反応に必要な膜厚よりも厚く堆積することにより、局所配線の膜厚が厚くなり、その表面積が大きくなるので、局所配線とその上層の基準電圧線との間に形成される容量が大きくなり、これによって、メモリセルの蓄積ノード容量をさらに増やしてα線ソフトエラー耐性を向上させることができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の機能を有するものは同一の符号を付け、その繰り返しの説明は省略する。
【００２８】
図３は本実施の形態のＳＲＡＭのメモリセルの等価回路図である。図示のように、本実施の形態のＳＲＡＭのメモリセルは、一対の相補性データ線（データ線ＤＬ，データ線バーＤＬ）とワード線ＷＬとの交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂、一対の負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂および一対の転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂で構成されている。駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂および転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂はｎチャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂はｐチャネル型で構成されている。すなわち、このメモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。
【００２９】
上記メモリセルを構成する６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ₁と負荷用ＭＩＳＦＥＴＱｐ₁とはＣＭＯＳインバータ（ＩＮＶ₁）を構成し、駆動用ＭＩＳＦＥＴＱｄ₂と負荷用ＭＩＳＦＥＴＱｐ₂とはＣＭＯＳインバータ（ＩＮＶ₂）を構成している。この一対のＣＭＯＳインバータ（ＩＮＶ₁,ＩＮＶ₂）の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、一対の局所配線Ｌ₁,Ｌ₂を介して交差結合し、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００３０】
上記フリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ₁のソース領域に接続され、他方の入出力端子（蓄積ノードＢ）は転送用ＭＩＳＦＥＴＱｔ₂のソース領域に接続されている。転送用ＭＩＳＦＥＴＱｔ₁のドレイン領域はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ₂のドレイン領域はデータ線バーＤＬに接続されている。
【００３１】
また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域）は電源電圧（ＶCC）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のソース領域）は基準電圧（ＶSS）に接続されている。電源電圧（ＶCC）は、例えば５Ｖであり、基準電圧（ＶSS）は、例えば０Ｖ（ＧＮＤ電位）である。
【００３２】
上記回路の動作を説明すると、一方のＣＭＯＳインバータ（ＩＮＶ₁)の蓄積ノードＡが高電位（“Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ₂がＯＮになるので、他方のＣＭＯＳインバータ（ＩＮＶ₂)の蓄積ノードＢが低電位（“Ｌ”）になる。従って、駆動用ＭＩＳＦＥＴＱｄ₁がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータ（ＩＮＶ₁,ＩＮＶ₂)を交差結合させたラッチ回路によって相互の蓄積ノードＡ，Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３３】
転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときは、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，バーＤＬ）とが電気的に接続されるので、蓄積ノードＡ，Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ，バーＤＬに現れ、メモリセルの情報として読み出される。
【００３４】
メモリセルに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂をＯＮ状態にしてデータ線ＤＬ，バーＤＬの情報を蓄積ノードＡ，Ｂに伝達する。また、メモリセルの情報を読み出すには、同じくワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂をＯＮ状態にして蓄積ノードＡ，Ｂの情報をデータ線ＤＬ，バーＤＬに伝達する。
【００３５】
次に、上記メモリセルの具体的な構成を図１（メモリセルの略１個分を示す半導体基板の平面図）、図２（図１のII−II’線における半導体基板の断面図）および図３〜図７を用いて説明する。なお、図１および図４〜図７にはメモリセルの導電層のみを図示し、素子分離用絶縁膜や層間絶縁膜などの絶縁膜は図示しない。
【００３６】
メモリセルを構成する６個のＭＩＳＦＥＴは、ｐ^-型半導体基板１のフィールド絶縁膜２で周囲を囲まれた活性領域に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂および転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞれはｐ型ウエル３の活性領域に形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂はｎ型ウエル４の活性領域に形成されている。ｐ型ウエル３、ｎ型ウエル４のそれぞれは、半導体基板１上に形成されたｐ型エピタキシャルシリコン層５の主面に形成されている。
【００３７】
転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂は、ワード線ＷＬと一体に構成されたゲート電極６を有している。このゲート電極６（ワード線ＷＬ）は、多結晶シリコン膜（または多結晶シリコン膜と高融点金属シリサイド膜とを積層したポリサイド膜）で構成され、酸化シリコン膜で構成されたゲート絶縁膜７の上に形成されている。
【００３８】
上記転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞれのソース領域、ドレイン領域は、ｐ型ウエル３の活性領域に形成された低不純物濃度のｎ^-型半導体領域８および高不純物濃度のｎ⁺型半導体領域９で構成されている。すなわち、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞれのソース領域、ドレイン領域は、ＬＤＤ(Lightly Doped Drain)構造で構成されている。
【００３９】
フリップフロップ回路の一方のＣＭＯＳインバータ（ＩＮＶ₁）を構成する駆動用ＭＩＳＦＥＴＱｄ₁および負荷用ＭＩＳＦＥＴＱｐ₁は、共通のゲート電極１０ａを有しており、他方のＣＭＯＳインバータ（ＩＮＶ₂）を構成する駆動用ＭＩＳＦＥＴＱｄ₂および負荷用ＭＩＳＦＥＴＱｐ₂は、共通のゲート電極１０ｂを有している。これらのゲート電極１０ａ，１０ｂは、前記転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のゲート電極６（ワード線ＷＬ）と同じ多結晶シリコン膜で構成され、ゲート絶縁膜７の上に形成されている。ゲート電極６（ワード線ＷＬ）およびゲート電極１０ａ，１０ｂを構成する多結晶シリコン膜には、ｎ型の不純物（例えばリン（Ｐ））が導入されている。
【００４０】
駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のそれぞれのソース領域、ドレイン領域は、ｐ型ウエル３の活性領域に形成された低不純物濃度のｎ^-型半導体領域８および高不純物濃度のｎ⁺型半導体領域９で構成されている。すなわち、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のそれぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構成されている。また、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のそれぞれのソース領域、ドレイン領域は、ｎ型ウエル４の活性領域に形成された低不純物濃度のｐ^-型半導体領域１１および高不純物濃度のｐ⁺型半導体領域１２で構成されている。すなわち、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のそれぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構成されている。
【００４１】
メモリセルを構成する上記６個のＭＩＳＦＥＴの上層には、ゲート電極（６，１０ａ，１０ｂ）の上部および側壁を覆う酸化シリコンの絶縁膜１３および側壁絶縁膜（サイドウォールスペーサ）１４を介して一対の局所配線Ｌ₁,Ｌ₂が形成されている。この一対の局所配線Ｌ₁,Ｌ₂は、多結晶シリコン膜と高融点金属膜とを半導体基板１上で反応させて形成した高融点金属シリサイド膜、例えばコバルトシリサイド（ＣｏＳｉ_X）膜で構成されている。後述するように、一対の局所配線Ｌ₁，Ｌ₂は、側壁絶縁膜１４に対して自己整合的に形成される。また、側壁絶縁膜１４は、ゲート電極（６，１０ａ，１０ｂ）に対して自己整合的に形成される。
【００４２】
一方の局所配線Ｌ₁は、負荷用ＭＩＳＦＥＴＱｐ₁のドレイン領域（ｐ⁺型半導体領域１２）および駆動用ＭＩＳＦＥＴＱｄ₁のドレイン領域(ｎ⁺型半導体領域９)に接続され、かつ絶縁膜１３に開孔された接続孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ₂および負荷用ＭＩＳＦＥＴＱｐ₂のゲート電極１０ｂに接続されている。他方の局所配線Ｌ₂は、負荷用ＭＩＳＦＥＴＱｐ₂のドレイン領域（ｐ⁺型半導体領域１２）および駆動用ＭＩＳＦＥＴＱｄ₂のドレイン領域（ｎ⁺型半導体領域９）に接続され、かつ絶縁膜１３に開孔された接続孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ₁および負荷用ＭＩＳＦＥＴＱｐ₁のゲート電極１０ａに接続されている。
【００４３】
転送用ＭＩＳＦＥＴＱｔ₁のドレイン領域（ｎ⁺型半導体領域９）の表面には、高融点金属シリサイド層、例えばコバルトシリサイド層１６が形成され、転送用ＭＩＳＦＥＴＱｔ₂のドレイン領域（ｎ⁺型半導体領域９）の表面にはこれと同じコバルトシリサイド層１６が形成されている。転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のドレイン領域には、このコバルトシリサイド層１６を介してデータ線ＤＬ，バーＤＬが接続される。コバルトシリサイド層１６は、後述するように局所配線Ｌ₁,Ｌ₂と同一の工程で形成される。
【００４４】
負荷用ＭＩＳＦＥＴＱｐ₁のソース領域（ｐ⁺型半導体領域１２）およびこのソース領域に隣接して形成されたｎ⁺型半導体領域１８の表面には、高融点金属シリサイド層、例えばコバルトシリサイド層１７が形成され、負荷用ＭＩＳＦＥＴＱｐ₂のソース領域（ｐ⁺型半導体領域１２）およびこのソース領域に隣接して形成されたｎ⁺型半導体領域１８の表面にもこれと同じコバルトシリサイド層１７が形成されている。負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域およびｎ⁺型半導体領域１８のそれぞれには、後述する電源電圧線を通じて電源電圧（Ｖcc）が供給される。コバルトシリサイド層１７は、後述するように局所配線Ｌ₁,Ｌ₂およびコバルトシリサイド層１６と同一の工程で形成される。
【００４５】
図４および図５は、上記一対の局所配線Ｌ₁,Ｌ₂およびその下層のゲート電極１０ａ，１０ｂのレイアウトを示す平面図である。
【００４６】
図４に示すように、一方の局所配線Ｌ₁は、その一部がゲート電極１０ａと重なるように延在し、他方の局所配線Ｌ₂は、その一部がゲート電極１０ｂと重なるように延在している。図には示さないが、局所配線Ｌ₁,Ｌ₂は、その一部をゲート電極６（ワード線ＷＬ）と重なるように延在させてもよい。
【００４７】
このように、本実施の形態のＳＲＡＭのメモリセルは、局所配線Ｌ₁,Ｌ₂の一部をレイアウトが許容する範囲で可能な限り、（駆動用ＭＩＳＦＥＴＱｄ₁、負荷用ＭＩＳＦＥＴＱｐ₁の）ゲート電極１０ａ、（駆動用ＭＩＳＦＥＴＱｄ₂、負荷用ＭＩＳＦＥＴＱｐ₂の）ゲート電極１０ｂあるいは（転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂の）ゲート電極６（ワード線ＷＬ）と重なるように配置する。この構成により、蓄積ノード容量のゲート容量成分（Ｃ₁）（図３参照）を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【００４８】
また、図５の網掛けパターンで示すように、一方の局所配線Ｌ₁は、その一部がメモリセルの蓄積ノードＡを構成する半導体領域（駆動用ＭＩＳＦＥＴＱｄ₁のｎ⁺型半導体領域９および負荷用ＭＩＳＦＥＴＱｐ₁のｐ⁺型半導体領域１２）と重なるように延在し、他方の局所配線Ｌ₂は、その一部がメモリセルの蓄積ノードＢを構成する半導体領域（駆動用ＭＩＳＦＥＴＱｄ₂のｎ⁺型半導体領域９および負荷用ＭＩＳＦＥＴＱｐ₂のｐ⁺型半導体領域１２）と重なるように延在している。
【００４９】
すなわち、本実施の形態のＳＲＡＭのメモリセルは、局所配線Ｌ₁,Ｌ₂の一部をメモリセルの蓄積ノードＡ，Ｂと重なるように配置する。この構成により、蓄積ノード容量の拡散層容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【００５０】
上記局所配線Ｌ₁,Ｌ₂の上層には、酸化シリコン膜と窒化シリコン膜との積層膜で構成された薄い絶縁膜１９を介して基準電圧線２０が形成されている。この基準電圧線２０は、局所配線Ｌ₁,Ｌ₂の上部を覆うように配置されている。基準電圧線２０は、ｎ型の不純物（例えばＰ）を導入した多結晶シリコン膜で構成され、絶縁膜１９および絶縁膜（ゲート絶縁膜７と同層の絶縁膜）に開孔された接続孔２１（図１参照）を通じて駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のそれぞれのソース領域（ｎ⁺型半導体領域９）に接続されている。
【００５１】
転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のドレイン領域（ｎ⁺型半導体領域９）の上層には、上記基準電圧線２０と同じ多結晶シリコン膜で構成されたパッド層２２が形成されている。このパッド層２２は、絶縁膜１９に開孔された接続孔２３を通じて前記高融点金属シリサイド層１６と電気的に接続されている。また、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のそれぞれのソース領域（ｐ⁺型半導体領域１２）の上層には、上記基準電圧線２０と同じ多結晶シリコン膜で構成されたパッド層２４が形成されている。このパッド層２４は、絶縁膜１９に開孔された接続孔２５を通じて前記高融点金属シリサイド層１７と電気的に接続されている。
【００５２】
図６は、上記基準電圧線２０およびその下層の局所配線Ｌ₁,Ｌ₂のレイアウトを示す平面図、図７は同じく斜視図である。
【００５３】
図示のように、基準電圧線２０は、局所配線Ｌ₁,Ｌ₂の上層のほぼ全域を覆うように形成されている。すなわち、本実施の形態のＳＲＡＭのメモリセルは、局所配線Ｌ₁,Ｌ₂の上層に形成される基準電圧線２０をこの局所配線Ｌ₁,Ｌ₂と重なるように配置する。この構成により、基準電圧線２０、局所配線Ｌ₁,Ｌ₂およびそれらを挟む薄い絶縁膜１９で容量（Ｃ₂）（図３参照）が形成されるので、局所配線Ｌ₁,Ｌ₂に接続された蓄積ノードＡ，Ｂの容量を増大させることができ、メモリセルのα線ソフトエラー耐性を向上させることができる。
【００５４】
上記基準電圧線２０の上層には、層間絶縁膜２６を介して第１層目のメタル配線が形成されている。層間絶縁膜２６は、例えば酸化シリコン膜とＢＰＳＧ(Boro Phospho Silicate Glass)膜との積層膜で構成されている。第１層目のメタル配線は、例えばアルミニウム（Ａｌ）合金で構成され、電源電圧線２７、サブ基準電圧線２８、サブワード線（またはデバイデッドワード線）２９およびパッド層３０などを構成している。
【００５５】
電源電圧線２７は、層間絶縁膜２６に開孔された接続孔３１を通じて前記パッド層２４と電気的に接続されている。サブ基準電圧線２８は、層間絶縁膜２６に開孔された接続孔３２（図１参照）を通じて基準電圧線２０と電気的に接続されている。サブワード線２９は、層間絶縁膜２６、絶縁膜１９，１３に開孔された接続孔（図示せず）を通じて前記ワード線ＷＬと電気的に接続されている。パッド層３０は、層間絶縁膜２６に開孔された接続孔３３を通じて前記パッド層２２と電気的に接続されている。
【００５６】
このように、本実施の形態のＳＲＡＭのメモリセルは、多結晶シリコン膜で構成された基準電圧線２０の上層に、多結晶シリコンよりも低抵抗のＡｌで構成されたサブ基準電圧線２８を配置し、それぞれのメモリセルに少なくとも１個以上設けた接続孔３２を通じてサブ基準電圧線２８から基準電圧線２０に給電を行う。この構成により、メモリセルごとに基準電圧（Ｖss）の給電が可能となるので、基準電圧（Ｖss）を安定化することができる。この結果、電源電圧（Ｖcc）の最小値（Ｖcc.min）が向上し、メモリセルのα線ソフトエラー耐性を向上させることができる。
【００５７】
また、本実施の形態のＳＲＡＭのメモリセルは、図１に示すように、サブ基準電圧線２８と基準電圧線２０とを接続する前記接続孔３２と、基準電圧線２０と駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のソース領域（ｎ⁺型半導体領域９）とを接続する前記接続孔２１とを離間して配置する。この構成により、接続孔２１，３２の重なりによる段差が回避され、接続孔形成領域を平坦化することができるので、接続孔２１，３２のコンタクト抵抗を低減してメモリセルの高速動作、低電圧動作を実現することができる。
【００５８】
上記第１層目のメタル配線の上層には、層間絶縁膜３４を介して第２層目のメタル配線が形成されている。層間絶縁膜３４は、下層から順に酸化シリコン膜３４ａ、スピンオングラス(Spin On Glass)膜３４ｂ、酸化シリコン膜３４ｃを積層した３層膜で構成されている。第２層目のメタル配線は、例えばアルミニウム合金で構成され、前記データ線ＤＬ，バーＤＬを構成している。このデータ線ＤＬ，バーＤＬは、層間絶縁膜３４に開孔された接続孔３５を通じて前記パッド層３０と電気的に接続されている。
【００５９】
次に、上記のように構成された本実施の形態のＳＲＡＭのメモリセルの製造方法を説明する。なお、このメモリセルの製造方法を示す各図（図８〜図３９）のうち、断面図は前記図１のII−II’線に対応している。また、平面図にはメモリセルの導電層のみを図示し、各導電層間の絶縁膜の図示は省略する。
【００６０】
まず、図８に示すように、ｐ^-型単結晶シリコンからなる半導体基板１の上にｐ型のエピタキシャルシリコン層５を成長させた後、窒化シリコン膜を熱酸化のマスクに用いた周知のＬＯＣＯＳ法でエピタキシャルシリコン層５の表面に厚い酸化シリコン膜で構成されたフィールド絶縁膜２を形成する。続いて、フォトレジストをマスクにしたイオン注入法でエピタキシャルシリコン層５にｎ型不純物（Ｐ）およびｐ型不純物（ＢＦ₂)を導入した後、これらの不純物を引延し拡散してｐ型ウエル３およびｎ型ウエル４を形成する。次に、フィールド絶縁膜２で囲まれたｐ型ウエル３およびｎ型ウエル４のそれぞれの主面に膜厚９nm程度の薄い酸化シリコン膜で構成されたゲート絶縁膜７を形成する。
【００６１】
図９は上記フィールド絶縁膜２で囲まれた活性領域ＡＲ（メモリセル１個分）の平面パターンである。メモリセルは、同図に示す４個の＋印で囲まれた矩形の領域内に形成される。このメモリセルの大きさは、一例として４．０（μm）×２．８（μm）程度である。また、このメモリセル１６個分の活性領域ＡＲのパターンを図１０に示す。
【００６２】
次に、図１１、図１２に示すように、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のゲート電極６（ワード線ＷＬ）と、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂および負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のゲート電極１０ａ，１０ｂとを形成する。ゲート電極６（ワード線ＷＬ）およびゲート電極１０ａ，１０ｂは、半導体基板１の全面にＣＶＤ(Chemical Vapor Deposition)法で膜厚１００nm適度の多結晶シリコン膜を堆積した後、その上にＣＶＤ法で酸化シリコン（膜厚１２０nm程度）の絶縁膜１３を堆積し、フォトレジストをマスクにしたドライエッチングでこの絶縁膜１３および多結晶シリコン膜をパターニングして形成する。図１３は、このゲート電極６（ワード線ＷＬ）およびゲート電極１０ａ，１０ｂのメモリセル１６個分のパターンである。
【００６３】
次に、図１４に示すように、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウエル４の一部とにｎ型不純物（リン（Ｐ），ヒ素（Ａｓ））を導入する。次に、上記フォトレジストを除去した後、図１５に示すように、フォトレジストをマスクにしたイオン注入法でｎ型ウエル４にｐ型不純物（フッ化ボロン（ＢＦ₂））を導入する。次に、上記フォトレジストを除去した後、半導体基板１の全面にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)法でパターニングして、図１６に示すように、ゲート電極６（ワード線ＷＬ）およびゲート電極１０ａ，１０ｂのそれぞれの側壁にそれらに対して自己整合的に側壁絶縁膜（サイドウォールスペーサ）１４を形成する。
【００６４】
次に、図１７に示すように、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウエル４の一部とにｎ型不純物（Ｐ，Ａｓ）を導入する。次に、上記フォトレジストを除去した後、図１８に示すように、フォトレジストをマスクにしたイオン注入法でｎ型ウエル４にｐ型不純物（ＢＦ₂）を導入する。
【００６５】
次に、上記フォトレジストを除去した後、上記ｎ型不純物およびｐ型不純物を熱拡散して、図１９に示すように、ｐ型ウエル３の主面に転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のそれぞれのソース領域、ドレイン領域（ｎ^-型半導体領域８、ｎ⁺型半導体領域９）を形成し、ｎ型ウエル４の主面に負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域、ドレイン領域（ｐ^-型半導体領域１１、ｐ⁺型半導体領域１２）を形成する。また、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域（ｐ⁺型半導体領域１２）に隣接したｎ型ウエル４の主面にウエル給電用のｎ⁺型半導体領域１８を形成する。
【００６６】
次に、図２０に示すように、フォトレジストをマスクにしたドライエッチングで、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のゲート電極１０ａ，１０ｂの上を覆う前記絶縁膜１３に接続孔１５を形成し、ゲート電極１０ａ，１０ｂのそれぞれの一部を露出させる。
【００６７】
次に、上記フォトレジストを除去した後、図２１に示すように、半導体基板１の全面をエッチバックして、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞれのソース領域、ドレイン領域（ｎ⁺型半導体領域９）、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域、ドレイン領域（ｐ⁺型半導体領域１２）、ウエル給電用のｎ⁺型半導体領域１８のそれぞれの表面を覆う薄い絶縁膜（ゲート絶縁膜７と同層の絶縁膜）を除去し、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８を露出させる。
【００６８】
このように、本実施の形態の製造方法は、まずフォトレジストをマスクにしたドライエッチングでゲート電極１０ａ，１０ｂ上の絶縁膜１３に接続孔１５を形成し、次いで半導体基板１の全面をエッチバックしてｎ⁺型半導体領域９、ｐ⁺型半導体領域１２、ｎ⁺型半導体領域１８のそれぞれの表面を覆う絶縁膜を除去する。
【００６９】
すなわち、ゲート電極１０ａ，１０ｂの一部を露出させる工程と、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８を露出させる工程とを別けて行い、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８を側壁絶縁膜１４に対して自己整合的に露出させる。この構成により、接続孔１５とｎ⁺型半導体領域９、ｐ⁺型半導体領域１２、ｎ⁺型半導体領域１８とのマスク合わせ余裕が不要となるので、接続孔１５、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８の面積を縮小してメモリセルを高集積化することができる。
【００７０】
なお、マスク合わせに余裕がある場合には、上記手段に代えて、フォトレジストをマスクにしたドライエッチングでゲート電極１０ａ，１０ｂの一部、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８を同時に露出させてもよい。この場合は、前記エッチバック工程が不要となるので、メモリセルの製造工程を短縮することができる。
【００７１】
次に、図２２、図２３に示すように、上記工程で露出したゲート電極１０ａ，１０ｂの一部、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８のそれぞれの表面に選択ＣＶＤ法で膜厚４０nm程度の薄い多結晶シリコン膜３６を選択的に堆積する。すなわち、ゲート電極１０ａ，１０ｂ、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８の上にのみ多結晶シリコン膜３６を堆積し、酸化シリコン膜からなる絶縁膜１３，１４の上には堆積させないようにする。あるいは、半導体基板１の全面にＣＶＤ法で多結晶シリコン膜３６を堆積し、フォトレジストをマスクにしたドライエッチングでこの多結晶シリコン膜３６をパターニングすることにより、ゲート電極１０ａ，１０ｂの一部、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８のそれぞれの表面に多結晶シリコン膜３６を残すようにしてもよい。
【００７２】
次に、図２４に示すように、半導体基板１の全面にスパッタ法で膜厚２０nm程度の薄いＣｏ膜３７を堆積した後、図２５に示すように、半導体基板１の全面にＣＶＤ法またはスパッタ法で膜厚４０nm程度の薄い多結晶シリコン膜３８を堆積する。このように、本実施の形態の製造方法は、ゲート電極１０ａ，１０ｂの一部、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８のそれぞれの表面に多結晶シリコン膜３６、Ｃｏ膜３７、多結晶シリコン膜３８を堆積し、その他の領域（絶縁膜上）にはＣｏ膜３７、多結晶シリコン膜３８を堆積する。なお、上記Ｃｏ膜３７に代えて他の高融点金属膜、例えばＷ、Ｍｏ、Ｔｉ、Ｔａなどの薄膜を堆積してもよい。
【００７３】
次に、図２６に示すように、フォトレジスト３９をマスクにしたドライエッチングで上層の多結晶シリコン膜３８をパターニングし、局所配線Ｌ₁,Ｌ₂を形成する領域、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のドレイン領域（ｎ⁺型半導体領域９）、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域（ｐ⁺型半導体領域１２）およびこれに隣接するｎ⁺型半導体領域９のそれぞれの表面に多結晶シリコン膜３８を残す。
【００７４】
上記多結晶シリコン膜３８のエッチングマスクとなるフォトレジスト３９は、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のドレイン領域（ｎ⁺型半導体領域９）や負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のドレイン領域（ｐ⁺型半導体領域１２）の上部を完全に覆っていなくともよい。すなわち、図２６に示すように、フォトレジスト３９のマスク合わせずれによってｎ⁺型半導体領域９上の多結晶シリコン膜３８の一部（図の矢印で示す箇所）がエッチングされてしまっても支障はない。これは、多結晶シリコン膜３８の一部がエッチングされても、その下層のＣｏ膜３７がエッチングのストッパとなるので、ｎ⁺型半導体領域９やｐ⁺型半導体領域１２の表面の多結晶シリコン膜３６がエッチングされることはないからである。
【００７５】
特に限定はされないが、本実施の形態では、上記多結晶シリコン膜３８をエッチングする際、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のｎ⁺型半導体領域９（ソース領域、ドレイン領域）のうち、メモリセルの蓄積ノードＡ，Ｂを構成するｎ⁺型半導体領域９（ドレイン領域）上には多結晶シリコン膜３８を残すが、蓄積ノードＡ，Ｂを構成しないｎ⁺型半導体領域９（ソース領域）上には多結晶シリコン膜３８を残さない。このｎ⁺型半導体領域９（ソース領域）上の多結晶シリコン膜３８は、その全部を完全に除去する必要はなく、フォトレジスト３９のマスク合わせずれによって、その一部がエッチングされずに残っていても支障はない。
【００７６】
次に、上記フォトレジスト３９を除去した後、７００℃程度の不活性ガス雰囲気中で半導体基板１を熱処理し、多結晶シリコン膜３８とＣｏ膜３７と多結晶シリコン膜３６との間でシリサイド化反応を生じさせる。次に、多結晶シリコン膜３６，３８を堆積しなかった領域上に残った未反応のＣｏ膜３７をウェットエッチングで除去することにより、図２７、図２８に示すように、コバルトシリサイド膜で構成される局所配線Ｌ₁,Ｌ₂およびコバルトシリサイド層１６，１７，３６’が形成される。図２９は、この局所配線Ｌ₁,Ｌ₂、コバルトシリサイド層１６，１７，３６’のメモリセル１６個分のパターンである。
【００７７】
このように、本実施の形態の製造方法は、メモリセルの蓄積ノードＡ，Ｂ間を接続する一対の局所配線Ｌ₁,Ｌ₂をコバルトシリサイドで構成する。このコバルトシリサイドは、多結晶シリコンに比べて電気抵抗の小さい材料であると共に、Ｐ（リン）やＢ（ホウ素）などの不純物原子の拡散に対する有効な障壁となる材料である。従って、この構成により、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のドレイン領域（ｐ⁺型半導体領域１２）中のｐ型不純物や、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のドレイン領域（ｎ⁺型半導体領域９）あるいはゲート電極１０ａ，１０ｂ中のｎ型不純物がこの局所配線Ｌ₁,Ｌ₂を通じて相互拡散するのを防止することができるので、導電型の異なるｐ⁺型半導体領域１２と、ｎ⁺型半導体領域９およびゲート電極１０ａ，１０ｂとをオーミックに、かつ低抵抗で接続することができ、メモリセルの高速動作、低電圧動作を実現することができる。
【００７８】
また、本実施の形態の製造方法は、局所配線Ｌ₁,Ｌ₂を形成する際、メモリセルの蓄積ノードＡ，Ｂを構成する駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のドレイン領域（ｎ⁺型半導体領域９）および負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のドレイン領域（ｐ⁺型半導体領域１２）のそれぞれの表面に選択的に多結晶シリコン膜３６を形成し、さらのその上にＣｏ膜３７および多結晶シリコン膜３８を形成してこの３層の間でシリサイド化反応を生じさせる。この構成により、メモリセルの蓄積ノードＡ，Ｂを構成する上記ｎ⁺型半導体領域９およびｐ⁺型半導体領域１２のシリコンが上記シリサイド化反応に関与するのを防ぐことができるので、コバルトシリサイド層１６，１７を浅く形成することができ、ｎ⁺型半導体領域９およびｐ⁺型半導体領域１２の接合リーク電流を低減してメモリセルの動作信頼性を向上させることができる。
【００７９】
これに対し、多結晶シリコン膜３６を設けることなく、Ｃｏ膜３７を直接ｎ⁺型半導体領域９およびｐ⁺型半導体領域１２に接触させた場合は、ｎ⁺型半導体領域９およびｐ⁺型半導体領域１２のシリコンがシリサイド化反応に関与するため、コバルトシリサイド層１６，１７が基板（ｐ型ウエル３、ｎ型ウエル４）中に深く形成されることとなり、ｎ⁺型半導体領域９、ｐ⁺型半導体領域１２から基板へリークする接合リーク電流が増大してしまう。
【００８０】
なお、上記ｎ⁺型半導体領域９およびｐ⁺型半導体領域１２のシリコンがシリサイド反応に関与しないようにするには、シリサイド化反応によって局所配線Ｌ₁,Ｌ₂を形成した後も、局所配線Ｌ₁,Ｌ₂とその下層のｎ⁺型半導体領域９、ｐ⁺型半導体領域１２との間に、少なくともゲート絶縁膜７の膜厚以上の多結晶シリコン膜３６が残るようにその膜厚を制御するとよい。
【００８１】
また、上記の構成によれば、上層の多結晶シリコン膜３８をエッチングする際のマスクとなるフォトレジスト３９に合わせずれが生じた場合でも、メモリセルの蓄積ノードＡ，Ｂを構成するｎ⁺型半導体領域９およびｐ⁺型半導体領域１２上の多結晶シリコン膜３６の削れを防ぐことができる。従って、フォトレジスト３９の合わせ余裕が不要となるので、ｎ⁺型半導体領域９およびｐ⁺型半導体領域１２の面積を縮小してメモリセルを高集積化することができる。
【００８２】
また、本実施の形態の製造方法は、メモリセルを構成する６個のＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂）のそれぞれのソース領域、ドレイン領域の少なくとも一部の表面に低抵抗のコバルトシリサイド層１６（または１７）を形成する。この構成により、コバルトシリサイド層１６（または１７）を形成したソース領域、ドレイン領域を低抵抗化することができるので、メモリセルの高速動作、低電圧動作を実現することができる。
【００８３】
また、本実施の形態の製造方法は、上記多結晶シリコン膜３８をエッチングする際、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のｎ⁺型半導体領域９（ソース領域、ドレイン領域）のうち、メモリセルの蓄積ノードＡ，Ｂを構成しないｎ⁺型半導体領域９（ソース領域）上には多結晶シリコン膜３８を残さないようにする。この構成により、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のソース領域、ドレイン領域間が多結晶シリコン膜３８および局所配線Ｌ₁,Ｌ₂を通じて短絡する不具合を防止することができるので、ＳＲＡＭの製造歩留り、信頼性を向上させることができる。
【００８４】
また、本実施の形態の製造方法は、局所配線Ｌ₁,Ｌ₂をゲート電極（６，１０ａ，１０ｂ）の側壁絶縁膜１４に対して自己整合的に形成する。この構成により、局所配線Ｌ₁,Ｌ₂と、蓄積ノードＡ，Ｂを構成するｎ⁺型半導体領域９およびｐ⁺型半導体領域１２とを接続する際、それらの間のマスク合わせ余裕が不要となるので、図２８に示すように、ワード線ＷＬの延在する方向に沿った間隔Ｚ₁,Ｚ₂を縮小することができ、メモリセルサイズを縮小してメモリセルの高集積化を実現することができる。
【００８５】
次に、図３０に示すように、半導体基板１の全面にＣＶＤ法で絶縁膜１９を堆積する。この絶縁膜１９は、膜厚１０nm程度の酸化シリコン膜の上に膜厚１０nm程度の窒化シリコン膜を積層して形成する。
【００８６】
次に、図３１に示すように、フォトレジストをマスクにしたドライエッチングで、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のドレイン領域（ｎ⁺型半導体領域９）上の上記絶縁膜１９を除去して接続孔２３を形成し、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域（ｐ⁺型半導体領域１２）およびこのソース領域に隣接するウエル給電用のｎ⁺型半導体領域１８のそれぞれの上の絶縁膜１９を除去して接続孔２５を形成する。また同図には示さないが、駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のソース領域（ｎ⁺型半導体領域９）上の絶縁膜１９を除去して接続孔２１を形成する。
【００８７】
次に、半導体基板１の全面にＣＶＤ法で膜厚７０nm程度の多結晶シリコン膜を堆積した後、フォトレジストをマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングして、図３２、図３３に示すように、基準電圧線２０、パッド層２２およびパッド層２４を形成する。基準電圧線２０は局所配線Ｌ₁,Ｌ₂の上部を覆うように配置され、接続孔２１を通じて駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のソース領域（ｎ⁺型半導体領域９）に接続される。パッド層２２は接続孔２３を通じてコバルトシリサイド層１６に接続され、パッド層２４は接続孔２５を通じてコバルトシリサイド層１７に接続される。図３４は、この基準電圧線２０、パッド層２２，２４のメモリセル１６個分のパターンである。
【００８８】
次に、図３５に示すように、半導体基板１の全面にＣＶＤ法で層間絶縁膜２６を堆積する。この層間絶縁膜２６は、膜厚１５０nm程度の酸化シリコン膜の上に膜厚３００nm程度のＢＰＳＧ膜を積層し、次いでこのＢＰＳＧ膜をリフローにより平坦化して形成する。
【００８９】
次に、フォトレジストをマスクにしたドライエッチングで層間絶縁膜２６に接続孔３１，３３を形成した後、半導体基板１の全面にスパッタ法で膜厚３００nm程度のＡｌ合金膜を堆積し、フォトレジストをマスクにしたドライエッチングでこのＡｌ合金膜をパターニングして、図３６、図３７に示すように、層間絶縁膜２６上に電源電圧線２７、サブ基準電圧線２８、サブワード線２９およびパッド層３０を形成する。
【００９０】
このように、本実施の形態の製造方法は、層間絶縁膜２６に開孔した接続孔３１を通じて負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域（ｐ⁺型半導体領域１２）およびこのソース領域に隣接するウエル給電用のｎ⁺型半導体領域１８に電源電圧線２７を接続する際、あらかじめこのｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８の上に多結晶シリコンのパッド層２４を設けておく。また、層間絶縁膜２６に開孔した接続孔３３を通じて転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のドレイン領域（ｎ⁺型半導体領域６）にパッド層３０を接続する際、あらかじめこのｎ⁺型半導体領域６の上に多結晶シリコンのパッド層２２を設けておく。
【００９１】
この構成により、層間絶縁膜２６をエッチングして接続孔３１，３３を形成する際に、接続孔３１，３３の底部にコバルトシリサイド層１６，１７が露出することがないので、このコバルトシリサイド層１６，１７の削れを防止することができる。
【００９２】
また、本実施の形態の製造方法は、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域（ｐ⁺型半導体領域１２）およびこのソース領域に隣接するウエル給電用のｎ⁺型半導体領域１８と電源電圧線２７とを接続する際、あらかじめこのｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８の表面にコバルトシリサイド層１６を形成する。この構成により、コバルトシリサイド層１６の上に形成される多結晶シリコンのパッド層２４の導電型を考慮することなく、ｐ⁺型半導体領域１２およびｎ⁺型半導体領域１８と電源電圧線２７とをオーミックに接続することができるので、１つの接続孔３１を通じてこのｐ⁺型半導体領域１２とｎ⁺型半導体領域１８とに同時に電源電圧（Ｖcc）を供給することができる。従って、ｐ⁺型半導体領域１２とｎ⁺型半導体領域１８とを隣接して配置することができると共に、それらの面積を縮小することができるので、メモリセルを高集積化することができる。
【００９３】
次に、図３８に示すように、半導体基板１の全面に層間絶縁膜３４を堆積する。この層間絶縁膜３４は、ＣＶＤ法で堆積した膜厚５００nm程度の酸化シリコン膜３４ａの上に膜厚２５０nm程度のスピンオングラス膜３４ｂを回転塗布し、次いでこのスピンオングラス膜３４ｂの表面をエッチバックで平坦化した後、その上に膜厚４００nm程度の酸化シリコン膜３４ｃをＣＶＤ法で堆積して形成する。
【００９４】
その後、フォトレジストをマスクにしたドライエッチングで層間絶縁膜３４に接続孔３５を形成した後、半導体基板１の全面にスパッタ法でＡｌ合金膜を堆積し、フォトレジストをマスクにしたドライエッチングでこのＡｌ合金膜をパターニングして、データ線ＤＬ，データ線バーＤＬを形成することにより、本実施の形態のＳＲＡＭのメモリセルが完成する。図３９は、このデータ線ＤＬ，データ線バーＤＬのメモリセル１６個分のパターンである。
【００９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９６】
前記実施の形態では、局所配線Ｌ₁,Ｌ₂を形成する際、メモリセルの蓄積ノードＡ，Ｂを構成する駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のドレイン領域（ｎ⁺型半導体領域９）および負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のドレイン領域（ｐ⁺型半導体領域１２）のそれぞれの表面に多結晶シリコン膜３６、Ｃｏ膜３７および多結晶シリコン膜３８を形成してこの３層の間でシリサイド化反応を生じさせたが、下層の多結晶シリコン膜３６は必ずしも必要ではなく、Ｃｏ膜３７とその上に堆積した多結晶シリコン膜３８との間でシリサイド化反応を生じさせて局所配線Ｌ₁,Ｌ₂を形成することもできる。
【００９７】
この場合は、上記ドレイン領域（ｎ⁺型半導体領域９，ｐ⁺型半導体領域１２）の表面に多結晶シリコン膜３６を選択的に堆積する工程が不要となるので、メモリセルの製造工程を少なくすることができる。ただし、この場合は、上記ドレイン領域（ｎ⁺型半導体領域９，ｐ⁺型半導体領域１２）の表面にＣｏ膜３７が直接堆積されることになるので、このドレイン領域のシリコンとＣｏ膜３７との間でシリサイド化反応が進行しないよう、上層の多結晶シリコン膜３８の膜厚を充分に厚く形成し、シリサイド化反応に必要なシリコンを多結晶シリコン膜３８から供給するようにしなければならない。
【００９８】
また、フォトレジストをマスクにしたドライエッチングで上層の多結晶シリコン膜３８をパターニングする際、上記ドレイン領域（ｎ⁺型半導体領域９，ｐ⁺型半導体領域１２）上の多結晶シリコン膜３８の一部がエッチングされると、ドレイン領域のシリコンとＣｏ膜３７との間でシリサイド化反応が進行してしまうため、マスク合わせ余裕を充分に確保し、多結晶シリコン膜３８がドレイン領域（ｎ⁺型半導体領域９，ｐ⁺型半導体領域１２）と充分重なるようにしてその削れを防ぐ必要がある。
【００９９】
また、シリサイド化反応によって局所配線Ｌ₁,Ｌ₂を形成する際、Ｃｏ膜３７の上に堆積する上記多結晶シリコン膜３８の膜厚をこのシリサイド化反応に必要な膜厚よりも厚く堆積し、コバルトシリサイド層の上に未反応の多結晶シリコン膜を残すようにしてもよい。あるいは、多結晶シリコン膜３８の上にさらに高融点金属膜や高融点金属シリサイド膜を堆積してもよい。このようにすると、図４０に示すように、局所配線Ｌ₁,Ｌ₂の膜厚がコバルトシリサイド層単独の場合よりも厚くなるので、その表面積が大きくなる。この結果、局所配線Ｌ₁,Ｌ₂とその上層の基準電圧線２０との間に形成される容量（Ｃ₂）を大きくすることができるので、メモリセルの蓄積ノード容量をさらに増やしてα線ソフトエラー耐性を向上させることができる。
【０１００】
またこの場合は、図４０に示すように、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のドレイン領域（ｎ⁺型半導体領域９）の表面に形成されるコバルトシリサイド層１６や、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領域（ｐ⁺型半導体領域１２）の表面に形成されるコバルトシリサイド層１７の上にも未反応の多結晶シリコン膜が残る。この結果、コバルトシリサイド層１６，１７の上に基準電圧線２０と同層の多結晶シリコン膜でパッド層２２，２４を形成する必要がなくなり、この多結晶シリコン膜をパターニングして基準電圧線２０を形成する際のマスク合わせ余裕が不要となるので、メモリセルの面積を縮小することができる。また、基準電圧線２０と同層のパッド層２２，２４が不要になると、図４１に示すように、基準電圧線２０の占有面積を大きくすることができるので、メモリセルの蓄積ノード容量をさらに増やしてα線ソフトエラー耐性を向上させることができる。
【０１０１】
前記実施の形態では、局所配線Ｌ₁,Ｌ₂とその上層の基準電圧線２０との間で容量（Ｃ）を形成したが、図４２に示すように、基準電圧線２０と同層の多結晶シリコン膜で形成される電源電圧供給用のパッド層２４の面積を拡大して局所配線Ｌ₁,Ｌ₂上を覆うように配置し、このパッド層２４と局所配線Ｌ₁,Ｌ₂との間で容量を形成してもよい。この場合、基準電圧線２０は駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のソース領域（ｎ⁺型半導体領域９）の上層のみに残すようにする。
【０１０２】
前記実施の形態のＳＲＡＭのメモリセルは、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のゲート電極６（ワード線ＷＬ）を駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂や負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のゲート電極１０ａ，１０ｂと同層の多結晶シリコン膜で構成したが、ゲート電極６（ワード線ＷＬ）は、ゲート電極１０ａ，１０ｂよりも上層の多結晶シリコン膜（例えば基準電圧線２０と同層の多結晶シリコン膜）で構成してもよい。この場合は、図４３に示すように、ゲート電極６（ワード線ＷＬ）とゲート電極１０ａ，１０ｂとを互いの一部が重なるように配置することができるので、メモリセルの面積を縮小してＳＲＡＭを高集積化することができる。
【０１０３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０４】
本発明によれば、局所配線の上層に形成される基準電圧線をこの局所配線と重なるように配置することにより、基準電圧線と局所配線との間に容量が形成されるので、局所配線に接続された蓄積ノードの容量を増大させることができ、メモリセルのα線ソフトエラー耐性を向上させることができる。
【０１０５】
本発明によれば、局所配線の一部を駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送用ＭＩＳＦＥＴのいずれかのゲート電極と重なるように配置することにより、蓄積ノード容量のゲート容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【０１０６】
本発明によれば、局所配線の一部をメモリセルの蓄積ノードと重なるように配置することにより、蓄積ノード容量の拡散層容量成分を増やすことができるので、メモリセルの蓄積ノード容量を増やしてα線ソフトエラー耐性を向上させることができる。
【０１０７】
本発明によれば、基準電圧線の上層に、それよりも低抵抗配線を配置し、それぞれのメモリセルに少なくとも１個以上設けた接続孔を通じて低抵抗配線から基準電圧線に給電を行うことにより、メモリセルごとに基準電圧の給電が可能となるので、基準電圧を安定化することができる。この結果、電源電圧の最小値（Ｖcc.min）が向上し、メモリセルのα線ソフトエラー耐性を向上させることができる。
【０１０８】
本発明によれば、低抵抗配線と基準電圧線とを接続する接続孔と、基準電圧線と駆動用ＭＩＳＦＥＴのソース領域とを接続する接続孔とを離間して配置することにより、これらの接続孔の重なりによる段差が回避され、接続孔形成領域を平坦化することができるので、これらの接続孔のコンタクト抵抗を低減してメモリセルの高速動作、低電圧動作を実現することができる。
【０１０９】
本発明によれば、多結晶シリコン膜とその上に堆積した高融点金属膜とさらにその上に堆積した第２の多結晶シリコン膜との間でシリサイド化反応を生起させて局所配線を形成することにより、メモリセルの蓄積ノードを構成する半導体領域のシリコンが上記シリサイド反応に関与するのを防ぐことができるので、この半導体領域の接合リーク電流を低減してメモリセルの動作信頼性を向上させることができる。
【０１１０】
本発明によれば、ゲート電極の一部に接続孔を形成する工程と、半導体領域を露出させる工程とを別けて行うことにより、接続孔と半導体領域とのマスク合わせ余裕が不要となるので、接続孔面積を縮小してメモリセルを高集積化することができる。また、局所配線と半導体領域とを自己整合的に接続することにより、両者のマスク合わせ余裕が不要となるので、メモリセルサイズを縮小してメモリセルの高集積化を実現することができる。
【０１１１】
本発明によれば、メモリセルの蓄積ノード間を接続する一対の局所配線を高融点金属シリサイドで構成することにより、負荷用ＭＩＳＦＥＴの半導体領域中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体領域中あるいはゲート電極中のｎ型不純物が局所配線を通じて相互拡散するのを防止することができるので、導電型の異なる半導体領域間および半導体領域とゲート電極との間をオーミックに、かつ低抵抗で接続することができ、メモリセルの高速動作、低電圧動作を実現することができる。
【０１１２】
本発明によれば、上層の多結晶シリコン膜をエッチングする際のマスクとなるフォトレジストに合わせずれが生じた場合でも、下層の多結晶シリコン膜の削れを防ぐことができるので、上記フォトレジストの合わせ余裕を不要とすることができ、半導体領域の面積を縮小してメモリセルを高集積化することができる。
【０１１３】
本発明によれば、メモリセルを構成する転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン領域の少なくとも一部の表面に低抵抗の高融点金属シリサイド層を形成することにより、ソース領域、ドレイン領域を低抵抗化することができるので、メモリセルの高速動作、低電圧動作を実現することができる。
【０１１４】
本発明によれば、高融点金属シリサイド層の上に形成される多結晶シリコンのパッド層の導電型を考慮することなく、負荷用ＭＩＳＦＥＴのソース領域およびウエル給電用ドレイン領域と電源電圧線とをオーミックに接続することができるので、１つの接続孔を通じてこの負荷用ＭＩＳＦＥＴのソース領域およびウエル給電用ドレイン領域に同時に電源電圧を供給することができる。これにより、負荷用ＭＩＳＦＥＴのソース領域とウエル給電用ドレイン領域とを隣接して配置することができると共に、それらの面積を縮小することができるので、メモリセルを高集積化することができる。
【０１１５】
本発明によれば、シリサイド化反応によって局所配線を形成する際、高融点金属シリサイド層の上に堆積する多結晶シリコン膜の膜厚をこのシリサイド化反応に必要な膜厚よりも厚く堆積することにより、局所配線の膜厚が厚くなり、その表面積が大きくなるので、局所配線とその上層の基準電圧線との間に形成される容量が大きくなる。これにより、メモリセルの蓄積ノード容量をさらに増やしてα線ソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＳＲＡＭのメモリセルを示す平面図である。
【図２】図１のII−II' 線における半導体基板の要部断面図である。
【図３】本発明のＳＲＡＭのメモリセルの等価回路図である。
【図４】本発明のＳＲＡＭのメモリセルの局所配線とゲート電極との重なりを示す平面図である。
【図５】本発明のＳＲＡＭのメモリセルの局所配線と蓄積ノードとの重なりを示す平面図である。
【図６】本発明のＳＲＡＭのメモリセルの局所配線と基準電圧線との重なりを示す平面図である。
【図７】本発明のＳＲＡＭのメモリセルの局所配線と基準電圧線との重なりを示す斜視図である。
【図８】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図９】本発明のＳＲＡＭのメモリセルの活性領域を示す平面図である。
【図１０】本発明のＳＲＡＭのメモリセル１６個分の活性領域パターンを示す平面図である。
【図１１】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図１３】本発明のＳＲＡＭのメモリセル１６個分のゲート電極（ワード線）パターンを示す平面図である。
【図１４】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図２４】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図２９】本発明のＳＲＡＭのメモリセル１６個分の局所配線パターンを示す平面図である。
【図３０】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図３４】本発明のＳＲＡＭのメモリセル１６個分の基準電圧線パターンを示す平面図である。
【図３５】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部平面図である。
【図３８】本発明のＳＲＡＭのメモリセルの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明のＳＲＡＭのメモリセル１６個分のデータ線パターンを示す平面図である。
【図４０】本発明のＳＲＡＭのメモリセルの他の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明のＳＲＡＭのメモリセルの他の構成を示す半導体基板の要部平面図である。
【図４２】本発明のＳＲＡＭのメモリセルの他の構成を示す半導体基板の要部平面図である。
【図４３】本発明のＳＲＡＭのメモリセルの他の構成を示す半導体基板の要部平面図である。
【符号の説明】
１ 半導体基板
２ フィールド絶縁膜
３ ｐ型ウエル
４ ｎ型ウエル
５ エピタキシャルシリコン層
６ａ，６ｂ ゲート電極
７ ゲート絶縁膜
８ ｎ^-型半導体領域
９ ｎ⁺型半導体領域
１０ａ，１０ｂ ゲート電極
１１ ｐ^-型半導体領域
１２ ｐ⁺型半導体領域
１３ 絶縁膜
１４ 側壁絶縁膜（サイドウォールスペーサ）
１５ 接続孔
１６ コバルトシリサイド層
１７ コバルトシリサイド層
１８ ｎ⁺型半導体領域
１９ 絶縁膜
２０ 基準電圧線
２１ 接続孔
２２ パッド層
２３ 接続孔
２４ パッド層
２５ 接続孔
２６ 層間絶縁膜
２７ 電源電圧線
２８ サブ基準電圧線
２９ サブワード線
３０ パッド層
３１ 接続孔
３２ 接続孔
３３ 接続孔
３４ 層間絶縁膜
３４ａ 酸化シリコン膜
３４ｂ スピンオングラス膜
３４ｃ 酸化シリコン膜
３５ 接続孔
３６ 多結晶シリコン膜
３６’コバルトシリサイド層
３７ Ｃｏ膜
３８ 多結晶シリコン膜
３９ フォトレジスト
ＡＲ 活性領域
ＤＬ データ線
バーＤＬ データ線
Ｑｄ₁駆動用ＭＩＳＦＥＴ
Ｑｄ₂駆動用ＭＩＳＦＥＴ
Ｑｐ₁負荷用ＭＩＳＦＥＴ
Ｑｐ₂負荷用ＭＩＳＦＥＴ
Ｑｔ₁転送用ＭＩＳＦＥＴ
Ｑｔ₂転送用ＭＩＳＦＥＴ
ＷＬ ワード線

Claims (9)

1. 主面を有する半導体基板と、
   第１の駆動用ＭＩＳＦＥＴ、第２の駆動用ＭＩＳＦＥＴ、第１の負荷用ＭＩＳＦＥＴおよび第２の負荷用ＭＩＳＦＥＴを有するメモリセルと、
   前記第１および第２の駆動用ＭＩＳＦＥＴと前記第１および第２の負荷用ＭＩＳＦＥＴとを覆うように、第１および第２の導電層上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第１および第２の局所配線と、
   前記第１および第２の局所配線上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成され、前記第１および第２の駆動用ＭＩＳＦＥＴのソース領域に電気的に接続される第３の導電層と、
   前記第１の局所配線、前記第２の絶縁膜および前記第３の導電層を備える第１の容量素子と、
   前記第２の局所配線、前記第２の絶縁膜および前記第３の導電層を備える第２の容量素子とを含み、
   前記第１の駆動用ＭＩＳＦＥＴと前記第１の負荷用ＭＩＳＦＥＴ、および、前記第２の駆動用ＭＩＳＦＥＴと前記第２の負荷用ＭＩＳＦＥＴは、それぞれ離間して第１の方向に配列され、
   前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の前記第１の方向に延在する前記第１の導電層により一体に設けられ、
   前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の前記第１の方向に延在する前記第２の導電層により一体に設けられ、
   前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれのソース領域、チャネル形成領域およびドレイン領域と、前記第１および第２の負荷用ＭＩＳＦＥＴのそれぞれのソース領域、チャネル形成領域およびドレイン領域とは、前記半導体基板に設けられ、
   前記第１の局所配線は、前記第１の方向に延在し、前記第１の駆動用ＭＩＳＦＥＴのドレイン領域と前記第１の負荷用ＭＩＳＦＥＴのドレイン領域との間を電気的に接続し、
   前記第２の局所配線は、前記第１の方向に延在し、前記第２の駆動用ＭＩＳＦＥＴのドレイン領域と前記第２の負荷用ＭＩＳＦＥＴのドレイン領域との間を電気的に接続し、
   前記第３の導電層は、前記第１の方向と直交する第２の方向に延在し、前記第１および第２の局所配線のほぼ全域を覆うように構成されていることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、前記第３の導電層は、
   前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれのチャネル形成領域上およびドレイン領域上に設けられていることを特徴とする半導体集積回路装置。
3. 主面を有する半導体基板と、
   第１の駆動用ＭＩＳＦＥＴ、第２の駆動用ＭＩＳＦＥＴ、第１の負荷用ＭＩＳＦＥＴおよび第２の負荷用ＭＩＳＦＥＴを有するメモリセルと、
   前記第１および第２の駆動用ＭＩＳＦＥＴと前記第１および第２の負荷用ＭＩＳＦＥＴとを覆うように、第１および第２の導電層上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第１および第２の局所配線と、
   前記第１および第２の局所配線上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成され、前記第１および第２の駆動用ＭＩＳＦＥＴのソース領域に電気的に接続される第３の導電層と、
   前記第１の局所配線、前記第２の絶縁膜および前記第３の導電層を備える第１の容量素子と、
   前記第２の局所配線、前記第２の絶縁膜および前記第３の導電層を備える第２の容量素子とを含み、
   前記第１の駆動用ＭＩＳＦＥＴと前記第１の負荷用ＭＩＳＦＥＴ、および、前記第２の 駆動用ＭＩＳＦＥＴと前記第２の負荷用ＭＩＳＦＥＴは、それぞれ離間して第１の方向に配列され、
   前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の前記第１の方向に延在する前記第１の導電層により一体に設けられ、
   前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の前記第１の方向に延在する前記第２の導電層により一体に設けられ、
   前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれのソース領域、チャネル形成領域およびドレイン領域と、前記第１および第２の負荷用ＭＩＳＦＥＴのそれぞれのソース領域、チャネル形成領域およびドレイン領域とは、前記半導体基板に設けられ、
   前記第１の局所配線は、前記第１の方向に延在し、前記第１の駆動用ＭＩＳＦＥＴのドレイン領域と前記第１の負荷用ＭＩＳＦＥＴのドレイン領域との間を電気的に接続し、
   前記第２の局所配線は、前記第１の方向に延在し、前記第２の駆動用ＭＩＳＦＥＴのドレイン領域と前記第２の負荷用ＭＩＳＦＥＴのドレイン領域との間を電気的に接続し、
   前記第３の導電層は、前記第１の方向と直交する第２の方向に延在し、前記第１の局所配線と前記第２の局所配線とを覆うように構成され、
   前記第３の導電層は、前記第１および第２の駆動用ＭＩＳＦＥＴのチャネル形成領域上と、前記第１および第２の負荷用ＭＩＳＦＥＴのチャネル形成領域上とに設けられ、かつ前記第１および第２の駆動用ＭＩＳＦＥＴのドレイン領域と、前記第１および第２の負荷用ＭＩＳＦＥＴのドレイン領域とを覆うように設けられていることを特徴とする半導体集積回路装置。
4. 主面を有する半導体基板と、
   第１の駆動用ＭＩＳＦＥＴ、第２の駆動用ＭＩＳＦＥＴ、第１の負荷用ＭＩＳＦＥＴおよび第２の負荷用ＭＩＳＦＥＴを有するメモリセルと、
   前記第１および第２の駆動用ＭＩＳＦＥＴと前記第１および第２の負荷用ＭＩＳＦＥＴとを覆うように、第１および第２の導電層上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第１および第２の局所配線と、
   前記第１および第２の局所配線上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成され、前記第１および第２の駆動用ＭＩＳＦＥＴのソース領域、または、前記第１および第２の負荷用ＭＩＳＦＥＴのソース領域に電気的に接続される第３の導電層と、
   前記第１の局所配線、前記第２の絶縁膜および前記第３の導電層を備える第１の容量素子と、
   前記第２の局所配線、前記第２の絶縁膜および前記第３の導電層を備える第２の容量素子とを含み、
   前記第１の駆動用ＭＩＳＦＥＴと前記第１の負荷用ＭＩＳＦＥＴ、および、前記第２の駆動用ＭＩＳＦＥＴと前記第２の負荷用ＭＩＳＦＥＴは、それぞれ離間して第１の方向に配列され、
   前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の前記第１の方向に延在する前記第１の導電層により一体に設けられ、
   前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の前記第１の方向に延在する前記第２の導電層により一体に設けられ、
   前記第１および第２の駆動用ＭＩＳＦＥＴのそれぞれのソース領域、チャネル形成領域およびドレイン領域と、前記第１および第２の負荷用ＭＩＳＦＥＴのそれぞれのソース領域、チャネル形成領域およびドレイン領域とは、前記半導体基板に設けられ、
   前記第１の局所配線は、前記第１の方向に延在し、前記第１の駆動用ＭＩＳＦＥＴのドレイン領域と前記第１の負荷用ＭＩＳＦＥＴのドレイン領域との間を電気的に接続し、
   前記第２の局所配線は、前記第１の方向に延在し、前記第２の駆動用ＭＩＳＦＥＴのドレイン領域と前記第２の負荷用ＭＩＳＦＥＴのドレイン領域との間を電気的に接続し、
   前記第３の導電層は、前記第１の局所配線と前記第２の局所配線とを覆い、
   前記第１の容量素子は、前記第１の局所配線の上面および側壁を用いて構成され、前記第２の容量素子は、前記第２の局所配線の上面および側壁を用いて構成されることを特徴とする半導体集積回路装置。
5. 主面を有する半導体基板と、
   第１の駆動用ＭＩＳＦＥＴ、第２の駆動用ＭＩＳＦＥＴ、第１の負荷用ＭＩＳＦＥＴおよび第２の負荷用ＭＩＳＦＥＴを有するメモリセルと、
   前記第１および第２の駆動用ＭＩＳＦＥＴと前記第１および第２の負荷用ＭＩＳＦＥＴとを覆うように、第１の導電層および第２の導電層上に形成される第１の絶縁膜と、
   前記第１の絶縁膜上に形成される第１の局所配線および第２の局所配線と、
   前記第１の局所配線と第２の局所配線上に形成される第２の絶縁膜と、
   前記第２の絶縁膜上に形成され、前記第１および第２の駆動用ＭＩＳＦＥＴのソース領域、または、前記第１および第２の負荷用ＭＩＳＦＥＴのソース領域に電気的に接続される第３の導電層と、
   前記第１の局所配線、前記第２の絶縁膜および前記第３の導電層を備える第１の容量素子と、
   前記第２の局所配線、前記第２の絶縁膜および前記第３の導電層を備える第２の容量素子とを含み、
   前記第１の駆動用ＭＩＳＦＥＴと前記第１の負荷用ＭＩＳＦＥＴ、および、前記第２の駆動用ＭＩＳＦＥＴと前記第２の負荷用ＭＩＳＦＥＴは、それぞれ離間して第１の方向に配列され、
   前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の前記第１の方向に延在する前記第１の導電層により一体に設けられ、
   前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の前記第１の方向に延在する前記第２の導電層により一体に設けられ、
   前記第１および第２の駆動用ＭＩＳＦＥＴおよび前記第１および第２の負荷用ＭＩＳＦＥＴのソース領域、チャネル形成領域およびドレイン領域は、前記半導体基板に設けられ、
   前記第１の局所配線は、前記第１の方向に延在し、前記第１の駆動用ＭＩＳＦＥＴのドレイン領域と、前記第１の負荷用ＭＩＳＦＥＴのドレイン領域と、前記第２の駆動用ＭＩＳＦＥＴのゲート電極と、前記第２の負荷用ＭＩＳＦＥＴのゲート電極との間を電気的に接続し、
   前記第２の局所配線は、前記第１の方向に延在し、前記第２の駆動用ＭＩＳＦＥＴのドレイン領域と、前記第２の負荷用ＭＩＳＦＥＴのドレイン領域と、前記第１の駆動用ＭＩＳＦＥＴのゲート電極と、前記第１の負荷用ＭＩＳＦＥＴのゲート電極との間を電気的に接続し、
   前記第３の導電層は、前記第１の方向と直交する第２の方向に延在し、前記第１の局所配線と前記第２の局所配線とを覆うことを特徴とする半導体集積回路装置。
6. 請求項１〜５のいずれか一項に記載の半導体集積回路装置において、
   前記第３の導電層は、前記第１の方向に隣接するメモリセルの前記第１の局所配線および前記第２の局所配線を覆うように構成されていることを特徴とする半導体集積回路装置。
7. 請求項１〜３の何れか一項に記載の半導体集積回路装置において、前記第３の導電層は、前記第１方向と直交する第２方向に隣接するメモリセルの前記第１の局所配線および前記第２の局所配線のほぼ全域を覆うように構成されていることを特徴とする半導体集積回路装置。
8. 請求項１〜５のいずれか一項に記載の半導体集積回路装置において、
   前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴは、第１のインバータ回路を形成し、
   前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用ＭＩＳＦＥＴは、第２のインバータ回路を形成し、
   前記第１および第２のインバータ回路は、互いに結合されてＳＲＡＭのフリップフロップ回路を構成し、
   前記第１の駆動用ＭＩＳＦＥＴと前記第２の駆動用ＭＩＳＦＥＴとは、ｎチャネルＭＩＳＦＥＴであり、
   前記第１の負荷用ＭＩＳＦＥＴと前記第２の負荷用ＭＩＳＦＥＴとは、ｐチャネルＭＩＳＦＥＴであることを特徴とする半導体集積回路装置。
9. 請求項１〜３のいずれか一項に記載の半導体集積回路装置において、
   前記第１の局所配線および前記第２の局所配線は、高融点金属膜または高融点金属シリサイド膜を含み、
   前記第３の導電層は、前記第１の方向と直交する第２の方向に隣接するメモリセルの前記第１の局所配線および前記第２の局所配線のほぼ全域を覆うように構成されていることを特徴とする半導体集積回路装置。

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