JP2002083882A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＳＲＡＭのメモリセルの蓄積ノード容量を増
やしてソフトエラー耐性を向上させる。 【解決手段】 ６個のＭＩＳＦＥＴでメモリセルを構成
した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のそ
れぞれのゲート電極６，１０ａ，１０ｂを構成する第１
導電層の上層に形成した高融点金属シリサイド層でＣＭ
ＯＳインバータの相互の入出力端子間を接続する一対の
局所配線Ｌ 1,Ｌ2を形成し、この局所配線Ｌ1,Ｌ2の上層
に形成した基準電圧線２０を局所配線Ｌ1,Ｌ2と重なる
ように配置して容量を形成する。
やしてソフトエラー耐性を向上させる。 【解決手段】 ６個のＭＩＳＦＥＴでメモリセルを構成
した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のそ
れぞれのゲート電極６，１０ａ，１０ｂを構成する第１
導電層の上層に形成した高融点金属シリサイド層でＣＭ
ＯＳインバータの相互の入出力端子間を接続する一対の
局所配線Ｌ 1,Ｌ2を形成し、この局所配線Ｌ1,Ｌ2の上層
に形成した基準電圧線２０を局所配線Ｌ1,Ｌ2と重なる
ように配置して容量を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＳＲＡＭ(Static Random Access Memo
ry)を有する半導体集積回路装置に適用して有効な技術
に関するものである。
置に関し、特に、ＳＲＡＭ(Static Random Access Memo
ry)を有する半導体集積回路装置に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、ワ
ード線と一対の相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insul
ator Semiconductor Field Effect Transistor)とで構
成されたメモリセルを備えている。
ード線と一対の相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insul
ator Semiconductor Field Effect Transistor)とで構
成されたメモリセルを備えている。
【０００３】ＳＲＡＭのメモリセルのフリップフロップ
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ(Complementary Metal Oxide
Semiconductor)インバータで構成される。ＣＭＯＳイ
ンバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦ
ＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成され
る。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成さ
れる。すなわち、このメモリセルは、６個のＭＩＳＦＥ
Ｔを使用した、いわゆる完全ＣＭＯＳ(Full Complement
ary Metal Oxide Semiconductor)型で構成される。
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ(Complementary Metal Oxide
Semiconductor)インバータで構成される。ＣＭＯＳイ
ンバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦ
ＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成され
る。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成さ
れる。すなわち、このメモリセルは、６個のＭＩＳＦＥ
Ｔを使用した、いわゆる完全ＣＭＯＳ(Full Complement
ary Metal Oxide Semiconductor)型で構成される。
【０００４】フリップフロップ回路を構成する一対のＣ
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。
【０００５】ところで、近年の半導体記憶装置の大容量
化に伴い、上述した完全ＣＭＯＳ型ＳＲＡＭのメモリセ
ルの占有面積も縮小の一途を辿っている。しかし、メモ
リセルの占有面積が小さくなると、メモリセルの蓄積ノ
ード容量（前記蓄積ノードＡ，Ｂに寄生するｐｎ接合容
量やゲート容量）も小さくなり、蓄積電荷量が減少す
る。
化に伴い、上述した完全ＣＭＯＳ型ＳＲＡＭのメモリセ
ルの占有面積も縮小の一途を辿っている。しかし、メモ
リセルの占有面積が小さくなると、メモリセルの蓄積ノ
ード容量（前記蓄積ノードＡ，Ｂに寄生するｐｎ接合容
量やゲート容量）も小さくなり、蓄積電荷量が減少す
る。
【０００６】この結果、半導体チップの表面に照射され
たα線に起因するメモリセルの情報反転（いわゆるα線
ソフトエラー）に対する耐性が低下し、メモリセルの安
定動作を確保することが困難となる。従って、メモリセ
ルの安定動作を低下させることなく微細化を促進するた
めには、蓄積電荷量を確保するための対策が不可欠とな
る。
たα線に起因するメモリセルの情報反転（いわゆるα線
ソフトエラー）に対する耐性が低下し、メモリセルの安
定動作を確保することが困難となる。従って、メモリセ
ルの安定動作を低下させることなく微細化を促進するた
めには、蓄積電荷量を確保するための対策が不可欠とな
る。
【０００７】特開昭６１−１２８５５７号公報は、メモ
リセルのフリップフロップ回路をｎチャネル型の駆動用
ＭＩＳＦＥＴと負荷抵抗素子とで構成したＳＲＡＭに関
するものであるが、この公報に開示されたＳＲＡＭは、
メモリセルの上部に電源電圧（ＶCC)または基準電圧
（ＶSS)に接続された多結晶シリコンの電極を配置し、
この電極と蓄積ノードとこれらを挟む絶縁膜とで容量を
形成することによって、蓄積ノード容量の増加を図って
いる。
リセルのフリップフロップ回路をｎチャネル型の駆動用
ＭＩＳＦＥＴと負荷抵抗素子とで構成したＳＲＡＭに関
するものであるが、この公報に開示されたＳＲＡＭは、
メモリセルの上部に電源電圧（ＶCC)または基準電圧
（ＶSS)に接続された多結晶シリコンの電極を配置し、
この電極と蓄積ノードとこれらを挟む絶縁膜とで容量を
形成することによって、蓄積ノード容量の増加を図って
いる。
【０００８】
【発明が解決しようとする課題】しかしながら、ＳＲＡ
Ｍのメモリセルをさらに微細化するためには、メモリセ
ルの蓄積電荷量をより確実に確保するための新たな対策
が不可欠である。
Ｍのメモリセルをさらに微細化するためには、メモリセ
ルの蓄積電荷量をより確実に確保するための新たな対策
が不可欠である。
【０００９】本発明の目的は、ＳＲＡＭのメモリセルの
蓄積ノード容量を増やしてソフトエラー耐性を向上させ
ることのできる技術を提供することにある。
蓄積ノード容量を増やしてソフトエラー耐性を向上させ
ることのできる技術を提供することにある。
【００１０】本発明の他の目的は、ＳＲＡＭのメモリセ
ルを微細化することのできる技術を提供することにあ
る。
ルを微細化することのできる技術を提供することにあ
る。
【００１１】本発明の他の目的は、ＳＲＡＭのメモリセ
ルの高速動作、低電圧動作を実現することのできる技術
を提供することにある。
ルの高速動作、低電圧動作を実現することのできる技術
を提供することにある。
【００１２】本発明の他の目的は、ＳＲＡＭのメモリセ
ルの製造歩留り、信頼性を向上させることのできる技術
を提供することにある。
ルの製造歩留り、信頼性を向上させることのできる技術
を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。 （１）本発明の半導体集積回路装置は、駆動用ＭＩＳＦ
ＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳ
インバータで構成されたフリップフロップ回路と、前記
フリップフロップ回路の一対の入出力端子に接続された
一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳ
ＲＡＭにおいて、半導体基板の主面上に形成した第１導
電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥ
Ｔおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電
極を形成し、前記第１導電層の上層に形成した第２導電
層で前記一対のＣＭＯＳインバータの相互の入出力端子
間を接続する一対の局所配線を形成し、前記第２導電層
の上層に形成した第３導電層で前記駆動用ＭＩＳＦＥＴ
のソース領域に接続される基準電圧線を形成し、前記基
準電圧線を前記一対の局所配線と重なるように配置する
ものである。 （２）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記局所配線の一部を、前記駆動用ＭＩＳＦＥ
Ｔ、前記負荷用ＭＩＳＦＥＴまたは前記転送用ＭＩＳＦ
ＥＴのいずれかのゲート電極上に延在させるものであ
る。 （３）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記局所配線の一部を、前記ＣＭＯＳインバー
タの入出力端子を構成する半導体領域上に延在するもの
である。 （４）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記基準電圧線の上層に、前記基準電圧線を構
成する前記第３導電層よりも低抵抗の導電材で構成され
た基準電圧供給用の第４導電層を形成し、それぞれのメ
モリセルに少なくとも１個以上設けた接続孔を通じて前
記第４導電層と前記基準電圧線とを電気的に接続するも
のである。 （５）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記第４導電層と前記基準電圧線とを接続する
前記接続孔と、前記基準電圧線と前記駆動用ＭＩＳＦＥ
Ｔのソース領域とを接続する接続孔とを離間して配置す
るものである。 （６）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記局所配線を高融点金属シリサイド膜で構成
するものである。 （７）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記転送用ＭＩＳＦＥＴのドレイン領域上に前
記第２導電層の高融点金属シリサイド層を形成すると共
に、前記高融点金属シリサイド層上に前記第３導電層の
パッド層を形成し、前記パッド層および前記高融点金属
シリサイド層を介して前記ドレイン領域にデータ線を接
続するものである。 （８）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記負荷用ＭＩＳＦＥＴのソース領域上に前記
第２導電層の高融点金属シリサイド層を形成すると共
に、前記高融点金属シリサイド層上に前記第３導電層の
パッド層を形成し、前記パッド層および前記高融点金属
シリサイド層を介して前記ソース領域に基準電圧を供給
するものである。 （９）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記負荷用ＭＩＳＦＥＴのソース領域に隣接す
る半導体基板の主面に前記ソース領域と異なる導電型の
ウエル給電用半導体領域を形成し、前記パッド層および
前記高融点金属シリサイド層を介して前記ソース領域お
よび前記ウエル給電用半導体領域に電源電圧を供給する
ものである。 （１０）本発明の半導体集積回路装置は、前記ＳＲＡＭ
において、前記転送用ＭＩＳＦＥＴのゲート電極を前記
第１導電層で構成する手段に代えて、前記第１導電層よ
りも上層の導電層で構成するものである。 （１１）本発明の半導体集積回路装置は、駆動用ＭＩＳ
ＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯ
Ｓインバータで構成されたフリップフロップ回路と、前
記フリップフロップ回路の一対の入出力端子に接続され
た一対の転送用ＭＩＳＦＥＴとでメモリセルを構成した
ＳＲＡＭにおいて、半導体基板の主面上に形成した第１
導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦ
ＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート
電極を構成し、前記第１導電層の上層に形成した第２導
電層で前記一対のＣＭＯＳインバータの相互の入出力端
子間を接続する一対の局所配線を構成し、前記第２導電
層の上層に形成した第３導電層で前記負荷用ＭＩＳＦＥ
Ｔのソース領域に接続される電源電圧線を構成し、前記
電源電圧線を前記一対の局所配線と重なるように配置す
るものである。 （１２）本発明の半導体集積回路装置の製造方法は、半
導体基板上に互いに離間して形成された第１導電型の第
１半導体領域と第２導電型の第２半導体領域とを接続す
る配線を形成する際、次の工程（ａ）〜（ｄ）を有する
ものである。 （ａ）前記第１半導体領域と前記第２半導体領域のそれ
ぞれの表面に第１のシリコン層を選択的に形成する工
程、（ｂ）前記第１のシリコン層の上を含む半導体基板
の全面に高融点金属膜を形成する工程、（ｃ）前記高融
点金属膜の上に第２のシリコン層を形成した後、前記第
２のシリコン層を配線の形状にパターニングする工程、
（ｄ）前記半導体基板を熱処理して、前記第１のシリコ
ン層、前記高融点金属膜および前記第２のシリコン層を
シリサイド化した後、前記半導体基板上に残った未反応
の前記高融点金属膜を除去する工程。 （１３）本発明の半導体集積回路装置の製造方法は、駆
動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一
対のＣＭＯＳインバータで構成されたフリップフロップ
回路と、前記フリップフロップ回路の一対の入出力端子
に接続された一対の転送用ＭＩＳＦＥＴとでメモリセル
を構成したＳＲＡＭの製造方法において、前記一対のＣ
ＭＯＳインバータの相互の入出力端子間を接続する一対
の局所配線を次の工程（ａ）〜（ｄ）で形成するもので
ある。 （ａ）前記ＣＭＯＳインバータの入出力端子を構成する
第１導電型の第１半導体領域と第２導電型の第２半導体
領域のそれぞれの表面と、駆動用ＭＩＳＦＥＴおよび負
荷用ＭＩＳＦＥＴのそれぞれのゲート電極の一部の表面
とに第１のシリコン層を選択的に形成する工程、（ｂ）
前記第１のシリコン層の上を含む半導体基板の全面に高
融点金属膜を形成する工程、（ｃ）前記高融点金属膜の
上に第２のシリコン層を形成した後、前記第２のシリコ
ン層を局所配線の形状にパターニングする工程、（ｄ）
前記半導体基板を熱処理して、前記第１のシリコン層、
前記高融点金属膜および前記第２のシリコン層をシリサ
イド化した後、前記半導体基板上に残った未反応の前記
高融点金属膜を除去する工程。 （１４）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ａ）工程に先立
ち、フォトレジストをマスクにしたドライエッチングで
前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴのそ
れぞれのゲート電極の一部の表面を覆う厚い絶縁膜を除
去する工程と、前記半導体基板の全面をエッチバックし
て前記第１半導体領域、前記第２半導体領域のそれぞれ
の表面を覆う薄い絶縁膜を除去すると共に、前記ゲート
電極の側壁に前記薄い絶縁膜を残す工程とを有するもの
である。 （１５）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記第１半導体領域、
前記第２半導体領域のそれぞれの表面に形成される高融
点金属シリサイド層の底面の高さを、前記駆動用ＭＩＳ
ＦＥＴおよび負荷用ＭＩＳＦＥＴのゲート絶縁膜の上面
よりも高くするものである。 （１６）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ｃ）工程で前記
第２のシリコン層を局所配線の形状にパターニングする
際、前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴ
のそれぞれの半導体領域のうち、前記ＣＭＯＳインバー
タの入出力端子を構成しない半導体領域上の少なくとも
一部には、前記第２のシリコン層を残さないようにする
ものである。 （１７）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ｄ）工程の後、
前記局所配線の上層に基準電圧線または電源電圧線を形
成し、前記局所配線と前記基準電圧線または前記電源電
圧線との間に容量を形成するものである。 （１８）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ｃ）工程で前記
高融点金属膜の上に形成する第２のシリコン層の膜厚
を、前記シリサイド化に必要な膜厚よりも厚くするもの
である。 （１９）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ｃ）工程で前記
高融点金属膜の上に第２のシリコン層を形成した後、前
記第２のシリコン層の上に第２の高融点金属膜またはそ
のシリサイド膜を形成するものである。 （２０）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記駆動用ＭＩＳＦＥ
Ｔ、前記転送用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴ
のそれぞれの半導体領域のうち、データ線、電源電圧
線、基準電圧線のいずれかが接続される半導体領域の表
面には、前記局所配線を形成する工程で同時に高融点金
属シリサイド層を形成するものである。
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。 （１）本発明の半導体集積回路装置は、駆動用ＭＩＳＦ
ＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳ
インバータで構成されたフリップフロップ回路と、前記
フリップフロップ回路の一対の入出力端子に接続された
一対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳ
ＲＡＭにおいて、半導体基板の主面上に形成した第１導
電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥ
Ｔおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電
極を形成し、前記第１導電層の上層に形成した第２導電
層で前記一対のＣＭＯＳインバータの相互の入出力端子
間を接続する一対の局所配線を形成し、前記第２導電層
の上層に形成した第３導電層で前記駆動用ＭＩＳＦＥＴ
のソース領域に接続される基準電圧線を形成し、前記基
準電圧線を前記一対の局所配線と重なるように配置する
ものである。 （２）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記局所配線の一部を、前記駆動用ＭＩＳＦＥ
Ｔ、前記負荷用ＭＩＳＦＥＴまたは前記転送用ＭＩＳＦ
ＥＴのいずれかのゲート電極上に延在させるものであ
る。 （３）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記局所配線の一部を、前記ＣＭＯＳインバー
タの入出力端子を構成する半導体領域上に延在するもの
である。 （４）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記基準電圧線の上層に、前記基準電圧線を構
成する前記第３導電層よりも低抵抗の導電材で構成され
た基準電圧供給用の第４導電層を形成し、それぞれのメ
モリセルに少なくとも１個以上設けた接続孔を通じて前
記第４導電層と前記基準電圧線とを電気的に接続するも
のである。 （５）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記第４導電層と前記基準電圧線とを接続する
前記接続孔と、前記基準電圧線と前記駆動用ＭＩＳＦＥ
Ｔのソース領域とを接続する接続孔とを離間して配置す
るものである。 （６）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記局所配線を高融点金属シリサイド膜で構成
するものである。 （７）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記転送用ＭＩＳＦＥＴのドレイン領域上に前
記第２導電層の高融点金属シリサイド層を形成すると共
に、前記高融点金属シリサイド層上に前記第３導電層の
パッド層を形成し、前記パッド層および前記高融点金属
シリサイド層を介して前記ドレイン領域にデータ線を接
続するものである。 （８）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記負荷用ＭＩＳＦＥＴのソース領域上に前記
第２導電層の高融点金属シリサイド層を形成すると共
に、前記高融点金属シリサイド層上に前記第３導電層の
パッド層を形成し、前記パッド層および前記高融点金属
シリサイド層を介して前記ソース領域に基準電圧を供給
するものである。 （９）本発明の半導体集積回路装置は、前記ＳＲＡＭに
おいて、前記負荷用ＭＩＳＦＥＴのソース領域に隣接す
る半導体基板の主面に前記ソース領域と異なる導電型の
ウエル給電用半導体領域を形成し、前記パッド層および
前記高融点金属シリサイド層を介して前記ソース領域お
よび前記ウエル給電用半導体領域に電源電圧を供給する
ものである。 （１０）本発明の半導体集積回路装置は、前記ＳＲＡＭ
において、前記転送用ＭＩＳＦＥＴのゲート電極を前記
第１導電層で構成する手段に代えて、前記第１導電層よ
りも上層の導電層で構成するものである。 （１１）本発明の半導体集積回路装置は、駆動用ＭＩＳ
ＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯ
Ｓインバータで構成されたフリップフロップ回路と、前
記フリップフロップ回路の一対の入出力端子に接続され
た一対の転送用ＭＩＳＦＥＴとでメモリセルを構成した
ＳＲＡＭにおいて、半導体基板の主面上に形成した第１
導電層で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦ
ＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート
電極を構成し、前記第１導電層の上層に形成した第２導
電層で前記一対のＣＭＯＳインバータの相互の入出力端
子間を接続する一対の局所配線を構成し、前記第２導電
層の上層に形成した第３導電層で前記負荷用ＭＩＳＦＥ
Ｔのソース領域に接続される電源電圧線を構成し、前記
電源電圧線を前記一対の局所配線と重なるように配置す
るものである。 （１２）本発明の半導体集積回路装置の製造方法は、半
導体基板上に互いに離間して形成された第１導電型の第
１半導体領域と第２導電型の第２半導体領域とを接続す
る配線を形成する際、次の工程（ａ）〜（ｄ）を有する
ものである。 （ａ）前記第１半導体領域と前記第２半導体領域のそれ
ぞれの表面に第１のシリコン層を選択的に形成する工
程、（ｂ）前記第１のシリコン層の上を含む半導体基板
の全面に高融点金属膜を形成する工程、（ｃ）前記高融
点金属膜の上に第２のシリコン層を形成した後、前記第
２のシリコン層を配線の形状にパターニングする工程、
（ｄ）前記半導体基板を熱処理して、前記第１のシリコ
ン層、前記高融点金属膜および前記第２のシリコン層を
シリサイド化した後、前記半導体基板上に残った未反応
の前記高融点金属膜を除去する工程。 （１３）本発明の半導体集積回路装置の製造方法は、駆
動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴからなる一
対のＣＭＯＳインバータで構成されたフリップフロップ
回路と、前記フリップフロップ回路の一対の入出力端子
に接続された一対の転送用ＭＩＳＦＥＴとでメモリセル
を構成したＳＲＡＭの製造方法において、前記一対のＣ
ＭＯＳインバータの相互の入出力端子間を接続する一対
の局所配線を次の工程（ａ）〜（ｄ）で形成するもので
ある。 （ａ）前記ＣＭＯＳインバータの入出力端子を構成する
第１導電型の第１半導体領域と第２導電型の第２半導体
領域のそれぞれの表面と、駆動用ＭＩＳＦＥＴおよび負
荷用ＭＩＳＦＥＴのそれぞれのゲート電極の一部の表面
とに第１のシリコン層を選択的に形成する工程、（ｂ）
前記第１のシリコン層の上を含む半導体基板の全面に高
融点金属膜を形成する工程、（ｃ）前記高融点金属膜の
上に第２のシリコン層を形成した後、前記第２のシリコ
ン層を局所配線の形状にパターニングする工程、（ｄ）
前記半導体基板を熱処理して、前記第１のシリコン層、
前記高融点金属膜および前記第２のシリコン層をシリサ
イド化した後、前記半導体基板上に残った未反応の前記
高融点金属膜を除去する工程。 （１４）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ａ）工程に先立
ち、フォトレジストをマスクにしたドライエッチングで
前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴのそ
れぞれのゲート電極の一部の表面を覆う厚い絶縁膜を除
去する工程と、前記半導体基板の全面をエッチバックし
て前記第１半導体領域、前記第２半導体領域のそれぞれ
の表面を覆う薄い絶縁膜を除去すると共に、前記ゲート
電極の側壁に前記薄い絶縁膜を残す工程とを有するもの
である。 （１５）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記第１半導体領域、
前記第２半導体領域のそれぞれの表面に形成される高融
点金属シリサイド層の底面の高さを、前記駆動用ＭＩＳ
ＦＥＴおよび負荷用ＭＩＳＦＥＴのゲート絶縁膜の上面
よりも高くするものである。 （１６）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ｃ）工程で前記
第２のシリコン層を局所配線の形状にパターニングする
際、前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴ
のそれぞれの半導体領域のうち、前記ＣＭＯＳインバー
タの入出力端子を構成しない半導体領域上の少なくとも
一部には、前記第２のシリコン層を残さないようにする
ものである。 （１７）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ｄ）工程の後、
前記局所配線の上層に基準電圧線または電源電圧線を形
成し、前記局所配線と前記基準電圧線または前記電源電
圧線との間に容量を形成するものである。 （１８）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ｃ）工程で前記
高融点金属膜の上に形成する第２のシリコン層の膜厚
を、前記シリサイド化に必要な膜厚よりも厚くするもの
である。 （１９）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記（ｃ）工程で前記
高融点金属膜の上に第２のシリコン層を形成した後、前
記第２のシリコン層の上に第２の高融点金属膜またはそ
のシリサイド膜を形成するものである。 （２０）本発明の半導体集積回路装置の製造方法は、前
記ＳＲＡＭの製造方法において、前記駆動用ＭＩＳＦＥ
Ｔ、前記転送用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴ
のそれぞれの半導体領域のうち、データ線、電源電圧
線、基準電圧線のいずれかが接続される半導体領域の表
面には、前記局所配線を形成する工程で同時に高融点金
属シリサイド層を形成するものである。
【００１５】上記した手段によれば、局所配線の上層に
形成される基準電圧線をこの局所配線と重なるように配
置することにより、基準電圧線と局所配線との間に容量
が形成されるので、局所配線に接続された蓄積ノードの
容量を増大させることができ、メモリセルのα線ソフト
エラー耐性を向上させることができる。
形成される基準電圧線をこの局所配線と重なるように配
置することにより、基準電圧線と局所配線との間に容量
が形成されるので、局所配線に接続された蓄積ノードの
容量を増大させることができ、メモリセルのα線ソフト
エラー耐性を向上させることができる。
【００１６】上記した手段によれば、局所配線の一部を
駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送
用ＭＩＳＦＥＴのいずれかのゲート電極と重なるように
配置することにより、蓄積ノード容量のゲート容量成分
を増やすことができるので、メモリセルの蓄積ノード容
量を増やしてα線ソフトエラー耐性を向上させることが
できる。
駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送
用ＭＩＳＦＥＴのいずれかのゲート電極と重なるように
配置することにより、蓄積ノード容量のゲート容量成分
を増やすことができるので、メモリセルの蓄積ノード容
量を増やしてα線ソフトエラー耐性を向上させることが
できる。
【００１７】上記した手段によれば、局所配線の一部を
メモリセルの蓄積ノードと重なるように配置することに
より、蓄積ノード容量の拡散層容量成分を増やすことが
できるので、メモリセルの蓄積ノード容量を増やしてα
線ソフトエラー耐性を向上させることができる。
メモリセルの蓄積ノードと重なるように配置することに
より、蓄積ノード容量の拡散層容量成分を増やすことが
できるので、メモリセルの蓄積ノード容量を増やしてα
線ソフトエラー耐性を向上させることができる。
【００１８】上記した手段によれば、基準電圧線の上層
に、それよりも低抵抗配線を配置し、それぞれのメモリ
セルに少なくとも１個以上設けた接続孔を通じて低抵抗
配線から基準電圧線に給電を行うことにより、メモリセ
ルごとに基準電圧の給電が可能となるので、基準電圧を
安定化することができる。この結果、電源電圧の最小値
（Ｖcc.min）が向上し、メモリセルのα線ソフトエラー
耐性を向上させることができる。
に、それよりも低抵抗配線を配置し、それぞれのメモリ
セルに少なくとも１個以上設けた接続孔を通じて低抵抗
配線から基準電圧線に給電を行うことにより、メモリセ
ルごとに基準電圧の給電が可能となるので、基準電圧を
安定化することができる。この結果、電源電圧の最小値
（Ｖcc.min）が向上し、メモリセルのα線ソフトエラー
耐性を向上させることができる。
【００１９】上記した手段によれば、低抵抗配線と基準
電圧線とを接続する接続孔と、基準電圧線と駆動用ＭＩ
ＳＦＥＴのソース領域とを接続する接続孔とを離間して
配置することにより、これらの接続孔の重なりによる段
差が回避され、接続孔形成領域を平坦化することができ
るので、これらの接続孔のコンタクト抵抗を低減してメ
モリセルの高速動作、低電圧動作を実現することができ
る。
電圧線とを接続する接続孔と、基準電圧線と駆動用ＭＩ
ＳＦＥＴのソース領域とを接続する接続孔とを離間して
配置することにより、これらの接続孔の重なりによる段
差が回避され、接続孔形成領域を平坦化することができ
るので、これらの接続孔のコンタクト抵抗を低減してメ
モリセルの高速動作、低電圧動作を実現することができ
る。
【００２０】上記した手段によれば、多結晶シリコン膜
とその上に堆積した高融点金属膜とさらにその上に堆積
した第２の多結晶シリコン膜との間でシリサイド化反応
を生起させて局所配線を形成することにより、メモリセ
ルの蓄積ノードを構成する半導体領域のシリコンが上記
シリサイド反応に関与するのを防ぐことができるので、
この半導体領域の接合リーク電流を低減してメモリセル
の動作信頼性を向上させることができる。
とその上に堆積した高融点金属膜とさらにその上に堆積
した第２の多結晶シリコン膜との間でシリサイド化反応
を生起させて局所配線を形成することにより、メモリセ
ルの蓄積ノードを構成する半導体領域のシリコンが上記
シリサイド反応に関与するのを防ぐことができるので、
この半導体領域の接合リーク電流を低減してメモリセル
の動作信頼性を向上させることができる。
【００２１】上記した手段によれば、ゲート電極の一部
に接続孔を形成する工程と、半導体領域を露出させる工
程とを別けて行うことにより、接続孔と半導体領域との
マスク合わせ余裕が不要となるので、接続孔面積を縮小
してメモリセルを高集積化することができる。また、局
所配線と半導体領域との接続を側壁絶縁膜に対して自己
整合で行うことにより、マスク合わせ余裕が不要となる
ので、メモリセルサイズを縮小して高集積化を実現する
ことができる。
に接続孔を形成する工程と、半導体領域を露出させる工
程とを別けて行うことにより、接続孔と半導体領域との
マスク合わせ余裕が不要となるので、接続孔面積を縮小
してメモリセルを高集積化することができる。また、局
所配線と半導体領域との接続を側壁絶縁膜に対して自己
整合で行うことにより、マスク合わせ余裕が不要となる
ので、メモリセルサイズを縮小して高集積化を実現する
ことができる。
【００２２】上記した手段によれば、メモリセルの蓄積
ノード間を接続する一対の局所配線を高融点金属シリサ
イドで構成することにより、負荷用ＭＩＳＦＥＴの半導
体領域中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体
領域中あるいはゲート電極中のｎ型不純物が局所配線を
通じて相互拡散するのを防止することができるので、導
電型の異なる半導体領域間および半導体領域とゲート電
極との間をオーミックに、かつ低抵抗で接続することが
でき、メモリセルの高速動作、低電圧動作を実現するこ
とができる。
ノード間を接続する一対の局所配線を高融点金属シリサ
イドで構成することにより、負荷用ＭＩＳＦＥＴの半導
体領域中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体
領域中あるいはゲート電極中のｎ型不純物が局所配線を
通じて相互拡散するのを防止することができるので、導
電型の異なる半導体領域間および半導体領域とゲート電
極との間をオーミックに、かつ低抵抗で接続することが
でき、メモリセルの高速動作、低電圧動作を実現するこ
とができる。
【００２３】上記した手段によれば、上層の多結晶シリ
コン膜をエッチングする際のマスクとなるフォトレジス
トに合わせずれが生じた場合でも、下層の多結晶シリコ
ン膜の削れを防ぐことができるので、上記フォトレジス
トの合わせ余裕を不要とすることができ、半導体領域の
面積を縮小してメモリセルを高集積化することができ
る。
コン膜をエッチングする際のマスクとなるフォトレジス
トに合わせずれが生じた場合でも、下層の多結晶シリコ
ン膜の削れを防ぐことができるので、上記フォトレジス
トの合わせ余裕を不要とすることができ、半導体領域の
面積を縮小してメモリセルを高集積化することができ
る。
【００２４】上記した手段によれば、メモリセルを構成
する転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用
ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン領域の
少なくとも一部の表面に低抵抗の高融点金属シリサイド
層を形成することにより、ソース領域、ドレイン領域を
低抵抗化することができるので、メモリセルの高速動
作、低電圧動作を実現することができる。
する転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用
ＭＩＳＦＥＴのそれぞれのソース領域、ドレイン領域の
少なくとも一部の表面に低抵抗の高融点金属シリサイド
層を形成することにより、ソース領域、ドレイン領域を
低抵抗化することができるので、メモリセルの高速動
作、低電圧動作を実現することができる。
【００２５】上記した手段によれば、高融点金属シリサ
イド層の上に形成される多結晶シリコンのパッド層の導
電型を考慮することなく、負荷用ＭＩＳＦＥＴのソース
領域およびウエル給電用ドレイン領域と電源電圧線とを
オーミックに接続することができるので、１つの接続孔
を通じてこの負荷用ＭＩＳＦＥＴのソース領域およびウ
エル給電用ドレイン領域に同時に電源電圧を供給するこ
とができ、これにより、負荷用ＭＩＳＦＥＴのソース領
域とウエル給電用ドレイン領域とを隣接して配置するこ
とができると共に、それらの面積を縮小することができ
るので、メモリセルを高集積化することができる。
イド層の上に形成される多結晶シリコンのパッド層の導
電型を考慮することなく、負荷用ＭＩＳＦＥＴのソース
領域およびウエル給電用ドレイン領域と電源電圧線とを
オーミックに接続することができるので、１つの接続孔
を通じてこの負荷用ＭＩＳＦＥＴのソース領域およびウ
エル給電用ドレイン領域に同時に電源電圧を供給するこ
とができ、これにより、負荷用ＭＩＳＦＥＴのソース領
域とウエル給電用ドレイン領域とを隣接して配置するこ
とができると共に、それらの面積を縮小することができ
るので、メモリセルを高集積化することができる。
【００２６】上記した手段によれば、シリサイド化反応
によって局所配線を形成する際、高融点金属シリサイド
層の上に堆積する多結晶シリコン膜の膜厚をこのシリサ
イド化反応に必要な膜厚よりも厚く堆積することによ
り、局所配線の膜厚が厚くなり、その表面積が大きくな
るので、局所配線とその上層の基準電圧線との間に形成
される容量が大きくなり、これによって、メモリセルの
蓄積ノード容量をさらに増やしてα線ソフトエラー耐性
を向上させることができる。
によって局所配線を形成する際、高融点金属シリサイド
層の上に堆積する多結晶シリコン膜の膜厚をこのシリサ
イド化反応に必要な膜厚よりも厚く堆積することによ
り、局所配線の膜厚が厚くなり、その表面積が大きくな
るので、局所配線とその上層の基準電圧線との間に形成
される容量が大きくなり、これによって、メモリセルの
蓄積ノード容量をさらに増やしてα線ソフトエラー耐性
を向上させることができる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
【００２８】図３は本実施の形態のＳＲＡＭのメモリセ
ルの等価回路図である。図示のように、本実施の形態の
ＳＲＡＭのメモリセルは、一対の相補性データ線（デー
タ線ＤＬ，データ線バーＤＬ）とワード線ＷＬとの交差
部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2および一対
の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2で構成されている。
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2および転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2はｎチャネル型で構成され、負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2はｐチャネル型で構成されてい
る。すなわち、このメモリセルは、４個のｎチャネル型
ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使
った完全ＣＭＯＳ型で構成されている。
ルの等価回路図である。図示のように、本実施の形態の
ＳＲＡＭのメモリセルは、一対の相補性データ線（デー
タ線ＤＬ，データ線バーＤＬ）とワード線ＷＬとの交差
部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2および一対
の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2で構成されている。
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2および転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2はｎチャネル型で構成され、負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2はｐチャネル型で構成されてい
る。すなわち、このメモリセルは、４個のｎチャネル型
ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使
った完全ＣＭＯＳ型で構成されている。
【００２９】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳ
ＦＥＴＱｐ1とはＣＭＯＳインバータ（ＩＮＶ1）を構成
し、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱ
ｐ2とはＣＭＯＳインバータ（ＩＮＶ2）を構成してい
る。この一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮ
Ｖ2）の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、
一対の局所配線Ｌ1,Ｌ2を介して交差結合し、１ビット
の情報を記憶する情報蓄積部としてのフリップフロップ
回路を構成している。
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1と負荷用ＭＩＳ
ＦＥＴＱｐ1とはＣＭＯＳインバータ（ＩＮＶ1）を構成
し、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱ
ｐ2とはＣＭＯＳインバータ（ＩＮＶ2）を構成してい
る。この一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮ
Ｖ2）の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、
一対の局所配線Ｌ1,Ｌ2を介して交差結合し、１ビット
の情報を記憶する情報蓄積部としてのフリップフロップ
回路を構成している。
【００３０】上記フリップフロップ回路の一方の入出力
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2の
ドレイン領域はデータ線バーＤＬに接続されている。
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2の
ドレイン領域はデータ線バーＤＬに接続されている。
【００３１】また、フリップフロップ回路の一端（負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域）は電源電圧
（ＶCC）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ 2のソース領域）は基準電圧（ＶSS）に接続されて
いる。電源電圧（ＶCC）は、例えば５Ｖであり、基準電
圧（ＶSS）は、例えば０Ｖ（ＧＮＤ電位）である。
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域）は電源電圧
（ＶCC）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,
Ｑｄ 2のソース領域）は基準電圧（ＶSS）に接続されて
いる。電源電圧（ＶCC）は、例えば５Ｖであり、基準電
圧（ＶSS）は、例えば０Ｖ（ＧＮＤ電位）である。
【００３２】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータ（ＩＮＶ1)の蓄積ノードＡが高電位
（“Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ2が
ＯＮになるので、他方のＣＭＯＳインバータ（ＩＮＶ2)
の蓄積ノードＢが低電位（“Ｌ”）になる。従って、駆
動用ＭＩＳＦＥＴＱｄ1がＯＦＦになり、蓄積ノードＡ
の高電位（“Ｈ”）が保持される。すなわち、一対のＣ
ＭＯＳインバータ（ＩＮＶ 1,ＩＮＶ2)を交差結合させた
ラッチ回路によって相互の蓄積ノードＡ，Ｂの状態が保
持され、電源電圧が印加されている間、情報が保存され
る。
ＯＳインバータ（ＩＮＶ1)の蓄積ノードＡが高電位
（“Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ2が
ＯＮになるので、他方のＣＭＯＳインバータ（ＩＮＶ2)
の蓄積ノードＢが低電位（“Ｌ”）になる。従って、駆
動用ＭＩＳＦＥＴＱｄ1がＯＦＦになり、蓄積ノードＡ
の高電位（“Ｈ”）が保持される。すなわち、一対のＣ
ＭＯＳインバータ（ＩＮＶ 1,ＩＮＶ2)を交差結合させた
ラッチ回路によって相互の蓄積ノードＡ，Ｂの状態が保
持され、電源電圧が印加されている間、情報が保存され
る。
【００３３】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のそれぞ
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ”）であるときは、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2がＯＮになり、ラッチ回路と相補性データ線
（データ線ＤＬ，バーＤＬ）とが電気的に接続されるの
で、蓄積ノードＡ，Ｂの電位状態（“Ｈ”または
“Ｌ”）がデータ線ＤＬ，バーＤＬに現れ、メモリセル
の情報として読み出される。
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ”）であるときは、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2がＯＮになり、ラッチ回路と相補性データ線
（データ線ＤＬ，バーＤＬ）とが電気的に接続されるの
で、蓄積ノードＡ，Ｂの電位状態（“Ｈ”または
“Ｌ”）がデータ線ＤＬ，バーＤＬに現れ、メモリセル
の情報として読み出される。
【００３４】メモリセルに情報を書き込むには、ワード
線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2をＯＮ状態にしてデータ線ＤＬ，バーＤＬの情報
を蓄積ノードＡ，Ｂに伝達する。また、メモリセルの情
報を読み出すには、同じくワード線ＷＬを“Ｈ”電位レ
ベル、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2をＯＮ状態にし
て蓄積ノードＡ，Ｂの情報をデータ線ＤＬ，バーＤＬに
伝達する。
線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2をＯＮ状態にしてデータ線ＤＬ，バーＤＬの情報
を蓄積ノードＡ，Ｂに伝達する。また、メモリセルの情
報を読み出すには、同じくワード線ＷＬを“Ｈ”電位レ
ベル、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2をＯＮ状態にし
て蓄積ノードＡ，Ｂの情報をデータ線ＤＬ，バーＤＬに
伝達する。
【００３５】次に、上記メモリセルの具体的な構成を図
１（メモリセルの略１個分を示す半導体基板の平面
図）、図２（図１のII−II’線における半導体基板の断
面図）および図３〜図７を用いて説明する。なお、図１
および図４〜図７にはメモリセルの導電層のみを図示
し、素子分離用絶縁膜や層間絶縁膜などの絶縁膜は図示
しない。
１（メモリセルの略１個分を示す半導体基板の平面
図）、図２（図１のII−II’線における半導体基板の断
面図）および図３〜図７を用いて説明する。なお、図１
および図４〜図７にはメモリセルの導電層のみを図示
し、素子分離用絶縁膜や層間絶縁膜などの絶縁膜は図示
しない。
【００３６】メモリセルを構成する６個のＭＩＳＦＥＴ
は、ｐ-型半導体基板１のフィールド絶縁膜２で周囲を
囲まれた活性領域に形成されている。ｎチャネル型で構
成される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2および転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2のそれぞれはｐ型ウエル３の
活性領域に形成され、ｐチャネル型で構成される負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2はｎ型ウエル４の活性領域に
形成されている。ｐ型ウエル３、ｎ型ウエル４のそれぞ
れは、半導体基板１上に形成されたｐ型エピタキシャル
シリコン層５の主面に形成されている。
は、ｐ-型半導体基板１のフィールド絶縁膜２で周囲を
囲まれた活性領域に形成されている。ｎチャネル型で構
成される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2および転送用
ＭＩＳＦＥＴＱｔ1,Ｑｔ2のそれぞれはｐ型ウエル３の
活性領域に形成され、ｐチャネル型で構成される負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2はｎ型ウエル４の活性領域に
形成されている。ｐ型ウエル３、ｎ型ウエル４のそれぞ
れは、半導体基板１上に形成されたｐ型エピタキシャル
シリコン層５の主面に形成されている。
【００３７】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2は、ワー
ド線ＷＬと一体に構成されたゲート電極６を有してい
る。このゲート電極６（ワード線ＷＬ）は、多結晶シリ
コン膜（または多結晶シリコン膜と高融点金属シリサイ
ド膜とを積層したポリサイド膜）で構成され、酸化シリ
コン膜で構成されたゲート絶縁膜７の上に形成されてい
る。
ド線ＷＬと一体に構成されたゲート電極６を有してい
る。このゲート電極６（ワード線ＷＬ）は、多結晶シリ
コン膜（または多結晶シリコン膜と高融点金属シリサイ
ド膜とを積層したポリサイド膜）で構成され、酸化シリ
コン膜で構成されたゲート絶縁膜７の上に形成されてい
る。
【００３８】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のそ
れぞれのソース領域、ドレイン領域は、ｐ型ウエル３の
活性領域に形成された低不純物濃度のｎ-型半導体領域
８および高不純物濃度のｎ+型半導体領域９で構成され
ている。すなわち、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2の
それぞれのソース領域、ドレイン領域は、ＬＤＤ(Light
ly Doped Drain)構造で構成されている。
れぞれのソース領域、ドレイン領域は、ｐ型ウエル３の
活性領域に形成された低不純物濃度のｎ-型半導体領域
８および高不純物濃度のｎ+型半導体領域９で構成され
ている。すなわち、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2の
それぞれのソース領域、ドレイン領域は、ＬＤＤ(Light
ly Doped Drain)構造で構成されている。
【００３９】フリップフロップ回路の一方のＣＭＯＳイ
ンバータ（ＩＮＶ1）を構成する駆動用ＭＩＳＦＥＴＱ
ｄ1および負荷用ＭＩＳＦＥＴＱｐ1は、共通のゲート電
極１０ａを有しており、他方のＣＭＯＳインバータ（Ｉ
ＮＶ2）を構成する駆動用ＭＩＳＦＥＴＱｄ2および負荷
用ＭＩＳＦＥＴＱｐ2は、共通のゲート電極１０ｂを有
している。これらのゲート電極１０ａ，１０ｂは、前記
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極６（ワー
ド線ＷＬ）と同じ多結晶シリコン膜で構成され、ゲート
絶縁膜７の上に形成されている。ゲート電極６（ワード
線ＷＬ）およびゲート電極１０ａ，１０ｂを構成する多
結晶シリコン膜には、ｎ型の不純物（例えばリン
（Ｐ））が導入されている。
ンバータ（ＩＮＶ1）を構成する駆動用ＭＩＳＦＥＴＱ
ｄ1および負荷用ＭＩＳＦＥＴＱｐ1は、共通のゲート電
極１０ａを有しており、他方のＣＭＯＳインバータ（Ｉ
ＮＶ2）を構成する駆動用ＭＩＳＦＥＴＱｄ2および負荷
用ＭＩＳＦＥＴＱｐ2は、共通のゲート電極１０ｂを有
している。これらのゲート電極１０ａ，１０ｂは、前記
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極６（ワー
ド線ＷＬ）と同じ多結晶シリコン膜で構成され、ゲート
絶縁膜７の上に形成されている。ゲート電極６（ワード
線ＷＬ）およびゲート電極１０ａ，１０ｂを構成する多
結晶シリコン膜には、ｎ型の不純物（例えばリン
（Ｐ））が導入されている。
【００４０】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のそれぞ
れのソース領域、ドレイン領域は、ｐ型ウエル３の活性
領域に形成された低不純物濃度のｎ-型半導体領域８お
よび高不純物濃度のｎ+型半導体領域９で構成されてい
る。すなわち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のそれ
ぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構成
されている。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の
それぞれのソース領域、ドレイン領域は、ｎ型ウエル４
の活性領域に形成された低不純物濃度のｐ-型半導体領
域１１および高不純物濃度のｐ+型半導体領域１２で構
成されている。すなわち、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2のそれぞれのソース領域、ドレイン領域は、ＬＤＤ
構造で構成されている。
れのソース領域、ドレイン領域は、ｐ型ウエル３の活性
領域に形成された低不純物濃度のｎ-型半導体領域８お
よび高不純物濃度のｎ+型半導体領域９で構成されてい
る。すなわち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のそれ
ぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構成
されている。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の
それぞれのソース領域、ドレイン領域は、ｎ型ウエル４
の活性領域に形成された低不純物濃度のｐ-型半導体領
域１１および高不純物濃度のｐ+型半導体領域１２で構
成されている。すなわち、負荷用ＭＩＳＦＥＴＱｐ1,Ｑ
ｐ2のそれぞれのソース領域、ドレイン領域は、ＬＤＤ
構造で構成されている。
【００４１】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴの上層には、ゲート電極（６，１０ａ，１０ｂ）の
上部および側壁を覆う酸化シリコンの絶縁膜１３および
側壁絶縁膜（サイドウォールスペーサ）１４を介して一
対の局所配線Ｌ1,Ｌ2が形成されている。この一対の局
所配線Ｌ1,Ｌ2は、多結晶シリコン膜と高融点金属膜と
を半導体基板１上で反応させて形成した高融点金属シリ
サイド膜、例えばコバルトシリサイド（ＣｏＳｉX）膜
で構成されている。後述するように、一対の局所配線Ｌ
1，Ｌ2は、側壁絶縁膜１４に対して自己整合的に形成さ
れる。また、側壁絶縁膜１４は、ゲート電極（６，１０
ａ，１０ｂ）に対して自己整合的に形成される。
ＥＴの上層には、ゲート電極（６，１０ａ，１０ｂ）の
上部および側壁を覆う酸化シリコンの絶縁膜１３および
側壁絶縁膜（サイドウォールスペーサ）１４を介して一
対の局所配線Ｌ1,Ｌ2が形成されている。この一対の局
所配線Ｌ1,Ｌ2は、多結晶シリコン膜と高融点金属膜と
を半導体基板１上で反応させて形成した高融点金属シリ
サイド膜、例えばコバルトシリサイド（ＣｏＳｉX）膜
で構成されている。後述するように、一対の局所配線Ｌ
1，Ｌ2は、側壁絶縁膜１４に対して自己整合的に形成さ
れる。また、側壁絶縁膜１４は、ゲート電極（６，１０
ａ，１０ｂ）に対して自己整合的に形成される。
【００４２】一方の局所配線Ｌ1は、負荷用ＭＩＳＦＥ
ＴＱｐ1のドレイン領域（ｐ+型半導体領域１２）および
駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域(ｎ+型半導体
領域９)に接続され、かつ絶縁膜１３に開孔された接続
孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ2および負荷用
ＭＩＳＦＥＴＱｐ2のゲート電極１０ｂに接続されてい
る。他方の局所配線Ｌ2は、負荷用ＭＩＳＦＥＴＱｐ2の
ドレイン領域（ｐ+型半導体領域１２）および駆動用Ｍ
ＩＳＦＥＴＱｄ2のドレイン領域（ｎ+型半導体領域９）
に接続され、かつ絶縁膜１３に開孔された接続孔１５を
通じて駆動用ＭＩＳＦＥＴＱｄ1および負荷用ＭＩＳＦ
ＥＴＱｐ1のゲート電極１０ａに接続されている。
ＴＱｐ1のドレイン領域（ｐ+型半導体領域１２）および
駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域(ｎ+型半導体
領域９)に接続され、かつ絶縁膜１３に開孔された接続
孔１５を通じて駆動用ＭＩＳＦＥＴＱｄ2および負荷用
ＭＩＳＦＥＴＱｐ2のゲート電極１０ｂに接続されてい
る。他方の局所配線Ｌ2は、負荷用ＭＩＳＦＥＴＱｐ2の
ドレイン領域（ｐ+型半導体領域１２）および駆動用Ｍ
ＩＳＦＥＴＱｄ2のドレイン領域（ｎ+型半導体領域９）
に接続され、かつ絶縁膜１３に開孔された接続孔１５を
通じて駆動用ＭＩＳＦＥＴＱｄ1および負荷用ＭＩＳＦ
ＥＴＱｐ1のゲート電極１０ａに接続されている。
【００４３】転送用ＭＩＳＦＥＴＱｔ1のドレイン領域
（ｎ+型半導体領域９）の表面には、高融点金属シリサ
イド層、例えばコバルトシリサイド層１６が形成され、
転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ+型半導体
領域９）の表面にはこれと同じコバルトシリサイド層１
６が形成されている。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2
のドレイン領域には、このコバルトシリサイド層１６を
介してデータ線ＤＬ，バーＤＬが接続される。コバルト
シリサイド層１６は、後述するように局所配線Ｌ 1,Ｌ2
と同一の工程で形成される。
（ｎ+型半導体領域９）の表面には、高融点金属シリサ
イド層、例えばコバルトシリサイド層１６が形成され、
転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ+型半導体
領域９）の表面にはこれと同じコバルトシリサイド層１
６が形成されている。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2
のドレイン領域には、このコバルトシリサイド層１６を
介してデータ線ＤＬ，バーＤＬが接続される。コバルト
シリサイド層１６は、後述するように局所配線Ｌ 1,Ｌ2
と同一の工程で形成される。
【００４４】負荷用ＭＩＳＦＥＴＱｐ1のソース領域
（ｐ+型半導体領域１２）およびこのソース領域に隣接
して形成されたｎ+型半導体領域１８の表面には、高融
点金属シリサイド層、例えばコバルトシリサイド層１７
が形成され、負荷用ＭＩＳＦＥＴＱｐ2のソース領域
（ｐ+型半導体領域１２）およびこのソース領域に隣接
して形成されたｎ+型半導体領域１８の表面にもこれと
同じコバルトシリサイド層１７が形成されている。負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域およびｎ+型半
導体領域１８のそれぞれには、後述する電源電圧線を通
じて電源電圧（Ｖcc）が供給される。コバルトシリサイ
ド層１７は、後述するように局所配線Ｌ1,Ｌ2およびコ
バルトシリサイド層１６と同一の工程で形成される。
（ｐ+型半導体領域１２）およびこのソース領域に隣接
して形成されたｎ+型半導体領域１８の表面には、高融
点金属シリサイド層、例えばコバルトシリサイド層１７
が形成され、負荷用ＭＩＳＦＥＴＱｐ2のソース領域
（ｐ+型半導体領域１２）およびこのソース領域に隣接
して形成されたｎ+型半導体領域１８の表面にもこれと
同じコバルトシリサイド層１７が形成されている。負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域およびｎ+型半
導体領域１８のそれぞれには、後述する電源電圧線を通
じて電源電圧（Ｖcc）が供給される。コバルトシリサイ
ド層１７は、後述するように局所配線Ｌ1,Ｌ2およびコ
バルトシリサイド層１６と同一の工程で形成される。
【００４５】図４および図５は、上記一対の局所配線Ｌ
1,Ｌ2およびその下層のゲート電極１０ａ，１０ｂのレ
イアウトを示す平面図である。
1,Ｌ2およびその下層のゲート電極１０ａ，１０ｂのレ
イアウトを示す平面図である。
【００４６】図４に示すように、一方の局所配線Ｌ
1は、その一部がゲート電極１０ａと重なるように延在
し、他方の局所配線Ｌ2は、その一部がゲート電極１０
ｂと重なるように延在している。図には示さないが、局
所配線Ｌ1,Ｌ2は、その一部をゲート電極６（ワード線
ＷＬ）と重なるように延在させてもよい。
1は、その一部がゲート電極１０ａと重なるように延在
し、他方の局所配線Ｌ2は、その一部がゲート電極１０
ｂと重なるように延在している。図には示さないが、局
所配線Ｌ1,Ｌ2は、その一部をゲート電極６（ワード線
ＷＬ）と重なるように延在させてもよい。
【００４７】このように、本実施の形態のＳＲＡＭのメ
モリセルは、局所配線Ｌ1,Ｌ2の一部をレイアウトが許
容する範囲で可能な限り、（駆動用ＭＩＳＦＥＴＱ
ｄ1、負荷用ＭＩＳＦＥＴＱｐ1の）ゲート電極１０ａ、
（駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2
の）ゲート電極１０ｂあるいは（転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2の）ゲート電極６（ワード線ＷＬ）と重なる
ように配置する。この構成により、蓄積ノード容量のゲ
ート容量成分（Ｃ1）（図３参照）を増やすことができ
るので、メモリセルの蓄積ノード容量を増やしてα線ソ
フトエラー耐性を向上させることができる。
モリセルは、局所配線Ｌ1,Ｌ2の一部をレイアウトが許
容する範囲で可能な限り、（駆動用ＭＩＳＦＥＴＱ
ｄ1、負荷用ＭＩＳＦＥＴＱｐ1の）ゲート電極１０ａ、
（駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2
の）ゲート電極１０ｂあるいは（転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2の）ゲート電極６（ワード線ＷＬ）と重なる
ように配置する。この構成により、蓄積ノード容量のゲ
ート容量成分（Ｃ1）（図３参照）を増やすことができ
るので、メモリセルの蓄積ノード容量を増やしてα線ソ
フトエラー耐性を向上させることができる。
【００４８】また、図５の網掛けパターンで示すよう
に、一方の局所配線Ｌ1は、その一部がメモリセルの蓄
積ノードＡを構成する半導体領域（駆動用ＭＩＳＦＥＴ
Ｑｄ1のｎ+型半導体領域９および負荷用ＭＩＳＦＥＴＱ
ｐ1のｐ+型半導体領域１２）と重なるように延在し、他
方の局所配線Ｌ2は、その一部がメモリセルの蓄積ノー
ドＢを構成する半導体領域（駆動用ＭＩＳＦＥＴＱｄ2
のｎ+型半導体領域９および負荷用ＭＩＳＦＥＴＱｐ2の
ｐ+型半導体領域１２）と重なるように延在している。
に、一方の局所配線Ｌ1は、その一部がメモリセルの蓄
積ノードＡを構成する半導体領域（駆動用ＭＩＳＦＥＴ
Ｑｄ1のｎ+型半導体領域９および負荷用ＭＩＳＦＥＴＱ
ｐ1のｐ+型半導体領域１２）と重なるように延在し、他
方の局所配線Ｌ2は、その一部がメモリセルの蓄積ノー
ドＢを構成する半導体領域（駆動用ＭＩＳＦＥＴＱｄ2
のｎ+型半導体領域９および負荷用ＭＩＳＦＥＴＱｐ2の
ｐ+型半導体領域１２）と重なるように延在している。
【００４９】すなわち、本実施の形態のＳＲＡＭのメモ
リセルは、局所配線Ｌ1,Ｌ2の一部をメモリセルの蓄積
ノードＡ，Ｂと重なるように配置する。この構成によ
り、蓄積ノード容量の拡散層容量成分を増やすことがで
きるので、メモリセルの蓄積ノード容量を増やしてα線
ソフトエラー耐性を向上させることができる。
リセルは、局所配線Ｌ1,Ｌ2の一部をメモリセルの蓄積
ノードＡ，Ｂと重なるように配置する。この構成によ
り、蓄積ノード容量の拡散層容量成分を増やすことがで
きるので、メモリセルの蓄積ノード容量を増やしてα線
ソフトエラー耐性を向上させることができる。
【００５０】上記局所配線Ｌ1,Ｌ2の上層には、酸化シ
リコン膜と窒化シリコン膜との積層膜で構成された薄い
絶縁膜１９を介して基準電圧線２０が形成されている。
この基準電圧線２０は、局所配線Ｌ1,Ｌ2の上部を覆う
ように配置されている。基準電圧線２０は、ｎ型の不純
物（例えばＰ）を導入した多結晶シリコン膜で構成さ
れ、絶縁膜１９および絶縁膜（ゲート絶縁膜７と同層の
絶縁膜）に開孔された接続孔２１（図１参照）を通じて
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のそれぞれのソース領
域（ｎ+型半導体領域９）に接続されている。
リコン膜と窒化シリコン膜との積層膜で構成された薄い
絶縁膜１９を介して基準電圧線２０が形成されている。
この基準電圧線２０は、局所配線Ｌ1,Ｌ2の上部を覆う
ように配置されている。基準電圧線２０は、ｎ型の不純
物（例えばＰ）を導入した多結晶シリコン膜で構成さ
れ、絶縁膜１９および絶縁膜（ゲート絶縁膜７と同層の
絶縁膜）に開孔された接続孔２１（図１参照）を通じて
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のそれぞれのソース領
域（ｎ+型半導体領域９）に接続されている。
【００５１】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のドレイ
ン領域（ｎ+型半導体領域９）の上層には、上記基準電
圧線２０と同じ多結晶シリコン膜で構成されたパッド層
２２が形成されている。このパッド層２２は、絶縁膜１
９に開孔された接続孔２３を通じて前記高融点金属シリ
サイド層１６と電気的に接続されている。また、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2のそれぞれのソース領域（ｐ+
型半導体領域１２）の上層には、上記基準電圧線２０と
同じ多結晶シリコン膜で構成されたパッド層２４が形成
されている。このパッド層２４は、絶縁膜１９に開孔さ
れた接続孔２５を通じて前記高融点金属シリサイド層１
７と電気的に接続されている。
ン領域（ｎ+型半導体領域９）の上層には、上記基準電
圧線２０と同じ多結晶シリコン膜で構成されたパッド層
２２が形成されている。このパッド層２２は、絶縁膜１
９に開孔された接続孔２３を通じて前記高融点金属シリ
サイド層１６と電気的に接続されている。また、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2のそれぞれのソース領域（ｐ+
型半導体領域１２）の上層には、上記基準電圧線２０と
同じ多結晶シリコン膜で構成されたパッド層２４が形成
されている。このパッド層２４は、絶縁膜１９に開孔さ
れた接続孔２５を通じて前記高融点金属シリサイド層１
７と電気的に接続されている。
【００５２】図６は、上記基準電圧線２０およびその下
層の局所配線Ｌ1,Ｌ2のレイアウトを示す平面図、図７
は同じく斜視図である。
層の局所配線Ｌ1,Ｌ2のレイアウトを示す平面図、図７
は同じく斜視図である。
【００５３】図示のように、基準電圧線２０は、局所配
線Ｌ1,Ｌ2の上層のほぼ全域を覆うように形成されてい
る。すなわち、本実施の形態のＳＲＡＭのメモリセル
は、局所配線Ｌ1,Ｌ2の上層に形成される基準電圧線２
０をこの局所配線Ｌ1,Ｌ2と重なるように配置する。こ
の構成により、基準電圧線２０、局所配線Ｌ1,Ｌ2およ
びそれらを挟む薄い絶縁膜１９で容量（Ｃ2）（図３参
照）が形成されるので、局所配線Ｌ1,Ｌ2に接続された
蓄積ノードＡ，Ｂの容量を増大させることができ、メモ
リセルのα線ソフトエラー耐性を向上させることができ
る。
線Ｌ1,Ｌ2の上層のほぼ全域を覆うように形成されてい
る。すなわち、本実施の形態のＳＲＡＭのメモリセル
は、局所配線Ｌ1,Ｌ2の上層に形成される基準電圧線２
０をこの局所配線Ｌ1,Ｌ2と重なるように配置する。こ
の構成により、基準電圧線２０、局所配線Ｌ1,Ｌ2およ
びそれらを挟む薄い絶縁膜１９で容量（Ｃ2）（図３参
照）が形成されるので、局所配線Ｌ1,Ｌ2に接続された
蓄積ノードＡ，Ｂの容量を増大させることができ、メモ
リセルのα線ソフトエラー耐性を向上させることができ
る。
【００５４】上記基準電圧線２０の上層には、層間絶縁
膜２６を介して第１層目のメタル配線が形成されてい
る。層間絶縁膜２６は、例えば酸化シリコン膜とＢＰＳ
Ｇ(Boro Phospho Silicate Glass)膜との積層膜で構成
されている。第１層目のメタル配線は、例えばアルミニ
ウム（Ａｌ）合金で構成され、電源電圧線２７、サブ基
準電圧線２８、サブワード線（またはデバイデッドワー
ド線）２９およびパッド層３０などを構成している。
膜２６を介して第１層目のメタル配線が形成されてい
る。層間絶縁膜２６は、例えば酸化シリコン膜とＢＰＳ
Ｇ(Boro Phospho Silicate Glass)膜との積層膜で構成
されている。第１層目のメタル配線は、例えばアルミニ
ウム（Ａｌ）合金で構成され、電源電圧線２７、サブ基
準電圧線２８、サブワード線（またはデバイデッドワー
ド線）２９およびパッド層３０などを構成している。
【００５５】電源電圧線２７は、層間絶縁膜２６に開孔
された接続孔３１を通じて前記パッド層２４と電気的に
接続されている。サブ基準電圧線２８は、層間絶縁膜２
６に開孔された接続孔３２（図１参照）を通じて基準電
圧線２０と電気的に接続されている。サブワード線２９
は、層間絶縁膜２６、絶縁膜１９，１３に開孔された接
続孔（図示せず）を通じて前記ワード線ＷＬと電気的に
接続されている。パッド層３０は、層間絶縁膜２６に開
孔された接続孔３３を通じて前記パッド層２２と電気的
に接続されている。
された接続孔３１を通じて前記パッド層２４と電気的に
接続されている。サブ基準電圧線２８は、層間絶縁膜２
６に開孔された接続孔３２（図１参照）を通じて基準電
圧線２０と電気的に接続されている。サブワード線２９
は、層間絶縁膜２６、絶縁膜１９，１３に開孔された接
続孔（図示せず）を通じて前記ワード線ＷＬと電気的に
接続されている。パッド層３０は、層間絶縁膜２６に開
孔された接続孔３３を通じて前記パッド層２２と電気的
に接続されている。
【００５６】このように、本実施の形態のＳＲＡＭのメ
モリセルは、多結晶シリコン膜で構成された基準電圧線
２０の上層に、多結晶シリコンよりも低抵抗のＡｌで構
成されたサブ基準電圧線２８を配置し、それぞれのメモ
リセルに少なくとも１個以上設けた接続孔３２を通じて
サブ基準電圧線２８から基準電圧線２０に給電を行う。
この構成により、メモリセルごとに基準電圧（Ｖss）の
給電が可能となるので、基準電圧（Ｖss）を安定化する
ことができる。この結果、電源電圧（Ｖcc）の最小値
（Ｖcc.min）が向上し、メモリセルのα線ソフトエラー
耐性を向上させることができる。
モリセルは、多結晶シリコン膜で構成された基準電圧線
２０の上層に、多結晶シリコンよりも低抵抗のＡｌで構
成されたサブ基準電圧線２８を配置し、それぞれのメモ
リセルに少なくとも１個以上設けた接続孔３２を通じて
サブ基準電圧線２８から基準電圧線２０に給電を行う。
この構成により、メモリセルごとに基準電圧（Ｖss）の
給電が可能となるので、基準電圧（Ｖss）を安定化する
ことができる。この結果、電源電圧（Ｖcc）の最小値
（Ｖcc.min）が向上し、メモリセルのα線ソフトエラー
耐性を向上させることができる。
【００５７】また、本実施の形態のＳＲＡＭのメモリセ
ルは、図１に示すように、サブ基準電圧線２８と基準電
圧線２０とを接続する前記接続孔３２と、基準電圧線２
０と駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ+
型半導体領域９）とを接続する前記接続孔２１とを離間
して配置する。この構成により、接続孔２１，３２の重
なりによる段差が回避され、接続孔形成領域を平坦化す
ることができるので、接続孔２１，３２のコンタクト抵
抗を低減してメモリセルの高速動作、低電圧動作を実現
することができる。
ルは、図１に示すように、サブ基準電圧線２８と基準電
圧線２０とを接続する前記接続孔３２と、基準電圧線２
０と駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ+
型半導体領域９）とを接続する前記接続孔２１とを離間
して配置する。この構成により、接続孔２１，３２の重
なりによる段差が回避され、接続孔形成領域を平坦化す
ることができるので、接続孔２１，３２のコンタクト抵
抗を低減してメモリセルの高速動作、低電圧動作を実現
することができる。
【００５８】上記第１層目のメタル配線の上層には、層
間絶縁膜３４を介して第２層目のメタル配線が形成され
ている。層間絶縁膜３４は、下層から順に酸化シリコン
膜３４ａ、スピンオングラス(Spin On Glass)膜３４
ｂ、酸化シリコン膜３４ｃを積層した３層膜で構成され
ている。第２層目のメタル配線は、例えばアルミニウム
合金で構成され、前記データ線ＤＬ，バーＤＬを構成し
ている。このデータ線ＤＬ，バーＤＬは、層間絶縁膜３
４に開孔された接続孔３５を通じて前記パッド層３０と
電気的に接続されている。
間絶縁膜３４を介して第２層目のメタル配線が形成され
ている。層間絶縁膜３４は、下層から順に酸化シリコン
膜３４ａ、スピンオングラス(Spin On Glass)膜３４
ｂ、酸化シリコン膜３４ｃを積層した３層膜で構成され
ている。第２層目のメタル配線は、例えばアルミニウム
合金で構成され、前記データ線ＤＬ，バーＤＬを構成し
ている。このデータ線ＤＬ，バーＤＬは、層間絶縁膜３
４に開孔された接続孔３５を通じて前記パッド層３０と
電気的に接続されている。
【００５９】次に、上記のように構成された本実施の形
態のＳＲＡＭのメモリセルの製造方法を説明する。な
お、このメモリセルの製造方法を示す各図（図８〜図３
９）のうち、断面図は前記図１のII−II’線に対応して
いる。また、平面図にはメモリセルの導電層のみを図示
し、各導電層間の絶縁膜の図示は省略する。
態のＳＲＡＭのメモリセルの製造方法を説明する。な
お、このメモリセルの製造方法を示す各図（図８〜図３
９）のうち、断面図は前記図１のII−II’線に対応して
いる。また、平面図にはメモリセルの導電層のみを図示
し、各導電層間の絶縁膜の図示は省略する。
【００６０】まず、図８に示すように、ｐ-型単結晶シ
リコンからなる半導体基板１の上にｐ型のエピタキシャ
ルシリコン層５を成長させた後、窒化シリコン膜を熱酸
化のマスクに用いた周知のＬＯＣＯＳ法でエピタキシャ
ルシリコン層５の表面に厚い酸化シリコン膜で構成され
たフィールド絶縁膜２を形成する。続いて、フォトレジ
ストをマスクにしたイオン注入法でエピタキシャルシリ
コン層５にｎ型不純物（Ｐ）およびｐ型不純物（ＢＦ2)
を導入した後、これらの不純物を引延し拡散してｐ型ウ
エル３およびｎ型ウエル４を形成する。次に、フィール
ド絶縁膜２で囲まれたｐ型ウエル３およびｎ型ウエル４
のそれぞれの主面に膜厚９nm程度の薄い酸化シリコン膜
で構成されたゲート絶縁膜７を形成する。
リコンからなる半導体基板１の上にｐ型のエピタキシャ
ルシリコン層５を成長させた後、窒化シリコン膜を熱酸
化のマスクに用いた周知のＬＯＣＯＳ法でエピタキシャ
ルシリコン層５の表面に厚い酸化シリコン膜で構成され
たフィールド絶縁膜２を形成する。続いて、フォトレジ
ストをマスクにしたイオン注入法でエピタキシャルシリ
コン層５にｎ型不純物（Ｐ）およびｐ型不純物（ＢＦ2)
を導入した後、これらの不純物を引延し拡散してｐ型ウ
エル３およびｎ型ウエル４を形成する。次に、フィール
ド絶縁膜２で囲まれたｐ型ウエル３およびｎ型ウエル４
のそれぞれの主面に膜厚９nm程度の薄い酸化シリコン膜
で構成されたゲート絶縁膜７を形成する。
【００６１】図９は上記フィールド絶縁膜２で囲まれた
活性領域ＡＲ（メモリセル１個分）の平面パターンであ
る。メモリセルは、同図に示す４個の＋印で囲まれた矩
形の領域内に形成される。このメモリセルの大きさは、
一例として４．０（μm）×２．８（μm）程度である。
また、このメモリセル１６個分の活性領域ＡＲのパター
ンを図１０に示す。
活性領域ＡＲ（メモリセル１個分）の平面パターンであ
る。メモリセルは、同図に示す４個の＋印で囲まれた矩
形の領域内に形成される。このメモリセルの大きさは、
一例として４．０（μm）×２．８（μm）程度である。
また、このメモリセル１６個分の活性領域ＡＲのパター
ンを図１０に示す。
【００６２】次に、図１１、図１２に示すように、転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極６（ワード線
ＷＬ）と、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2および負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のゲート電極１０ａ，１０
ｂとを形成する。ゲート電極６（ワード線ＷＬ）および
ゲート電極１０ａ，１０ｂは、半導体基板１の全面にＣ
ＶＤ(Chemical Vapor Deposition)法で膜厚１００nm適
度の多結晶シリコン膜を堆積した後、その上にＣＶＤ法
で酸化シリコン（膜厚１２０nm程度）の絶縁膜１３を堆
積し、フォトレジストをマスクにしたドライエッチング
でこの絶縁膜１３および多結晶シリコン膜をパターニン
グして形成する。図１３は、このゲート電極６（ワード
線ＷＬ）およびゲート電極１０ａ，１０ｂのメモリセル
１６個分のパターンである。
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極６（ワード線
ＷＬ）と、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2および負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のゲート電極１０ａ，１０
ｂとを形成する。ゲート電極６（ワード線ＷＬ）および
ゲート電極１０ａ，１０ｂは、半導体基板１の全面にＣ
ＶＤ(Chemical Vapor Deposition)法で膜厚１００nm適
度の多結晶シリコン膜を堆積した後、その上にＣＶＤ法
で酸化シリコン（膜厚１２０nm程度）の絶縁膜１３を堆
積し、フォトレジストをマスクにしたドライエッチング
でこの絶縁膜１３および多結晶シリコン膜をパターニン
グして形成する。図１３は、このゲート電極６（ワード
線ＷＬ）およびゲート電極１０ａ，１０ｂのメモリセル
１６個分のパターンである。
【００６３】次に、図１４に示すように、フォトレジス
トをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウ
エル４の一部とにｎ型不純物（リン（Ｐ），ヒ素（Ａ
ｓ））を導入する。次に、上記フォトレジストを除去し
た後、図１５に示すように、フォトレジストをマスクに
したイオン注入法でｎ型ウエル４にｐ型不純物（フッ化
ボロン（ＢＦ2））を導入する。次に、上記フォトレジ
ストを除去した後、半導体基板１の全面にＣＶＤ法で堆
積した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)
法でパターニングして、図１６に示すように、ゲート電
極６（ワード線ＷＬ）およびゲート電極１０ａ，１０ｂ
のそれぞれの側壁にそれらに対して自己整合的に側壁絶
縁膜（サイドウォールスペーサ）１４を形成する。
トをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウ
エル４の一部とにｎ型不純物（リン（Ｐ），ヒ素（Ａ
ｓ））を導入する。次に、上記フォトレジストを除去し
た後、図１５に示すように、フォトレジストをマスクに
したイオン注入法でｎ型ウエル４にｐ型不純物（フッ化
ボロン（ＢＦ2））を導入する。次に、上記フォトレジ
ストを除去した後、半導体基板１の全面にＣＶＤ法で堆
積した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)
法でパターニングして、図１６に示すように、ゲート電
極６（ワード線ＷＬ）およびゲート電極１０ａ，１０ｂ
のそれぞれの側壁にそれらに対して自己整合的に側壁絶
縁膜（サイドウォールスペーサ）１４を形成する。
【００６４】次に、図１７に示すように、フォトレジス
トをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウ
エル４の一部とにｎ型不純物（Ｐ，Ａｓ）を導入する。
次に、上記フォトレジストを除去した後、図１８に示す
ように、フォトレジストをマスクにしたイオン注入法で
ｎ型ウエル４にｐ型不純物（ＢＦ2）を導入する。
トをマスクにしたイオン注入法でｐ型ウエル３とｎ型ウ
エル４の一部とにｎ型不純物（Ｐ，Ａｓ）を導入する。
次に、上記フォトレジストを除去した後、図１８に示す
ように、フォトレジストをマスクにしたイオン注入法で
ｎ型ウエル４にｐ型不純物（ＢＦ2）を導入する。
【００６５】次に、上記フォトレジストを除去した後、
上記ｎ型不純物およびｐ型不純物を熱拡散して、図１９
に示すように、ｐ型ウエル３の主面に転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のそれ
ぞれのソース領域、ドレイン領域（ｎ-型半導体領域
８、ｎ+型半導体領域９）を形成し、ｎ型ウエル４の主
面に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域、ド
レイン領域（ｐ-型半導体領域１１、ｐ+型半導体領域１
２）を形成する。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ
2のソース領域（ｐ+型半導体領域１２）に隣接したｎ型
ウエル４の主面にウエル給電用のｎ+型半導体領域１８
を形成する。
上記ｎ型不純物およびｐ型不純物を熱拡散して、図１９
に示すように、ｐ型ウエル３の主面に転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のそれ
ぞれのソース領域、ドレイン領域（ｎ-型半導体領域
８、ｎ+型半導体領域９）を形成し、ｎ型ウエル４の主
面に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域、ド
レイン領域（ｐ-型半導体領域１１、ｐ+型半導体領域１
２）を形成する。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ
2のソース領域（ｐ+型半導体領域１２）に隣接したｎ型
ウエル４の主面にウエル給電用のｎ+型半導体領域１８
を形成する。
【００６６】次に、図２０に示すように、フォトレジス
トをマスクにしたドライエッチングで、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2のゲート電極１０ａ，１０ｂの上を覆
う前記絶縁膜１３に接続孔１５を形成し、ゲート電極１
０ａ，１０ｂのそれぞれの一部を露出させる。
トをマスクにしたドライエッチングで、駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2のゲート電極１０ａ，１０ｂの上を覆
う前記絶縁膜１３に接続孔１５を形成し、ゲート電極１
０ａ，１０ｂのそれぞれの一部を露出させる。
【００６７】次に、上記フォトレジストを除去した後、
図２１に示すように、半導体基板１の全面をエッチバッ
クして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2のそれぞれのソース領域、ドレイ
ン領域（ｎ+型半導体領域９）、負荷用ＭＩＳＦＥＴＱ
ｐ1,Ｑｐ2のソース領域、ドレイン領域（ｐ+型半導体領
域１２）、ウエル給電用のｎ+型半導体領域１８のそれ
ぞれの表面を覆う薄い絶縁膜（ゲート絶縁膜７と同層の
絶縁膜）を除去し、ｎ+型半導体領域９、ｐ+型半導体領
域１２およびｎ+型半導体領域１８を露出させる。
図２１に示すように、半導体基板１の全面をエッチバッ
クして、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2のそれぞれのソース領域、ドレイ
ン領域（ｎ+型半導体領域９）、負荷用ＭＩＳＦＥＴＱ
ｐ1,Ｑｐ2のソース領域、ドレイン領域（ｐ+型半導体領
域１２）、ウエル給電用のｎ+型半導体領域１８のそれ
ぞれの表面を覆う薄い絶縁膜（ゲート絶縁膜７と同層の
絶縁膜）を除去し、ｎ+型半導体領域９、ｐ+型半導体領
域１２およびｎ+型半導体領域１８を露出させる。
【００６８】このように、本実施の形態の製造方法は、
まずフォトレジストをマスクにしたドライエッチングで
ゲート電極１０ａ，１０ｂ上の絶縁膜１３に接続孔１５
を形成し、次いで半導体基板１の全面をエッチバックし
てｎ+型半導体領域９、ｐ+型半導体領域１２、ｎ+型半
導体領域１８のそれぞれの表面を覆う絶縁膜を除去す
る。
まずフォトレジストをマスクにしたドライエッチングで
ゲート電極１０ａ，１０ｂ上の絶縁膜１３に接続孔１５
を形成し、次いで半導体基板１の全面をエッチバックし
てｎ+型半導体領域９、ｐ+型半導体領域１２、ｎ+型半
導体領域１８のそれぞれの表面を覆う絶縁膜を除去す
る。
【００６９】すなわち、ゲート電極１０ａ，１０ｂの一
部を露出させる工程と、ｎ+型半導体領域９、ｐ+型半導
体領域１２およびｎ+型半導体領域１８を露出させる工
程とを別けて行い、ｎ+型半導体領域９、ｐ+型半導体領
域１２およびｎ+型半導体領域１８を側壁絶縁膜１４に
対して自己整合的に露出させる。この構成により、接続
孔１５とｎ+型半導体領域９、ｐ+型半導体領域１２、ｎ
+型半導体領域１８とのマスク合わせ余裕が不要となる
ので、接続孔１５、ｎ+型半導体領域９、ｐ+型半導体領
域１２およびｎ+型半導体領域１８の面積を縮小してメ
モリセルを高集積化することができる。
部を露出させる工程と、ｎ+型半導体領域９、ｐ+型半導
体領域１２およびｎ+型半導体領域１８を露出させる工
程とを別けて行い、ｎ+型半導体領域９、ｐ+型半導体領
域１２およびｎ+型半導体領域１８を側壁絶縁膜１４に
対して自己整合的に露出させる。この構成により、接続
孔１５とｎ+型半導体領域９、ｐ+型半導体領域１２、ｎ
+型半導体領域１８とのマスク合わせ余裕が不要となる
ので、接続孔１５、ｎ+型半導体領域９、ｐ+型半導体領
域１２およびｎ+型半導体領域１８の面積を縮小してメ
モリセルを高集積化することができる。
【００７０】なお、マスク合わせに余裕がある場合に
は、上記手段に代えて、フォトレジストをマスクにした
ドライエッチングでゲート電極１０ａ，１０ｂの一部、
ｎ+型半導体領域９、ｐ+型半導体領域１２およびｎ+型
半導体領域１８を同時に露出させてもよい。この場合
は、前記エッチバック工程が不要となるので、メモリセ
ルの製造工程を短縮することができる。
は、上記手段に代えて、フォトレジストをマスクにした
ドライエッチングでゲート電極１０ａ，１０ｂの一部、
ｎ+型半導体領域９、ｐ+型半導体領域１２およびｎ+型
半導体領域１８を同時に露出させてもよい。この場合
は、前記エッチバック工程が不要となるので、メモリセ
ルの製造工程を短縮することができる。
【００７１】次に、図２２、図２３に示すように、上記
工程で露出したゲート電極１０ａ，１０ｂの一部、ｎ+
型半導体領域９、ｐ+型半導体領域１２およびｎ+型半導
体領域１８のそれぞれの表面に選択ＣＶＤ法で膜厚４０
nm程度の薄い多結晶シリコン膜３６を選択的に堆積す
る。すなわち、ゲート電極１０ａ，１０ｂ、ｎ+型半導
体領域９、ｐ+型半導体領域１２およびｎ+型半導体領域
１８の上にのみ多結晶シリコン膜３６を堆積し、酸化シ
リコン膜からなる絶縁膜１３，１４の上には堆積させな
いようにする。あるいは、半導体基板１の全面にＣＶＤ
法で多結晶シリコン膜３６を堆積し、フォトレジストを
マスクにしたドライエッチングでこの多結晶シリコン膜
３６をパターニングすることにより、ゲート電極１０
ａ，１０ｂの一部、ｎ+型半導体領域９、ｐ+型半導体領
域１２およびｎ+型半導体領域１８のそれぞれの表面に
多結晶シリコン膜３６を残すようにしてもよい。
工程で露出したゲート電極１０ａ，１０ｂの一部、ｎ+
型半導体領域９、ｐ+型半導体領域１２およびｎ+型半導
体領域１８のそれぞれの表面に選択ＣＶＤ法で膜厚４０
nm程度の薄い多結晶シリコン膜３６を選択的に堆積す
る。すなわち、ゲート電極１０ａ，１０ｂ、ｎ+型半導
体領域９、ｐ+型半導体領域１２およびｎ+型半導体領域
１８の上にのみ多結晶シリコン膜３６を堆積し、酸化シ
リコン膜からなる絶縁膜１３，１４の上には堆積させな
いようにする。あるいは、半導体基板１の全面にＣＶＤ
法で多結晶シリコン膜３６を堆積し、フォトレジストを
マスクにしたドライエッチングでこの多結晶シリコン膜
３６をパターニングすることにより、ゲート電極１０
ａ，１０ｂの一部、ｎ+型半導体領域９、ｐ+型半導体領
域１２およびｎ+型半導体領域１８のそれぞれの表面に
多結晶シリコン膜３６を残すようにしてもよい。
【００７２】次に、図２４に示すように、半導体基板１
の全面にスパッタ法で膜厚２０nm程度の薄いＣｏ膜３７
を堆積した後、図２５に示すように、半導体基板１の全
面にＣＶＤ法またはスパッタ法で膜厚４０nm程度の薄い
多結晶シリコン膜３８を堆積する。このように、本実施
の形態の製造方法は、ゲート電極１０ａ，１０ｂの一
部、ｎ+型半導体領域９、ｐ+型半導体領域１２およびｎ
+型半導体領域１８のそれぞれの表面に多結晶シリコン
膜３６、Ｃｏ膜３７、多結晶シリコン膜３８を堆積し、
その他の領域（絶縁膜上）にはＣｏ膜３７、多結晶シリ
コン膜３８を堆積する。なお、上記Ｃｏ膜３７に代えて
他の高融点金属膜、例えばＷ、Ｍｏ、Ｔｉ、Ｔａなどの
薄膜を堆積してもよい。
の全面にスパッタ法で膜厚２０nm程度の薄いＣｏ膜３７
を堆積した後、図２５に示すように、半導体基板１の全
面にＣＶＤ法またはスパッタ法で膜厚４０nm程度の薄い
多結晶シリコン膜３８を堆積する。このように、本実施
の形態の製造方法は、ゲート電極１０ａ，１０ｂの一
部、ｎ+型半導体領域９、ｐ+型半導体領域１２およびｎ
+型半導体領域１８のそれぞれの表面に多結晶シリコン
膜３６、Ｃｏ膜３７、多結晶シリコン膜３８を堆積し、
その他の領域（絶縁膜上）にはＣｏ膜３７、多結晶シリ
コン膜３８を堆積する。なお、上記Ｃｏ膜３７に代えて
他の高融点金属膜、例えばＷ、Ｍｏ、Ｔｉ、Ｔａなどの
薄膜を堆積してもよい。
【００７３】次に、図２６に示すように、フォトレジス
ト３９をマスクにしたドライエッチングで上層の多結晶
シリコン膜３８をパターニングし、局所配線Ｌ1,Ｌ2を
形成する領域、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のドレ
イン領域（ｎ+型半導体領域９）、負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2のソース領域（ｐ+型半導体領域１２）およ
びこれに隣接するｎ+型半導体領域９のそれぞれの表面
に多結晶シリコン膜３８を残す。
ト３９をマスクにしたドライエッチングで上層の多結晶
シリコン膜３８をパターニングし、局所配線Ｌ1,Ｌ2を
形成する領域、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のドレ
イン領域（ｎ+型半導体領域９）、負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2のソース領域（ｐ+型半導体領域１２）およ
びこれに隣接するｎ+型半導体領域９のそれぞれの表面
に多結晶シリコン膜３８を残す。
【００７４】上記多結晶シリコン膜３８のエッチングマ
スクとなるフォトレジスト３９は、駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2のドレイン領域（ｎ+型半導体領域９）や負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のドレイン領域（ｐ+型半
導体領域１２）の上部を完全に覆っていなくともよい。
すなわち、図２６に示すように、フォトレジスト３９の
マスク合わせずれによってｎ+型半導体領域９上の多結
晶シリコン膜３８の一部（図の矢印で示す箇所）がエッ
チングされてしまっても支障はない。これは、多結晶シ
リコン膜３８の一部がエッチングされても、その下層の
Ｃｏ膜３７がエッチングのストッパとなるので、ｎ+型
半導体領域９やｐ+型半導体領域１２の表面の多結晶シ
リコン膜３６がエッチングされることはないからであ
る。
スクとなるフォトレジスト３９は、駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2のドレイン領域（ｎ+型半導体領域９）や負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のドレイン領域（ｐ+型半
導体領域１２）の上部を完全に覆っていなくともよい。
すなわち、図２６に示すように、フォトレジスト３９の
マスク合わせずれによってｎ+型半導体領域９上の多結
晶シリコン膜３８の一部（図の矢印で示す箇所）がエッ
チングされてしまっても支障はない。これは、多結晶シ
リコン膜３８の一部がエッチングされても、その下層の
Ｃｏ膜３７がエッチングのストッパとなるので、ｎ+型
半導体領域９やｐ+型半導体領域１２の表面の多結晶シ
リコン膜３６がエッチングされることはないからであ
る。
【００７５】特に限定はされないが、本実施の形態で
は、上記多結晶シリコン膜３８をエッチングする際、駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のｎ+型半導体領域９（ソ
ース領域、ドレイン領域）のうち、メモリセルの蓄積ノ
ードＡ，Ｂを構成するｎ+型半導体領域９（ドレイン領
域）上には多結晶シリコン膜３８を残すが、蓄積ノード
Ａ，Ｂを構成しないｎ+型半導体領域９（ソース領域）
上には多結晶シリコン膜３８を残さない。このｎ+型半
導体領域９（ソース領域）上の多結晶シリコン膜３８
は、その全部を完全に除去する必要はなく、フォトレジ
スト３９のマスク合わせずれによって、その一部がエッ
チングされずに残っていても支障はない。
は、上記多結晶シリコン膜３８をエッチングする際、駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のｎ+型半導体領域９（ソ
ース領域、ドレイン領域）のうち、メモリセルの蓄積ノ
ードＡ，Ｂを構成するｎ+型半導体領域９（ドレイン領
域）上には多結晶シリコン膜３８を残すが、蓄積ノード
Ａ，Ｂを構成しないｎ+型半導体領域９（ソース領域）
上には多結晶シリコン膜３８を残さない。このｎ+型半
導体領域９（ソース領域）上の多結晶シリコン膜３８
は、その全部を完全に除去する必要はなく、フォトレジ
スト３９のマスク合わせずれによって、その一部がエッ
チングされずに残っていても支障はない。
【００７６】次に、上記フォトレジスト３９を除去した
後、７００℃程度の不活性ガス雰囲気中で半導体基板１
を熱処理し、多結晶シリコン膜３８とＣｏ膜３７と多結
晶シリコン膜３６との間でシリサイド化反応を生じさせ
る。次に、多結晶シリコン膜３６，３８を堆積しなかっ
た領域上に残った未反応のＣｏ膜３７をウェットエッチ
ングで除去することにより、図２７、図２８に示すよう
に、コバルトシリサイド膜で構成される局所配線Ｌ1,Ｌ
2およびコバルトシリサイド層１６，１７，３６’が形
成される。図２９は、この局所配線Ｌ1,Ｌ2、コバルト
シリサイド層１６，１７，３６’のメモリセル１６個分
のパターンである。
後、７００℃程度の不活性ガス雰囲気中で半導体基板１
を熱処理し、多結晶シリコン膜３８とＣｏ膜３７と多結
晶シリコン膜３６との間でシリサイド化反応を生じさせ
る。次に、多結晶シリコン膜３６，３８を堆積しなかっ
た領域上に残った未反応のＣｏ膜３７をウェットエッチ
ングで除去することにより、図２７、図２８に示すよう
に、コバルトシリサイド膜で構成される局所配線Ｌ1,Ｌ
2およびコバルトシリサイド層１６，１７，３６’が形
成される。図２９は、この局所配線Ｌ1,Ｌ2、コバルト
シリサイド層１６，１７，３６’のメモリセル１６個分
のパターンである。
【００７７】このように、本実施の形態の製造方法は、
メモリセルの蓄積ノードＡ，Ｂ間を接続する一対の局所
配線Ｌ1,Ｌ2をコバルトシリサイドで構成する。このコ
バルトシリサイドは、多結晶シリコンに比べて電気抵抗
の小さい材料であると共に、Ｐ（リン）やＢ（ホウ素）
などの不純物原子の拡散に対する有効な障壁となる材料
である。従って、この構成により、負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2のドレイン領域（ｐ+型半導体領域１２）中
のｐ型不純物や、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のド
レイン領域（ｎ+型半導体領域９）あるいはゲート電極
１０ａ，１０ｂ中のｎ型不純物がこの局所配線Ｌ1,Ｌ2
を通じて相互拡散するのを防止することができるので、
導電型の異なるｐ+型半導体領域１２と、ｎ+型半導体領
域９およびゲート電極１０ａ，１０ｂとをオーミック
に、かつ低抵抗で接続することができ、メモリセルの高
速動作、低電圧動作を実現することができる。
メモリセルの蓄積ノードＡ，Ｂ間を接続する一対の局所
配線Ｌ1,Ｌ2をコバルトシリサイドで構成する。このコ
バルトシリサイドは、多結晶シリコンに比べて電気抵抗
の小さい材料であると共に、Ｐ（リン）やＢ（ホウ素）
などの不純物原子の拡散に対する有効な障壁となる材料
である。従って、この構成により、負荷用ＭＩＳＦＥＴ
Ｑｐ1,Ｑｐ2のドレイン領域（ｐ+型半導体領域１２）中
のｐ型不純物や、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のド
レイン領域（ｎ+型半導体領域９）あるいはゲート電極
１０ａ，１０ｂ中のｎ型不純物がこの局所配線Ｌ1,Ｌ2
を通じて相互拡散するのを防止することができるので、
導電型の異なるｐ+型半導体領域１２と、ｎ+型半導体領
域９およびゲート電極１０ａ，１０ｂとをオーミック
に、かつ低抵抗で接続することができ、メモリセルの高
速動作、低電圧動作を実現することができる。
【００７８】また、本実施の形態の製造方法は、局所配
線Ｌ1,Ｌ2を形成する際、メモリセルの蓄積ノードＡ，
Ｂを構成する駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のドレイ
ン領域（ｎ+型半導体領域９）および負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2のドレイン領域（ｐ+型半導体領域１２）
のそれぞれの表面に選択的に多結晶シリコン膜３６を形
成し、さらのその上にＣｏ膜３７および多結晶シリコン
膜３８を形成してこの３層の間でシリサイド化反応を生
じさせる。この構成により、メモリセルの蓄積ノード
Ａ，Ｂを構成する上記ｎ+型半導体領域９およびｐ+型半
導体領域１２のシリコンが上記シリサイド化反応に関与
するのを防ぐことができるので、コバルトシリサイド層
１６，１７を浅く形成することができ、ｎ+型半導体領
域９およびｐ+型半導体領域１２の接合リーク電流を低
減してメモリセルの動作信頼性を向上させることができ
る。
線Ｌ1,Ｌ2を形成する際、メモリセルの蓄積ノードＡ，
Ｂを構成する駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のドレイ
ン領域（ｎ+型半導体領域９）および負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2のドレイン領域（ｐ+型半導体領域１２）
のそれぞれの表面に選択的に多結晶シリコン膜３６を形
成し、さらのその上にＣｏ膜３７および多結晶シリコン
膜３８を形成してこの３層の間でシリサイド化反応を生
じさせる。この構成により、メモリセルの蓄積ノード
Ａ，Ｂを構成する上記ｎ+型半導体領域９およびｐ+型半
導体領域１２のシリコンが上記シリサイド化反応に関与
するのを防ぐことができるので、コバルトシリサイド層
１６，１７を浅く形成することができ、ｎ+型半導体領
域９およびｐ+型半導体領域１２の接合リーク電流を低
減してメモリセルの動作信頼性を向上させることができ
る。
【００７９】これに対し、多結晶シリコン膜３６を設け
ることなく、Ｃｏ膜３７を直接ｎ+型半導体領域９およ
びｐ+型半導体領域１２に接触させた場合は、ｎ+型半導
体領域９およびｐ+型半導体領域１２のシリコンがシリ
サイド化反応に関与するため、コバルトシリサイド層１
６，１７が基板（ｐ型ウエル３、ｎ型ウエル４）中に深
く形成されることとなり、ｎ+型半導体領域９、ｐ+型半
導体領域１２から基板へリークする接合リーク電流が増
大してしまう。
ることなく、Ｃｏ膜３７を直接ｎ+型半導体領域９およ
びｐ+型半導体領域１２に接触させた場合は、ｎ+型半導
体領域９およびｐ+型半導体領域１２のシリコンがシリ
サイド化反応に関与するため、コバルトシリサイド層１
６，１７が基板（ｐ型ウエル３、ｎ型ウエル４）中に深
く形成されることとなり、ｎ+型半導体領域９、ｐ+型半
導体領域１２から基板へリークする接合リーク電流が増
大してしまう。
【００８０】なお、上記ｎ+型半導体領域９およびｐ+型
半導体領域１２のシリコンがシリサイド反応に関与しな
いようにするには、シリサイド化反応によって局所配線
Ｌ1,Ｌ2を形成した後も、局所配線Ｌ1,Ｌ2とその下層の
ｎ+型半導体領域９、ｐ+型半導体領域１２との間に、少
なくともゲート絶縁膜７の膜厚以上の多結晶シリコン膜
３６が残るようにその膜厚を制御するとよい。
半導体領域１２のシリコンがシリサイド反応に関与しな
いようにするには、シリサイド化反応によって局所配線
Ｌ1,Ｌ2を形成した後も、局所配線Ｌ1,Ｌ2とその下層の
ｎ+型半導体領域９、ｐ+型半導体領域１２との間に、少
なくともゲート絶縁膜７の膜厚以上の多結晶シリコン膜
３６が残るようにその膜厚を制御するとよい。
【００８１】また、上記の構成によれば、上層の多結晶
シリコン膜３８をエッチングする際のマスクとなるフォ
トレジスト３９に合わせずれが生じた場合でも、メモリ
セルの蓄積ノードＡ，Ｂを構成するｎ+型半導体領域９
およびｐ+型半導体領域１２上の多結晶シリコン膜３６
の削れを防ぐことができる。従って、フォトレジスト３
９の合わせ余裕が不要となるので、ｎ+型半導体領域９
およびｐ+型半導体領域１２の面積を縮小してメモリセ
ルを高集積化することができる。
シリコン膜３８をエッチングする際のマスクとなるフォ
トレジスト３９に合わせずれが生じた場合でも、メモリ
セルの蓄積ノードＡ，Ｂを構成するｎ+型半導体領域９
およびｐ+型半導体領域１２上の多結晶シリコン膜３６
の削れを防ぐことができる。従って、フォトレジスト３
９の合わせ余裕が不要となるので、ｎ+型半導体領域９
およびｐ+型半導体領域１２の面積を縮小してメモリセ
ルを高集積化することができる。
【００８２】また、本実施の形態の製造方法は、メモリ
セルを構成する６個のＭＩＳＦＥＴ（転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2）のそれぞれのソース領
域、ドレイン領域の少なくとも一部の表面に低抵抗のコ
バルトシリサイド層１６（または１７）を形成する。こ
の構成により、コバルトシリサイド層１６（または１
７）を形成したソース領域、ドレイン領域を低抵抗化す
ることができるので、メモリセルの高速動作、低電圧動
作を実現することができる。
セルを構成する６個のＭＩＳＦＥＴ（転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2）のそれぞれのソース領
域、ドレイン領域の少なくとも一部の表面に低抵抗のコ
バルトシリサイド層１６（または１７）を形成する。こ
の構成により、コバルトシリサイド層１６（または１
７）を形成したソース領域、ドレイン領域を低抵抗化す
ることができるので、メモリセルの高速動作、低電圧動
作を実現することができる。
【００８３】また、本実施の形態の製造方法は、上記多
結晶シリコン膜３８をエッチングする際、駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2のｎ+型半導体領域９（ソース領域、
ドレイン領域）のうち、メモリセルの蓄積ノードＡ，Ｂ
を構成しないｎ+型半導体領域９（ソース領域）上には
多結晶シリコン膜３８を残さないようにする。この構成
により、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領
域、ドレイン領域間が多結晶シリコン膜３８および局所
配線Ｌ1,Ｌ2を通じて短絡する不具合を防止することが
できるので、ＳＲＡＭの製造歩留り、信頼性を向上させ
ることができる。
結晶シリコン膜３８をエッチングする際、駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2のｎ+型半導体領域９（ソース領域、
ドレイン領域）のうち、メモリセルの蓄積ノードＡ，Ｂ
を構成しないｎ+型半導体領域９（ソース領域）上には
多結晶シリコン膜３８を残さないようにする。この構成
により、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領
域、ドレイン領域間が多結晶シリコン膜３８および局所
配線Ｌ1,Ｌ2を通じて短絡する不具合を防止することが
できるので、ＳＲＡＭの製造歩留り、信頼性を向上させ
ることができる。
【００８４】また、本実施の形態の製造方法は、局所配
線Ｌ1,Ｌ2をゲート電極（６，１０ａ，１０ｂ）の側壁
絶縁膜１４に対して自己整合的に形成する。この構成に
より、局所配線Ｌ1,Ｌ2と、蓄積ノードＡ，Ｂを構成す
るｎ+型半導体領域９およびｐ +型半導体領域１２とを接
続する際、それらの間のマスク合わせ余裕が不要となる
ので、図２８に示すように、ワード線ＷＬの延在する方
向に沿った間隔Ｚ1,Ｚ 2を縮小することができ、メモリ
セルサイズを縮小してメモリセルの高集積化を実現する
ことができる。
線Ｌ1,Ｌ2をゲート電極（６，１０ａ，１０ｂ）の側壁
絶縁膜１４に対して自己整合的に形成する。この構成に
より、局所配線Ｌ1,Ｌ2と、蓄積ノードＡ，Ｂを構成す
るｎ+型半導体領域９およびｐ +型半導体領域１２とを接
続する際、それらの間のマスク合わせ余裕が不要となる
ので、図２８に示すように、ワード線ＷＬの延在する方
向に沿った間隔Ｚ1,Ｚ 2を縮小することができ、メモリ
セルサイズを縮小してメモリセルの高集積化を実現する
ことができる。
【００８５】次に、図３０に示すように、半導体基板１
の全面にＣＶＤ法で絶縁膜１９を堆積する。この絶縁膜
１９は、膜厚１０nm程度の酸化シリコン膜の上に膜厚１
０nm程度の窒化シリコン膜を積層して形成する。
の全面にＣＶＤ法で絶縁膜１９を堆積する。この絶縁膜
１９は、膜厚１０nm程度の酸化シリコン膜の上に膜厚１
０nm程度の窒化シリコン膜を積層して形成する。
【００８６】次に、図３１に示すように、フォトレジス
トをマスクにしたドライエッチングで、転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2のドレイン領域（ｎ+型半導体領域９）
上の上記絶縁膜１９を除去して接続孔２３を形成し、負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ 2のソース領域（ｐ+型半導
体領域１２）およびこのソース領域に隣接するウエル給
電用のｎ+型半導体領域１８のそれぞれの上の絶縁膜１
９を除去して接続孔２５を形成する。また同図には示さ
ないが、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域
（ｎ+型半導体領域９）上の絶縁膜１９を除去して接続
孔２１を形成する。
トをマスクにしたドライエッチングで、転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2のドレイン領域（ｎ+型半導体領域９）
上の上記絶縁膜１９を除去して接続孔２３を形成し、負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ 2のソース領域（ｐ+型半導
体領域１２）およびこのソース領域に隣接するウエル給
電用のｎ+型半導体領域１８のそれぞれの上の絶縁膜１
９を除去して接続孔２５を形成する。また同図には示さ
ないが、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域
（ｎ+型半導体領域９）上の絶縁膜１９を除去して接続
孔２１を形成する。
【００８７】次に、半導体基板１の全面にＣＶＤ法で膜
厚７０nm程度の多結晶シリコン膜を堆積した後、フォト
レジストをマスクにしたドライエッチングでこの多結晶
シリコン膜をパターニングして、図３２、図３３に示す
ように、基準電圧線２０、パッド層２２およびパッド層
２４を形成する。基準電圧線２０は局所配線Ｌ1,Ｌ2の
上部を覆うように配置され、接続孔２１を通じて駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ+型半導体領
域９）に接続される。パッド層２２は接続孔２３を通じ
てコバルトシリサイド層１６に接続され、パッド層２４
は接続孔２５を通じてコバルトシリサイド層１７に接続
される。図３４は、この基準電圧線２０、パッド層２
２，２４のメモリセル１６個分のパターンである。
厚７０nm程度の多結晶シリコン膜を堆積した後、フォト
レジストをマスクにしたドライエッチングでこの多結晶
シリコン膜をパターニングして、図３２、図３３に示す
ように、基準電圧線２０、パッド層２２およびパッド層
２４を形成する。基準電圧線２０は局所配線Ｌ1,Ｌ2の
上部を覆うように配置され、接続孔２１を通じて駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ+型半導体領
域９）に接続される。パッド層２２は接続孔２３を通じ
てコバルトシリサイド層１６に接続され、パッド層２４
は接続孔２５を通じてコバルトシリサイド層１７に接続
される。図３４は、この基準電圧線２０、パッド層２
２，２４のメモリセル１６個分のパターンである。
【００８８】次に、図３５に示すように、半導体基板１
の全面にＣＶＤ法で層間絶縁膜２６を堆積する。この層
間絶縁膜２６は、膜厚１５０nm程度の酸化シリコン膜の
上に膜厚３００nm程度のＢＰＳＧ膜を積層し、次いでこ
のＢＰＳＧ膜をリフローにより平坦化して形成する。
の全面にＣＶＤ法で層間絶縁膜２６を堆積する。この層
間絶縁膜２６は、膜厚１５０nm程度の酸化シリコン膜の
上に膜厚３００nm程度のＢＰＳＧ膜を積層し、次いでこ
のＢＰＳＧ膜をリフローにより平坦化して形成する。
【００８９】次に、フォトレジストをマスクにしたドラ
イエッチングで層間絶縁膜２６に接続孔３１，３３を形
成した後、半導体基板１の全面にスパッタ法で膜厚３０
０nm程度のＡｌ合金膜を堆積し、フォトレジストをマス
クにしたドライエッチングでこのＡｌ合金膜をパターニ
ングして、図３６、図３７に示すように、層間絶縁膜２
６上に電源電圧線２７、サブ基準電圧線２８、サブワー
ド線２９およびパッド層３０を形成する。
イエッチングで層間絶縁膜２６に接続孔３１，３３を形
成した後、半導体基板１の全面にスパッタ法で膜厚３０
０nm程度のＡｌ合金膜を堆積し、フォトレジストをマス
クにしたドライエッチングでこのＡｌ合金膜をパターニ
ングして、図３６、図３７に示すように、層間絶縁膜２
６上に電源電圧線２７、サブ基準電圧線２８、サブワー
ド線２９およびパッド層３０を形成する。
【００９０】このように、本実施の形態の製造方法は、
層間絶縁膜２６に開孔した接続孔３１を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ+型半導体領域
１２）およびこのソース領域に隣接するウエル給電用の
ｎ+型半導体領域１８に電源電圧線２７を接続する際、
あらかじめこのｐ+型半導体領域１２およびｎ+型半導体
領域１８の上に多結晶シリコンのパッド層２４を設けて
おく。また、層間絶縁膜２６に開孔した接続孔３３を通
じて転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のドレイン領域
（ｎ+型半導体領域６）にパッド層３０を接続する際、
あらかじめこのｎ+型半導体領域６の上に多結晶シリコ
ンのパッド層２２を設けておく。
層間絶縁膜２６に開孔した接続孔３１を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ+型半導体領域
１２）およびこのソース領域に隣接するウエル給電用の
ｎ+型半導体領域１８に電源電圧線２７を接続する際、
あらかじめこのｐ+型半導体領域１２およびｎ+型半導体
領域１８の上に多結晶シリコンのパッド層２４を設けて
おく。また、層間絶縁膜２６に開孔した接続孔３３を通
じて転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のドレイン領域
（ｎ+型半導体領域６）にパッド層３０を接続する際、
あらかじめこのｎ+型半導体領域６の上に多結晶シリコ
ンのパッド層２２を設けておく。
【００９１】この構成により、層間絶縁膜２６をエッチ
ングして接続孔３１，３３を形成する際に、接続孔３
１，３３の底部にコバルトシリサイド層１６，１７が露
出することがないので、このコバルトシリサイド層１
６，１７の削れを防止することができる。
ングして接続孔３１，３３を形成する際に、接続孔３
１，３３の底部にコバルトシリサイド層１６，１７が露
出することがないので、このコバルトシリサイド層１
６，１７の削れを防止することができる。
【００９２】また、本実施の形態の製造方法は、負荷用
ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ+型半導体領
域１２）およびこのソース領域に隣接するウエル給電用
のｎ+型半導体領域１８と電源電圧線２７とを接続する
際、あらかじめこのｐ+型半導体領域１２およびｎ+型半
導体領域１８の表面にコバルトシリサイド層１６を形成
する。この構成により、コバルトシリサイド層１６の上
に形成される多結晶シリコンのパッド層２４の導電型を
考慮することなく、ｐ+型半導体領域１２およびｎ+型半
導体領域１８と電源電圧線２７とをオーミックに接続す
ることができるので、１つの接続孔３１を通じてこのｐ
+型半導体領域１２とｎ+型半導体領域１８とに同時に電
源電圧（Ｖcc）を供給することができる。従って、ｐ+
型半導体領域１２とｎ+型半導体領域１８とを隣接して
配置することができると共に、それらの面積を縮小する
ことができるので、メモリセルを高集積化することがで
きる。
ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ+型半導体領
域１２）およびこのソース領域に隣接するウエル給電用
のｎ+型半導体領域１８と電源電圧線２７とを接続する
際、あらかじめこのｐ+型半導体領域１２およびｎ+型半
導体領域１８の表面にコバルトシリサイド層１６を形成
する。この構成により、コバルトシリサイド層１６の上
に形成される多結晶シリコンのパッド層２４の導電型を
考慮することなく、ｐ+型半導体領域１２およびｎ+型半
導体領域１８と電源電圧線２７とをオーミックに接続す
ることができるので、１つの接続孔３１を通じてこのｐ
+型半導体領域１２とｎ+型半導体領域１８とに同時に電
源電圧（Ｖcc）を供給することができる。従って、ｐ+
型半導体領域１２とｎ+型半導体領域１８とを隣接して
配置することができると共に、それらの面積を縮小する
ことができるので、メモリセルを高集積化することがで
きる。
【００９３】次に、図３８に示すように、半導体基板１
の全面に層間絶縁膜３４を堆積する。この層間絶縁膜３
４は、ＣＶＤ法で堆積した膜厚５００nm程度の酸化シリ
コン膜３４ａの上に膜厚２５０nm程度のスピンオングラ
ス膜３４ｂを回転塗布し、次いでこのスピンオングラス
膜３４ｂの表面をエッチバックで平坦化した後、その上
に膜厚４００nm程度の酸化シリコン膜３４ｃをＣＶＤ法
で堆積して形成する。
の全面に層間絶縁膜３４を堆積する。この層間絶縁膜３
４は、ＣＶＤ法で堆積した膜厚５００nm程度の酸化シリ
コン膜３４ａの上に膜厚２５０nm程度のスピンオングラ
ス膜３４ｂを回転塗布し、次いでこのスピンオングラス
膜３４ｂの表面をエッチバックで平坦化した後、その上
に膜厚４００nm程度の酸化シリコン膜３４ｃをＣＶＤ法
で堆積して形成する。
【００９４】その後、フォトレジストをマスクにしたド
ライエッチングで層間絶縁膜３４に接続孔３５を形成し
た後、半導体基板１の全面にスパッタ法でＡｌ合金膜を
堆積し、フォトレジストをマスクにしたドライエッチン
グでこのＡｌ合金膜をパターニングして、データ線Ｄ
Ｌ，データ線バーＤＬを形成することにより、本実施の
形態のＳＲＡＭのメモリセルが完成する。図３９は、こ
のデータ線ＤＬ，データ線バーＤＬのメモリセル１６個
分のパターンである。
ライエッチングで層間絶縁膜３４に接続孔３５を形成し
た後、半導体基板１の全面にスパッタ法でＡｌ合金膜を
堆積し、フォトレジストをマスクにしたドライエッチン
グでこのＡｌ合金膜をパターニングして、データ線Ｄ
Ｌ，データ線バーＤＬを形成することにより、本実施の
形態のＳＲＡＭのメモリセルが完成する。図３９は、こ
のデータ線ＤＬ，データ線バーＤＬのメモリセル１６個
分のパターンである。
【００９５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００９６】前記実施の形態では、局所配線Ｌ1,Ｌ2を
形成する際、メモリセルの蓄積ノードＡ，Ｂを構成する
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のドレイン領域（ｎ+型
半導体領域９）および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2
のドレイン領域（ｐ+型半導体領域１２）のそれぞれの
表面に多結晶シリコン膜３６、Ｃｏ膜３７および多結晶
シリコン膜３８を形成してこの３層の間でシリサイド化
反応を生じさせたが、下層の多結晶シリコン膜３６は必
ずしも必要ではなく、Ｃｏ膜３７とその上に堆積した多
結晶シリコン膜３８との間でシリサイド化反応を生じさ
せて局所配線Ｌ1,Ｌ2を形成することもできる。
形成する際、メモリセルの蓄積ノードＡ，Ｂを構成する
駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のドレイン領域（ｎ+型
半導体領域９）および負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2
のドレイン領域（ｐ+型半導体領域１２）のそれぞれの
表面に多結晶シリコン膜３６、Ｃｏ膜３７および多結晶
シリコン膜３８を形成してこの３層の間でシリサイド化
反応を生じさせたが、下層の多結晶シリコン膜３６は必
ずしも必要ではなく、Ｃｏ膜３７とその上に堆積した多
結晶シリコン膜３８との間でシリサイド化反応を生じさ
せて局所配線Ｌ1,Ｌ2を形成することもできる。
【００９７】この場合は、上記ドレイン領域（ｎ+型半
導体領域９，ｐ+型半導体領域１２）の表面に多結晶シ
リコン膜３６を選択的に堆積する工程が不要となるの
で、メモリセルの製造工程を少なくすることができる。
ただし、この場合は、上記ドレイン領域（ｎ+型半導体
領域９，ｐ+型半導体領域１２）の表面にＣｏ膜３７が
直接堆積されることになるので、このドレイン領域のシ
リコンとＣｏ膜３７との間でシリサイド化反応が進行し
ないよう、上層の多結晶シリコン膜３８の膜厚を充分に
厚く形成し、シリサイド化反応に必要なシリコンを多結
晶シリコン膜３８から供給するようにしなければならな
い。
導体領域９，ｐ+型半導体領域１２）の表面に多結晶シ
リコン膜３６を選択的に堆積する工程が不要となるの
で、メモリセルの製造工程を少なくすることができる。
ただし、この場合は、上記ドレイン領域（ｎ+型半導体
領域９，ｐ+型半導体領域１２）の表面にＣｏ膜３７が
直接堆積されることになるので、このドレイン領域のシ
リコンとＣｏ膜３７との間でシリサイド化反応が進行し
ないよう、上層の多結晶シリコン膜３８の膜厚を充分に
厚く形成し、シリサイド化反応に必要なシリコンを多結
晶シリコン膜３８から供給するようにしなければならな
い。
【００９８】また、フォトレジストをマスクにしたドラ
イエッチングで上層の多結晶シリコン膜３８をパターニ
ングする際、上記ドレイン領域（ｎ+型半導体領域９，
ｐ+型半導体領域１２）上の多結晶シリコン膜３８の一
部がエッチングされると、ドレイン領域のシリコンとＣ
ｏ膜３７との間でシリサイド化反応が進行してしまうた
め、マスク合わせ余裕を充分に確保し、多結晶シリコン
膜３８がドレイン領域（ｎ+型半導体領域９，ｐ+型半導
体領域１２）と充分重なるようにしてその削れを防ぐ必
要がある。
イエッチングで上層の多結晶シリコン膜３８をパターニ
ングする際、上記ドレイン領域（ｎ+型半導体領域９，
ｐ+型半導体領域１２）上の多結晶シリコン膜３８の一
部がエッチングされると、ドレイン領域のシリコンとＣ
ｏ膜３７との間でシリサイド化反応が進行してしまうた
め、マスク合わせ余裕を充分に確保し、多結晶シリコン
膜３８がドレイン領域（ｎ+型半導体領域９，ｐ+型半導
体領域１２）と充分重なるようにしてその削れを防ぐ必
要がある。
【００９９】また、シリサイド化反応によって局所配線
Ｌ1,Ｌ2を形成する際、Ｃｏ膜３７の上に堆積する上記
多結晶シリコン膜３８の膜厚をこのシリサイド化反応に
必要な膜厚よりも厚く堆積し、コバルトシリサイド層の
上に未反応の多結晶シリコン膜を残すようにしてもよ
い。あるいは、多結晶シリコン膜３８の上にさらに高融
点金属膜や高融点金属シリサイド膜を堆積してもよい。
このようにすると、図４０に示すように、局所配線Ｌ1,
Ｌ2の膜厚がコバルトシリサイド層単独の場合よりも厚
くなるので、その表面積が大きくなる。この結果、局所
配線Ｌ1,Ｌ2とその上層の基準電圧線２０との間に形成
される容量（Ｃ2）を大きくすることができるので、メ
モリセルの蓄積ノード容量をさらに増やしてα線ソフト
エラー耐性を向上させることができる。
Ｌ1,Ｌ2を形成する際、Ｃｏ膜３７の上に堆積する上記
多結晶シリコン膜３８の膜厚をこのシリサイド化反応に
必要な膜厚よりも厚く堆積し、コバルトシリサイド層の
上に未反応の多結晶シリコン膜を残すようにしてもよ
い。あるいは、多結晶シリコン膜３８の上にさらに高融
点金属膜や高融点金属シリサイド膜を堆積してもよい。
このようにすると、図４０に示すように、局所配線Ｌ1,
Ｌ2の膜厚がコバルトシリサイド層単独の場合よりも厚
くなるので、その表面積が大きくなる。この結果、局所
配線Ｌ1,Ｌ2とその上層の基準電圧線２０との間に形成
される容量（Ｃ2）を大きくすることができるので、メ
モリセルの蓄積ノード容量をさらに増やしてα線ソフト
エラー耐性を向上させることができる。
【０１００】またこの場合は、図４０に示すように、転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のドレイン領域（ｎ+型半
導体領域９）の表面に形成されるコバルトシリサイド層
１６や、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域
（ｐ+型半導体領域１２）の表面に形成されるコバルト
シリサイド層１７の上にも未反応の多結晶シリコン膜が
残る。この結果、コバルトシリサイド層１６，１７の上
に基準電圧線２０と同層の多結晶シリコン膜でパッド層
２２，２４を形成する必要がなくなり、この多結晶シリ
コン膜をパターニングして基準電圧線２０を形成する際
のマスク合わせ余裕が不要となるので、メモリセルの面
積を縮小することができる。また、基準電圧線２０と同
層のパッド層２２，２４が不要になると、図４１に示す
ように、基準電圧線２０の占有面積を大きくすることが
できるので、メモリセルの蓄積ノード容量をさらに増や
してα線ソフトエラー耐性を向上させることができる。
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のドレイン領域（ｎ+型半
導体領域９）の表面に形成されるコバルトシリサイド層
１６や、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域
（ｐ+型半導体領域１２）の表面に形成されるコバルト
シリサイド層１７の上にも未反応の多結晶シリコン膜が
残る。この結果、コバルトシリサイド層１６，１７の上
に基準電圧線２０と同層の多結晶シリコン膜でパッド層
２２，２４を形成する必要がなくなり、この多結晶シリ
コン膜をパターニングして基準電圧線２０を形成する際
のマスク合わせ余裕が不要となるので、メモリセルの面
積を縮小することができる。また、基準電圧線２０と同
層のパッド層２２，２４が不要になると、図４１に示す
ように、基準電圧線２０の占有面積を大きくすることが
できるので、メモリセルの蓄積ノード容量をさらに増や
してα線ソフトエラー耐性を向上させることができる。
【０１０１】前記実施の形態では、局所配線Ｌ1,Ｌ2と
その上層の基準電圧線２０との間で容量（Ｃ）を形成し
たが、図４２に示すように、基準電圧線２０と同層の多
結晶シリコン膜で形成される電源電圧供給用のパッド層
２４の面積を拡大して局所配線Ｌ1,Ｌ2上を覆うように
配置し、このパッド層２４と局所配線Ｌ1,Ｌ2との間で
容量を形成してもよい。この場合、基準電圧線２０は駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ+型半導
体領域９）の上層のみに残すようにする。
その上層の基準電圧線２０との間で容量（Ｃ）を形成し
たが、図４２に示すように、基準電圧線２０と同層の多
結晶シリコン膜で形成される電源電圧供給用のパッド層
２４の面積を拡大して局所配線Ｌ1,Ｌ2上を覆うように
配置し、このパッド層２４と局所配線Ｌ1,Ｌ2との間で
容量を形成してもよい。この場合、基準電圧線２０は駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ+型半導
体領域９）の上層のみに残すようにする。
【０１０２】前記実施の形態のＳＲＡＭのメモリセル
は、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極６
（ワード線ＷＬ）を駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2や
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のゲート電極１０ａ，
１０ｂと同層の多結晶シリコン膜で構成したが、ゲート
電極６（ワード線ＷＬ）は、ゲート電極１０ａ，１０ｂ
よりも上層の多結晶シリコン膜（例えば基準電圧線２０
と同層の多結晶シリコン膜）で構成してもよい。この場
合は、図４３に示すように、ゲート電極６（ワード線Ｗ
Ｌ）とゲート電極１０ａ，１０ｂとを互いの一部が重な
るように配置することができるので、メモリセルの面積
を縮小してＳＲＡＭを高集積化することができる。
は、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極６
（ワード線ＷＬ）を駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2や
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のゲート電極１０ａ，
１０ｂと同層の多結晶シリコン膜で構成したが、ゲート
電極６（ワード線ＷＬ）は、ゲート電極１０ａ，１０ｂ
よりも上層の多結晶シリコン膜（例えば基準電圧線２０
と同層の多結晶シリコン膜）で構成してもよい。この場
合は、図４３に示すように、ゲート電極６（ワード線Ｗ
Ｌ）とゲート電極１０ａ，１０ｂとを互いの一部が重な
るように配置することができるので、メモリセルの面積
を縮小してＳＲＡＭを高集積化することができる。
【０１０３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０４】本発明によれば、局所配線の上層に形成さ
れる基準電圧線をこの局所配線と重なるように配置する
ことにより、基準電圧線と局所配線との間に容量が形成
されるので、局所配線に接続された蓄積ノードの容量を
増大させることができ、メモリセルのα線ソフトエラー
耐性を向上させることができる。
れる基準電圧線をこの局所配線と重なるように配置する
ことにより、基準電圧線と局所配線との間に容量が形成
されるので、局所配線に接続された蓄積ノードの容量を
増大させることができ、メモリセルのα線ソフトエラー
耐性を向上させることができる。
【０１０５】本発明によれば、局所配線の一部を駆動用
ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送用ＭＩ
ＳＦＥＴのいずれかのゲート電極と重なるように配置す
ることにより、蓄積ノード容量のゲート容量成分を増や
すことができるので、メモリセルの蓄積ノード容量を増
やしてα線ソフトエラー耐性を向上させることができ
る。
ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴあるいは転送用ＭＩ
ＳＦＥＴのいずれかのゲート電極と重なるように配置す
ることにより、蓄積ノード容量のゲート容量成分を増や
すことができるので、メモリセルの蓄積ノード容量を増
やしてα線ソフトエラー耐性を向上させることができ
る。
【０１０６】本発明によれば、局所配線の一部をメモリ
セルの蓄積ノードと重なるように配置することにより、
蓄積ノード容量の拡散層容量成分を増やすことができる
ので、メモリセルの蓄積ノード容量を増やしてα線ソフ
トエラー耐性を向上させることができる。
セルの蓄積ノードと重なるように配置することにより、
蓄積ノード容量の拡散層容量成分を増やすことができる
ので、メモリセルの蓄積ノード容量を増やしてα線ソフ
トエラー耐性を向上させることができる。
【０１０７】本発明によれば、基準電圧線の上層に、そ
れよりも低抵抗配線を配置し、それぞれのメモリセルに
少なくとも１個以上設けた接続孔を通じて低抵抗配線か
ら基準電圧線に給電を行うことにより、メモリセルごと
に基準電圧の給電が可能となるので、基準電圧を安定化
することができる。この結果、電源電圧の最小値（Ｖc
c.min）が向上し、メモリセルのα線ソフトエラー耐性
を向上させることができる。
れよりも低抵抗配線を配置し、それぞれのメモリセルに
少なくとも１個以上設けた接続孔を通じて低抵抗配線か
ら基準電圧線に給電を行うことにより、メモリセルごと
に基準電圧の給電が可能となるので、基準電圧を安定化
することができる。この結果、電源電圧の最小値（Ｖc
c.min）が向上し、メモリセルのα線ソフトエラー耐性
を向上させることができる。
【０１０８】本発明によれば、低抵抗配線と基準電圧線
とを接続する接続孔と、基準電圧線と駆動用ＭＩＳＦＥ
Ｔのソース領域とを接続する接続孔とを離間して配置す
ることにより、これらの接続孔の重なりによる段差が回
避され、接続孔形成領域を平坦化することができるの
で、これらの接続孔のコンタクト抵抗を低減してメモリ
セルの高速動作、低電圧動作を実現することができる。
とを接続する接続孔と、基準電圧線と駆動用ＭＩＳＦＥ
Ｔのソース領域とを接続する接続孔とを離間して配置す
ることにより、これらの接続孔の重なりによる段差が回
避され、接続孔形成領域を平坦化することができるの
で、これらの接続孔のコンタクト抵抗を低減してメモリ
セルの高速動作、低電圧動作を実現することができる。
【０１０９】本発明によれば、多結晶シリコン膜とその
上に堆積した高融点金属膜とさらにその上に堆積した第
２の多結晶シリコン膜との間でシリサイド化反応を生起
させて局所配線を形成することにより、メモリセルの蓄
積ノードを構成する半導体領域のシリコンが上記シリサ
イド反応に関与するのを防ぐことができるので、この半
導体領域の接合リーク電流を低減してメモリセルの動作
信頼性を向上させることができる。
上に堆積した高融点金属膜とさらにその上に堆積した第
２の多結晶シリコン膜との間でシリサイド化反応を生起
させて局所配線を形成することにより、メモリセルの蓄
積ノードを構成する半導体領域のシリコンが上記シリサ
イド反応に関与するのを防ぐことができるので、この半
導体領域の接合リーク電流を低減してメモリセルの動作
信頼性を向上させることができる。
【０１１０】本発明によれば、ゲート電極の一部に接続
孔を形成する工程と、半導体領域を露出させる工程とを
別けて行うことにより、接続孔と半導体領域とのマスク
合わせ余裕が不要となるので、接続孔面積を縮小してメ
モリセルを高集積化することができる。また、局所配線
と半導体領域とを自己整合的に接続することにより、両
者のマスク合わせ余裕が不要となるので、メモリセルサ
イズを縮小してメモリセルの高集積化を実現することが
できる。
孔を形成する工程と、半導体領域を露出させる工程とを
別けて行うことにより、接続孔と半導体領域とのマスク
合わせ余裕が不要となるので、接続孔面積を縮小してメ
モリセルを高集積化することができる。また、局所配線
と半導体領域とを自己整合的に接続することにより、両
者のマスク合わせ余裕が不要となるので、メモリセルサ
イズを縮小してメモリセルの高集積化を実現することが
できる。
【０１１１】本発明によれば、メモリセルの蓄積ノード
間を接続する一対の局所配線を高融点金属シリサイドで
構成することにより、負荷用ＭＩＳＦＥＴの半導体領域
中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体領域中
あるいはゲート電極中のｎ型不純物が局所配線を通じて
相互拡散するのを防止することができるので、導電型の
異なる半導体領域間および半導体領域とゲート電極との
間をオーミックに、かつ低抵抗で接続することができ、
メモリセルの高速動作、低電圧動作を実現することがで
きる。
間を接続する一対の局所配線を高融点金属シリサイドで
構成することにより、負荷用ＭＩＳＦＥＴの半導体領域
中のｐ型不純物や、駆動用ＭＩＳＦＥＴの半導体領域中
あるいはゲート電極中のｎ型不純物が局所配線を通じて
相互拡散するのを防止することができるので、導電型の
異なる半導体領域間および半導体領域とゲート電極との
間をオーミックに、かつ低抵抗で接続することができ、
メモリセルの高速動作、低電圧動作を実現することがで
きる。
【０１１２】本発明によれば、上層の多結晶シリコン膜
をエッチングする際のマスクとなるフォトレジストに合
わせずれが生じた場合でも、下層の多結晶シリコン膜の
削れを防ぐことができるので、上記フォトレジストの合
わせ余裕を不要とすることができ、半導体領域の面積を
縮小してメモリセルを高集積化することができる。
をエッチングする際のマスクとなるフォトレジストに合
わせずれが生じた場合でも、下層の多結晶シリコン膜の
削れを防ぐことができるので、上記フォトレジストの合
わせ余裕を不要とすることができ、半導体領域の面積を
縮小してメモリセルを高集積化することができる。
【０１１３】本発明によれば、メモリセルを構成する転
送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳ
ＦＥＴのそれぞれのソース領域、ドレイン領域の少なく
とも一部の表面に低抵抗の高融点金属シリサイド層を形
成することにより、ソース領域、ドレイン領域を低抵抗
化することができるので、メモリセルの高速動作、低電
圧動作を実現することができる。
送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳ
ＦＥＴのそれぞれのソース領域、ドレイン領域の少なく
とも一部の表面に低抵抗の高融点金属シリサイド層を形
成することにより、ソース領域、ドレイン領域を低抵抗
化することができるので、メモリセルの高速動作、低電
圧動作を実現することができる。
【０１１４】本発明によれば、高融点金属シリサイド層
の上に形成される多結晶シリコンのパッド層の導電型を
考慮することなく、負荷用ＭＩＳＦＥＴのソース領域お
よびウエル給電用ドレイン領域と電源電圧線とをオーミ
ックに接続することができるので、１つの接続孔を通じ
てこの負荷用ＭＩＳＦＥＴのソース領域およびウエル給
電用ドレイン領域に同時に電源電圧を供給することがで
きる。これにより、負荷用ＭＩＳＦＥＴのソース領域と
ウエル給電用ドレイン領域とを隣接して配置することが
できると共に、それらの面積を縮小することができるの
で、メモリセルを高集積化することができる。
の上に形成される多結晶シリコンのパッド層の導電型を
考慮することなく、負荷用ＭＩＳＦＥＴのソース領域お
よびウエル給電用ドレイン領域と電源電圧線とをオーミ
ックに接続することができるので、１つの接続孔を通じ
てこの負荷用ＭＩＳＦＥＴのソース領域およびウエル給
電用ドレイン領域に同時に電源電圧を供給することがで
きる。これにより、負荷用ＭＩＳＦＥＴのソース領域と
ウエル給電用ドレイン領域とを隣接して配置することが
できると共に、それらの面積を縮小することができるの
で、メモリセルを高集積化することができる。
【０１１５】本発明によれば、シリサイド化反応によっ
て局所配線を形成する際、高融点金属シリサイド層の上
に堆積する多結晶シリコン膜の膜厚をこのシリサイド化
反応に必要な膜厚よりも厚く堆積することにより、局所
配線の膜厚が厚くなり、その表面積が大きくなるので、
局所配線とその上層の基準電圧線との間に形成される容
量が大きくなる。これにより、メモリセルの蓄積ノード
容量をさらに増やしてα線ソフトエラー耐性を向上させ
ることができる。
て局所配線を形成する際、高融点金属シリサイド層の上
に堆積する多結晶シリコン膜の膜厚をこのシリサイド化
反応に必要な膜厚よりも厚く堆積することにより、局所
配線の膜厚が厚くなり、その表面積が大きくなるので、
局所配線とその上層の基準電圧線との間に形成される容
量が大きくなる。これにより、メモリセルの蓄積ノード
容量をさらに増やしてα線ソフトエラー耐性を向上させ
ることができる。
【図１】本発明の一実施の形態であるＳＲＡＭのメモリ
セルを示す平面図である。
セルを示す平面図である。
【図２】図１のII−II' 線における半導体基板の要部断
面図である。
面図である。
【図３】本発明のＳＲＡＭのメモリセルの等価回路図で
ある。
ある。
【図４】本発明のＳＲＡＭのメモリセルの局所配線とゲ
ート電極との重なりを示す平面図である。
ート電極との重なりを示す平面図である。
【図５】本発明のＳＲＡＭのメモリセルの局所配線と蓄
積ノードとの重なりを示す平面図である。
積ノードとの重なりを示す平面図である。
【図６】本発明のＳＲＡＭのメモリセルの局所配線と基
準電圧線との重なりを示す平面図である。
準電圧線との重なりを示す平面図である。
【図７】本発明のＳＲＡＭのメモリセルの局所配線と基
準電圧線との重なりを示す斜視図である。
準電圧線との重なりを示す斜視図である。
【図８】本発明のＳＲＡＭのメモリセルの製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図９】本発明のＳＲＡＭのメモリセルの活性領域を示
す平面図である。
す平面図である。
【図１０】本発明のＳＲＡＭのメモリセル１６個分の活
性領域パターンを示す平面図である。
性領域パターンを示す平面図である。
【図１１】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１２】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図１３】本発明のＳＲＡＭのメモリセル１６個分のゲ
ート電極（ワード線）パターンを示す平面図である。
ート電極（ワード線）パターンを示す平面図である。
【図１４】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１５】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１６】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１７】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１８】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１９】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２０】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２１】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２２】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２３】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図２４】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２５】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２６】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２７】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２８】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図２９】本発明のＳＲＡＭのメモリセル１６個分の局
所配線パターンを示す平面図である。
所配線パターンを示す平面図である。
【図３０】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３１】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３２】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３３】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図３４】本発明のＳＲＡＭのメモリセル１６個分の基
準電圧線パターンを示す平面図である。
準電圧線パターンを示す平面図である。
【図３５】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３６】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３７】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図３８】本発明のＳＲＡＭのメモリセルの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３９】本発明のＳＲＡＭのメモリセル１６個分のデ
ータ線パターンを示す平面図である。
ータ線パターンを示す平面図である。
【図４０】本発明のＳＲＡＭのメモリセルの他の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４１】本発明のＳＲＡＭのメモリセルの他の構成を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図４２】本発明のＳＲＡＭのメモリセルの他の構成を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
【図４３】本発明のＳＲＡＭのメモリセルの他の構成を
示す半導体基板の要部平面図である。
示す半導体基板の要部平面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ エピタキシャルシリコン層 ６ａ，６ｂ ゲート電極 ７ ゲート絶縁膜 ８ ｎ-型半導体領域 ９ ｎ+型半導体領域 １０ａ，１０ｂ ゲート電極 １１ ｐ-型半導体領域 １２ ｐ+型半導体領域 １３ 絶縁膜 １４ 側壁絶縁膜（サイドウォールスペーサ） １５ 接続孔 １６ コバルトシリサイド層 １７ コバルトシリサイド層 １８ ｎ+型半導体領域 １９ 絶縁膜 ２０ 基準電圧線 ２１ 接続孔 ２２ パッド層 ２３ 接続孔 ２４ パッド層 ２５ 接続孔 ２６ 層間絶縁膜 ２７ 電源電圧線 ２８ サブ基準電圧線 ２９ サブワード線 ３０ パッド層 ３１ 接続孔 ３２ 接続孔 ３３ 接続孔 ３４ 層間絶縁膜 ３４ａ 酸化シリコン膜 ３４ｂ スピンオングラス膜 ３４ｃ 酸化シリコン膜 ３５ 接続孔 ３６ 多結晶シリコン膜 ３６’コバルトシリサイド層 ３７ Ｃｏ膜 ３８ 多結晶シリコン膜 ３９ フォトレジスト ＡＲ 活性領域 ＤＬ データ線 バーＤＬ データ線 Ｑｄ1駆動用ＭＩＳＦＥＴ Ｑｄ2駆動用ＭＩＳＦＥＴ Ｑｐ1負荷用ＭＩＳＦＥＴ Ｑｐ2負荷用ＭＩＳＦＥＴ Ｑｔ1転送用ＭＩＳＦＥＴ Ｑｔ2転送用ＭＩＳＦＥＴ ＷＬ ワード線
Claims (13)
- 【請求項１】 主面を有する半導体基板と、 第１の駆動用ＭＩＳＦＥＴ、第２の駆動用ＭＩＳＦＥ
Ｔ、第１の負荷用ＭＩＳＦＥＴおよび第２の負荷用ＭＩ
ＳＦＥＴを有するメモリセルと、 前記第１および第２の駆動用ＭＩＳＦＥＴと前記第１お
よび第２の負荷用ＭＩＳＦＥＴとを覆うように、第１の
導電層および第２の導電層上に形成される第１の絶縁膜
と、 前記第１の絶縁膜上に形成される第１の局所配線および
第２の局所配線と、 前記第１の局所配線と第２の局所配線上に形成される第
２の絶縁膜と、 前記第２の絶縁膜上に形成され、前記第１および第２の
駆動用ＭＩＳＦＥＴのソース領域に電気的に接続される
第１の配線と、 前記第１の局所配線、前記第２の絶縁膜および前記第１
の配線を備える第１の容量素子と、 前記第２の局所配線、前記第２の絶縁膜および前記第１
の配線を備える第２の容量素子とを含み、 前記第１および第２の駆動用ＭＩＳＦＥＴは、前記第１
および第２の負荷用ＭＩＳＦＥＴとは離間して第１の方
向に配列され、 前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１
の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の
前記第１の方向に延在する前記第１の導電層により一体
に設けられ、 前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２
の負荷用ＭＩＳＦＥＴのゲート電極とは、前記主面上の
前記第１の方向に延在する前記第２の導電層により一体
に設けられ、 前記第１および第２の駆動用ＭＩＳＦＥＴおよび前記第
１および第２の負荷用ＭＩＳＦＥＴのソース領域、チャ
ネル形成領域およびドレイン領域は、前記基板に設けら
れ、 前記第１の局所配線は、前記第１の方向に延在し、前記
第１の駆動用ＭＩＳＦＥＴのドレイン領域と前記第１の
負荷用ＭＩＳＦＥＴのドレイン領域との間を電気的に接
続し、前記第１の導電層、前記第１の駆動用ＭＩＳＦＥ
Ｔのチャネル形成領域および前記第１の駆動用ＭＩＳＦ
ＥＴのゲート電極に重なり、 前記第１の局所配線は、前記第１の駆動用ＭＩＳＦＥＴ
のチャネル形成領域上に設けられ、 前記第２の局所配線は、前記第１の方向に延在し、前記
第２の駆動用ＭＩＳＦＥＴのドレイン領域と前記第２の
負荷用ＭＩＳＦＥＴのドレイン領域との間を電気的に接
続し、前記第２の導電層、前記第２の駆動用ＭＩＳＦＥ
Ｔのチャネル形成領域および前記第２の駆動用ＭＩＳＦ
ＥＴのゲート電極に重なり、 前記第２の局所配線は、前記第２の駆動用ＭＩＳＦＥＴ
のチャネル形成領域上に設けられ、 前記第１の配線は、前記駆動用ＭＩＳＦＥＴのゲート電
極上および前記駆動用ＭＩＳＦＥＴのチャネル形成領域
上の前記第１の方向と直角な第２の方向に延在し、前記
第１の局所配線と前記第２の局所配線とを覆い、 前記第１の配線は、前記第１および第２の駆動用ＭＩＳ
ＦＥＴのチャネル形成領域上に設けられることを特徴と
する半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１の駆動用ＭＩＳＦＥＴおよび前記第１の
負荷用ＭＩＳＦＥＴは、第１のインバータ回路を形成
し、 前記第２の駆動用ＭＩＳＦＥＴおよび前記第２の負荷用
ＭＩＳＦＥＴは、第２のインバータ回路を形成し、 前記第１および第２のインバータ回路は、互いに結合さ
れてＳＲＡＭのフリップチップ回路を設けることを特徴
とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記第１の駆動用ＭＩＳＦＥＴと前記第２の駆動
用ＭＩＳＦＥＴとは、ｎチャネルＭＩＳＦＥＴであり、 前記第１の負荷用ＭＩＳＦＥＴと前記第２の負荷用ＭＩ
ＳＦＥＴとは、ｐチャネルＭＩＳＦＥＴであることを特
徴とする半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、前記第１の局所配線は、前記第１の駆動用ＭＩＳ
ＦＥＴおよび前記第１の負荷用ＭＩＳＦＥＴの両側のチ
ャネル形成領域に重なり、 前記第２の局所配線は、前記第２の駆動用ＭＩＳＦＥＴ
および前記第２の負荷用ＭＩＳＦＥＴの両側のチャネル
形成領域に重なることを特徴とする半導体集積回路装
置。 - 【請求項５】 請求項３記載の半導体集積回路装置にお
いて、前記第１の局所配線は、前記第１の駆動用ＭＩＳ
ＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴの
ゲート電極とを接続する前記第１の導電層の一部を覆う
ように重なり、 前記第２の局所配線は、前記第２の駆動用ＭＩＳＦＥＴ
のゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート
電極とを接続する前記第２の導電層の一部を覆うように
重なることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項３記載の半導体集積回路装置にお
いて、前記第１の局所配線は、前記第１の駆動用ＭＩＳ
ＦＥＴのドレイン領域と前記第１の負荷用ＭＩＳＦＥＴ
のドレイン領域とを覆うように延在し、 前記第２の局所配線は、前記第２の駆動用ＭＩＳＦＥＴ
のドレイン領域と前記第２の負荷用ＭＩＳＦＥＴのドレ
イン領域とを覆うように延在することを特徴とする半導
体集積回路装置。 - 【請求項７】 請求項３記載の半導体集積回路装置にお
いて、前記第１の配線上に形成される第３の絶縁膜と、 前記第３の絶縁膜上に形成され、前記第１の配線より低
抵抗の第２の配線とをさらに含み、 前記第２の配線は、前記第３の絶縁膜に形成された開孔
部を介して前記第１の配線に電気的に接続され、 前記第１の配線と前記第１および第２の負荷用ＭＩＳＦ
ＥＴのソース領域との間を接続するため、前記開孔部
は、前記第１の絶縁膜と前記第２の絶縁膜との両側に形
成された他の開孔部と離間して配置されることを特徴と
する半導体集積回路装置。 - 【請求項８】 請求項３記載の半導体集積回路装置にお
いて、前記第１および第２の局所配線の各々は、高融点
金属シリサイド膜から構成されることを特徴とする半導
体集積回路装置。 - 【請求項９】 第１導電型の第１および第２ＭＩＳＦＥ
Ｔと、 第２導電型の第３および第４ＭＩＳＦＥＴと、 前記第１、第２、第３および第４ＭＩＳＦＥＴのゲート
電極上に形成された第１絶縁膜と、 前記第１および第３ＭＩＳＦＥＴのドレイン領域と、前
記第２および第４ＭＩＳＦＥＴのゲート電極とに電気的
に接続され、前記第１絶縁膜上に形成された第１導電膜
と、 前記第２および第４ＭＩＳＦＥＴのドレイン領域と、前
記第１および第３ＭＩＳＦＥＴのゲート電極とに電気的
に接続され、前記第１絶縁膜上に形成された第２導電膜
と、 前記第１および第２導電膜上に形成された誘電膜と、 前記第１および第２ＭＩＳＦＥＴのソース領域に電気的
に接続され、前記誘電膜上に形成された配線とを有し、 前記第１絶縁膜と、前記誘電膜と、前記配線とで第１容
量素子が形成され、 前記第２絶縁膜と、前記誘電膜と、前記配線とで第２容
量素子が形成され、 前記配線は、前記第１および第２導電膜を覆うことを特
徴とする半導体集積回路装置。 - 【請求項１０】 請求項９記載の半導体集積回路装置に
おいて、前記第１、第２、第３および第４ＭＩＳＦＥＴ
は、スタティック型メモリセルを構成し、 前記第１導電型はｐ型、前記第２導電型はｎ型であり、 前記配線によって電圧が供給されることを特徴とする半
導体集積回路装置。 - 【請求項１１】 請求項９または１０記載の半導体集積
回路装置において、 前記第１および第２導電膜は、高融点金属層で構成さ
れ、 前記誘電膜は、窒化シリコン膜で構成されることを特徴
とする半導体集積回路装置。 - 【請求項１２】 請求項９、１０または１１記載の半導
体集積回路装置において、前記配線は、前記第１ＭＩＳ
ＦＥＴのドレイン領域と、前記第２ＭＩＳＦＥＴのドレ
イン領域とに延在することを特徴とする半導体集積回路
装置。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
において、前記配線は、前記第３ＭＩＳＦＥＴのドレイ
ン領域と、前記第４ＭＩＳＦＥＴのドレイン領域とに延
在することを特徴とする半導体集積回路装置。
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|---|---|---|---|
| JP2001205346A JP4024495B2 (ja) | 2001-07-05 | 2001-07-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001205346A JP4024495B2 (ja) | 2001-07-05 | 2001-07-05 | 半導体集積回路装置 |
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|---|---|---|---|
| JP2006038775A Division JP4024813B2 (ja) | 2006-02-16 | 2006-02-16 | 半導体集積回路装置 |
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ID=19041671
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064398B2 (en) | 2003-12-26 | 2006-06-20 | Renesas Technology Corp. | Semiconductor memory device |
| US7110281B1 (en) * | 2004-06-08 | 2006-09-19 | Xilinx, Inc. | Memory cells utilizing metal-to-metal capacitors to reduce susceptibility to single event upsets |
| US7684232B1 (en) | 2007-09-11 | 2010-03-23 | Xilinx, Inc. | Memory cell for storing a data bit value despite atomic radiation |
-
2001
- 2001-07-05 JP JP2001205346A patent/JP4024495B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7514737B2 (en) | 2003-12-26 | 2009-04-07 | Renesas Technology Corp. | Semiconductor memory device |
| US7791122B2 (en) | 2003-12-26 | 2010-09-07 | Renesas Technology Corp. | Semiconductor memory device |
| US8129771B2 (en) | 2003-12-26 | 2012-03-06 | Renesas Electronics Corporation | Semiconductor memory device |
| US7110281B1 (en) * | 2004-06-08 | 2006-09-19 | Xilinx, Inc. | Memory cells utilizing metal-to-metal capacitors to reduce susceptibility to single event upsets |
| US7301796B1 (en) | 2004-06-08 | 2007-11-27 | Xilinx, Inc. | Memory cells utilizing metal-to-metal capacitors to reduce susceptibility to single event upsets |
| US7376000B1 (en) | 2004-06-08 | 2008-05-20 | Xilinx, Inc. | Memory cells utilizing metal-to-metal capacitors to reduce susceptibility to single event upsets |
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