JP4019697B2

JP4019697B2 - 液晶表示装置

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Publication number: JP4019697B2
Application number: JP2001349571A
Authority: JP
Inventors: 孝洋落合; 隆太郎桶; 寛隆今山; 記久雄小野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-15
Filing date: 2001-11-15
Publication date: 2007-12-12
Anticipated expiration: 2021-11-15
Also published as: US6897909B2; KR20030040025A; JP2003149675A; US20050280748A1; TW550417B; US7088402B2; CN1178098C; KR100539336B1; US20030090599A1; CN1420383A

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に薄膜トランジスタ（ＴＦＴ）方式等のアクティブマトリクス型液晶表示装置に関するものである。
【０００２】
【従来の技術】
液晶表示装置は薄型、軽量、低消費電力といった特長を生かして、パーソナルコンピュータに代表される情報機器や携帯型の情報端末や携帯電話、デジタルカメラやカメラ一体型ＶＴＲ機器等のビジュアル機器の画像情報、文字情報の表示機器として広く用いられている。近年、ＤＶＤの登場、大容量磁気ドライブの急速な進化による大容量メディアの普及やＢＳデジタル放送の開始に伴い、パーソナルコンピュータと映像デジタルメディアの融合が進んでおり、このような用途に対応できる高画質の画像表示装置への要求が強くなっている。これらはＴＶ用途をも前提においているためより明るい画面表示が要求されており、そのため使用するバックライト（ＢＬ）はより明るいものになっている。
【０００３】
高画質用途の液晶表示装置には、基板上下方向に電界を印加する、ＴＮ方式、ＭＶＡ方式などに代表される縦電界型と、基板水平方向に電界を印加する横電界型、別名インプレーンスイッチング（ＩＰＳ)モードが主に用いられている。
【０００４】
ＩＰＳモードの液晶表示装置では、特許２７０１６９８号に開示されているように、ＴＦＴが形成されている基板上で画素電極と対向電極の間の絶縁膜で保持容量を構成することが一般的である。
【０００５】
また縦電界方式においても、ＴＦＴが形成されている基板上で画素電極と保持容量信号線の間の絶縁膜で保持容量を構成することが知られている。
【０００６】
【発明が解決しようとする課題】
液晶表示装置でＢＬの光量が増加するとその照射光が増すためＴＦＴの光照射時のオフ電流が大きくなり、結果的にその動作安定化のためにはより大きな保持容量が必要となるという課題がある。
【０００７】
発明者らは大きな保持容量を作成するため、半導体層を利用することを検討した。特許２６８２９９７号では半導体層を保持容量の構成に使用した構造が開示されている。しかし保持容量として、絶縁膜と半導体層の積層構造を用いると、画素電極と対向電極間の電位差が交流化されるため、半導体層が保持期間中にオン、オフし保持電位が安定化できないという課題があることが判明した。一方、特開平７−２４４２９６号には保持容量として半導体層を用い、バイアスを工夫し常時オフ状態として使用する方法が開示されている。しかしこの手法では、ＢＬの光量が増大し半導体層に強い光があたっている状態では、このオフの状態が不安定になり、保持容量の保持電位が影響を受けることが判明した。
【０００８】
さらに発明者らは、次なる新たな課題も見出した。液晶表示装置のＴＦＴガラス基板上に低温ポリシリコンによるＴＦＴを形成し、画面を駆動する走査回路を内蔵した場合、最も薄く、したがって最も大きな保持容量が形成可能な絶縁膜はゲート絶縁膜である。プレーナー型と呼ばれる半導体層上にゲート絶縁膜がありその絶縁膜の上にゲート電極を構成する構造では、該絶縁膜の下部はいわゆるＴＦＴのチャネル領域の多結晶シリコンである。このとき該半導体層を用いて保持容量を構成すると、ＴＦＴのゲート電圧、ソース電圧、ドレイン電圧によりさらに極端な電位変動が生じることが判明した。すなわち、ＴＦＴがオン状態のときのみにゲート絶縁膜の厚さで決まる大きな保持容量ができる。したがって駆動状態により保持容量の容量に大きな変動が生じ、保持電位を安定化することができない。さらに、ＴＦＴが電子かホールの一方極性のＭＯＳ型であるので、保持期間の極性でも容量値が変動する。ＴＦＴの種類、すなわちｎ型かｐ型かによっても差異が生じる。さらに、移動度の大きいポリシリコンでは、アモルファスシリコンより電子とホールの移動度の差が拡大するため、さらに保持容量の容量に大きな変動が生じ、保持電位を安定化することができないことを見出した。
【０００９】
さらに、ＩＰＳ型表示装置の場合、画素電極及び共通電極を保持容量の電極にすると、画素電極電位と共通電極電位は周期的に極性が反転するように駆動する必要があるため、半導体層を保持容量構成の構成要素に用いた場合、駆動により保持容量の容量に大きな変動が生じ、保持電位を安定化することができないことを見出した。
【００１０】
さらに、ＩＰＳ型液晶表示装置の場合、プレーナー型のＴＦＴ構造においては、ゲート絶縁膜より情報に画素電極及び共通電極が配置されるため、画素電極及び共通電極を保持容量の電極にすると、ゲート絶縁膜を保持容量の絶縁膜として利用することが出来なくなり、大きな保持容量を構成できない問題がある。
【００１１】
さらにＩＰＳ表示装置の場合、共通電極及び画素電極以外の電位を液晶の透過部に加えるとその電位で表示が乱されてしまう問題がある。また、大きな保持容量を形成すると同一平面内の電極あるいは配線間の距離が縮じまり電極間あるいは配線間のショート不良が増加する問題がある。さらに、大きな保持容量を形成してしまうと開口率が低下し、液晶表示装置の明るさが低下する問題がある。
【００１２】
本発明は上記の諸課題を解決することを目的とし、その最大の目的は保持容量が大きく、かつ保持電位が安定した保持容量を実現し、ＢＬの輝度が高い状態でも安定した表示が実現できる液晶表示装置を提供することにある。
【００１３】
さらに、低温ポリシリコンＴＦＴを画素ＴＦＴに用いたＩＰＳ方式の液晶表示装置において、保持容量を増加配置させたＴＦＴ液晶表示装置を提供することにある。
【００１４】
さらに、ＩＰＳ方式の液晶表示装置において、大きな保持容量を設けた場合において、液晶の主透過部に画素電位、共通電極電位以外の電位が印加されず安定表示ができるＴＦＴ液晶表示装置を提供することにある。
【００１５】
さらに、大きな保持容量を構成しても、電極間のショート不良率を低下させないＴＦＴ液晶表示装置を提供させることにある。
【００１６】
さらに、大きな保持容量を構成しても、開口率を高めて明るいＴＦＴ液晶表示装置を提供させることにある。
【００１７】
本発明のさらなる課題、目的は本明細書において明らかとなるであろう。
【００１８】
【課題を解決する手段】
（手段１）
第１の基板と第２の基板間に挟まれた液晶層を有し、前記第１の基板は複数のドレイン配線と複数のゲート配線がマトリクス状に構成され、隣接するドレイン配線とゲート配線に囲まれた領域として画素が構成され、各画素には前記ドレイン配線からの信号を前記ゲート配線の信号により供給するＴＦＴ素子と、該ＴＦＴ素子に接続された画素電極を有する液晶表示装置において、前記ＴＦＴ素子を構成する半導体層を有し、前記半導体層と絶縁層を間に挟んで容量素子を構成する容量配線を有し、前記半導体層と容量配線間に、前記半導体層を導通状態とし得る極性の電位差がほぼ常に印加されるよう構成する。
【００１９】
（手段２）
第１の基板と第２の基板間に挟まれた液晶層を有し、前記第１の基板は複数のドレイン配線と複数のゲート配線がマトリクス状に構成され、隣接するドレイン配線とゲート配線に囲まれた領域として画素が構成され、各画素には前記ドレイン配線からの信号を前記ゲート配線の信号により供給するＴＦＴ素子と、該ＴＦＴ素子に接続された画素電極を有する液晶表示装置において、前記ＴＦＴ素子と一体に構成された半導体層を有し、前記半導体層と絶縁層を間に挟んで容量素子を構成する容量配線を有し、前記ＴＦＴ素子と一体に形成された半導体層は、前記ＴＦＴ素子のゲート電極に対し前記ドレイン配線が形成された側とは反対の側で前記画素電極と電気的に接続し、前記容量配線に前記半導体層を導通状態とする電圧をほぼ常時印加する。
【００２０】
（手段３）
第１の基板と第２の基板間に挟まれた液晶層を有し、前記第１の基板は複数のドレイン配線と複数のゲート配線がマトリクス状に構成され、隣接するドレイン配線とゲート配線に囲まれた領域として画素が構成され、各画素には前記ドレイン配線からの信号を前記ゲート配線の信号により供給するＴＦＴ素子と、該ＴＦＴ素子に接続された画素電極を有する液晶表示装置において、前記画素電極は金属材料層と透明導電体層の２層で構成され、前記ＴＦＴ素子と一体に構成された半導体層を有し、前記半導体層と絶縁層を間に挟んで容量素子を構成する容量配線を有し、前記半導体層は前記画素電極の金属層と前記絶縁層に設けられたスルーホールで接続され、前記画素電極の金属層と前記画素電極の透明導電体層は別の絶縁層に設けられたスルーホールで接続され、前記容量配線に前記半導体層を導通状態とする電圧をほぼ常時印加する。
【００２１】
（手段４）
手段１ないし３のいずれかにおいて、前記第１の基板上に共通信号線を有し、前記共通信号線と前記画素電極が平面的に重畳部を有し、該共通信号線と前記容量配線の電位が異なる。
【００２２】
（手段５）
手段１ないし４のいずれかにおいて、前記第１の基板上に共通電極を有し、前記画素電極と離間して構成され、該共通電極と概画素電極間に形成する前記第１の基板と平行な方向の成分を有する電界により前記液晶層を駆動する。
【００２３】
（手段６）
手段１ないし５のいずれかにおいて、前記半導体層と前記容量配線の間の絶縁膜の膜厚が前記画素電極に接するいずれの絶縁膜の膜厚よりも薄くする。
【００２４】
（手段７）
手段６において、前記半導体層と前記容量配線の間の絶縁膜をＳｉＯ_２とする。
【００２５】
（手段８）
手段１ないし７のいずれかにおいて、前記容量配線の電位が前記ゲート配線のＯＮ電位と同一でとする。
【００２６】
（手段９）
手段１ないし７のいずれかにおいて、前記容量配線の電位が前記ドレイン配線の最大電圧に前記ＴＦＴのしきい値電圧を足した値以上でとする。
【００２７】
（手段１０）
手段１ないし７のいずれかにおいて、前記容量配線に絶縁膜を介して平面的に重畳してシールド電極を構成する。
【００２８】
（手段１１）
手段１０において、前記シールド電極を前記共通電極あるいは前記共通電極配線とする。
【００２９】
（手段１２）
手段１ないし１１のいずれかにおいて、前記半導体層をポリシリコンで構成する。
【００３０】
（手段１３）
手段１２において前記半導体層をｐ−ＴＦＴあるいはｎ−ＴＦＴのいずれかで構成し、画素領域外に設けられたＴＦＴと同じ型とする。
【００３１】
（手段１４）
手段１ないし１２のいずれかにおいて、前記第１の基板の背面にバックライトユニットを設ける。
【００３２】
（手段１５）
手段１４において、前記バックライトユニットの輝度を８０００ｃｄ／ｍ^２以上とする。
【００３３】
（手段１６）
透明な第１の基板と第２の基板の間に挟持される液晶層を有し、前記第１の基板上には複数のゲート配線と、該複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線と前記ドレイン配線の交点に対応して形成された薄膜トランジスタを有し、前記複数のゲート配線およびドレイン配線で囲まれる領域で画素が構成され、各画素は複数の画素に渡って接続され基準電圧を与える共通電極配線と、該基準電極配線と接続された共通電極と、対応する薄膜トランジスタに接続されて前記共通電極に対向して配置された画素電極とを有し、該共通電極と該画素電極間に形成する前記第１の基板と平行な成分の電界を有する横電界により前記液晶層の液晶分子を駆動する液晶表示装置において、前記共通電極および共通電極配線とは異なる保持容量電極あるいは保持容量配線を有し、該保持容量電極あるいは保持容量配線と前記画素電極の電位に接続された保持容量部材との間に保持容量を形成する。
【００３４】
（手段１７）
手段１６において、前記保持容量は一方の電極を前記保持容量電極あるいは保持容量配線とし、他方の電極となる前記保持容量部材を薄膜トランジスタを構成する半導体膜とし、該保持容量電極あるいは保持容量配線と該保持容量部材の間にゲート絶縁膜を設ける。
【００３５】
（手段１８）
手段１６あるいは１７において、前記薄膜トランジスタを構成する半導体膜をポリシリコン膜とする。
【００３６】
（手段１９）
手段１７ないし１８において、前記半導体膜は、前記保持容量電極あるいは保持容量配線に電圧が印加され前記半導体膜の前記ゲート絶縁膜との界面で電子あるいは正孔が誘起されることにより抵抗率が低下し前記保持容量を構成する他方の電極として機能させる。
【００３７】
（手段２０）
手段１６において、前記保持容量電極あるいは保持容量配線上に共通電極あるいは共通電極配線が絶縁膜を介して重畳する。
【００３８】
（手段２１）
手段２０において、前記共通電極あるいは共通電極配線は前記ゲート配線と平行して配置された第2の共通電極配線と前記絶縁膜の開口部で接続する。
【００３９】
（手段２２）
手段２０において、前記保持容量電極あるいは保持容量配線は前記薄膜トランジスタが形成された前記透明な第1の基板上で、前記保持容量電極あるい保持容量配線上に絶縁膜を被覆しさらにその上部共通電極あるいは共通電極配線及び画素電極で電気的にシールドする。
【００４０】
（手段２３）
手段２２において、前記保持容量電極あるいは保持容量配線上には第１の絶縁膜、画素電極、第２の絶縁膜、共通電極を順次有し、該画素電極と該共通電極は該第２の絶縁膜を介して互いに重なる構造とする。
【００４１】
（手段２４）
手段２２あるいは２３において、前記保持容量電極あるいは保持容量配線を被覆する前記画素電極及び前記共通電極は、平面パターン的に互いにのこぎりの刃の形状で重なる。
【００４２】
（手段２５）
ＩＰＳ表示装置のＴＦＴの形成される透明基板上において、その1画素を構成する領域に、液晶に画素電位を供給するＴＦＴを駆動するゲート電極及びゲート配線、映像電位を供給するドレイン電極及びドレイン配線、共通電位を供給する共通電極及び共通電極配線とは別の、保持容量を構成する半導体とゲート絶縁膜の積層構造に対して、前記半導体層が常にオン状態となり、実質的にゲート絶縁膜の厚さで決まる容量値を有するバイアス電位の供給されるゲート、共通、ドレイン配線とは別の保持容量電極及び保持容量配線を設ける。
【００４３】
（手段２６）
手段２５において、画素ＴＦＴがｎ型ＭＯＳ構造の場合、保持容量配線の電位をドレイン配線へ印加される最高電圧に画素ＴＦＴのしきい電圧を加算した値より同等以上の電圧とする。
【００４４】
（手段２７）
手段２５において、画素ＴＦＴがｎ型ＭＯＳ構造の場合、ゲート配線へ印加される最高電圧を少なくともＴＦＴ画素の選択される時間の３倍とするか、もしくは直流電圧を印加する。
【００４５】
（手段２８）
手段２５において、画素ＴＦＴがｐ型ＭＯＳ構造の場合、保持容量配線の電位はドレイン配線への印加される最低電圧に画素ＴＦＴのしきい電圧を減算した値より同等以下とする。
【００４６】
（手段２９）
手段２５において、画素ＴＦＴがｐ型ＭＯＳ構造の場合、ゲート配線へ印加される最低電圧を少なくともＴＦＴ画素の選択される時間の３倍とするか、もしくは直流電圧を印加する。
【００４７】
（手段３０)
手段２５ないし２９のいずれかにおいて、保持容量配線を他の絶縁膜を介して共通電極あるいは共通電極配線で平面的に重畳し、電気的シールド構造とする。
【００４８】
（手段３１）
手段２５ないし３０のいずれかにおいて、ゲート配線と同層の共通電極配線を除去し、前記配線及び画素ＴＦＴ上部に低誘電率の絶縁膜を構成し、その上部にある共通電極を低抵抗化する。
【００４９】
（手段３２）
手段２５ないし３１のいずれかにおいて、保持容量配線を共通電極あるいは共通電極配線と画素電極で交互に折り重なるように被服し、電気的なシールド構造とするとで達成される。
【００５０】
本発明のさらなる手段および効果は本明細書において明らかとなるであろう。
【００５１】
【発明の実施の形態】
発明の実施の形態の詳細を、以下実施例において説明する。
【００５２】
（実施例１）
図1は実施例１の液晶表示装置の単位画素の模式平面図であり、図２、図３、図４はそれぞれ図１における２-２’、３-３’、４-４’（図では分かりやすくするため○を付けて記載している）部の模式断面構造である。
【００５３】
図1の平面パターンで、１画素は隣接するゲート配線ＧＬ、隣接するドレイン配線ＤＬに囲まれた領域である。ゲート配線ＧＬはゲート配線ＧＬとポリシリコンＰＳＩの交差部でポリシリコンＰＳＩで構成されたＴＦＴのゲート電極としても作用し、ＴＦＴをオン／オフさせる電圧を供給する。ドレイン配線ＤＬはポリシリコンＰＳＩへの電流を供給する、すなわち、前記ゲート電圧ＧＬがオン電圧を供給したタイミングで印加された映像電圧（ドレイン電圧）を1画素の液晶容量に給電し、最終的に金属画素電極ＳＰＭ及びこれに連結された透明画素電極ＳＰＴの電位が映像電位となる。飛び込み電圧等に関する説明、考慮は除外して説明する。
【００５４】
図１の平面図での前記映像電圧の電流経路は、ドレイン配線ＤＬから第1のコンタクトホールＣＮＴ１を通じてポリシリコンＰＳＩに繋がり、このポリシリコン中の電流は再度第2のコンタクトホールＣＮＴ２を通じて、金属画素電極ＳＰＭに流れる。さらに金属画素電極ＳＰＭから再度第5のコンタクトホールＣＮＴ５を介して、絶縁膜上の透明画素電極ＳＰＴに至る。
【００５５】
透明画素電極ＳＰＴと共に横電界を形成するためのもう一方の電極ＣＰＴの共通電極電位は以下の経路を持ち印加される。隣接するゲート配線ＤＬ間のほぼ中央に配置された共通電極配線ＣＬにまず共通電位が印加される。この電位は、フレーム毎に交流化される画素電位のほぼ中点電位が設定される（図５で再度詳細を説明する）。共通電極配線ＣＬの電位は、まず第３のコンタクトホールＣＮＴ３を介して電極パッドＰＡＤへ繋がる。さらに上記電極パッドは上部の絶縁膜を介して、ドレイン配線ＤＬ、ゲート配線ＧＬを被覆する透明共通電極ＣＰＴに最終的に電位を供給する。
【００５６】
本発明の特徴的構造として、映像表示に関わる液晶容量の電位が表示中すなわち保持期間中にポリシリコンＰＳＩで作られたＴＦＴを介してバックライト（ＢＬ）光により減衰するのを防止するため液晶容量と等価回路的に並列に特別の保持容量を形成する。該特別の保持容量は保持容量配線ＣＳＴＬと半導体層ＰＳＩをそれぞれ電極とし、該電極間にゲート絶縁膜を容量の誘電体膜として用いて構成される。図１に示すように保持容量配線ＣＳＴＬはゲート配線ＧＬおよび共通電極配線ＣＬと独立して配置されている。ＣＮＴ２でＰＳＩとＳＰＭは電気的に接続しているため、結果的に画素電極ＳＰＭの電位と保持容量配線ＣＳＴＬの電位間で保持容量が構成されることになる。図１では、ＳＰはＳＣＴＬを横切るように延在するため、該交差領域でもさらに容量が形成され、さらに保持容量の増加が図られている。
【００５７】
図１に示すように、ＩＰＳ型の液晶表示装置では、保持容量配線ＣＳＴＬからの漏洩電界が液晶に印加されることで表示が乱れることを防止するため、透明共通電極ＣＰＴで保持容量配線ＣＳＴＬを覆い電気的にシールドすることが望ましい。この透明共通電極ＣＰＴは、ドレイン配線ＤＬをも覆い、さらに本実施例例ではゲート配線ＧＬをも被覆している。これにより、ＣＰＴ下にＧＬ、ＤＬ，ＣＳＴＬと３種の配線を有し、電界が飛び交うにもかかわらず、液晶への影響を回避することが可能となっている。
【００５８】
次に、各部の構成を断面図を用いて詳細に説明する。
【００５９】
図２は図１の２-２’切断線に沿った断面図であり、隣接するドレイン線ＤＬ間の１画素領域を横切る部分である。２側の領域から説明する。歪点約６７０℃の無アルカリＴＦＴガラス基板ＧＬＳ１上に膜厚５０ｎｍのＳｉ_３Ｎ_４膜と膜厚１２０ｎｍのＳｉＯ_２膜からなる下地絶縁膜ＵＬＳの上に形成されている。下地絶縁膜ＵＬＳはＴＦＴガラス基板ＧＬＳ１からのＮａ等の不純物拡散を防止する役割を持つ。下地絶縁膜ＵＬＳ上には、ＴＦＴのゲート絶縁膜となるＳｉＯ_２膜からなるゲート絶縁膜ＧＩが成膜されている。ゲート絶縁膜ＧＩ上にはＳｉＯ_２からなる層間絶縁膜ＩＬＩが形成され。層間絶縁膜ＩＬＩ上にはＴｉ／Ａｌ／ＴＩの３層金属膜よりなるドレイン配線ＤＬ及びドレイン配線ＤＬと同一工程、材料で構成した金属電極であり、図1の平面図において第２のコンタクトホールＣＮＴ２でポリシリコンＰＳＩと接続された金属画素電極ＳＰＭが形成されている。
【００６０】
これらの素子全体は、膜厚２００ｎｍのＳｉ_３Ｎ_４からなる保護絶縁膜ＰＡＳと膜厚２μｍのアクリル系樹脂を主成分とする有機保護膜ＦＰＡＳにより被覆されている。有機保護膜ＦＰＡＳ上には、ドレイン配線ＤＬの幅より広い透明共通電極ＣＰＴが形成されている。本実施例ではＣＰＴにはインジウム‐スズ酸化物（ＩＴＯ）を用いたが、インジウム−亜鉛−酸化物（ＩＺＯ）、インジウム−スズ−亜鉛−酸化物（ＩＴＺＯ）などでもよい。同一工程、同一材料で作製されたＩＴＯからなる透明画素電極ＳＰＴも前記有機絶縁膜ＦＰＡＳ上に形成されている。前記透明画素電極ＳＰＴと金属画素電極ＳＰＭは図1の第５のコンタクトホールＣＮＴ５で接続されている。
【００６１】
表示に用いる光透過領域は、主にドレイン線ＤＬ上の透明共通電極ＣＰＴと透明画素電極ＳＰＴとの間であり、透明電極の端部からの一部も光透過領域に寄与する。隣り合うドレイン配線間ＤＬは透明画素電極ＳＰＴで区切られて２つの光透過領域に分割されている。
【００６２】
ＩＰＳ方式の液晶表示装置は液晶ＬＣ中への画素電極ＳＰＴと共通電極ＣＰＴ間に印加される横電界で液晶を駆動し透過光を制御する。従って、ＩＴＯなどの透明電極で前記画素電極及び共通電極で構成しても透明電極上の全ての領域を透過領域とすることは困難であるが、一部を透過領域として利用できる。一例として、ホジ型の液晶材料では透明電極端部より電極上で１．５μｍ内側、ネガ型の液晶で３μｍ内側までが透過範囲として利用可能である。
【００６３】
液晶ＬＣを封止する対向側の基板はカラーフィルタ（ＣＦ）基板ＧＬＳ２である。ＧＬＳ２は、液晶側に色表示を行う顔料を分散した有機膜材料から構成された色フィルタ（ＦＩＬ）がその画素毎に割り当てられた色に応じて、青（Ｂ）、赤（Ｒ）、緑（Ｇ）の透過光を表現する色フィルタ（赤ではＦＩＬ（Ｒ））となっている。その内側には有機材料からなるオーバコート膜ＯＣ膜を設けても良い。ＣＦからの汚染防止、ＣＦ間の平坦性向上が図れるからである。ＧＬＳ２及びＧＬＳ１の液晶ＬＣに対して接している面には配向膜ＯＬＩが印刷されて所定のラビングが施され、初期配向を制御している。また上記、ＧＬＳ２及びＧＬＳ１の外側の面にはそれぞれ偏光板ＰＯＬが貼られる。この偏光板は互いに偏光軸が直交するいわゆるクロスニコル状態が形成されている。
【００６４】
図３は図１の３-３’の切断線に沿った断面図である。本断面図は図1の平面図においてドレイン配線ＤＬ〜第1のコンタクトホールＣＮＴ１〜ＴＦＴのポリシリコン層ＰＳＩ〜第2のコンタクトホールＣＮＴ２を一部横切り、さらにゲート配線ＧＬと平行に配置された保持容量配線ＣＳＴＬを横切り、さらに金属画素電極ＳＰＭ上を通り、前記、ゲート配線ＧＬ及び保持容量配線ＣＳＴＬと平行に配置された共通電極配線ＣＬ上の第5のコンタクトホールＣＮＴ５に至る横断線上の断面図を示す。
【００６５】
図３の断面図の左側はいわゆるＴＦＴの断面である。ドレイン配線ＤＬ、金属画素電極ＳＰＭをいわゆるドレイン電極、ソース電極、さらにゲート配線ＧＬをゲート電極として、ゲート絶縁膜ＧＩを有するいわゆるＭＯＳ型ＴＦＴである。ドレイン配線ＤＬ及び金属画素電極ＳＰＭはゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＩに開けられた第1のコンタクトホールＣＮＴ１、第2のコンタクトホールＣＮＴ２を通じて、低温ポリシリコンＰＳＩにおいて、リンを不純物としてドープされた高濃度ｎ型層ＰＳＩ（ｎ＋）に接続されている。該高濃度領域はＰＳＩであっても常時導電性が比較的高い状態となっているため、半導体というより導電層として見なすことが出来る。このため、ゲート線ＧＬ下以外のポリシリコン層ＰＳＩは導電層として見なすことができる。一方、ゲート配線ＧＬ下部の、ボロンを不純物としてドープされたｐ型層ＰＳＩ（ｐ）はゲート電圧によりスイッチング動作を示す半導体状態となっている。ゲート配線ＧＬにオン電圧が印加された場合、ｐ型層ＰＳＩ（ｐ）のゲート絶縁膜ＧＩ界面が反転してチャネル領域が形成されＴＦＴにオン電流が流れ、金属画素電極ＳＰＭへ電流が流れ液晶容量が充電される。ドレイン配線ＤＬ及び金属画素電極ＳＰＭが接触するポリシリコンＰＳＩがｎ型であるものをｎ型のＭＯＳあるいはｎ型のＴＦＴと呼ぶ。逆に、上記接続部のポリシリコンがボロンをドープした高濃度ｐ型半導体層であるものをｐ型ＭＯＳあるいはｐ型のＴＦＴと呼ぶ。
【００６６】
図４の断面図の中央付近は特別の保持容量を構成する部分の断面図である。ゲート配線ＧＬと同一工程で形成されたＭｏあるいはＭｏＷで構成された保持容量配線ＣＳＴＬはゲート配線ＧＬとは別電源電位が印加されている。前記保持容量配線ＣＳＴＬ下部にはゲート絶縁膜ＧＩがある。基本的にこの保持容量部分の断面構造はＴＦＴ状の構造として構成されている。従って、ゲート配線ＧＬにオン電圧が印加された場合、チャネル領域のｐ型半導体層とゲート絶縁膜ＧＩの界面付近の半導体層が反転されてオン電流が流れる。この期間中に保持容量配線ＣＳＴＬにもオン電圧相当以上の電圧が印加されれば、特別の保持容量部はゲート絶縁膜ＧＩを誘電体、ｐ型半導体層ＰＳＩ（ｐ）を一方の電極、保持容量配線ＣＳＴＬを他方の電極として容量が形成できる。すなわち、保持容量ＣＳＴＬの電位を調整し、常にＯＮ電位以上とすることにより、信号極性による容量変動の無い安定した保持容量が形成できる。画素電極電位と共通電極電位間に形成する場合と異なり、電位差の極性を反転することが回避できるからである。
【００６７】
図３では、保持容量配線ＣＳＴＬは保護膜ＰＡＳおよび有機保護膜ＦＰＡＳの上に配置された透明共通電極ＣＰＴで被覆され、その電位が液晶に印加されないようにシールドされている。
【００６８】
一方、液晶を駆動する透明画素電極ＳＰＴは金属画素電極ＳＰＭと保護膜ＰＡＳ及び有機保護膜ＦＰＡＳに設けされた第５のコンタクトホールＣＮＴ５を介して接続される。
【００６９】
図４は図1の４-４’の切断線に沿った断面図である。本断面図は主に保持容量を構成する保持容量配線ＣＳＴＬの横断線に沿った断面図である。図１の平面構造的には保持容量配線ＣＳＴＬより幅の広いポリシリコンＰＳＩとゲート配線ＧＬと同一工程、材料で構成された保持容量配線ＣＳＴＬを電極として誘電体をゲート絶縁膜ＧＩとする保持容量が構成される。さらにこの保持容量配線ＣＳＴＬは有機保護膜ＦＰＡＳ上に形成された透明共通電極ＣＰＴで隣り合うドレイン配線ＤＬすなわち複数の画素を含めて完全に被覆され電位的にシールドされており、大きな保持容量値を形成しながらも、液晶に保持容量配線ＣＳＴＬの電位が漏れない構造となっている。
【００７０】
図５は本願の特別の保持容量の動作を説明する図である。図５（ａ）は図３の断面構造図の一部を用いて保持容量の動作を説明するものである。図５（ｂ）は各部の電極へ印加される駆動電圧のタイミングチャートであり、図５（ｃ）は保持容量の印加電圧と容量値の変化を表す。
【００７１】
図５（ｂ）の駆動波形のタイミングチャートの時間軸に従いその動作を説明する。奇数フレームで該当するＴＦＴのゲート配線ＧＬに少なくともドレイン配線ＤＬ電位Ｖｄの最高電位にＴＦＴのしきい電圧Ｖｔｈを加算した値以上の電圧Ｖｇｈが印加されるとＴＦＴはオン状態になりポリシリコンのｐ型ポリシリコンにｎ型の反転層が形成されてソース電位Ｖｓが基本的にドレイン電圧Ｖｄと同電位まで液晶容量を充電しながら近づく。
【００７２】
一方、保持容量配線ＣＳＴＬの電圧Ｖｓｔは少なくともドレイン配線ＤＬ電位Ｖｄの最高電位にＴＦＴのしきい電圧Ｖｔｈを加算した電圧以上として設定する。こうした場合、ＴＦＴのＶｇｈが掛かっている期間であれば、保持容量を構成するｐ型ポリシリコンが反転し、ゲート絶縁膜ＧＩを誘電体とする保持容量値Ｃｇｉが得られる。
【００７３】
さらに、ＴＦＴのゲート電圧Ｖｇが非選択すなわち、ゲート電圧がＶｇｌになると画素のＴＦＴはオフされて画素電位Ｖｓは再度ゲート電圧がＶｇｈの値で選択されるまで保持される。保持容量配線ＣＳＴＬの電位Ｖｓｔはこの保持期間中も、少なくともドレイン配線ＤＬ電位Ｖｄの最高電位にＴＦＴのしきい電圧Ｖｔｈを加算した値以上に設定されているので、保持容量はゲート絶縁膜ＧＩを誘電体とする値Ｃｇｉに維持される。言うまでもなく、共通電極あるいは共通電極配線ＣＬと金属画素電極ＳＰＭの交差する領域も保持容量Ｃｉｌｉを構成するが、ゲート絶縁膜はＧＩは通常１００ｎｍ程度であるのに対し、相間絶縁膜ＩＬＩは厚さ２00ｎｍ以上の金属であるゲート配線ＧＬや保持容量配線ＣＳＴＬとドレイン配線ＤＬあるいは金属画素電極ＳＰＭの絶縁を保つためにゲート絶縁膜よりも厚く構成され、例えば５００ｎｍ程度の厚い値に設定されている。従って、ゲート絶縁膜ＧＩを誘電体とする容量値は単位面積当たり例えば５倍の容量値を形成でき、金属不透過領域の面積を削減でき開口率を上げて明るい液晶表示装置が実現できる。また、同じ開口率であれば極めて大きな保持容量値を形成することができ、ＴＦＴの下部から光照射されたオフ電流による液晶容量電位の保持期間中の低下を小さくすることができ、保持の安定した液晶表示装置を実現できる。
【００７４】
これにより、バックライトの強度が強いＴＶ用の液晶表示装置においても、高画質の表示が実現できるようになる。
【００７５】
図５（ｃ）に保持容量配線ＣＳＴＬの印加電圧と保持容量の関係を示す。図の横軸は、説明を分かりやすくするためＤＬの電圧Ｖｄと保持容量配線ＣＳＴＬの電圧Ｖｓｔの電圧差として示し、右側がプラス、左側がマイナスである。縦軸は特別の保持容量である。
【００７６】
図から分かるように電圧差により特別の保持容量の値は大きく変動する。そこで本発明では、Ｖｘの電位、すなわちＶｄの最大値よりＶｔｈ以上高い電圧値として保持容量配線ＣＳＴＬの電位を常時設定することで、常に特別の保持容量の値を高い値で安定させたことを特徴とする。図中のＶｙ（偶）、Ｖｙ（奇）は比較のための例であり、仮に保持容量配線ＣＳＴＬの電圧Ｖｓｔをドレイン電圧Ｖｄのほぼ中点電位に設定された共通電極配線ＣＬのコモン電圧Ｖｃと同電位に設定した場合である。奇数フレームではドレイン電圧Ｖｄの方が保持容量配線ＣＳＴＬの電位Ｖｓｔより大きいため、電圧差は図中のＶｙ（奇）のようにマイナスになり、ｐ型ポリシコン層ＰＳＩ（ｐ）は反転せず誘電体として働くので、特別の保持容量値は保持容量配線ＣＳＴＬとｎ＋型ポリシリコン層ＰＳＩ（ｎ＋）の幾何学的形状で決まる小さな寄生容量値Ｃｏしか得られない。一方、偶数フレームでは保持容量配線ＣＳＴＬの電圧Ｖｓｔはドレイン電圧Ｖｄより高く、さらにその振幅値Ｖｓｉｇの１／２電圧がＴＦＴのＶｔｈより高い状態では電圧差は例えば図中のＶｙ（偶）のようになり、保持容量値はＣｇｉと大きな値となる。この結果、奇数と偶数フレームで特別の保持容量値Ｃｓｔｇが大きく異なる。このため保持期間の画素電位Ｖｓが非対称になり液晶に直流電圧が印加され、残像や画面のちらつきであるフリッカが画面表示で発生する問題が起こる。すなわち、共通電極配線ＣＬと画素電極ＳＰＭあるいはＳＰＴとの間の保持容量として共通電極電位でオンオフする半導体と絶縁膜の積層構造の保持容量は使用できないことも意味する。
【００７７】
また本実施例の方式は、ＣＳＴＬによりＰＳＩをＯＮ状態とすることで保持容量を構成する。これは換言すれば、該保持容量部は元々導通状態となるように駆動した状態で使用するため、保持容量部でのホトコンによるリークは原理的に解消できるという顕著な効果を奏する。すなわち、リークとはオフ状態での電荷の漏出を問題とするのであり、オフ状態としなければ生じ得ないからである。これにより、ＢＬとして８０００ｃｄ／ｍ^２を越えるような高輝度、さらには１００００ｃｄ／ｍ^２を越えるような超高輝度バックライトの適用を可能とし、高輝度で明るく、かつ保持特性に優れた液晶表示装置を実現することが出来る。
【００７８】
さらに、保持容量部に関して言えば、光強度が増して光りキャリアの増大はかえって保持特性部の特性安定化に寄与するため、まさに高輝度化に適した構造ということが出来る。
【００７９】
またＣＳＴＬの電位はゲートのＯＮ電位と同一にしても良い。ゲートのＯＮ電圧と同一の電源回路を用いることができ、また同一の給電ラインを用いることができるため、低コスト化に寄与するためである。
【００８０】
次に、前記図３に示すようなｎ型ＴＦＴだけで構成した液晶表示素子に用いるＴＦＴアクティブマトリクス基板を例に取り、その製造工程を図６〜図１０及び図３を用いて説明する。
【００８１】
まず、図６の１ホト完までの製造方法を説明する。
【００８２】
厚さ０．７ｍｍ、幅７３０ｍｍ、幅９２０ｍｍの歪点約６７０℃の無アルカリＴＦＴガラス基板ＧＬＳ１上を洗浄後、ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスを用いたプラズマＣＶＤ法により膜厚５０ｎｍのＳｉ_３Ｎ_４膜、続いて、テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により、膜厚１２０ｎｍのＳｉＯ_２膜の積層の下地絶縁膜ＵＬＳを形成する。本絶縁膜ＵＬＳは多結晶シリコン膜へのＴＦＴガラス基板ＧＬＳ１からのＮａ拡散を防止するためである。Ｓｉ_３Ｎ_４、ＳｉＯ_２ともに形成温度は４００℃である。
【００８３】
次にＳｉＨ_４、Ａｒの混合ガスを用いたプラズマＣＶＤ法によりほぼ真性の水素化非晶質シリコン膜を５０ｎｍ形成する。成膜温度は４００℃で、成膜直後水素量は約５ａｔ％であった。次に基板を４５０℃で約３０分アニールすることにより、水素化非晶質シリコン膜３００中の水素を放出させる。アニ−ル後の水素量は約１ａｔ％であった。
【００８４】
次に波長３０８ｎｍのエキシマレーザ光を前記非晶質シリコン膜にフルエンス４００ｍＪ／ｃｍ^２で照射し、非晶質シリコン膜を溶融再結晶化させて、ほぼ真性の多結晶シリコン膜ＰＳＩを得る。この時レーザビームは幅０．３ｍｍ、長さ２００ｍｍの細線状の形状であり、ビームの長手方向とほぼ垂直な方向に基板を１０μmピッチで移動しながら照射した。照射時は窒素雰囲気とした。
【００８５】
次に通常のホトリソグラフィ法により所定のレジストパターンを多結晶シリコン膜上に形成しＣＦ_４とＯ_２の混合ガスを用いたリアクティブイオンエッチング法により多結晶シリコン膜ＰＳＩを所定の形状に加工する。
【００８６】
引き続き、図７の２ホト完までの製造方法を説明する。
【００８７】
テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により膜厚１００ｎｍのＳｉＯ_２を形成しゲート絶縁膜ＧＩを得る。この時のテトラエトキシシランとＯ_２の混合比は１：５０、形成温度は４００℃である。その後イオン注入法によりＢイオンを加速電圧３３ＫｅＶ、ドーズ量１Ｅ１２（ｃｍ^‐２）で打ちこみ、ｎ型ＴＦＴのチャネル領域のポリシリコン膜ＰＳＩ（ｐ）を形成する。この段階ではポリシリコン全体がＰＳＩ（ｐ）となっている。
【００８８】
次にスパッタリング法により、ＭｏあるいはＭｏＷ膜を２００ｎｍ形成後、通常のホトリソグラフィ法により所定のレジストパターンをＭｏ膜上に形成し、混酸を用いたウエットエッチング法によりＭｏ膜を所定の形状に加工しゲート配線ＧＬ、保持容量配線ＣＳＴＬおよび共通電極配線ＣＬを得る。
【００８９】
エッチングに用いたレジストパターンを残したまま、イオン注入法によりＰイオンを加速電圧６０ＫｅＶ、ドーズ量１Ｅ１５（ｃｍ^‐２）で打ちこみ、ｎ型ＴＦＴのソース、ドレイン領域ＰＳＩ（ｎ＋）を形成する。このとき、ＧＬの下のポリシリコン層にはＧＬ及びレジストがストッパとなってＰイオンが打ち込まれないため、ＰＳＩ（ｐ）のままである。一方、レジスト及びＧＬ外の領域のポリシリコン層は、Ｐイオンが打ち込まれるためＰＳＩ（ｎ＋）となる。
【００９０】
上記でｎ型ＴＦＴのソース、ドレインがｎ＋型の低温ポリシリコン膜ＰＳＩ（ｎ＋）及びｐ型のチャネル領域のポリシリコン膜ＰＳＩ（ｐ）ができあがるが、以下のようにｐ型とｎ＋型の間にＰイオン濃度がｎ＋型より少ないｎ型のＬＤＤ領域を作り、ＴＦＴのリーク電流を低減することができる（図なし）。すなわち、エッチングに用いたレジストパターンを除去後、再度イオン注入法によりＰイオンを加速電圧６５ＫｅＶ、ドーズ量２Ｅ１３（ｃｍ^‐２）で打ちこみ、ｎ型ＴＦＴのＬＤＤ領域を形成する。ＬＤＤ領域の長さは、Ｍｏをウエットエッチングしたときのサイドエッチング量で定められる。一例として約０．８μmである。この長さはＭｏのオーバーエッチング時間を変化させるすることで制御できる。
【００９１】
次に、基板にエキシマランプまたはメタルハライドランプの光を照射するラピッドサーマルアニール（ＲＡＴ)法により打ち込んだ不純物を活性化する。エキシマランプまたはメタルハライドランプ等の紫外光を多く含む光を用いてアニールすることにより、多結晶シリコン層ＰＳＩのみを選択的に加熱でき、ガラス基板が加熱されることによるダメージを回避できる。不純物の活性化は、基板収縮や曲がり変形等が問題にならない範囲で、４５０℃程度以上の温度での熱処理によっても可能である。
【００９２】
引き続き、図８の３ホト完までの製造方法を説明する。
【００９３】
テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により膜厚５００ｎｍのＳｉＯ_２を形成し層間絶縁膜ＩＬＩを得る。この時のテトラエトキシシランとＯ_２の混合比は１：５、形成温度は３５０℃である。
【００９４】
次に、所定のレジストパターンを形成後、混酸を用いたウエットエッチング法により前記層間絶縁膜に第1のコンタクトスル−ホールＣＮＴ１、第2のコンタクトスル−ホールＣＮＴ2及び図1の平面図の第3のコンタクトスル−ホールＣＮＴ３を開孔する。
【００９５】
引き続き、図９の４ホト完までの製造方法を説明する。
【００９６】
スパッタリング法により、Ｔｉを５０ｎｍ、Ａｌ−Ｓｉ合金を５００ｎｍ、Ｔｉ５０ｎｍを順次積層形成した後、所定のレジストパターンを形成し、ＢＣｌ_３とＣｌ_２の混合ガスを用いたリアクティブイオンエッチング法により一括エッチングし、ドレイン配線ＤＬと金属画素電極ＳＰＭ、図１の平面図の電極パッドＰＡＤを得る。
【００９７】
引き続き、図１０の５ホト完までの製造方法を説明する。
【００９８】
ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスを用いたプラズマＣＶＤ法により膜厚３００ｎｍのＳｉ_３Ｎ_４膜である保護膜ＰＡＳを形成し、さらにスピン塗布法によりアクリル系感光性樹脂を約３.５μｍの膜厚で塗布し、所定のマスクを用いて露光、現像して前記アクリル系樹脂にスルーホールを形成する。次に２３０℃で２０分ベークすることでアクリル樹脂を焼成し、膜厚２．０μｍの平坦化有機保護膜ＦＰＡＳを得る。続いて、前記有機保護膜ＦＰＡＳに設けたスルーホールパターンをマスクとして下層のＳｉ_３Ｎ_４膜をＣＦ_４を用いたリアクティブイオンエッチング法により加工し、Ｓｉ_３Ｎ_４膜に図１の第４のコンタクトホールＣＮＴ４、第5のコンタクトホールＣＮＴ５を形成する。
【００９９】
本実施例では有機保護膜ＦＰＡＳをマスクとして用いて下層の絶縁膜を加工することにより、一回のホトリソグラフィ工程で２層の膜をパターニングし、露光工程を１回低減し、工程を簡略化と低コスト化を実現した。
【０１００】
最後に、図３の６ホト完までの製造方法を説明する。
【０１０１】
スパッタリング法によりＩＴＯ膜を７０ｎｍ形成し、混酸を用いたウエットエッチングにより所定の形状に加工して透明共通電極ＣＰＴおよび図１の平面図に示した透明画素電極ＳＰＴを形成しアクティブマトリクス基板が完成する（図３）。
【０１０２】
以上６回のホトリソグラフィ工程で多結晶シリコンＴＦＴを用いたＴＦＴ基板ＧＬＳ１上の膜加工が終了する。
【０１０３】
次に液晶パネルの概観の平面構造について説明する。図１１は上下のガラス基板ＧＬＳ１、ＧＬＳ２を含む表示パネルのマトリクス（ＡＲ）周辺の要部平面を示す図である。このパネルの製造では、小さいサイズであればスループット向上のため１枚のガラス基板で複数個分のデバイスを同時に加工してから分割し、大きいサイズであれば製造設備の共用のためどの品種でも標準化された大きさのガラス基板を加工してから各品種に合ったサイズに小さくし、いずれの場合も一通りの工程を経てからガラスを切断する。
【０１０４】
図１１は上下基板ＧＬＳ１、ＧＬＳ２の切断後を表している。図の上辺には外部接続端子群Ｔｇ、Ｔｄが存在し、それらを露出するように上側基板ＧＬＳ２の大きさが下側基板ＧＬＳ１よりも内側に制限されている。端子群Ｔｇ、Ｔｄはそれぞれ後述するＴＦＴガラス基板ＧＬＳ１上で表示部ＡＲの左右に配置された低温ポリシリコンＴＦＴの走査回路ＧＳＣＬへ供給する電源及びタイミングデータに関する接続端子、表示領域ＡＲの上部でＴＦＴガラス基板ＧＬＳ１上に低温ポリシリコンＴＦＴの映像信号回路ＤＤＣへの映像データあるいは電源データを供給するため端子群Ｔｄである。引出配線部は集積回路チップＣＨＩが搭載されたテープキャリアパッケージＴＣＰ（後述）の単位に複数本まとめて配置したものである。各群のマトリクス部から映像信号回路ＤＤＣをへて外部接続端子部に至るまでの引出配線は、両端に近づくにつれ傾斜している。これは、パッケージＴＣＰの配列ピッチ及び各パッケージＴＣＰにおける接続端子ピッチに表示パネルの映像信号端子Ｔｄを合わせるためである。
【０１０５】
透明ガラス基板ＧＬＳ１、ＧＬＳ２の間にはその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣを封止するようにシールパターンＳＬが形成される。シール材は例えばエポキシ樹脂から成る。
【０１０６】
図2の断面構造で示した配向膜ＯＲＩ層は、シールパターンＳＬの内側に形成される。液晶ＬＣは液晶分子の向きを設定する下部配向膜ＯＲＩと上部配向膜ＯＲＩとの間でシールパターンＳＬで仕切られた領域に封入されている。
この液晶表示装置は、下部透明ＴＦＴガラス基板ＧＬＳ１側、上部透明ＣＦガラス基板ＧＬＳ２側で別個に種々の層を積み重ね、シールパターンＳＬを基板ＧＬＳ２側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガラス基板ＧＬＳ２とを重ね合わせ、シール材ＳＬの開口部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキシ樹脂などで封止し、上下基板を切断することによって組み立てられる。
【０１０７】
図１２は、図１１に示した表示パネルに映像信号駆動ＩＣを搭載したＴＣＰとＴＦＴ基板ＧＬＳ１上に低温ポリシリコンＴＦＴで形成した信号回路ＤＤＣとの接続及びＴＦＴ基板ＧＬＳ１に低温ポリシリコンＴＦＴで形成した走査回路ＧＳＣＬと外部とを接続した状態を示す上面図である。
【０１０８】
ＴＣＰは駆動用ＩＣチップがテープ・オートメイティド・ボンディング法（ＴＡＢ）により実装されたテープキャリアパッケージ、ＰＣＢ１は上記ＴＣＰやコントロールＩＣであるＴＣＯＮ、その他電源用のアンプ、抵抗、コンデンサ等が実装された駆動回路基板である。ＣＪはパソコンなどからの信号あるいは、電源を導入するコネクタ接続部分である。
【０１０９】
図１３はテープキャリアパッケージＴＣＰを液晶表示パネルの、信号回路用端子Ｔｄに接続した状態を示す要部断面図である。テープキャリアパッケージＴＣＰは異方性導電膜ＡＣＦによって液晶表示パネル接続される。パッケージＴＣＰは、電気的にはその先端部がパネル側の接続端子Ｔｄと接続されれば良いが、実際はＴＦＴの保護膜ＰＡＳ、有機保護膜ＦＰＡＳの開口部を覆うように形成された、透明共通電極ＣＰＴと同一工程で形成された透明電極ＩＴＯと接続されている。シールパターンＳＬの外側の上下ガラス基板の隙間は洗浄後エポキシ樹脂ＥＰＸ等により保護され、パッケージＴＣＰと上側ＣＦ基板ＧＬＳ２の間には更にシリコーン樹脂が充填され保護が多重化されている。また上下のガラス基板ＧＬＳ２、ＧＬＳ１の液晶ＬＣに対するギャップは有機膜で形成された支柱ＳＰＣでその高さが決定されている。
【０１１０】
図１４に、表示マトリクス部の等価回路とその周辺回路の結線図を示す。同図は回路図ではあるが、実際の幾何学的配置に対応して描かれている。
【０１１１】
図中、ＤＬはドレイン線を意味しＤＬ１、ＤＬ2、ＤＬ３とその数字が画面左からの画面内のドレイン配線を意味する、添字Ｒ、ＧおよびＢがそれぞれ赤、緑および青画素に対応して付加されている。ＧＬはゲート配線ＧＬを意味し、ＧＬ１、ＧＬ２とその数字が画面上部からの画面内のゲート線を意味する。添字１、２は走査タイミングの順序に従って付加されている。ＣＬは共通電極配線を意味し、ＣＬ1、ＣＬ２とその数字が画面上部からの画面内の共通電極配線を意味する。
【０１１２】
さらに、ＣＳＴＬ保持容量配線を意味し、ＣＳＴＬ1、ＣＳＴＬ２とその数字が画面上部からの画面内の保持容量配線を意味する。
【０１１３】
ゲート配線ＧＬ（添字省略）はガラス基板上の走査回路ＧＳＣＬに繋がれ、その走査回路への電源あるいはタイミング信号はガラス基板外部のＰＣＢ上に形成された電源及びタイミング回路ＳＣＣから供給される。上記において低温ポリシリコンＴＦＴで構成されたガラス基板上の走査回路は、冗長性を高めるために1本のゲート線（走査線）に対して左右の両側から給電されているが、画面サイズなどに応じて片側から給電しても良い。
【０１１４】
一方、ドレイン配線ＤＬへの給電はガラス基板上の低温ポリシリコンＴＦＴで構成された信号回路ＤＤＣから給電される。信号回路ＤＤＣはガラス基板の映像信号回路ＩＣで構成された回路よりの映像データをＲ、Ｇ、Ｂの色データに応じて分配する機能を持つ。従って、ガラス基板上の信号回路からの接続端子数は画面内のドレイン配線数の三分の一である。
【０１１５】
また、共通線ＣＬは画面内の画素のコモン電位を与えるが、本実施例１の各電圧の駆動方式ではほぼ一定の電位を与えるので、これは画面の左右に引き出され、まとめて結線され、電源及びタイミング回路ＩＣのＳＣＣに結線される。
【０１１６】
画面内の低温ポリシリコンＴＦＴは、ｎ型のＴＦＴであり、ゲート配線ＧＬにゲート電圧を印加し、そのタイミングでドレイン線ＤＬに給電されたドレイン電圧（データ）を共通電極配線ＣＬとの間の液晶容量Ｃｌｃに給電することにより表示を行う。液晶容量Ｃｌｃの電位を表示期間中に維持する能力を向上するために、保持容量配線ＣＳＴＬと画素電位であるポリシリコン層とを電極として、ゲート絶縁膜ＧＩを誘電体とする保持容量Ｃｇｉ及び共通電極配線ＣＬと画素電極との間の層間絶縁膜ＩＬＩを誘電体とする保持容量Ｃｉｌｉとで合計して電極保持容量Ｃｓｔｇを形成する。ＣＣはドレイン配線ＤＬの断線を検査する低温ポリシリコンＴＦＴで形成した検査回路であり、ＣＰＡＤは検査端子である。
【０１１７】
図1５は、液晶表示モジュールＭＤＬの各構成部品を示す分解斜視図である。ＳＨＤは金属板から成る枠状のシールドケース（メタルフレーム）、ＬＣＷその表示窓、ＰＮＬは液晶表示パネル、ＳＰＢは光拡散板、ＬＣＢは導光体、ＲＭは反射板、ＢＬはバックライト蛍光管、ＬＣＡはバックライトケースであり、図に示すような上下の配置関係で各部材が積み重ねられてモジュールＭＤＬが組み立てられる。
【０１１８】
モジュールＭＤＬは、シールドケースＳＨＤに設けられた爪とフックによって全体が固定されるようになっている。バックライトケースＬＣＡはバックライト蛍光管ＢＬ、光拡散板ＳＰＢ光拡散板、導光体ＬＣＢ、反射板ＲＭを収納する形状になっており、導光体ＬＣＢの側面に配置されたバックライト蛍光管ＢＬの光を、導光体ＬＣＢ、反射板ＲＭ、光拡散板ＳＰＢにより表示面で一様なバックライトにし、液晶表示パネルＰＮＬ側に出射する。バックライト蛍光管ＢＬにはインバータ回路基板ＰＣＢ２が接続されており、バックライト蛍光管ＢＬの電源となっている。
【０１１９】
以上詳述したように、本実施例の構造の最大の特徴は、特別の保持容量の構成にあり、本実施例に開示の概念を用いて縦電界方式の液晶表示装置、ＴＮ方式、ＶＡ方式、ＭＶＡ方式、ＰＶＡ方式、あるいはＯＣＢ方式やＦＦＳ方式の液晶表示装置を構成しても容量増加による効果を奏することが出来る。
【０１２０】
（実施例２）
図１６に本実施例の画素の平面図を、図１７に図１６の１７−１７’切断線に沿った断面構造を示す。
【０１２１】
実施例１の構造との違いは、図１にあるゲート配線ＧＬとほぼ平行に配置された画素中央部を横切る共通電極配線ＣＬが除去されている点にある。さらに、これに伴い絶縁膜に開口されたコンタクトホールが実施例１では1画素に５個所であるのに対して、本実施例では1画素に３個所に低減されている。これにより、ゲート配線ＧＬと同層である配線が低減されショート不良率が低減し、歩留りが向上する効果を奏することが出来る。さらに、コンタクトホール数が低減されコンタクトホールの形成不良によるオープン不良（コンタクトホールでの導通で出来ない不良）が低減される特徴を持つ。さらに、ゲート電極配線ＧＬと平行配置された共通電極配線ＣＬが除去された分、開口率が向上し、輝度の向上が実現できる。
【０１２２】
本実施例では、共通電極ＣＰＭＬは例えば、Ｍｏ、Ａｌ、Ｔｉあるいはこれらの合金などの金属材料で構成することが望ましい。これにより、実施例１の低抵抗の金属材料を用いた共通電極配線ＣＬを除外しても、コモン信号の変動を抑制できる。
【０１２３】
さらに上記共通電極ＣＰＭＬを、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉなどの金属材料とＩＴＯなどの高抵抗ながら透明な材料の積層構造として、平面的に共通電極ＣＰＭＬの輪郭線より低抵抗の材料の輪郭線を共通電極の内部に向かって、液晶材料をポジ型の場合、少なくとも１．５μｍ、ネガ型の液晶の場合３μｍ内側に設定するように配置すれば、その透明電極の端部は透過領域となりＩＰＳ方式の液晶表示装置はさらに明るくなる。この場合、透明画素電極ＳＰＴはそ透明電極単層でも良い。
【０１２４】
図１７は図１６の１７−１７’線上の断面図である。映像電圧が印加されるドレイン配線ＤＬから高濃度のｎ＋型ポリシコンＰＳＩ（ｎ＋）、ゲート配線ＧＬにオン電圧が印加された場合に反転して導通するｐ型ポリシコンＰＳＩ（ｐ）、第2のコンタクトホールＣＮＴ２を経て、金属画素電極ＳＰＭ、さらに第５のコンタクトホールＣＮＴ５を経て透明画素電極ＳＰＴへ至るのが画素電位の充電経路である。一方、保持容量配線ＣＳＴＬはＴＦＴがオン状態となる電圧Ｖｓｔが印加されており、ゲート絶縁膜ＧＩを誘電体とする単位面積あたり大きな保持容量値を得られる構造となっている。
【０１２５】
共通電極ＣＰＭＬは前述のように低抵抗金属材料かあるいは低抵抗金属材料と高抵抗ながらＩＴＯのような透明電極の積層構造で構成されている。その場合、透明画素電極ＳＰＴも共通電極ＣＰＭＬと同一工程、材料で構成された低抵抗の金属材料で構成してもよい。
【０１２６】
（実施例３）
図１８は本実施例における画素の平面図、図１９は図１８の１９−１９’切断線における断面構造、図２０は図１８の２０−２０’切断線における断面構造である。
【０１２７】
実施例１及び実施例２では保持容量配線ＣＳＴＬはゲート配線ＧＬと隣接して配置されていたが、本実施例ではドレイン配線ＤＬ間の中央部、すなわち、実施例１の図１の共通電極配線ＣＬが配置された位置に保持容量配線ＣＳＴＬが配置されいる。さらに、この保持容量配線ＣＳＴＬは平面的には共通電極ＣＰＭＬ及び金属画素電極ＳＰＭが折り重なるように被覆されている。これにより、短絡を防止しつつＣＳＴＬからの漏洩電界のシールドが実現する。
【０１２８】
本構造では実施例１に比べて、保持容量配線ＣＳＴＬの専有する面積の開口率が向上し、明るい液晶表示装置が実現できる。
【０１２９】
図１９は図１８の１９−１９’切断線に沿った断面図である。画素の液晶容量を駆動するＴＦＴ及び保持容量部の断面構造を示す。ＴＦＴの動作は、実施例1及び実施例2と同様である。ＴＦＴのゲート配線ＧＬにオン電圧が印加されるとドレイン配線ＤＬからの電流が流れる。その際に、保持容量配線ＣＳＴＬがオン電圧が印加されているので、保持容量ＣＳＴＬを一方の電極、ｐ型ポリシリコンＰＳＩ（ｐ）を他方の電極、誘電体をゲート絶縁膜ＧＩとする保持容量が動作する。液晶分子は、低抵抗の金属あるいは低抵抗の金属とＩＴＯなどの透明電極の積層の共通電極ＣＰＭＬと、ＴＦＴから電流を供給し、金属画素電極からに接続された透明画素電極ＳＰＴとの間で形成される基板と平行な方向の成分を有する電界、すなわち横電界で駆動される。
【０１３０】
保持容量配線ＣＳＴＬは図１９では金属画素電極ＳＰＭとＣＰＭＬで電気シールドされる。
【０１３１】
図２０は図１８の２０−２０’切断線に沿った断面図であり、隣り合うドレイン配線ＤＬ間を横切る保持容量配線ＣＳＴＬに関する断面図である。
【０１３２】
隣り合うドレイン配線ＤＬ間の下部を層間絶縁膜ＩＬＩを隔て保持容量配線ＣＳＴＬが横切っている。保持容量は、保持期間も含めてＴＦＴのゲートのオン電圧以上の電圧が印加されている。従って、ゲート絶縁膜ＧＩと接するｐ型ポリシコンＰＳＩ（ｐ）界面には電子が誘起されｐ型ポリシリコンは導体電極として動作する。従って、ゲート絶縁膜ＧＩを誘電体とする保持容量として機能する。
【０１３３】
一方、前記保持容量配線ＣＳＴＬの電圧は、液晶への駆動電圧とは異なるためこれは電気的にシールドする必要がある。実施例１及び実施例２では、これを透明共通電極ＣＰＴあるいは共通電極ＣＰＭＬの共通電位で行った。
【０１３４】
本実施例では、断面構造でわかるように有機保護膜ＦＰＡＳ上の共通電極ＣＰＭＬと透明画素電極ＳＰＭは基本的には同一工程で形成しているため、例えば、共通電極ＣＰＭＬのみで被覆シールドは、電気的にショート不良となるためできない。そこで、液晶へは共通電極の電位、画素電極の電位であれば電界の乱れは起こらないので、共通電極ＣＰＭＬと金属画素電極ＳＰＭ、さらに透明画素電極ＳＰＴを絶縁膜である層間絶縁膜ＩＬＩ及び保護膜ＰＡＳ及び有機保護膜ＦＰＡＳの積層膜で挟み、互いにショートしないように折り重ねることで電気的にシールドしていることが特徴になっている。
【０１３５】
以上の各実施例は、いわゆるｎ型のＭＯＳ構造のＴＦＴを用いたＩＰＳ方式のＴＦＴ液晶表示装置で記載したが、これをｐ型ＭＯＳ構造を用いた方式で使えることは言うまでもない。
【０１３６】
（実施例４）
図２１は本実施例における画素の平面図、図２２は図２１の２２−２２’切断線における断面構造、図２３は図２２の変形例である。
【０１３７】
本実施例ではＰＳＩとＣＳＴＬによる容量形成の概念をＴＮ方式に適用した例である。ＰＸは画素電極であり、ＣＮＴ２でＰＳＩと接続され、画素電位が供給される。ＰＸはＩＴＯなどの透明電極で構成され、また開口率向上の観点から境界部をＧＬ上及びＤＬ上に構成している。対向基板（図示していない）には共通電極がＩＴＯなどの透明電極で形成され、該共通電極と画素電極間の電位差を基板と垂直な方向に形成する、いわゆる縦電界により液晶分子が駆動される。
【０１３８】
本実施例では、ＩＰＳ以外の方式でも、保持容量の増大を実現した。
【０１３９】
図２２は図２１の２２−２２’切断線に沿った断面図である。画素の液晶容量を駆動するＴＦＴ及び保持容量部の断面構造を示す。ＴＦＴの動作は、実施例1と同様である。ＴＦＴのゲート配線ＧＬにオン電圧が印加されるとドレイン配線ＤＬからの電流が流れる。その際に、保持容量配線ＣＳＴＬにオン電圧が印加されているので、保持容量ＣＳＴＬを一方の電極、ｐ型ポリシリコンＰＳＩ（ｐ）を他方の電極、誘電体をゲート絶縁膜ＧＩとする保持容量が動作する。
【０１４０】
図２３は図２２の変形例である。ＰＸとＰＳＩのＣＮＴ２でのコンタクトの代わりに、ＰＳＩとＤＬ層で形成されたＰＡＤが一度コンタクトし、このＰＡＤとＰＸがコンタクトしている。ＰＳＴは半導体層であり、酸素の存在により酸化され、表面に酸化層が形成され、接続抵抗が増加することが生じ得る。ＰＸは透明電極であるが、これは例えばＩＴＯのように多くは導電性酸化物であるため、この現象に対する対策を講じることで信頼性の向上と特性の向上が図れる。
【０１４１】
そこで、ＰＡＤを構成し、ＰＳＩと接続するのはあくまで金属層とし、該金属層であるＰＡＤとＰＸを接続することにより電気的接続を行った。
【０１４２】
本実施例のように縦電界方式の液晶表示装置、ＴＮ方式、ＶＡ方式、ＭＶＡ方式、ＰＶＡ方式、あるいはＯＣＢ方式やＦＦＳ方式の液晶表示装置を構成しても容量増加による効果を奏することが出来る。
【０１４３】
また本明細書においてポリシリコンとは、アモルファスに対向する意味として、結晶性を付与された半導体の意味で用いられており、高温、低温を問わずポリシリコンあるいはｐ−Ｓｉは全て含む。巨大結晶シリコン、連続粒界シリコン、ＣＧＳも含む。また単結晶でも良い。半導体はシリコンに限らず、他の半導体でも結晶性を付与されたものであればよい。
【０１４４】
【発明の効果】
大きな保持容量を安定して実現でき、高画質、高歩留まり、高性能の液晶表示装置が実現できる。特に、低温ポリシリコンＴＦＴで構成されたＩＰＳ表示方式の液晶表示装置において、大きな保持容量を安定動作させる構造、駆動が実現され、製造歩留りが高く、明るく、信頼性の高いＴＦＴ液晶表示装置を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＴＦＴ液晶表示装置の画素の平面図である。
【図２】図１の２−２’切断線に沿った模式断面図である。
【図３】図１の３−３’切断線に沿った模式断面図である。
【図４】図１の４−４’切断線に沿った模式断面図である。
【図５】本発明の一実施例によるＴＦＴ液晶表示装置の保持容量の構造及びその電気的動作を説明する断面図、駆動電圧波形、特性図である。
【図６】本発明の一実施例の第1ホト工程後までの模式断面図である。
【図７】本発明の一実施例の第２ホト工程後までの模式断面図である。
【図８】本発明の一実施例の第３ホト工程後までの模式断面図である。
【図９】本発明の一実施例の第４ホト工程後までの模式断面図である。
【図１０】本発明の一実施例の第５ホト工程後までの模式断面図である。
【図１１】ＬＣＤセルの全体の平面図である。
【図１２】ＬＣＤセルにＰＣＢ基板とＴＡＢを接続した全体平面図である。
【図１３】ＬＣＤセルのＴＡＢとドレイン側引き出し端子部付近の断面図である。
【図１４】ＴＦＴ―ＬＣＤの概略の等価回路を表す平面図である。
【図１５】ＴＦＴ―ＬＣＤのモジュールの分解斜視図である。
【図１６】本発明の他の実施例によるＴＦＴ液晶表示装置の画素の平面図である。
【図１７】図１６の１７−１７’切断線に沿った模式断面図である。
【図１８】本発明の他の実施例によるＴＦＴ液晶表示装置の画素の平面図である。
【図１９】図１８の１９−１９’切断線に沿った模式断面図である。
【図２０】図１８の２０−２０’切断線に沿った模式断面図である。
【図２１】本発明の他の実施例によるＴＦＴ液晶表示装置の画素の平面図である。
【図２２】図２１の２２−２２’切断線に沿った模式断面図である。
【図２３】図２１の変形例である。
【符号の説明】
ＢＭ…ブラックマトリクス、ＣＪ…コネクタ部、ＣＬ…共通配線、ＣＰＡＤ…検査パッド、ＣＰＭ…共通金属電極、ＣＰＴ…共通透明電極、ＣＳＴＬ…保持容量配線、ＣＰＭＬ…共通電極、ＣＮＴ1…ドレイン配線とＳｉアイランドをつなぐコンタクトホール、ＣＮＴ2…画素金属電極とＳｉアイランドをつなぐコンタクトホール、ＣＮＴ３…共通配線と電極パッドをつなぐコンタクトホール、ＣＮＴ４…共通透明電極と電極パッドをつなぐコンタクトホール、ＣＮＴ５…画素金属電極と透明画素電極をつなぐコンタクトホール、ＣＰＭ…共通金属電極、ＣＰＴ…共通透明電極、ＤＤＣ…ガラス基板上のドレイン分割回路、ＤＬ…ドレイン配線、ＥＰＸ…エポキシ樹脂、ＦＩＬ…カラーフィルタ層、ＦＰＡＳ…有機保護膜、ＧＦＰＣ…ゲートＦＰＣ、ＧＩ…ゲート絶縁膜、ＧＬ…ゲート配線、ＧＬＳ１…ＴＦＴガラス基板、ＧＬＳ２…ＣＦガラス基板、ＩＤＣ…外付けのドレイン回路、ＩＮＪ…封入口、ＩＬＩ…層間絶縁膜、ＬＣ…液晶（分子）、ＬＣＢ…導光板、ＭＤＬ…モジュール、ＯＣ…カラーフィルタのオーバコート膜、ＯＬＩ…配向膜、ＰＡＤ…パッド電極、ＰＡＳ…保護絶縁膜、ＰＯＬ…偏光板、ＰＳＩ…ｐ−Ｓｉアイランド、ＰＳＩ（ｐ）…ｐ型低温p−Ｓｉ半導体層、ＰＳＩ（ｎ＋）…ｎ＋型低温Ｐ−Ｓｉ半導体層、ＲＭ…反射板、ＳＰＢ…拡散フィルム、ＳＰＣ…支柱、ＳＨＤ…シャーシ、ＳＰＭ…画素金属電極、ＳＰＴ…画素透明電極、ＳＳＣ…電源、コントロール回路、ＴＣＰ…テープキャリヤパッケージ、ＵＬＳ…下地絶縁膜。

Claims

透明な第１の基板と第２の基板の間に挟持される液晶層を有し、
前記第１の基板上には複数のゲート配線と、該複数のゲート配線とマトリクス状に交差する複数のドレイン配線を有し、
前記複数のゲート配線およびドレイン配線で囲まれる領域で画素が構成され、各画素は少なくとも１つのＴＦＴ素子を有し、前記ＴＦＴ素子により前記ドレイン配線からの信号が前記ゲート配線の信号により選択されて電気的に供給される画素電極を有する液晶表示装置において、
前記第１の基板は、
前記画素電極から離間し、前記画素電極との間で電界を発生させて前記液晶層を駆動する共通電極と、
前記ＴＦＴ素子と一体に形成された半導体層と、
絶縁層を間に挟んで前記半導体層と容量素子を構成する容量配線とを有し、
前記容量配線は、前記ゲート配線および前記共通電極とは独立して設けられているとともに、前記半導体層を導通状態とする電圧が印加され、
前記容量配線と前記液晶層との間に、前記容量配線と重畳するように前記共通電極と同一の電位を有する導電層が配置されていることを特徴とする液晶表示装置。
前記容量配線に印加される前記半導体層を導通状態とする前記電圧は、表示期間中に常時印加されていることを特徴とする請求項１に記載の液晶表示装置。
前記導電層は、前記共通電極または前記共通電極と一体の導電層であることを特徴とする請求項１または２に記載の液晶表示装置。
前記第１の基板上に共通信号線を有し、前記共通信号線と前記画素電極が平面的に重畳部を有し、
該共通信号線と前記容量配線の電位が異なることを特徴とする請求項１ないし３のいずれかに記載の液晶表示装置。
前記液晶層を駆動する前記電界は、前記第１の基板と平行な方向の成分を有する電界であることを特徴とする請求項１ないし４のいずれかに記載の液晶表示装置。
前記半導体層と前記容量配線の間の絶縁膜の膜厚が前記画素電極に接するいずれの絶縁膜の膜厚よりも薄いことを特徴とする請求項１ないし５のいずれかに記載の液晶表示装置。
前記半導体層と前記容量配線の間の絶縁膜がＳｉＯ_２であることを特徴とする請求項６記載の液晶表示装置。
前記容量配線の電位が前記ゲート配線のＯＮ電位と同一であることを特徴とする請求項１ないし７のいずれかに記載の液晶表示装置。
前記容量配線の電位が前記ドレイン配線の最大電圧に前記ＴＦＴ素子のしきい値電圧を足した値以上であることを特徴とする請求項１ないし７のいずれかに記載の液晶表示装置。
前記導電層は、電気的なシールドであることを特徴とする請求項１ないし９のいずれかに記載の液晶表示装置。
前記導電層は、複数の画素の前記共通電極を共通に接続していることを特徴とする請求項１ないし１０のいずれかに記載の液晶表示装置。
前記半導体層がポリシリコンであることを特徴とする請求項１ないし１１のいずれかに記載の液晶表示装置。
前記半導体層がｐ型あるいはｎ型のいずれかで構成され、画素領域外に設けられたＴＦＴ素子と同じ型であることを特徴とする請求項１２記載の液晶表示装置。
前記第１の基板の背面にバックライトユニットを有することを特徴とする請求項１ないし１３のいずれかに記載の液晶表示装置。
前記バックライトユニットの輝度が８０００ｃｄ／ｍ^２以上であることを特徴とする請求項１４記載の液晶表示装置。