JP4085170B2

JP4085170B2 - 液晶表示装置

Info

Publication number: JP4085170B2
Application number: JP2002165061A
Authority: JP
Inventors: 隆太郎桶; 孝洋落合; 記久雄小野
Original assignee: 株式会社日立ディスプレイズ
Priority date: 2002-06-06
Filing date: 2002-06-06
Publication date: 2008-05-14
Anticipated expiration: 2022-06-06
Also published as: US6816221B2; US20030227590A1; JP2004012731A; KR100536851B1; TW200405949A; KR20030095257A; TWI238277B

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に薄膜トランジスタ（ＴＦＴ）方式等のアクティブマトリックス型液晶表示装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
液晶表示装置、特に液晶の上下基板間の液晶間隙（ギャップ）に横電界を印加するインプレーンスイッチング（ＩＰＳ）モードの液晶ディスプレイは、高い画質に対する要求を満たすことが可能な表示方式であることが認められており、その画質の更なる改善に向けてさまざまな改良がなされてきた。
【０００３】
ＩＰＳモードの液晶表示装置の一例は、絶縁膜を挟んだ２層の金属電極間に発生する横電界により液晶をスイッチングする方式である。このような構造の欠点として、ＴＮ方式の表示装置に比べ、画素開口率を大きくすることが困難で、光利用効率が低いという欠点がある。これを補うために、バックライト輝度を増大させねばならないため、ＬＣＤモジュール全体としてノートブックタイプのパーソナルコンピュータや携帯端末に要求されるような低消費電力化は困難であった。
【０００４】
【発明が解決しようとする課題】
ＩＰＳ型液晶表示装置では開口率が低く、高開口率化すなわち高透過率化が必要という課題がある。そして発明者の検討の結果、櫛歯電極を構成する画素電極及び共通電極以外の電界発生源としてのゲート配線も完全にシールドすることが、電界回り込みによる画質の不均一性の低減や光漏れによるコントラスト比の低下を防ぐために望ましいことが判明した。
【０００５】
さらにＩＰＳ型液晶表示装置では、櫛歯電極間の容量すなわち液晶容量が平面状電極が液晶層を介して対向するＴＮ液晶表示装置に比べて小さいので、電位変動による表示品位の低下を防ぐには大きい保持容量が必要であり、このために保持容量を大きくすると開口率が低下すると言う課題があることが判明した。
【０００６】
本願の利点の一つは上記課題を解決し、画像表示に誤動作を与えるゲート配線のシールドを改善し、表示品質が高くさらに開口率を向上し明るい液晶表示装置を提供することである。本願の他の利点および解決する課題は、本願明細書において明らかとなるであろう。
【０００７】
【課題を解決するための手段】
本発明による課題を解決するための手段の主な例を挙げると、以下のようになる。
【０００８】
（手段１）
液晶層を介して対向配置された第１の基板と第２の基板を有し、前記第１の基板上に複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素が構成される横電界方式の液晶表示装置において、前記第１の基板には半導体層と、該半導体層上に形成された第１の絶縁膜と、第１の絶縁膜上に形成されたゲート配線と、ゲート配線上に第２の絶縁膜と、第２の絶縁膜上に形成されたドレイン配線と、ドレイン配線上に形成された第３の絶縁膜と、第３の絶縁膜上に形成された共通電極あるいは共通電極配線を有し、前記半導体層は、前記隣接するゲート配線のうちの該半導体層が接続された薄膜トランジスタが形成されたゲート配線とは別のゲート配線の下部に第１絶縁膜を介して形成された領域を有するように構成する。
【０００９】
（手段２）
手段１において、前記ゲート配線は、前記ゲート配線の下部に第１絶縁膜を介して形成された前記半導体層を有し、前記ゲート配線の上部に少なくとも前記第２絶縁膜を介して形成された電極を有するように構成する。
【００１０】
（手段３）
手段２において、前記電極が前記第２絶縁膜を介して形成された金属電極であることを特徴とする。
【００１１】
（手段４）
手段２あるいは３において、前記ゲート配線の下部に前記第１の絶縁膜を介して形成された半導体層と、前記ゲート配線の上部に少なくとも前記第２の絶縁膜を介して形成された前記電極とにより、前記ゲート配線からの漏洩電界に対するシールド電極を構成していることを特徴とする。
【００１２】
（手段５）
手段２ないし４のいずれかにおいて、前記ゲート配線の少なくとも端部が、前記少なくとも前記第２絶縁膜を介して形成された電極と前記共通電極とで平面的に被覆されていることを特徴とする。
【００１３】
（手段６）
手段１ないし５のいずれかにおいて、前記第３の絶縁膜が有機膜であることを特徴とする。
【００１４】
（手段７）
手段１ないし６のいずれかにおいて、前記第３の絶縁膜上に被覆された共通電極は透明電極であることを特徴とする。
【００１５】
（手段８）
手段４において、前記シールドを構成する電極に挟まれた絶縁膜は、前記薄膜トランジスタのゲート絶縁膜と、前記ゲート配線と前記ドレイン配線とを分離する層間絶縁膜の積層膜であることを特徴とする。
【００１６】
（手段９）
液晶層を介して対向配置された第１の基板と第２の基板を有し、前記第１の基板上には複数のゲート配線と、複数の保持容量配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素が構成される横電界方式の液晶表示装置において、前記第１の基板には半導体層と、該半導体層上に形成された第１の絶縁膜と、第１の絶縁膜上に形成されたゲート配線と、ゲート配線上に形成された第２の絶縁膜と、第２の絶縁膜上に形成されたドレイン配線と、ドレイン配線上に形成された第３の絶縁膜と、第３の絶縁膜上に形成された共通電極を有し、前記ドレイン配線の下部に前記ドレイン配線延在方向に延在する前記保持容量配線を有し、前記ドレイン配線の上部に前記ドレイン配線延在方向に延在する前記共通電極を有するように構成する。
【００１７】
（手段１０）
手段９において、前記半導体層は前記ドレイン配線の下部に延在し、該半導体層は前記ドレイン配線延在方向に延在する前記保持容量配線の下部に延在して保持容量を形成する領域を有することを特徴とする。
【００１８】
（手段１１）
手段１０において、前記半導体層は、前記隣接するゲート配線のうちの該半導体層が接続された薄膜トランジスタが形成されたゲート配線とは別のゲート配線の下部に第１絶縁膜を介して形成された領域を有し、該半導体層はゲート配線に対しては漏洩電界のシールド電極を構成し、ドレイン配線に下部に延在する保持容量配線に対しては保持容量を構成していることを特徴とする。
【００１９】
（手段１２）
手段９ないし１１のいずれかにおいて、前記保持容量配線と前記共通電極は表示領域外で接続され同電位が与えられていることを特徴とする。
【００２０】
（手段１３）
手段１ないし１２のいずれかにおいて、前記薄膜トランジスタの半導体層はポリシリコンで構成されていることを特徴とする。
【００２１】
本発明の更なる手段は、以下の発明の実施の形態の中で明らかとなるであろう。
【００２２】
【発明の実施の形態】
本発明の特徴を示す代表的な構造を、以下実施例により説明する。
【００２３】
（実施例１）
図１〜図３は本発明の一実施例の液晶表示装置に係る画素の平面図および断面図である。図２、図３はそれぞれ図１における２-２’、３-３’として一点鎖線で示した切断線での断面を示す。図面では切断部を分かりやすくするため、数字を○で囲い切断部を示している。なお図は説明用に要部を記載した物であり、配向膜は図からは省略している図もある。また対向基板側の構成も省略している図もある。以下、順を追って示す。
【００２４】
図１は画素の模式平面パターンを示す。隣接するゲート配線ＧＬ、隣接するドレイン配線ＤＬに囲まれて1画素を構成する。ゲート配線ＧＬは半導体層がポリシリコンＰＳＩで構成されたＴＦＴのゲート電極としても作用し、ＴＦＴをオン／オフさせる電圧を供給する。ドレイン線はポリシリコンＰＳＩへの電流を供給する。すなわち前記ゲート電圧ＧＬがオン電圧を供給したタイミングで印加された映像電圧（ドレイン電圧）を1画素の液晶容量、保持容量に給電し、結果的に、前段のゲート配線の下部まで引き出された低温ポリシリコンＰＳＩ、金属画素電極ＳＰＭ及びこれに連結された透明画素電極ＳＰＴの電位が映像電位となる。
【００２５】
前記電流の流れはドレイン配線ＤＬから第１のコンタクトホールＣＮＴ１を通じてポリシリコンＰＳＩに繋がり、このポリシリコン中の電流は、前段のゲート配線ＧＬ近傍の第２のコンタクトホールＣＮＴ２を通じて、金属画素電極ＳＰＭに流れる。ポリシリコンＰＳＩは透明画素電極ＳＰＴの下部を延在し、ゲート線方向に延び、前段のゲート配線ＧＬの下部に埋設される。ここで、前記金属画素電極ＳＰＭは第２のコンタクトホールＣＮＴ２と接続され、前段のゲート配線をその上部から被覆する。
【００２６】
一方、有機絶縁膜上の透明画素電極ＳＰＴは、前記金属画素電極ＳＰＭ上に開けられた第３のコンタクトホールＣＮＴ３を介して、金属画素電極ＳＰＭと接続されて、１画素内をコの字の平面形状の配置となる。
【００２７】
画素電極と共に液晶容量の端子電極を構成するもう一方の電極の共通電極電位は以下の経路を持ち印加される。ゲート配線ＧＬの端部及びドレイン配線ＤＬ上を低誘電率の絶縁膜を介してその上部に上記配線をシールドするように透明共通電極配線ＣＬＴを配置する。透明共通電極配線ＣＬＴは画素内へ分岐し、画素電極ＳＰＴと共に液晶を駆動する共通電極の役割を果す。このように、透明共通電極配線ＣＬＴは、ゲート配線ＧＬ、ドレイン配線ＤＬを被覆するように、メッシュ状に配置され、画面周辺領域で金属の低抵抗の配線（図示されていない）と接続結線されている。この低抵抗配線は共通電位のバスラインとして働くものである。
【００２８】
ＩＰＳ液晶表示装置では図１の透明共通電極ＣＬＴと透明画素電極ＳＰＴ間の横電界で規定される値が液晶容量であるため、その値は対向する上下基板間それぞれに配置された電極間で液晶容量を規定するＴＮ方式などの縦電界方式の液晶表示装置に比べて半分以下である。このため、一方の基板に共通電極と画素電極の双方を有する横電界方式においてのみ、透明共通電極配線ＣＬＴの配線抵抗仕様は、インジュウム・スズ・酸化物（ＩＴＯ）のような抵抗値が高い透明電極材料を用いても配線遅延が小さくでき、良質の画質が選られる。むろん、透明電極材料であればインジュウム・亜鉛・酸化物（ＩＺＯ）、インジュウム・スズ・亜鉛、酸化物（ＩＴＺＯ）等でもよい。
【００２９】
この共通電極及び共通電極配線の電位は、例えばフレーム毎に交流化される画素電位のほぼ中点電位が設定される（図１２で再度詳細を説明する）。この画素電極電位と共通電極電位により液晶容量が構成されると共に、この電位間の電位差により電界を液晶層内に生じせしめ、前記ドレイン配線ＤＬから供給された映像電圧と前記共通電圧で映像を表示する。一方、保持容量の電位は前記画素電極電位とゲート配線が走査される前段のゲート配線との間で形成される。ゲート配線の電位は前段のゲート配線の電位が走査された後、該当する画素を駆動するＴＦＴのゲート配線が走査される際は、安定した一定電位に保たれており、保持容量を構成する電極となる。
【００３０】
図１における主な透過部は２-２’線にそった４つの開口部である。以下、各部の構成を断面図を用いて詳細に説明する。図２は図１の２-２’線に沿った断面図であり、隣接するドレイン線ＤＬ間の１画素領域を横切る部分である。歪点約６７０℃の無アルカリＴＦＴガラス基板ＧＬＳ１上に膜厚５０ｎｍのＳｉ_３Ｎ_４膜と膜厚１２０ｎｍのＳｉＯ_２膜からなる下地絶縁膜ＵＬＳが形成されている。下地絶縁膜ＵＬＳはＴＦＴガラス基板ＧＬＳ１からのＮａ等の不純物の拡散を防止する役割を持つ。下地絶縁膜ＵＬＳ上には、ＳｉＯ_２からなるゲート絶縁膜ＧＩが成膜されている。ゲート絶縁膜上には画素電位を給電する低温ポリシリコンＰＳＩが配置されている。
【００３１】
上記を覆うようにＳｉＯ_２からなる層間絶縁膜ＩＬＩが形成され。層間絶縁膜ＩＬＩ上にはＴｉ／Ａｌ／Ｔｉのように３層金属膜よりなるドレイン配線ＤＬが形成されている。
【００３２】
その上層には膜厚２００ｎｍのＳｉ_３Ｎ_４からなる保護絶縁膜ＰＡＳと膜厚２μｍのアクリル系樹脂を主成分とする有機保護膜ＦＰＡＳにより被覆されている。有機保護膜ＦＰＡＳ上では、まずドレイン配線ＤＬの幅より広く、インジウム‐スズ酸化物（ＩＴＯ）よりなる透明共通電極配線ＣＬＴが形成されている。同一工程、同一材料で作製されたＩＴＯからなる透明画素電極ＳＰＴも前記有機絶縁膜ＦＰＡＳ上に形成されている。
【００３３】
上記説明中、配線材料は特に限定する物ではない。
【００３４】
主な透過領域は（１）ドレイン線ＤＬ上の透明共通電極ＣＬＴと、図１の平面図において低温ポリシリコンＰＳＩを被覆するように配置された透明画素電極ＳＰＴ間、（２）前記透明画素電極ＳＰＴとゲート配線ＧＬ上側から上下に延びた透明共通電極配線ＣＬＴの間、（３）前記透明共通電極ＣＬＴと透明画素電極ＳＰＴとの間、（４）前記透明画素電極ＳＰＴとドレイン配線ＤＬ上の透明共通電極配線ＣＬＴの間の４つの領域である。上記透明画素電極ＳＰＴ、透明共通電極ＣＬＴが液晶を駆動する電極である。
【００３５】
一方、液晶ＬＣを封止する対向の基板はカラーフィルタ（ＣＦ）基板ＧＬＳ２である。ＣＦガラス基板ＧＬＳ２は、液晶側に色表示を行う顔料を分散した有機膜材料から構成された色フィルタ（ＦＩＬ）がその画素毎に割り当てられた色に応じて、青（Ｂ）、赤（Ｒ）、緑（Ｇ）の透過光を表現する色フィルタ（赤ではＦＩＬ（Ｒ））となっている。その内側には有機材料からなるオーバコート膜ＯＣ膜が形成されている。ＯＣ膜は無くても良いが、平坦性を向上する目的ではあるほうが望ましい。ＣＦ基板ＧＬＳ２及びＴＦＴ基板ＧＬＳ１の液晶ＬＣに対して接している面には配向膜ＯＬＩが印刷されて所定のラビングが施され、初期配向方向を制御している。また上記、ＣＦガラス基板ＧＬＳ２及びＴＦＴガラス基板ＧＬＳ１の外側の面にはそれぞれ偏光板ＰＯＬが貼られる。この偏光板は互いのガラス基板間で偏向軸が直交するいわゆるクロスニコル状態が形成されている。
【００３６】
ラビング方向と偏光板の角度の関係を図４に示す。偏光軸の一方ＰＤ２はＧＬと同方向に、他方ＰＤ１はＧＬと直交方向としている。またラビング方向ＲＤは上下基板ともＧＬと直交する方向とした。これによりノーマリーブラックモードの配置となり、さらに図１のような屈曲形状の画素パターンによりマルチドメイン化を行っている。むろん、非マルチドメインの場合も本願の範疇に含むものであり、その場合でも偏光板配置がクロスニコルになるようにすることが必要である。
【００３７】
本断面のＣＦ基板ＧＬＳ２には、いわゆる、ブラックマトリクスＢＭが形成されていない。カラーフィルタＦＩＬの色のつなぎあわせは、ドレイン配線ＤＬを被覆するように配置された透明共通電極配線ＣＬＴ上で行う。
【００３８】
ドレイン配線ＤＬを被覆する透明共通電極配線ＣＬＴ幅はドレイン配線幅の少なくとも２倍以上必要である、これは、ＩＰＳ液晶表示装置が基本的に液晶に共通電極電位と画素電位以外の電界が加わると誤動作するため、そのシールドが必要なためである。ただし、そのシールド幅はゲート配線に対するほど完全である必要はない。これは、図１２の駆動で示すように、ドレイン配線の電位は基本的にはその振幅は、画素電極電位の振幅と同程度であり、ＴＦＴのゲート配線を駆動するゲート電位より小さいからである。
【００３９】
ポジ型の液晶材料を用いたＩＰＳ液晶表示装置では透明電極上であっても中央部では光が透過しない。これは幅の広い電極上では横電界がかからず液晶分子が回転しないためである。透明電極の端部からその幅の内部に向かって１．５μｍ領域はフリンジの横電界がかかり透過する。
【００４０】
図３は図１の３-３’の線に沿った断面図である。本断面図は図１において、低温ポリシリコンＰＳＩのＴＦＴとゲート配線ＧＬに対するシールド構造の断面を示す。図３の断面図の左側はＴＦＴの断面である。ドレイン配線ＤＬ、金属画素電極ＳＰＭをいわゆるドレイン電極、ソース電極とし、ゲート配線ＧＬをゲート電極として、ゲート絶縁膜ＧＩを有するいわゆるＭＯＳ型ＴＦＴである。ＵＬＳ上にポリシリコン層ＰＳＩがあり、ドレイン配線ＤＬはゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＩに開けられた第１のコンタクトホールＣＮＴ１、低温ポリシリコンＰＳＩのリンを不純物としてドープされた高濃度ｎ型層ＰＳＩ（ｎ＋）に接続されている。該高濃度ｎ型層ＰＳＩ（ｎ＋）は導電性が高く、擬似的に配線部として働く。一方、ＴＦＴ部分のゲート配線ＧＬ下のＰＳＩはボロンを不純物としてドープされたｐ型層ＰＳＩ（ｐ）となっており、いわゆる半導体層として働き、ＧＬにＯＮ電位で導通状態、ＯＦＦ電位で非導通状態となるスイッチング動作を示す。ゲート配線ＧＬにオン電圧が印加された場合、ゲート配線ＧＬ下部でゲート絶縁膜ＧＩ下部であり、ボロンを不純物としてドープされたｐ型層ＰＳＩ（ｐ）のゲート絶縁膜ＧＩ界面のポテンシャルが反転してチャネル層が形成され、ｎ型化されＴＦＴにオン電流が流れ、結果的に金属画素電極ＳＰＭへ電流が流れ液晶容量及び保持容量が充電される。
【００４１】
前段のゲート配線のシールド構造は図３に示すように、前段のゲート配線の下部はゲート絶縁膜ＧＩを介して、ｎ型ポリシリコン層ＰＳＩ（ｎ＋）が自段のＴＦＴから延びて埋設されており、さらに第２のコンタクトホールＣＮＴ２を通じて前記次段のゲート配線ＧＬ上に層間絶縁膜ＩＬＩ上に金属画素電極ＳＰＭが被覆する構造となっている。前述のように、ＩＰＳ液晶表示装置は映像の画素電位と共通電極電位以外は誤動作の原因となるので、上記のようにゲート配線ＧＬを画素電位（ソース電位）のｎ型ポリシリコンＰＳＩ（ｎ＋）および金属画素電極ＳＰＭで上下よりシールドしており誤動作のない高品位の液晶表示装置が実現できる。
【００４２】
一方、前記前段のゲート配線は一方の電極をゲート配線、絶縁膜としてゲート絶縁膜ＧＩ、層間絶縁膜ＩＬＩの積層膜、他方の電極をｎ型ポリシリコンＰＳＩ（ｎ＋）、金属画素電極ＳＰＭとして保持容量Ｃａｄｄを形成している。金属画素電極ＳＰＭはドレイン配線ＤＬと同一工程、材料で構成されている。ｎ型ポリシリコン層ＰＳＩ（ｎ＋）はドレイン配線ＤＬからＴＦＴを経て給電された画素電位を、金属画素電極ＳＰＭも、同様に画素電位が与えられている。
【００４３】
透明画素電極ＳＰＴへの画素電位の給電は、有機保護膜ＦＰＡＳ、ＳｉＮの保護膜ＰＡＳに開けられた第３のコンタクトホールＣＮＴ３を通じて、金属画素電極ＳＰＭから行われている。透明共通電ＣＬＴおよび透明画素電極ＳＰＭも、ゲート配線ＧＬの端部一部を被覆してシールド効果を高めている。
【００４４】
またゲート配線シールドの平面的様子を図１にて詳述する。ゲート配線からの漏洩電位は、平面的にはかならずゲート電位以外のいずれかの電位によりシールドされている。図１では、透明共通電極ＣＬＴおよび金属画素電極ＳＰＭが重畳することにより、平面的に完全なシールド状態を実現している。金属画素電極ＳＰＭ上には透明画素電極ＳＰＴが透明共通電極ＣＬＴと同層で形成されているため、透明画素電極ＳＰＴと透明共通電極ＣＬＴ間には空間が設けられている。そしてこの空間が、平面的に金属画素電極ＳＰＭによりシールドされている。これにより、平面的に完全なシールドが実現している。
【００４５】
保持容量Ｃａｄｄは、ＴＦＴのポリシリコンＰＳＩに対してＴＦＴガラス基板ＧＬＳ１側からの表示のバックライトによる光照射で発生する電子、正孔により増加するリーク電流に対して液晶容量で決まる画像表示期間（保持期間）中の電位を保つために設定されている。この値を大きく設定できれば、表示画面上の均一性を極めて良好に保つことができる。
【００４６】
本実施例では、従来のようなゲート配線ＧＬと平行に配置された金属の共通電極配線が設置されていない。従って、この画素中央部のコンタクト領域にも透過領域が形成されている。このように、本実施例では透過領域が多くでき、明るい液晶表示装置が提供できる。
【００４７】
次に、図３に示すようなＮＭＯＳ型ＴＦＴの製造工程を図５〜図１０及び図３を用いて説明する。
【００４８】
厚さ０．７ｍｍ、サイズ７３０ｍｍ×９２０ｍｍの歪点約６７０℃の無アルカリＴＦＴガラス基板ＧＬＳ１を洗浄後、ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスを用いたプラズマＣＶＤ法により膜厚５０ｎｍのＳｉ_３Ｎ_４膜、続いて、テトラエトキシシランとＯ_２の混合ガスを用いたプラズマＣＶＤ法により、膜厚１２０ｎｍのＳｉＯ_２膜の積層の下地絶縁膜ＵＬＳを形成する。本絶縁膜ＵＬＳは多結晶シリコン膜へのＴＦＴガラス基板ＧＬＳ１からのＮａ拡散を防止するためである。Ｓｉ_３Ｎ_４、ＳｉＯ_２ともに形成温度は４００℃である。なお、本願では半導体層として多結晶シリコンで代表するが、巨大結晶シリコン、連続粒界シリコン、アモルファスシリコンでもよい。
【００４９】
次に、上にＳｉＨ_４、Ａｒの混合ガスを用いたプラズマＣＶＤ法によりほぼ真性（イントリンシック）の水素化非晶質シリコン膜を５０ｎｍ形成する。成膜温度は４００℃で、成膜直後水素量は約５ａｔ％である。次に基板を４５０℃で約３０分アニールすることにより、水素化非晶質シリコン膜中の水素を放出させる。アニ−ル後の水素量は約１ａｔ％である。
【００５０】
次に、波長３０８ｎｍのエキシマレーザ光ＬＡＳＥＲを前記非晶質シリコン膜にフルエンス４００ｍＪ／ｃｍ^２、で照射し、非晶質シリコン膜を溶融再結晶化させて、ほぼ真性の多結晶シリコン膜を得る。この時レーザビームは幅０．３ｍｍ、長さ２００ｍｍの細線状の形状であり、ビームの長手方向とほぼ垂直な方向に基板を１０μｍピッチで移動しながら照射した。照射時は窒素雰囲気とした。
【００５１】
通常のホトリソグラフィ法により所定のレジストパターンを多結晶シリコン膜上に形成しＣＦ_４とＯ_２の混合ガスを用いたリアクティブイオンエッチング法により多結晶シリコン膜ＰＳＩを所定の形状に加工する（図５）。
【００５２】
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により膜厚１００ｎｍのＳｉＯ_２を形成しゲート絶縁膜ＧＩを得る。この時のテトラエトキシシランとＯ_２の混合比は１：５０、形成温度は４００℃である。引き続きイオン注入法によりよりＢイオンを加速電圧３３ＫｅＶ、ドーズ量１Ｅ１２（ｃｍ^−２）で打ちこみ、ｎ型ＴＦＴのチャネル領域のポリシリコン膜ＰＳＩ（ｐ）を形成する。さらに、第２のホトレジストパターンＰＲＥＳを次段のゲート配線の下部シールド電極となるポリシリコン領域ＰＳＩに、Ｐイオンを加速電圧６０ＫｅＶ、ドーズ量１Ｅ１５（ｃｍ^−２）で打ちこみ、ｎ型のポリシリコンＰＳＩ（ｎ＋）を形成する(図６)。
【００５３】
次にスパッタリング法により、金属配線、例えばＭｏあるいはＭｏＷ膜を２００ｎｍ形成後、通常のホトリソグラフィ法により所定のレジストパターンをＭｏ膜上に形成し、混酸を用いたウエットエッチング法によりＭｏ膜を所定の形状に加工し走査配線ＧＬを得る。
【００５４】
エッチングに用いたレジストパターンを残したまま、イオン注入法によりＰイオンを加速電圧６０ＫｅＶ、ドーズ量１Ｅ１５（ｃｍ^−２）で打ちこみ、ｎ型ＴＦＴのソース、ドレイン領域ＰＳＩ（ｎ＋）を形成する（図７）。上記でｎ型ＴＦＴのソース、ドレインがｎ＋型の低温ポリシリコン膜ＰＳＩ（ｎ＋）及びｐ型のチャネル領域のポリシリコン膜ＰＳＩ（ｐ）ができあがるが、以下のようにｐ型とｎ＋型の間にＰイオン濃度がｎ＋型より少ないｎ型のＬＤＤ領域を作り、ＴＦＴのリーク電流を低減することができる（図示していない）。すなわち、エッチングに用いたレジストパターンを除去後、再度イオン注入法によりPイオンを加速電圧６５ＫｅＶ、ドーズ量２Ｅ１３（ｃｍ^−２）で打ちこみ、ｎ型ＴＦＴのＬＤＤ領域を形成する。ＬＤＤ領域の長さはＭｏをウエットエッチングしたときのサイドエッチング量で定められる。本実施例の場合約０．８μmである。この長さはＭｏのオーバーエッチング時間を変化させることで制御できる。
【００５５】
このとき、ゲート配線の幅Ｗｇを図６のＰＲＥＳの開口部より狭くすることで、Ｃａｄｄを構成する領域のゲート配線の下の半導体もｎ+化することができる。これにより、図7に示すように、Ｗｇの下の部分も低抵抗のｎ+状態とすることができ、Ｃａｄｄを構成する一方の電極とすることが可能となる。
【００５６】
次に、基板にエキシマランプまたはメタルハライドランプの光を照射するラピッドサーマルアニール（ＲＡＴ)法により打ち込んだ不純物を活性化する。エキシマランプまたはメタルハライドランプ等の紫外光を多く含む光を用いてアニールすることにより、多結晶シリコン層ＰＳＩのみを選択的に加熱でき、ガラス基板が加熱されることによるダメージを回避できる。不純物の活性化は、基板収縮や曲がり変形等が問題にならない範囲で、４５０℃程度以上の温度での熱処理によっても可能である（図７）。
【００５７】
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により膜厚５００ｎｍのＳｉＯ_２を形成し層間絶縁膜ＩＬＩを得る。この時のテトラエトキシシランとＯ_２の混合比は１：５、形成温度は３５０℃である。
【００５８】
次に、所定のレジストパターンを形成後、混酸を用いたウエットエッチング法により、前記層間絶縁膜に第１のコンタクトスル−ホールＣＮＴ１及び図１の平面図の第２のコンタクトホールＣＮＴ２を開孔する（図８）。
【００５９】
続いて、スパッタリング法により、Ｔｉを５０ｎｍ、Ａｌ−Ｓｉ合金を５００ｎｍ、Ｔｉを５０ｎｍを順次積層形成した後に所定のレジストパターンを形成し、その後ＢＣｌ_３とＣｌ_２の混合ガスを用いたリアクティブイオンエッチング法により一括エッチングし、ドレイン配線ＤＬ、金属画素電極ＳＰＭを得る（図９）。
【００６０】
ＳｉＨ_４とＮＨ_３とＮ_２の混合ガスを用いたプラズマＣＶＤ法により膜厚３００ｎｍのＳｉ_３Ｎ_４膜である保護膜ＰＡＳを形成し、さらに、スピン塗布法によりアクリル系感光性樹脂を約３.５μｍの膜厚で塗布し、所定のマスクを用いて露光、現像して前記アクリル系樹脂にスルーホールを形成する。次に２３０℃で２０分ベークすることで、アクリル樹脂を焼成し、膜厚２．０μｍの平坦化有機保護膜ＦＰＡＳを得る。続いて、前記有機保護膜ＦＰＡＳに設けたスルーホールパターンをマスクとして下層のＳｉ_３Ｎ_４膜をＣＦ_４を用いたリアクティブイオンエッチング法により加工し、Ｓｉ_３Ｎ_４膜に第３のコンタクトホールＣＮＴ３形成する（図１０）。
【００６１】
このように有機保護膜ＦＰＡＳをマスクとして用いて下層の絶縁膜を加工することにより、一回のホトリソグラフィ工程で２層の膜をパターニングでき、工程を簡略化できる。
【００６２】
最後にスパッタリング法によりＩＴＯ膜等の透明導電膜を７０ｎｍ形成し、混酸を用いたウエットエッチングにより所定の形状に加工して透明共通電極配線ＣＬＴおよび透明画素電極ＳＰＴを形成しアクティブマトリクス基板が完成する（図３）。以上７回のホトリソグラフィ工程で多結晶シリコンＴＦＴが形成される。
【００６３】
図１１に表示マトリクス部の等価回路とその周辺回路の結線図を示す。図中、ＤＬはドレイン線を意味しＤＬ１、ＤＬ2、ＤＬ３とその数字が画面左からの画面内のドレイン配線（映像信号線）を意味する、添字Ｒ、ＧおよびＢがそれぞれ赤、緑および青画素に対応して付加されている。ＧＬはゲート配線ＧＬを意味し、ＧＬ１、ＧＬ２、ＧＬ３とその数字が画面上部からの画面内のゲート線を意味する。添字１、２、は走査タイミングの順序に従って付加されている。ＣＬＸ及びＣＬＹは共通電極配線ＣＬＴを意味し、ＣＬＸ1、ＣＬＸ２とその数字が画面上部からの画面内の横方向の共通電極配線を意味する。一方、ＣＬＹは縦方向の共通電極配線を意味し、ＣＬＹ1、ＣＬＹ２とその数字が画面上部からの画面内の縦方向の共通電極配線を意味する。上記共通電極配線ＣＬＸ、ＣＬＹは等価回路上は番号をつけたが、実際は図１に示すように透明共通電極ＣＬＴでありＣＬＸはゲート配線の端部を被覆し、ＣＬＹはドレイン配線ＤＬを被覆する透明電極であり、メッシュ状に配置されている。そうして画面領域外部の共通電極母線ＣＢＬに接続されている。
【００６４】
ゲート配線ＧＬ（添字省略）はガラス基板上の走査回路ＧＳＣＬに繋がれ、その走査回路への電源あるいはタイミング信号はガラス基板外部のＰＣＢ上に形成された電源及びタイミング回路ＳＣＣから供給される。上記において低温ポリシリコンＴＦＴで構成されたガラス基板上の走査回路は、冗長性を高めるために１本のゲート線（走査線）に対して左右の右側ＧＳＬＲからも給電されているが、画面サイズなどに応じて片側から給電しても良い。
【００６５】
一方、ドレイン配線ＤＬへの給電はガラス基板上の低温ポリシリコンＴＦＴで構成された信号回路ＤＤＣから給電される。信号回路ＤＤＣはガラス基板の映像信号回路ＩＣで構成された回路よりの映像データをＲ、Ｇ、Ｂの色データに応じて分配する機能を持つ。従って、ガラス基板上の信号回路からの接続端子数は画面内のドレイン配線数の三分の一である。
【００６６】
また、共通電極配線は、本実施例では、透明共通電極配線ＣＬＴである。
この共通配線は、図１で示したように、メッシュ状の画素内で結線となっている。ＣＬＸ、ＣＬＹは、画面の左右、あるいは上下に引き出され、まとめてインピーダンスの低い共通電極母線ＣＢＬに結線され、電源及びタイミング回路ＩＣのＳＣＣに結線される。この共通電極は、画面内の画素の共通（コモン）電位を与える。
【００６７】
画面内の低温ポリシリコンＴＦＴは、ｎ型のＴＦＴであり、ゲート配線ＧＬにゲート電圧を印加し、そのタイミングでドレイン線ＤＬに給電されたドレイン電圧（データ）を共通電極配線ＣＬＴとの間の液晶容量Ｃｌｃに給電することにより表示を行う。液晶容量Ｃｌｃの電位を表示期間中に維持する能力を向上するために、保持容量Ｃａｄｄを形成する。ＣＣはドレイン配線ＤＬの断線を検査する低温ポリシリコンＴＦＴで形成した検査回路であり、ＣＰＡＤは検査端子である。
【００６８】
図１２に本発明の液晶表示装置の駆動波形を示す。共通電極電圧Ｖｃｏｍを直流電圧とした場合の例を示す。ゲート電圧Ｖｇは1ゲート線毎に順次走査し、ドレイン電位Ｖｄに対して、画素の低温ポリシリコンＴＦＴのしきい電圧を更に加算した電圧が印加された際に画素ＴＦＴがオン状態になり、図１１に示した液晶容量Ｃｌｃに充電される。上記共通電極電圧Ｖｃｏｍ、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄはそれぞれ、図１１のメッシュ状の共通電極配線を構成する共通電極配線ＣＬＴ、ゲート配線ＧＬ、ドレイン配線ＤＬに印加される。本実施例では、ドレイン電圧Ｖｄは、例えば、ノーマルブラックモードでの液晶表示で白表示を行う場合を示しており、ゲート線は1ライン毎に選択され、そのライン毎に共通電極電圧Ｖｃｏｍに対してプラス、マイナスの極性反転される。画素電位ＶｐはＴＦＴを通じて液晶容量Ｃｌｃに充電されるが、奇数、偶数フレームで共通電極電位Ｖｃｏｍに対して反転される。特定のアドレスのＴＦＴのゲート配線ＧＬに対して、ゲート配線が選択されＶｇがＶｄより大きくなると液晶容量Ｃｌｃに画像に対応する電位が充電されるが、上記のように次ぎのフレームになり、共通電極電位Ｖｃｏｍに対して反転されたＶｄが印加されるまで液晶容量Ｃｌｃの電位は保持されなければならない。この保持率はＴＦＴのオフ（リーク）電流が大きくなると低下する。これを防止するには、図１１の等価回路の保持容量Ｃａｄｄを大きく設定する必要がある。
【００６９】
（実施例２）
図１３は本発明の第２の実施例を示す画素の平面図であり、図１４、図１５はその図１３における１４―１４’、１５―１５’として一点鎖線で示した切断線での断面を示す。図面では切断部を分かりやすくするため、数字を○で囲い切断部を示している。
【００７０】
図１３は実施例１と同様にドレイン配線ＤＬを横切る方向に主な透過部を４つもつＩＰＳ方式の画素パターンである。本実施例での実施例１に対する大きな特徴の一つは、1画素の中央付近に共通電位を与える保持容量配線ＣＬがゲート配線ＧＬに平行して配置され、これが１つの画素領域に対して、ドレイン配線ＤＬ下部に埋設される状態でH字状に配置されている点である。もう一つはドレイン配線と第１のコンタクトホールＣＮＴ１で接続されたポリシリコンＰＳＩが、透明画素電極ＳＰＴの下部から保持容量配線ＣＬの下部に埋設され、さらに図面右手側のドレイン配線ＤＬの下部に埋設された保持容量配線ＣＬのさらに下部に埋設されるように延在している点である。
【００７１】
前者のH字形状の保持容量配線ＣＬは、実施例１のゲート配線ＧＬに対して上下に挟むシールド構成に加えて、さらにドレイン配線DLに対しても上部は透明共通電極ＣＬＴ、下部から保持容量配線ＣＬで上下にシールドして表示の誤動作を完全に除去する役割を果す。後者、ドレイン配線ＤＬの下部に保持容量配線ＣＬを設け、さらにその下部にポリシリコンＰＳＩを設ける構造では、該ＰＳＩが画素電位となるため、保持容量配線ＣＬとの間に保持容量Ｃｓｔｇを作ることができる。その結果、実施例１に比べて前段のゲート配線ＧＬとの保持容量Ｃａｄｄを減らすことができ、開口率を向上する役割を果す。図１４、図１５の断面構造でその詳細を示す。
【００７２】
図１４は図１３の平面図の１４−１４’の断面図であり、隣接するドレイン配線ＤＬ間の４つの透過領域に対する断面構造である。実施例１と大きく異なるのはドレイン配線ＤＬの周辺の断面構成である。すなわち、実施例１ではドレイン配線ＤＬはその上部の保護膜ＰＡＳ及び有機保護膜ＦＰＡＳの積層膜上に透明共通電極ＣＬＴを被覆することでシールドしていた。これに対し、図１４ではドレイン配線の下部もゲート配線ＧＬと同一工程、材料で構成した保持容量配線ＣＬでシールドしている。保持容量配線ＣＬと透明共通電極ＣＬＴは、一例として表示領域外で共に一定電位の共通電位が印加されている。これにより、ＩＰＳ型液晶表示装置におけるドレイン配線からの透過領域への漏れ電界をシールドして表示品質が向上する。
【００７３】
一方、前記ドレイン配線の下部に配置された保持容量配線ＣＬのさらに下部には、ｎ＋型ポリシリコン層ＰＳＩ（ｎ＋）が形成されている。この層はＴＦＴからの画素電位が印加されており、保持容量配線ＣＬとゲート絶縁膜ＧＩを介した保持容量Ｃｓｔｇを形成する。これにより、1画素領域内の保持容量Ｃｓｔｇをドレイン配線ＤＬやその上部の透明共通電極ＣＬＴの幅を変えずに大きくできる。結果的に図１３のゲート配線ＧＬの幅を狭くできるので開口率を大きくできる。
【００７４】
図１５は図１３の１５−１５’線上の断面図であり、ドレイン配線ＤＬの第１のコンタクトホールＣＮＴ１からのＴＦＴ、これが画素電位を充電する経路でｎ＋型ポリシリコンＰＳＩ（ｎ＋）へ至り、最終的にドレイン配線ＤＬ下部間で到達する部分である。ドレイン配線ＤＬから第１のコンタクトホールＣＮＴ１を経て印加された映像電圧は、ＴＦＴのゲート配線ＧＬにオン電圧を印加することでチャネルが形成され、ＴＦＴのソース電極に相当するｎ＋型ポリシリコン層ＰＳＩ（ｎ＋）に画素電位を伝達、ゲート配線ＧＬと同一工程、材料で形成された保持容量配線ＣＬとの保持容量Ｃｓｔｇを充電する。
【００７５】
【発明の効果】
以上詳述したように、本発明の主に低温ポリシリコンＴＦＴで構成されたＩＰＳ表示方式の液晶表示装置により、画像誤動作がなく表示品質が高く、明るい高画質の液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＴＦＴ液晶表示装置の画素の要部平面図である。
【図２】図１の２−２’線線に沿った画素の要部断面図である。
【図３】図１の３−３’線に沿った画素の要部断面図である。
【図４】本発明の一実施例による偏光板と初期配向方向の関係を説明する図である。
【図５】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第１ホト工程後までの製造方法を説明するための断面図である。
【図６】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第２ホト工程後までの製造方法を説明するための断面図である。
【図７】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第３ホト工程後までの製造方法を説明するための断面図である。
【図８】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第４ホト工程後までの製造方法を説明するための断面図である。
【図９】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第５ホト工程後までの製造方法を説明するための断面図である。
【図１０】本発明の一実施例によるＴＦＴ液晶表示装置のＴＦＴ基板の第５ホト工程後までの製造方法を説明するための断面図である。
【図１１】ＴＦＴ―ＬＣＤの概略の等価回路を表す平面図である。
【図１２】ＴＦＴ―ＬＣＤの画素の駆動波形を表すタイミングチャートである。
【図１３】本発明の他の実施例によるＴＦＴ液晶表示装置の画素の平面図である。
【図１４】本発明の他の実施例における隣接するドレイン線間を横切る図１３の１４−１４’に沿った要部断面図である。
【図１５】本発明の他の実施例における図１３の１５−１５’に沿った要部断面図である。
【符号の説明】
ＣＬ…保持容量配線、ＣＬＴ…透明共通電極あるいは配線、ＣＰＡＤ…検査パッド、ＣＮＴ１…ドレイン配線とＳｉアイランドをつなぐコンタクトホール、ＣＮＴ２…金属電極とＳｉアイランドをつなぐコンタクトホール、ＣＮＴ３…金属電極と透明画素電極をつなぐコンタクトホール、Ｃａｄｄ、Ｃｓｔｇ…保持容量、ＤＤＣ…ガラス基板上のドレイン分割回路、ＤＬ…ドレイン配線、ＣＦ…カラーフィルタ層、ＦＩＬ…カラーフィルタ層、ＦＰＡＳ…有機保護膜、ＧＩ…ゲート絶縁膜、ＧＬ…ゲート配線、ＧＬＳ１…ＴＦＴガラス基板、ＧＬＳ２…ＣＦガラス基板、ＩＤＣ…外付けのドレイン回路、ＩＬＩ…層間絶縁膜、ＬＣ…液晶（分子）、ＯＣ…カラーフィルタのオーバコート膜、ＯＬＩ…配向膜、ＰＡＳ…保護絶縁膜、ＰＯＬ…偏光板、ＰＳＩ…ｐ−Ｓｉアイランド、ＰＳＩ（ｐ）…ｐ型ｐ−Ｓｉ半導体層、ＰＳＩ（ｎ＋）…ｎ＋型ｐ−Ｓｉ半導体層、ＳＰＢ…拡散フィルム、ＳＰＣ…支柱、ＳＨＤ…シャーシ、ＳＰＭ…金属画素電極、ＳＰＴ…透明画素電極、ＳＳＣ…電源、コントロール回路、ＵＬＳ…下地絶縁膜。

Claims

液晶層を介して対向配置された第１の基板と第２の基板を有し、
前記第１の基板上に複数のゲート配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素が構成される横電界方式の液晶表示装置において、
前記第1の基板には半導体層と、該半導体層上に形成された第1の絶縁膜と、第1の絶縁膜上に形成されたゲート配線と、ゲート配線上に第２の絶縁膜と、第２の絶縁膜上に形成されたドレイン配線と、ドレイン配線上に形成された第３の絶縁膜と、第３の絶縁膜上に形成された共通電極あるいは共通電極配線を有し、
前記半導体層は、前記隣接するゲート配線のうちの該半導体層が接続された薄膜トランジスタが形成された第１のゲート配線とは別の第２のゲート配線の下部に第１の絶縁膜を介して形成された重畳領域を有し、
前記重畳領域において、前記第２のゲート配線の上部に少なくとも前記第２絶縁膜を介して形成された金属からなるシールド電極を有することを特徴とするアクティブマトリックス型液晶表示装置。
前記ゲート配線の少なくとも端部が、前記少なくとも前記第３の絶縁膜を介して形成されたシールド電極と前記共通電極とで平面的に被覆されていることを特徴とする請求項１に記載のアクティブマトリックス型液晶表示装置。
前記第３の絶縁膜が有機膜であることを特徴とする請求項１に記載のアクティブマトリックス型液晶表示装置。
前記第３の絶縁膜上に被覆された共通電極は透明電極であることを特徴とする請求項１に記載のアクティブマトリックス型液晶表示装置。
液晶層を介して対向配置された第１の基板と第２の基板を有し、
前記第１の基板上には複数のゲート配線と、複数の保持容量配線と、前記複数のゲート配線とマトリクス状に交差する複数のドレイン配線と、前記ゲート配線とドレイン配線のそれぞれの交点に対応して形成された薄膜トランジスタを有し、隣接するゲート配線とドレイン配線とで囲まれる領域で画素が構成される横電界方式の液晶表示装置において、
前記第１の基板には半導体層と、該半導体層上に形成された第１の絶縁膜と、第１の絶縁膜上に形成されたゲート配線と、ゲート配線上に形成された第２の絶縁膜と、第２の絶縁膜上に形成されたドレイン配線と、ドレイン配線上に形成された第３の絶縁膜と、第３の絶縁膜上に形成された共通電極を有し、
前記ドレイン配線の下部に前記ドレイン配線延在方向に延在する前記保持容量配線を有し、前記ドレイン配線の上部に前記ドレイン配線延在方向に延在する前記共通電極を有し、
前記半導体層は、前記保持容量配線の下部に延在して保持容量を形成する第１の重畳域と、前記隣接するゲート配線のうちの該半導体層が接続された薄膜トランジスタが形成された第１のゲート配線とは別の第２のゲート配線の下部に前記第１の絶縁膜を介して形成された第２の重畳領域を有し、
前記第２の重畳領域において、前記２のゲート配線の上部に少なくとも前記第２絶縁膜を介して形成された金属からなるシールド電極を有することを特徴とするアクティブマトリックス型液晶表示装置。
前記保持容量配線と前記共通電極は表示領域外で接続され同電位が与えられていることを特徴とする請求項５に記載のアクティブマトリックス型液晶表示装置。
前記薄膜トランジスタの半導体層はポリシリコンで構成されていることを特徴とする請求項１ないし６のいずれかに記載のアクティブマトリックス型液晶表示装置。