JP4096507B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数機能を混載した半導体デバイスの製造方法に関する。詳しくは、二重ゲート型半導体素子からなる不揮発性メモリ等と単ゲート型半導体素子からなるロジック回路部とを混載して有する半導体デバイスの製造方法に関する。
【0002】
近年では、単にフラッシュメモリとかEEPROM(電気的書き換え可能な不揮発性メモリ)等の半導体メモリデバイスは、それ自体を機能としてユーザーの使用に供するのではなく、むしろかかるメモリデバイスの用途に応じてロジックデバイス等の周辺回路の機能をも含めてワンチップ化して製品価値を高めたものに需要が高まっている。しかし、ロジックデバイスは単ゲート型のトランジスタ素子が回路の中心要素となり、それが必要な回路論理に応じて組み合わせて構成されるものであるため、回路中のトランジスタ素子は必ずしも整然と配置されるものではないのに対し、メモリデバイスはワード線,ビット線の交点に記憶要素たるメモリセルトランジスタが配置されるため、回路内のメモリセルトランジスタは整然と配置されるのが常である。また、フラッシュメモリとかEEPROM(電気的書き換え可能な不揮発性メモリ)等の半導体メモリデバイスの場合、二重ゲート型のトランジスタをメモリセルとするのが一般である一方、ロジックデバイスは単ゲート型トランジスタが一般である。以上から、トランジスタゲートの形成を共通化させかつ工程短縮化しようとすれば、工程にこれまでにない工夫を要する。
【0003】
このような状況に加えて、デバイスを高速化しようとして、ゲート電極自体の抵抗低減を図るべく、ゲート電極を導電性の金属素材で形成しようとして、ゲート電極形成工程を抜本的に変更しようという試みも始まっており、混載型半導体デバイスにかかる新たな技術を整合させるには、その製造工程をできるだけ短縮し容易に形成できる新たな工夫が必要になっている。
【0004】
【従来の技術】
それでは、従来の技術としてフラッシュメモリの製造方法とダマシンゲートプロセスによる単ゲート型トランジスタからなるデバイスの製造方法の二例を取り上げて順次説明する。
[従来のフラッシュメモリの製造方法]
図1乃至図3参照。
【0005】
図1〜図3は、それぞれ、従来のフラッシュメモリの製造方法の工程説明図(その1〜その3)である。図1中、最上部の図が示す上面で見て、α−α'断面を捉えて工程順に示したものが、(a),(b),(c)等のそれぞれである。最上部の図は、その左側に周辺トランジスタ領域を示し、また右側には不揮発性メモリセル領域を示している。
図1中、工程(a)参照。
【0006】
まず、一導電型(P+)の半導体基板上に、熱酸化膜(SiO2)を12nm,絶縁膜(Si3N4等)を200nm成長し、それをパターニングしてできるハードマスクを用いたドライエッチングにより素子分離領域に十分深い溝を形成する。この溝を完全に埋めるに十分な厚さの酸化膜を堆積し、CMP(ケミカルメカニカルポリッシュ)により溝からはみ出した分の酸化膜を除去して表面を平坦化する。次にストッパ膜として機能する熱酸化膜(SiO2)及び絶縁膜(Si3N4)を除去して、できた埋め込み酸化膜構造をSTI(Shallow Trench Isolation)とする。
図1中、工程(b)参照。
【0007】
次に、周辺トランジスタ部の領域に不純物イオンを注入して、熱拡散させ、所望の形状にウエルを形成する。そして、熱酸化法により半導体基板の全面に、不揮発性メモリの第1ゲート絶縁膜(トンネルゲート絶縁膜:TNOX)となる薄い酸化膜を形成する。
図1中、工程(c)参照。
【0008】
次に、全面に第1多結晶シリコン膜をCVD(化学気相成長)法にて形成する。次に、不揮発性メモリのフローティングゲートの素子分離のため、先ずレジスト膜をフォトリソグラフィー法にてパターニングしてレジストマスクを形成する。次いで、このレジストマスクを用いドライエッチングにて第1多結晶シリコンをパターニングする。そして、第1多結晶シリコン膜上に第2ゲート絶縁膜(PA(第一層目配線層)−PB(第二層目配線層)間絶縁膜)として酸化膜(または、ONO膜[シリコン酸化膜/シリコン窒化膜/シリコン酸化膜])を薄く形成する。続いて、全面に被膜したレジスト膜をフォトリソグラフィー法にてパターニングする。
第2図中、工程(d)参照。
【0009】
次に、このレジストパターンをマスクとして用い、ドライエッチングにて第2ゲート絶縁膜(PA(第一層目配線層)−PB(第二層目配線層)間絶縁膜),第1多結晶シリコン膜(フローティングゲート)を順にパターニングし、不揮発性メモリセル部にのみ選択的にゲートパターンとなるよう前記した第2ゲート絶縁膜および第一多結晶シリコン膜を残し、他から全て第2ゲート絶縁膜および第一多結晶シリコン膜を除去する。
第2図中、工程(e)参照。
【0010】
次に周辺トランジスタ領域の第1ゲート絶縁膜を前処理により除去し、その部分に第3ゲート絶縁膜(GOX)を薄く成長する。
第2図中、工程(f)参照。
次に全面に第2多結晶シリコン膜を厚く形成し、その直上に反射防止膜兼後工程でのドライエッチング時のストッパ膜として働くSION膜を厚く堆積し、次いでフォトレジストをパターニング形成する。フォトリソグラフィー技術を用いて、不揮発性メモリセル部のフローティングゲート電極及びコントロールゲート電極をパターニングする。次に、新しいパターンのマスクに付け替え、フォトリソグラフィー技術を用いて周辺トランジスタ領域のゲート電極をパターニングする。
第3図中、工程(g)参照。
【0011】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層(n+拡散層)を基板と逆導電型の砒素を不純物イオン注入して形成する。
第3図中、工程(h)参照。
【0012】
続いて化学気相成長法により酸化膜を厚く成長させた後、全面異方性エッチングして、周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極、第2のゲート絶縁膜、コントロールゲート電極の側壁に側壁絶縁膜を残し、他から酸化膜を除去する。次に第2多結晶シリコン層をマスクの一部として不揮発性メモリセル部のソース領域を開口したレジストパターンを用いて、素子分離絶縁膜をドライエッチングを行い部分的に除去し、自己整合的に共通ソース領域(所謂セルフアラインドソース領域(SAS; Self Aligned Source))を形成する。次に自己整合的に周辺トランジスタのソース・ドレイン拡散層(n+拡散層)を基板と逆導電型の砒素をイオン注入する。この時、さきほど素子分離絶縁膜を除去した部分にも砒素が導入され、自己整合的にトランジスタのソース領域と共通ソース配線層が形成される。次に薬液処理によりゲート電極上のSiON膜を除去する。次に例えば薄いCo(コバルト)+TiN(チタンナイトライド)を全面的に成長した後、RTA(ラピッド・サーマル・アニール)にて高融点金属シリサイド層(この例ではCoSi(コバルトシリサイド)層)を形成し未反応のCo(コバルト)+TiN(チタンナイトライド)をドライエッチングして除去する。さらにRTAアニールを行なう。以上で、ゲート電極上及びソース・ドレイン拡散層上には高融点金属シリサイド層(所謂サリサイド層)が自己整合的に形成できる。
第3図中、工程(i)参照。
【0013】
次に十分厚く全面に層間絶縁膜を被着形成する。この後、図示しないが、層間絶縁膜にコンタクトホールを設け、電極配線を形成して不揮発性半導体記憶装置とする。以上が、従来のフラッシュメモリの製造方法である。
[ダマシンゲートプロセスによる単層ゲート素子の製造方法]
次に、従来のダマシンゲートプロセスによる単層ゲート素子の製造方法を説明する。
図4参照。
【0014】
図4は、従来のダマシンゲートを有する半導体装置の製造方法の工程説明図であり、(a)〜(h)まで順に工程毎に断面図を示したものであり、各工程毎の図は、それぞれがゲート絶縁膜およびゲート電極が異なる第一のトランジスタ(図の左)と第二のトランジスタ(図の右)の二種類の単ゲートトランジスタの各工程における断面図からなる。なお、図4は日本公開特許公報特開平11−74369号公報から引用したものであり、これにしたがって以下説明する。
図4中、工程(a)の断面図参照。
【0015】
まず、半導体基板201上にウエル領域及びSTI構造の素子分離領域が形成される。(図示せず)その後、ゲート酸化膜203が熱酸化法で薄く形成され、その上にポリシリコン膜204、シリコン窒化膜205がそれぞれCVD(化学気相成長)法で順次被着形成される。次に、図示されるように、ポリシリコン膜204,シリコン窒化膜205の積層膜がフォトリソグラフィー法によりゲート電極パターンに適した形状にパターニングされる。次にパターニングされたゲート電極をマスクとして導電性不純物がイオン注入によって半導体基板201内に導入され、これが後にLDD(Lightly Doped Drain)層として機能する。その後、パターニングされたゲート電極の側壁にシリコン酸化膜からなる側壁絶縁膜207が形成される。このようにしてダミーのゲート電極及び側壁絶縁膜207からなるダミーゲート構造をマスクとして、導電性不純物のイオン注入が行われる。その後、熱処理を行うことによりソース・ドレイン拡散領域206が形成される。次にCVD法で全面にシリコン酸化膜208が形成され、ダミーゲート構造の全てが覆われる。その後、シリコン窒化膜205をエッチングストッパとして用い、CMP(ケミカルメカニカルポリッシュ)法でシリコン酸化膜208をエッチバックし、その全面が平坦化される。
図4中、工程(b)の断面図参照。
【0016】
次に,第一のトランジスタが形成される領域をフォトレジスト209で覆い、シリコン窒化膜205及びポリシリコン膜204が順次除去され、これにより溝部210が形成される。
図4中、工程(c)の断面図参照。
【0017】
続いて、溝部210の底面に露出したゲート酸化膜203を通してチャネルイオン注入が行われ、その後、この露出領域のゲート酸化膜203が除去される。次に、露出された領域のシリコン基板201表面に熱酸化法によりゲート酸化膜211が形成され、さらに全面にタングステン膜212が形成される。
図4中、工程(d)の断面図参照。
【0018】
次にCMP(ケミカルメカニカルポリッシュ)法で溝部210以外に形成されたタングステン膜212が除去され、溝内にのみタングステン膜212が残置される。
図4中、工程(e)の断面図参照。
【0019】
続いて、ポリシリコン膜204上のシリコン窒化膜205を剥離することにより、ポリシリコン膜204が露出され、溝部213が形成される。
図4中、工程(f)の断面図参照。
【0020】
次に、タングステン膜214が全面に堆積される。
図4中、工程(g)の断面図参照。
【0021】
次に、CMP(ケミカルメカニカルポリッシュ)法でタングステン膜214が研磨され、第一のトランジスタの溝内にのみタングステン膜214が残置される。
図4中、工程(h)の断面図参照。
【0022】
次に、厚い層間絶縁膜を形成した後、コンタクトホールを形成し、電極配線を形成して不揮発性半導体メモリとする。
【0023】
【発明が解決しようとする課題】
先ずは、従来のロジック部トランジスタの問題点と従来のフラッシュ部トランジスタの問題点を個々に説明し、次いでロジック・フラッシュ両者を混載しようとした場合に解決を要する課題を取り上げることとする。
ロジック部トランジスタの問題
トランジスタの高速化には、ゲート電極の低抵抗化と電流駆動能力の向上が必須である。ゲート抵抗を下げるためには、シリサイド膜厚を厚くすればよい。しかし、その場合、微細化が進むとゲートの高さがゲート長に比べて高くなりすぎ、ゲートの加工に困難をきたす、という問題があった。電流駆動能力を向上させるには、微細化に伴って低電圧化が進んでも十分なチャネルを形成できるようにすればよいので、ゲート絶縁膜を薄くすればよい。しかし、シリコン酸化膜では膜厚が例えば5nm以下になるとリーク電流が増大してトランジスタ特性が劣化する、という問題があった。以上が、ロジック部トランジスタにおける問題点の説明である。
フラッシュ部トランジスタの問題
フラッシュメモリセルのゲート低抵抗化の問題を説明する。フラッシュメモリとロジックデバイスとを混載したLSIにおいては、ロジック部の高速化だけでなく、フラッシュメモリセルの高速化も必須である。ロジック部と同じように、ゲート抵抗を下げるためにはシリサイド膜厚を厚くしていくしかないが、そのためゲートの高さがゲート長に比べて高くなりすぎ、ゲートの加工に困難を来すようになる。フローティング・ゲート、コントロール・ゲートの積層構造からなるフラッシュメモリにおいては、ロジック部よりもさらにその傾向が顕著である。
【0024】
次に、フラッシュメモリのカップリング比とデータ保持特性の問題を説明する。フローティング・ゲートの電位をVFG,コントロール・ゲートの電位をVCGとし、半導体基板とフローティング・ゲート間の容量をC0,フローティング・ゲートとコントロール・ゲート間の容量をC1とすると、VFGとVCGには以下の関係が成り立つ。
【0025】
VFG = 1/(1+C0/C1)×VCG
VFG/VCG = 1/(1+C0/C1)
VFG/VCGをカップリング比と呼ぶ。
【0026】
理想的にC0<<C1ならC0/C1≒0となり、カップリング比 VFG/VCG≒1となって、VCGに印加した電位がそのままVFGに掛かることになる。
【0027】
カップリング比が低いと、素子の微細化が進んでも、フラッシュメモリのデータ書き込み、消去時にコントロール・ゲートに印加する電圧を下げられない。ロジック部では低消費電力化が進んでも、フラッシュメモリセルで高い電圧が必要なため、チップ全体の低消費電力化が進まない。また、低い電源電圧から高電圧を作る回路が必要なため、チップ面積は大きくなってしまう。この傾向は、ロジック部の微細化が進んで電源電圧が下がるほど顕著になる。
【0028】
カップリング比向上のために上記C1を大きくするためには該絶縁膜の膜厚を薄くすればよい。しかし、その結果リーク電流が増加してデータ保持特性が劣化する。
【0029】
また上記C1を大きくするために、フローティング・ゲートとコントロール・ゲートの接触面積を増やす方法もあるが、セル面積の増大や構造の複雑化が問題となる。
【0030】
最後にフラッシュメモリ混載ロジックLSI製造時の問題について説明する。ロジック部で使用するトランジスタに関しては、シリサイド膜よりも低抵抗なW(タングステン)を、CMP(ケミカルメカニカルポリッシュ)法によって形成し、かつシリコン酸化膜よりも誘電率の高いTa2O5をゲート絶縁膜として用いる方式のトランジスタ試作結果が報告されている。
(A.Yanagishita et al.:IEDM Tech. Dig.1998,pp.785-788)
(A.Chatterjee et al.: IEDM Tech. Dig.1998,pp.777-780)
ただしこれらの発表はすべて単体トランジスタからなる試作品レベルでの開示に留まり、フラッシュメモリ混載ロジックLSIへの適用方法は示されていない。
【0031】
例えば単純にロジック部のみに上記のような高誘電率膜、メタル・ゲートを使用すると、フラッシュメモリセル部とプロセスが別々になるため、工程数、コストの増加を招いてしまう。
【0032】
また、フラッシュメモリセルはフローティング・ゲートの高さの分だけロジック部トランジスタより高くなる。その段差により、後に形成されるコンタクト孔の開口、メタル配線形成の加工マージンが減少するため、信頼性、歩留まりが劣化する。
【0033】
以上まとめると、
1)従来のフラッシュメモリ混載ロジックLSIでは、フラッシュメモリセル及びロジック領域トランジスタのゲート長が縮小されると、シリサイド膜によるゲート電極の低抵抗化では不十分になるという問題があった。
【0034】
また、ゲート電極の抵抗を下げるために上記シリサイド膜の膜厚を厚くすると、横方向(チャネル方向)に対して縦方向の比率が高くなりすぎ、ゲート電極の加工が困難になるという問題があった。
2)従来のフラッシュメモリ混載ロジックLSIでは、不揮発性メモリセルのフローティング・ゲートとコントロール・ゲート間絶縁膜にONまたはONO等を使用しているため、カップリング比を上げるには該絶縁膜の薄膜化か上記C1キャパシタの面積を増加させるしかない。しかし、薄膜化は信頼性の劣化を招き、面積増加はメモリセル面積の増加やプロセスの複雑化に繋がってしまう。そのため、コントロール・ゲートに印加する電圧を下げられず、低消費電力化できないという問題があった。
3)従来のフラッシュメモリ混載ロジックLSIの製造方法では、ロジック領域のトランジスタの高性能化のために、ゲート絶縁膜に高誘電体膜を、ゲート電極材料としてW、Alなどの金属を使った場合、不揮発性メモリセルとプロセスが共用できなくなるため、工程数が増加し、信頼性の劣化やコストの増加を招くという問題があった。
【0035】
また、フラッシュメモリセルはフローティング・ゲートの高さの分だけロジック部トランジスタより高くなる。その段差により、後に形成されるコンタクト孔の開口、メタル配線形成の加工マージンが減少するため、信頼性、歩留まりが劣化する、という問題があった。
【0036】
そこで、本発明の目的は、容易かつ安価な方法で、上記課題を解決することのできる、高集積で信頼性の高いフラッシュメモリ混載ロジックLSIおよびその製造方法を提供することである。
【0037】
上記したような単純なフラッシュメモリの製造方法を混載デバイスに採用しようとすれば、メモリ外の周辺トランジスタを高速化するためにゲート絶縁膜の薄膜化が必須となるが、ゲート電極の空乏化が実効ゲート絶縁膜の膜厚をかさあげし、ゲート容量は頭打ちする。ゲート容量を増やすためには、空乏化の起きない金属素材をゲート電極に採用すれば良いが、フラッシュメモリセルと同時に、単ゲートトランジスタからなる周辺トランジスタも一緒に形成できて、メタルゲートを工程簡略的に形成できる製造方法の確立が求められる。また、メタルゲートでなくともゲート縦構造の薄膜化にともないポリサイドやポリメタル構造のゲート電極構造を取る場合には、ポリシリコン層を薄膜化する必要が出てくる。これらのポリサイドやポリメタル構造のゲート電極ではトランジスタゲート形成後に高温アニールをかけるとポリシリコン膜上の金属層が薄いポリシリコン膜を通じて拡散し、酸化膜劣化を引き起こす可能性があるため、高温アニールの後にゲート形成を行う手順での工程が必須である。(ダマシンメタルゲートプロセス)また、上記したダマシンゲートプロセスを用いた単ゲート素子の製造方法を単純にフラッシュメモリとロジックトランジスタとの混載デバイスに採用しようとすると、導電膜のみの積層ゲート(ポリシリコン+タングステン)構造のものは知られていたが、絶縁膜を介在して、電気的に分離された2層の導電膜のゲート電極構造は知られていなかった。
【0038】
動作高速化が強く要請される周辺トランジスタと、積層ゲート型が必須となる不揮発性メモリセルを1チップ上に混載させるうえで、両者のプロセスを整合させて同時並行的に素子形成を行おうとした場合、これらの異なる素子両方を一緒にダマシンゲートプロセスで形成するには、周辺トランジスタに比べ不揮発性メモリセルの方がゲート縦構造が高いため、周辺トランジスタに不揮発性メモリセルの高さ相当のダミーゲートが必要となる。しかし、単層ダミーゲートではアスペクトが高いために、オーバーエッチングによる基板掘られなど制御性が問題となってくる。
【0039】
【課題を解決するための手段】
以上のような従来技術の課題を解決するための手段として、本発明では例えば以下のような構成を手段として用いる。
具体的には、半導体装置の製造方法であって、半導体基板上に第1シリコン膜、第1絶縁膜、第2シリコン膜を順次形成する工程と、第2シリコン膜、第1絶縁膜、第1シリコン膜をパターニングして、第1パターン及び第2パターンを形成する工程と、第1パターン及び第2パターンを覆う被膜を形成する工程と、被膜をエッチングして、第1パターン及び第2パターンの側面にサイドウォール膜を形成する工程と、半導体基板全面に層間絶縁膜を形成する工程と、層間絶縁膜を研摩し、第1パターン及び第2パターンの上面を露出させる工程と、第1パターンに含まれる第2シリコン膜及び第2パターンに含まれる第2シリコン膜を除去する工程と、第2パターンに含まれる第1絶縁膜及び第1シリコン膜を残しつつ、第1パターンに含まれる第1絶縁膜及び第1シリコン膜を除去する工程と、半導体基板全面に第3導電膜を形成する工程と、第3導電膜を研摩し、膜間絶縁膜を露出させる工程とを有する。
【0040】
また他の構成は、半導体装置の製造方法であって、半導体基板上に第1シリコン膜、第1絶縁膜、第2シリコン膜を順次形成する工程と、第2シリコン膜、第1絶縁膜、第1シリコン膜をパターニングして、第1パターン及び第2パターンを形成する工程と、第1パターン及び第2パターンを覆う被膜を形成する工程と、被膜をエッチングして、第1パターン及び第2パターンの側面にサイドウォール膜を形成する工程と、半導体基板全面に膜間絶縁膜を形成する工程と、膜間絶縁膜を研摩し、第1パターン及び第2パターンの上面を露出させる工程と、第1パターンに含まれる第2シリコン膜及び第2パターンに含まれる第2シリコン膜を除去する工程と、第2パターンに含まれる第1絶縁膜及び第1シリコン膜を残しつつ、第1パターンに含まれる第1絶縁膜及び第1シリコン膜を除去する工程と、半導体基板全面に第3導電膜を形成する工程と、第3導電膜を研摩し、膜間絶縁膜を露出させる工程とを有する。
【0043】
以上が、本発明が課題解決のために用いる手段の一例である。続いて、以下においては、実施形態にしたがった詳細な課題解決手段に言及する。
【0044】
(手段1)
不揮発性メモリセル部と周辺トランジスタ領域ともに2層のダミーゲート(一部不揮発性メモリセル素子として使用)を使用して通常の不揮発性メモリセル(2層ゲート)構造を不揮発性メモリセル部及び周辺トランジスタ領域に形成する。このようにすることで不揮発性メモリセル部と周辺トランジスタ領域のゲート高さが合い、層間絶縁膜をCMP(ケミカルメカニカルポリッシュ)工程により研磨することで同一工程で不揮発性メモリセル部と周辺トランジスタ領域のダミーゲートの頭部を露出させることができる。そして、不揮発性メモリセル部と周辺トランジスタ領域ともに第2導電膜[PB(第二層目配線層)(ダミーゲート上層)]及び第2ゲート絶縁膜[PA(第一層目配線層)-PB(第二層目配線層)間ダミー絶縁膜]を除去し、次に不揮発性メモリセル部をマスクし、周辺トランジスタ領域の第1導電膜[PA(第一層目配線層)(ダミーゲート下層)]及び第1ゲート絶縁膜[TNOX]を除去する。この時、不揮発性メモリセル部の第1導電膜[PA(第一層目配線層)(素子として使用)]及び第1ゲート絶縁膜[TNOX]は残し、素子の一部として使用。次に周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部の第2ゲート絶縁膜[PA(第一層目配線層)-PB(第二層目配線層)間絶縁膜]として高誘電率膜を同時に形成する。(または、リソグラフィー及びエッチング工程により周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部の第2ゲート絶縁膜の膜構成及び膜厚を変える場合も 含む)そして、メタルを全面に堆積して(また、高誘電率膜上に第3導電膜[ポリシリコン]を形成後メタルゲートを全面に堆積して積層化する場合も含む)CMP(ケミカルメカニカルポリッシュ)工程で表面を研磨することにより不揮発性メモリセル部と周辺トランジスタ領域に低抵抗なメタルゲートが形成される。
(手段2)
不揮発性メモリセル部と周辺トランジスタ領域ともに2層の導電膜(一部不揮発性メモリセル部の第1導電膜は素子分離の為に除去されている。)を使用し、通常の不揮発性メモリセル(2層ゲート)構造を不揮発性メモリセル部及び周辺トランジスタ領域に形成する。このようにすることで不揮発性メモリセル部と周辺トランジスタ領域のゲート高さが合い、層間絶縁膜をCMP(ケミカルメカニカルポリッシュ)工程により研磨することで同一工程で不揮発性メモリセル部と周辺トランジスタ領域のダミーゲートの頭部を露出させることができる。但し、手段2では不揮発性メモリセル部の2層の導電膜を残したまま、周辺トランジスタ領域のみ第2導電膜[PB(第二層目配線層)(ダミーゲート上層)]/第2ゲート絶縁膜[PA(第一層目配線層)-PB(第二層目配線層)間絶縁膜]/第1導電膜[PA(第一層目配線層)(ダミーゲート下層)]/第1ゲート絶縁膜[TNOX]を除去し、次に高誘電率膜を全面(周辺トランジスタ領域側の溝も含む)に形成し、そして、メタルを全面に堆積してCMP(ケミカルメカニカルポリッシュ)工程で削ることにより不揮発性メモリセルのコントロールゲート部にはポリサイドゲートと周辺トランジスタ領域には低抵抗なメタルゲートが形成される。
(手段3)
不揮発性メモリセル部と周辺トランジスタ領域ともに2層のダミーゲート(一部不揮発性メモリセル素子として使用)を使用して通常の不揮発性メモリセル(2層ゲート)構造を不揮発性メモリセル部及び周辺トランジスタ領域に形成する。このようにすることで不揮発性メモリセル部と周辺トランジスタ領域のゲート高さが合い、層間絶縁膜をCMP(ケミカルメカニカルポリッシュ)工程により研磨することで同一工程で不揮発性メモリセル部と周辺トランジスタ領域のダミーゲートの頭部を露出させることができる。そして、不揮発性メモリセル部と周辺トランジスタ領域ともに第2導電膜[PB(第二層目配線層)(ダミーゲート上層)]及び第2ゲート絶縁膜[PA(第一層目配線層)-PB(第二層目配線層)間ダミー絶縁膜]を除去し、次に不揮発性メモリセル部をマスクし、周辺トランジスタ領域の第1導電膜[PA(第一層目配線層)(ダミーゲート下層)]及び第1ゲート絶縁膜[TNOX]を除去する。この時、不揮発性メモリセル部の第1導電膜[PA(第一層目配線層)(素子として使用)]及び第1ゲート絶縁膜[TNOX]は残し、素子の一部として使用。次に周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部の第2ゲート絶縁膜[PA(第一層目配線層)-PB(第二層目配線層)間絶縁膜]として高誘電率膜を同時に形成する。そして、高誘電率膜上に第3導電膜[ポリシリコン]を形成後、フォトリソグラフィー技術を用いて不揮発性メモリセル部のみマスクしてエッチングにより周辺トランジスタ領域の第3導電膜のみ除去して、メタルを全面に堆積してCMP(ケミカルメカニカルポリッシュ)工程で表面を研磨することにより不揮発性メモリセル部のコントロールゲート電極構造と周辺トランジスタ領域のゲート電極構造が異なるように形成される。
[本発明の作用・動作原理]
周辺トランジスタ領域と不揮発性メモリセル部とで2層のダミーゲート構造を採用することでゲート高さを合わせることが可能となり、ダマシンゲートプロセスに必須な層間絶縁膜の表面研磨CMP工程とメタル表面研磨CMPとを容易に行うことができる。
【0045】
ダミーゲートが絶縁膜を挟んだ2層の導電膜で構成されているため、ダマシンの深い溝を掘る時のエッチングの制御性が良くなる。(導電膜の間に挟まれた絶縁膜が上部導電膜のエッチングの際ストッパ膜として働くため、エッチング特性の異なる積層膜の段階的エッチングが可能となりばらつきが少なく、制御性が容易になる。)
ダマシンメタルゲートプロセスを使用することにより、不揮発性メモリセル部と周辺トランジスタ領域ともに低抵抗なゲート電極の形成が可能となる。ゲート構造がメタルゲート構造のため、ゲート空乏化の問題はない。
【0046】
周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部のPA(第一層目配線層)-PB(第二層目配線層)間絶縁膜に高誘電率(high-k)膜を使用し、同時工程により形成することで周辺トランジスタ領域のゲート絶縁膜はある程度厚膜であっても大きなゲート容量が得られる。(SiO2膜での薄膜化の限界対策)また、不揮発性メモリセル部にとってはカップリング比の向上が望める。(カップリング比の向上により不揮発性メモリセルのデータ書き込み・消去特性が向上する。)
周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部のPA(第一層目配線層)-PB(第二層目配線層)間絶縁膜の膜構成及び膜厚を変えることで、各々の素子で目的の異なる膜質の膜構成が可能となる。(周辺トランジスタ領域:SiO2膜での薄膜化の限界対策/不揮発性メモリ部: PA(第一層目配線層)-PB(第二層目配線層)間の絶縁耐圧を確保しつつ、カップリング比の向上必須)周辺トランジスタ領域のゲート電極膜と不揮発性メモリセル部のコントロールゲート電極膜の膜構成及び膜厚を変えることで各々の素子特性に合ったゲート電極膜のバリエーションを選ぶことができる。
【0047】
【発明の実施の形態】
[第一の実施形態]
本発明の実施例について図5〜図17を順次参照しながら説明する。
【0048】
図5〜図8は、本発明の第一の実施形態に基づくダマシンゲート技術の素子領域部の断面図[A−A'方向]であり、工程順に素子領域部の断面を示すものである。一方、図9〜図13は、本発明の第一の実施形態に基づくダマシンゲート技術の不揮発性メモリセル部素子分離膜除去部(共通ソース領域)の断面図[B−B'方向]であり、工程順に不揮発性メモリセル部素子分離膜除去部(共通ソース領域)の断面を示すものである。さらに、図14〜図17は、本発明の第一の実施形態に基づくダマシンゲート技術の不揮発性メモリセル部ワード線方向の断面図[C−C'方向]であり、工程順に不揮発性メモリセル部ワード線方向の断面を示すものである。
図5,図9,図14各々の工程(a)を参照。
【0049】
まず、一導電型(P+)半導体基板上に熱酸化膜(SiO2)を12nm,絶縁膜(Si3N4等)を200nm成長し、それをハードマスクにエッチングにより素子分離領域に溝を300nm形成する。この溝に酸化膜(HDP等)を700nm堆積し、CMP(ケミカルメカニカルポリッシュ)により平坦化を行う。(STI:Shallow Trench Isolation)次にストッパー膜の熱酸化膜(SiO2)及び絶縁膜(Si3N4)を除去する。
図5,図9,図14各々の工程(b)を参照。
【0050】
次に、不揮発性メモリの第1ゲート絶縁膜(トンネルゲート絶縁膜:TNOX)として熱酸化法により10nmの厚さの酸化膜を形成する。
図5,図9,図14各々の工程(c)を参照。
【0051】
次に全面に第1多結晶シリコン膜を例えば90nm形成し、前記第1多結晶シリコン膜上にダミー絶縁膜(配線層間の絶縁膜)として酸化膜を20nm 形成する。ここで、第1多結晶シリコン膜に代えて、ドープトアモルファスシリコン膜を用いることでも良い。次に第2多結晶シリコン膜(ダミーコントロールゲート)を100nm形成し、その直上に反射防止膜兼SAS(セルフアラインドソース)エッチング時のストッパ膜としてシリコン窒化膜(SiN膜)を150nm堆積しフォトリソグラフィー技術を用いる。ここで、第2多結晶シリコン膜に代えて、ドープトアモルファスシリコン膜を用いることでも良い。
図6,図10各々の工程(d)を参照。
【0052】
周辺トランジスタ領域及び不揮発性メモリセル部ともにフローティングゲート電極及びダミーコントロールゲート電極をパターニングし形成する。
図10の工程(e)を参照。
【0053】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層(n+拡散層)を基板と逆導電型の砒素,加速電圧50keV,ドーズ量3.0×1015 dose/cm2の不純物導入技術を利用して形成する。
【0054】
続いて化学気相成長法によりSiN膜を100nm成長させた後、全面を異方性エッチングにより周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極、ダミーゲート絶縁膜、ダミーコントロールゲート電極の側壁に側壁絶縁膜を形成する。次に、不揮発性メモリセル部のゲートをマスクの一部として素子分離絶縁膜をドライエッチング(300nm+10%オーバー)を行い部分的に除去する。(SAS:Self Aligned Source)次に自己整合的に周辺トランジスタのソース・ドレイン拡散層(n+拡散層)を基板と逆導電型の砒素,加速電圧60keV,ドーズ量3.0×1015dose/cm2等の不純物導入技術を利用して形成する。この時、先程素子分離絶縁膜を除去した部分にも不純物が導入され、自己整合的にトランジスタのソース領域と共通ソース配線領域が形成される。
図6の工程(e),図10の工程(f)参照。
【0055】
次にCo 9nm+TiN 30nmを全面に成長後、RTA(500℃ N2 30sec.)でメタル反応層(この場合CoSi層)を形成し未反応Co+TiNの全面エッチを行い、さらにRTA (800℃ N2 30sec.)アニールを行なう。(ソース・ドレイン拡散層上にメタル反応層を形成[シリサイドプロセス])
図6の工程(f),図11の工程(g),図15の工程(d)参照。
【0056】
次に層間絶縁膜(SiO:1000nm)を形成する。
図7の工程(g),図11の工程(h),図15の工程(e)参照。
【0057】
CMP(ケミカルメカニカルポリッシュ)工程で800nmエッチバックを行い、ダミーコントロールゲート(第2多結晶シリコン膜)が露出するまで行う。(この時、第2多結晶シリコン膜上SiN及びその側壁のSiNの一部はこのCMP(ケミカルメカニカルポリッシュ)工程で研磨除去される。)
図7の工程(h),図11の工程(i),図15の工程(f)参照。
【0058】
次に、周辺トランジスタ領域及び不揮発性メモリセル部のダミーコントロールゲート(第2多結晶シリコン膜)及びその下部のダミー絶縁膜をHF(フッ酸)溶液を用いて20nmエッチング除去する。
図16の工程(g)参照。
【0059】
次にフォトリソグラフィー技術を用いて不揮発性メモリセル部(素子分離の為の第1多結晶シリコン膜−第1多結晶シリコン膜間の抜き部以外)をマスクする。
図7の工程(i),図12の工程(j),図16の工程(h)参照。
【0060】
エッチング工程により周辺トランジスタ領域及び不揮発性メモリセル部の一部の第1多結晶シリコン膜及び第1ゲート絶縁膜を除去する。(不揮発性メモリセル部のフローティングゲート領域は残す工程)
図8の工程(j),図12の工程(k),図16の工程(i)参照。
【0061】
次に、前記除去部分の溝に1.5nmの薄膜SiO2膜を形成後、SiON層を約2nm形成し、それを介して高誘電率膜(例えばTa2O5)ゲート絶縁膜を6nm形成する。そしてその上にメタル層例えばTiN(50nm)を形成する。
図8の工程(k),図12の工程(l),図16の工程(j)参照。
【0062】
この後、例えばW(タングステン)層(300nm)を形成する。
図8の工程(l),図13の工程(m),図17の工程(k)参照。
【0063】
次に、全面に形成されたメタル層(W層及びTiN層)をCMP(ケミカルメカニカルポリッシュ)工程により研磨し、周辺トランジスタ領域及び不揮発性メモリセル部のゲート部のみに残す。
図8の工程(m),図13の工程(n),図17の工程(l)参照。
【0064】
次にBPSG膜を900nmCVD(化学気相成長)にて被着形成した後、コンタクトホールを形成し、電極配線を形成して不揮発性半導体記憶装置とする。
【0065】
以上の実施形態は、NOR型不揮発性メモリの例として開示(図5〜図8,図9〜図13,図14〜図17)したものであるが、NAND型不揮発性メモリの場合は図9〜図13のようなSAS(セルフアラインドソース)エッチング工程が無いため、図5〜図8,図9〜図13のみで工程説明ができる。また、以上の実施形態では、メタルシリサイドプロセス(ソース・ドレイン拡散層上にメタル反応層を形成)として開示(図5〜図8,図9〜図13,図14〜図17)しているが、非メタルシリサイドプロセスの場合であっても本発明を採用して同様の効果を得ることができる。なお、ダミーゲート(第2多結晶シリコン膜)は多結晶シリコン膜に限らず、第1多結晶シリコンまたはダミーゲート絶縁膜とエッチング選択比がとれるものであれば良い。
[第二の実施形態]
次に、本発明の他の実施例について図5〜図7および図18〜図19を参照して説明する。但し、途中工程までは工程(a)〜工程(i)と同様なため、既に説明に引用した図5〜図7を流用するものである。図18,図19は、本発明の第二の実施形態に基づくダマシンゲート技術の素子領域部の断面図[D−D'方向]であり、工程(i)に続く各工程(j)〜(p)におけるダマシンゲート技術の素子領域部の断面を順に示したものである。
図5の工程(a)参照。
【0066】
まず、一導電型(P+)半導体基板上に熱酸化膜(SiO2)を12nm,絶縁膜(Si3N4等)を200nm成長し、それをハードマスクにエッチングにより素子分離領域に溝を300nm形成する。この溝に酸化膜(HDP等)を700nm堆積し、CMP(ケミカルメカニカルポリッシュ)により平坦化を行う。(STI:Shallow Trench Isolation)次にストッパ膜の熱酸化膜(SiO2)及び絶縁膜(Si3N4)を除去する。
図5の工程(b)参照。
【0067】
次に、不揮発性メモリの第1ゲート絶縁膜(トンネルゲート絶縁膜:TNOX)として熱酸化法により10nmの厚さの酸化膜を形成する。
図5の工程(c)参照。
【0068】
次に全面に第1多結晶シリコン膜(DASを含む)を例えば90nm形成し、前記第1多結晶シリコン膜上にダミーゲート絶縁膜(PA(第一層目配線層)-PB(第二層目配線層)間絶縁膜)として酸化膜を20nm 形成する。次に第2多結晶シリコン膜(DASを含むダミーコントロールゲート)を100nm形成し、その直上に反射防止膜兼SAS(セルフアラインドソース)エッチ時のストッパ膜としてSiN膜を150nm堆積しフォトリソグラフィー技術を用いる。
図6の工程(d)参照。
【0069】
周辺トランジスタ領域及び不揮発性メモリセル部ともにフローティングゲート電極及びコントロールゲート電極をパターニングし形成する。
【0070】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層(n+拡散層)を基板と逆導電型の砒素,加速電圧50keV,ドーズ量3.0×1015 dose/cm2の不純物導入技術を利用して形成する。
【0071】
続いて化学気相成長法によりSiN膜を100nm成長させた後、全面を異方性エッチング(100nmエッチング)により周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極、ダミーゲート絶縁膜、ダミーコントロールゲート電極の側壁に側壁絶縁膜を形成する。次に、不揮発性メモリセル部のゲートをマスクの一部として素子分離絶縁膜をドライエッチング(300nm+10%オーバー)を行い部分的に除去する。(SAS:Self Aligned Source) 次に自己整合的に周辺トランジスタのソース・ドレイン拡散層(n+拡散層)を基板と逆導電型の砒素,加速電圧60keV,ドーズ量3.0×1015 dose/cm2の不純物導入技術を利用して形成する。この時、先程素子分離絶縁膜を除去した部分にも不純物が導入され、自己整合的にトランジスタのソース領域と共通ソース配線領域が形成される。(共通ソース領域形成)
図6の工程(e)参照。
【0072】
次にCo9nm+TiN30nmを全面に成長後、RTA(500℃ N2 30sec.)でメタル反応層(この場合CoSi層)を形成し未反応Co+TiNの全面エッチを行い、さらにRTA (800℃ N2 30sec.)アニールを行なう。(ソース・ドレイン拡散層上にメタル反応層を形成[シリサイドプロセス])。
図6の工程(f)参照。
【0073】
次に層間絶縁膜(SiO:1000nm)を形成する。
図7の工程(g)参照。
【0074】
その後、CMP(ケミカルメカニカルポリッシュ)工程で800nmエッチバックを行い、ダミーゲート(第2多結晶シリコン膜)が露出するまで行う。(この時、第2多結晶シリコン膜上SiN及びその側壁のSiNの一部はこのCMP(ケミカルメカニカルポリッシュ)工程で研磨除去される。)
図7の工程(h)参照。
【0075】
次に、周辺トランジスタ領域及び不揮発性メモリセル部のダミーコントロールゲート(第2多結晶シリコン膜)及びその下部のダミーゲート絶縁膜の除去を行う。
図7の工程(i)参照。
【0076】
次にフォトリソグラフィー技術を用いて不揮発性メモリセル部(素子分離の為の第1多結晶シリコン膜−第1多結晶シリコン膜間の抜き部以外)をマスクして、エッチング工程により周辺トランジスタ領域及び不揮発性メモリセル部の一部の第1多結晶シリコン膜及び第1ゲート絶縁膜を除去する。(不揮発性メモリセル部のフローティングゲート領域は残す工程)
図18の工程(j)参照。
【0077】
次に、前記除去部分の溝に絶縁膜(ONO膜等)を10nm形成する。
図18の工程(k)参照。
【0078】
フォトリソグラフィー技術を用いて不揮発性メモリ部のみマスクする。
図18の工程(l)参照。
【0079】
エッチング工程により周辺トランジスタ領域の絶縁膜を除去する。
図19の工程(m)参照。
【0080】
次に、周辺トランジスタ領域及び不揮発性メモリセル部に1.5nmの薄膜SiO2膜を形成後、SiON層を2nm形成し、それを介して高誘電率膜(例えばTa2O5)ゲート絶縁膜を6nm形成する。この場合、周辺トランジスタ領域のゲート絶縁膜は絶縁膜1層のみ、不揮発性メモリセル部は絶縁膜の積層となる。(また、この時周辺トランジスタ領域のみをレジストで覆ってTa2O5を除去すれば周辺トランジスタはTa2O5/不揮発性メモリセル部、PA(第一層目配線層)-PB(第二層目配線層)間絶縁膜はONOという構成も可能となる。)
図19の工程(n)参照。
【0081】
そしてその上にメタル層例えばTiN(50nm)を形成後、例えばW層(300nm)を形成する。
図19の工程(o)参照。
【0082】
次に、全面に形成されたメタル層(W層及びTiN層)をCMP(ケミカルメカニカルポリッシュ)工程により研磨し、周辺トランジスタ領域及び不揮発性メモリ部のゲート部のみに残す。
図19の工程(p)参照。
【0083】
次にBPSG膜を900nm形成する。
【0084】
その後、コンタクトホールを形成し、電極配線を形成して不揮発性半導体記憶装置とする。(実施例2の素子分離除去部の断面図は実施例1の図5〜図8の周辺トランジスタ領域と不揮発性メモリセル部の第2ゲート絶縁膜の膜構成及び膜厚が異なるだけのため、図省略。)
以上の第二の実施形態において、図19の工程(m)の周辺トランジスタ領域ゲート絶縁膜1層、不揮発性メモリセル部絶縁膜積層の構造形成後にフォトリソグラフィー技術を用いて周辺トランジスタ領域のみマスクしてエッチング工程により不揮発性メモリセル部の高誘電率膜のみ除去して(その後の工程は、第二の実施形態と同様)、周辺トランジスタ領域のゲート絶縁膜とPA(第一層目配線層)-PB(第二層目配線層)間絶縁膜を異なるように製造した不揮発性半導体記憶装置も含む。(図省略) また、以上の第二の実施形態では、NOR型不揮発性メモリとして開示(図19)しているが、NAND型不揮発性メモリの場合SAS(セルフアラインドソース)エッチング工程がないため、図9〜図13を除いて他の図のみで工程説明ができる。さらに、以上の第二の実施形態は、メタルシリサイドプロセス(ソース・ドレイン拡散層上にメタル反応層を形成)として開示(図18〜図19)しているが、非メタルシリサイドプロセスの場合に適用しても同様の効果が得られる。
[第三の実施形態]
次に、本発明の第三の実施形態について、図20〜図23を順次参照しながら説明する。
【0085】
図20〜図23は、いずれも本発明の第三の実施形態に基づくダマシンゲート技術の素子領域部の断面図[E−E'方向]であって、ダマシンゲート技術の素子領域部の断面を工程(a)〜工程(l)に対応して順に示す。
図20の工程(a)参照。
【0086】
まず、一導電型(P+)半導体基板上に熱酸化膜(SiO2)を12nm,絶縁膜(Si3N4等)を200nm成長し、それをハードマスクにエッチングにより素子分離領域に溝を300nm形成する。この溝に酸化膜(HDP等)を700nm堆積し、CMP(ケミカルメカニカルポリッシュ)により平坦化を行う。(STI:Shallow Trench Isolation)次にストッパ膜の熱酸化膜(SiO2)及び絶縁膜(Si3N4)を除去する。
図20の工程(b)参照。
【0087】
次に、不揮発性メモリの第1ゲート絶縁膜(トンネルゲート絶縁膜:TNOX)として熱酸化法により10nmの厚さの酸化膜を形成する。
図20の工程(c)参照。
【0088】
次に全面に第1多結晶シリコン膜を例えば90nm形成し、そしてフォトリソグラフィー技術を用いて第1多結晶シリコン膜(フローティングゲート)のレジストパターニング及びエッチングを行ない、不揮発性メモリセル部の第1多結晶シリコンのパターニングを行う。ここで、第1多結晶シリコン膜に代えて、ドープトアモルファスシリコン膜を用いることも良い。
図21の工程(d)参照。
【0089】
次に前記第1多結晶シリコン膜上にゲート絶縁膜(PA(第一層目配線層)−PB(第二層目配線層)間絶縁膜)として酸化膜を20nm 形成する。次に第2多結晶シリコン膜(コントロールゲート)を100nm形成し、フォトリソグラフィー技術を用いる。ここで、第2多結晶シリコン膜に代えて、ドープトアモルファスシリコンを用いても良い。
図21の工程(e)参照。
【0090】
周辺トランジスタ領域及び不揮発性メモリセル部ともにフローティングゲート電極及びコントロールゲート電極をパターニングし形成する。
【0091】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層(n+拡散層)を基板と逆導電型の砒素,加速電圧50keV,ドーズ量3.0×1015 dose/cm2の不純物導入技術を利用して形成する。
【0092】
続いて化学気相成長法によりSiN膜を100nm成長させた後、全面を異方性エッチングにより周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極、第2のゲート絶縁膜、コントロールゲート電極の側壁に側壁絶縁膜を形成する。次に自己整合的に周辺トランジスタのソース・ドレイン拡散層(n+拡散層)を基板と逆導電型の砒素,加速電圧60keV,ドーズ量3.0×1015 dose/cm2の不純物導入技術を利用して形成する。
図21の工程(f)参照。
【0093】
次にCo(コバルト)9nm+TiN(チタンナイトライド)30nmを全面に成長後、RTA (ラピッド・サーマル・アニーリング)(500℃,N2 雰囲気中30秒間)でメタル反応層(この場合CoSi層)を形成し未反応Co(コバルト)+TiN(チタンナイトライド)の全面エッチバックを行い、さらにRTA(ラピッド・サーマル・アニーリング)(800℃,N2 雰囲気中30秒間)にてアニール処理を行なう。(ソース・ドレイン拡散層上及びゲート上にメタル反応層を形成[サリサイドプロセス])。
図21の工程(g)参照。
【0094】
次にバルク層間絶縁膜(SiO:1000nm)を形成する。
図22の工程(h)参照。
【0095】
CMP(ケミカルメカニカルポリッシュ)工程でバルク層間絶縁膜の800nmエッチバックを行い、ゲートが露出するまで行う。
図22の工程(i)参照。
【0096】
次に、フォトリソグラフィー技術を用いて不揮発性メモリセルを覆うようなレジストパターンを形成し、周辺トランジスタ領域のCoSi/第2多結晶シリコン膜/第2多結晶シリコン膜下部のゲート絶縁膜/第1多結晶シリコン膜/TNOX膜の除去を行う。
図22の工程(j)参照。
【0097】
次に、前記除去部分の溝に1.5nmの薄膜SiO2膜を形成後、SiON層を2nm形成し、それを介して高誘電率膜(例えばTa2O5)ゲート絶縁膜を6nm形成する。そしてその上にメタル層例えばTiN(50nm)を形成後、例えばW層(300nm)を形成する。
図23の工程(k)参照。
【0098】
次に、全面に形成されたメタル層(W層及びTiN層)をCMP(ケミカルメカニカルポリッシュ)工程により研磨し、メタルゲートを周辺トランジスタ領域のゲート部のみに残す。
図23の工程(l)参照。
【0099】
次にBPSG(ボロ・フォスフォ・シリケート・ガラス)膜を900nm形成する。さらにコンタクトホールを形成し、電極配線を形成して不揮発性半導体記憶装置とする。
【0100】
以上の第三の実施形態では、サリサイドプロセス(ソース・ドレイン拡散層上及びゲート電極上にメタル反応層を形成)として開示(図20〜23)しているが、非メタルサリサイドプロセスの場合であっても用いて同様の効果を得ることができる。
[第四の実施形態]
次に、本発明の第四の実施形態に基づく半導体装置の製造工程を、図5〜図8および図24〜図25を参照して説明する。途中まで工程は、既に説明した工程(a)〜工程(i)と同じであるため、これらに対応するものとして既に説明に引用した図5〜図8を流用して説明する。
【0101】
図24〜25は,本発明の第四の実施形態に基づくダマシンゲート技術の素子領域部の断面図[F−F'方向]であり、工程(a)〜工程(i)に対応するダマシンゲート技術の素子領域部の断面図を順次図示したものである。
図5の工程(a)参照。
【0102】
まず、一導電型(P+)半導体基板上に熱酸化膜(SiO2)を12nm,絶縁膜(Si3N4等)を200nm成長し、それをハードマスクとして用いたエッチングにより素子分離領域に溝を300nm形成する。この溝に酸化膜を700nm堆積し、CMP(ケミカルメカニカルポリッシュ)法により酸化膜表面を研磨して平坦化する。この平坦化工程を通してシャロートレンチアイソレーション(STI)は形成される。ここで、700nm堆積した酸化膜の種類として、例えばHDP膜(高密度プラズマCVD酸化膜)を採用すれば緻密な膜となって特に好ましい。次にストッパ膜の熱酸化膜(SiO2)及び絶縁膜(Si3N4)を除去する。
図5の工程(b)参照。
【0103】
次に、不揮発性メモリの第1ゲート絶縁膜(トンネルゲート絶縁膜:TNOX)として熱酸化法により10nmの厚さの酸化膜を形成する。
図5の工程(c)参照。
【0104】
次に全面に第1多結晶シリコン膜を例えば90nm形成し、前記第1多結晶シリコン膜上にゲート絶縁膜(PA(第一層目配線層)−PB(第二層目配線層)間絶縁膜)として酸化膜を20nm形成する。次に第2多結晶シリコン膜(コントロールゲート)を100nm形成し、その直上に反射防止膜兼SAS(セルフアラインドソース)エッチ時のストッパ膜としてSiN(シリコンナイトライド)膜を150nm堆積しフォトリソグラフィー技術を用いる。ここで、第1,第2多結晶シリコン膜は、それぞれ多結晶シリコンに代えてドープトアモルファスシリコンを用いても良い。
図6の工程(d)参照。
【0105】
周辺トランジスタ領域及び不揮発性メモリセル部ともにフローティングゲート電極及びコントロールゲート電極をパターニングし形成する。
【0106】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層(n+拡散層)を基板と逆導電型の砒素,加速電圧50KeV,ドーズ量3.0×1015 dose/cm2の不純物導入技術を利用して形成する。
【0107】
続いて化学気相成長法によりSiN(シリコンナイトライド)膜を100nm成長させた後、全面を異方性エッチング(100nm分のエッチバック)により周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極,第2のゲート絶縁膜,コントロールゲート電極の側壁に側壁絶縁膜を形成する。次に、不揮発性メモリセル部のゲートをマスクの一部として素子分離絶縁膜をドライエッチング(300nm+10%オーバー)を行い部分的に除去する。(SAS:Self Aligned Source) 次に自己整合的に周辺トランジスタ.のドレイン/ソース拡散層(n+拡散層)を基板と逆導電型のヒ素,加速電圧60keV,ドーズ量3.0×1015 dose/cm2の不純物導入技術を利用して形成する。この時、先程素子分離絶縁膜を除去した部分にも不純物が導入され、自己整合的にトランジスタのソース領域と共通ソース配線領域が形成される。(共通ソース領域形成)
図6の工程(e)参照。
【0108】
次にCo9nm+TiN30nmを全面に成長後、RTA(500℃ N2 30sec.)でメタル反応層(この場合CoSi層)を形成し未反応Co+TiNの全面エッチを行い、さらにRTA(800℃ N2 30sec.)アニールを行なう。(S/D拡散層上にメタル反応層を形成[シリサイドプロセス])。
図6の工程(f)参照。
【0109】
次に層間絶縁膜(SIO:1000nm)を形成する。
図7の工程(g)参照。
【0110】
この後、CMP(ケミカルメカニカルポリッシュ)工程で800nmエッチバックを行い、ダミーゲート(第2多結晶シリコン膜)が露出するまで行う。(この時、第2多結晶シリコン膜上SIN及びその側壁のSINの一部はこのCMP(ケミカルメカニカルポリッシュ)工程で研磨除去される。)
図7の工程(h)参照。
【0111】
次に、周辺トランジスタ領域及び不揮発性メモリセル部のダミーコントロールゲート(第2多結晶シリコン膜)及びその下部のダミーゲート絶縁膜の除去を行う。
図7の工程(i)参照。
【0112】
次にフォトリソグラフィー技術を用いて不揮発性メモリセル部(素子分離の為の第1多結晶シリコン膜−第1多結晶シリコン膜間の抜き部以外)をマスクして、エッチング工程により周辺トランジスタ領域及び不揮発性メモリセル部の一部の第1多結晶シリコン膜及び第1ゲート絶縁膜を除去する。(不揮発性メモリセル部の素子領域は残す工程)
図24の工程(j)参照。
【0113】
次に、前記除去部分の溝に1.5nmの薄膜SiO2膜を形成後、SION層を2nm形成し、それを介して高誘電率膜(例えばTa2O5)ゲート絶縁膜6nmを形成し、第3多結晶シリコン膜を形成する。
図24の工程(k)参照。
【0114】
次にその上にメタル層例えばTiN(50nm)を形成する。
図24の工程(l)参照。
【0115】
例えばW層(300nm)を形成する。
図25の工程(m)参照。
【0116】
次に、全面に形成されたメタル層(W層及びTiN層)をCMP(ケミカルメカニカルポリッシュ)工程により研磨し、周辺トランジスタ領域及び不揮発性メモリセル部のゲート部のみに残す。
図25の工程(n)参照。
【0117】
次にBPSGを900nm形成する。
【0118】
次いでコンタクトホールを形成し、電極配線を形成して不揮発性半導体記憶装置とする。(また、第3多結晶シリコン成膜後レジストで不揮発性メモリセル部のみ覆って、周辺トランジスタ.の多結晶Si膜を除去し、レジスト剥離後にTiN(50nm),W層(300nm)形成し、不揮発性メモリセル部と周辺トランジスタ領域でコントロールゲート及びゲート材料を分けて作ることができる。)
実施例4において図24の工程(j)の第3多結晶シリコン膜形成後、フォトリソグラフィー技術を用いて不揮発性メモリセル部のみマスクしてエッチング工程により周辺トランジスタ領域の第3多結晶シリコン膜のみ除去して(その後の工程は実施例4と同様)、周辺トランジスタ領域のゲート電極構造と不揮発性メモリセル部のコントロールゲート電極構造を異なるようにした不揮発性半導体記憶装置も含む。(図省略)
本特許の実施例はNOR型不揮発性メモリとして図示(図24)しているが、NAND型不揮発性メモリの場合SAS(セルフアラインドソース)エッチング工程がない為、図9〜図13を除いて他の図だけで工程説明が出来る。
【0119】
本特許の実施例はメタルシリサイドプロセス(S/D拡散層上にメタル反応層を形成)として図示(図24)しているが、non-メタルシリサイドプロセスの場合も本特許に含む。
【0120】
[第五の実施例]
それでは、続いて、本発明の第五の実施形態について図27〜図33を順次参照しながら説明する。図27〜図33は、本発明の第五の実施形態に基づくダマシンゲート技術の不揮発性メモリセル部の断面図[A−A'方向]であり、工程順に素子領域部の断面を示すものである。これらの図に示された断面において、左側はロジック部のn型トランジスタ,右側がフラッシュメモリ部のセルトランジスタを示している。
図27の工程(a)参照。
【0121】
P型半導体基板1上に、公知のLOCOS素子分離またはトレンチ素子分離法によって、素子分離領域2を形成する。
図27の工程(b)参照。
【0122】
次に公知の熱酸化法でフラッシュメモリのトンネル酸化膜として用いるシリコン酸化膜3を膜厚10nm程度形成する。
図27の工程(c)参照。
【0123】
続けて全面に、燐を2〜6×1020[atoms/cm2]含んだ多結晶シリコン膜4を、膜厚50nm程度、公知のCVD法によって順次形成する。
図28の工程(d)参照。
【0124】
次に公知のフォトリソグラフィー法で、レジストパターン5をフラッシュメモリ部にのみ形成する。
図28の工程(e)参照。
【0125】
レジストパターン5をマスクとして、公知のエッチング法でフラッシュメモリ部の多結晶シリコン膜4の一部とロジック部の多結晶シリコン膜4およびシリコン酸化膜3を除去した後、レジストパターン5を除去する。
【0126】
この結果、図28の平面図に示されるように、フラッシュメモリ部の多結晶シリコン膜4は素子分離領域2と平行方向にストライプ状に形成される。
図29の工程(f)参照。
【0127】
次に公知のCVD法でシリコン窒化膜6を膜厚250nm程度形成した後、公知のCMP(ケミカルメカニカルポリッシュ)法で100nm程度ポリッシングすることにより、表面を平坦化する。
図29の工程(g)参照。
【0128】
次に公知のフォトリソグラフィー法で、レジストパターン7をロジック部とフラッシュメモリ部のゲート電極形状に形成する。しかる後、レジストパターン7をマスクとして、公知のエッチング法で、シリコン窒化膜6をエッチングする。
図30の工程(h)参照。
【0129】
レジストパターン7を除去した後、公知のフォトリソグラフィー法でレジストパターン8をロジック部を覆うように形成する。
【0130】
次に公知のエッチング法で、既にゲート電極形状に加工されたシリコン窒化膜6をマスクとして、フラッシュメモリ部の多結晶シリコン膜4を自己整合的にエッチングする。これにより、多結晶シリコン膜4はフローティング・ゲートの形状となる。なお、この時ロジック部はレジストパターン8で覆われているのでエッチングされない。
【0131】
しかる後、レジストパターン8とフラッシュメモリ部の結果物をマスクとして、フラッシュメモリ部に公知のイオン注入法で砒素イオンを例えば30〜50KeVで1×1015〜1×1016[ions/cm-2]程度注入し、フラッシュメモリ部のソース拡散層9、ドレイン拡散層10を形成する。
【0132】
フラッシュメモリ部のソースとドレインの不純物拡散層を別々に作りたい場合は、ソースまたはドレインのいずれかを覆うようにレジストパターンを形成し、イオン注入を行えばよい。
図30の工程(i)参照。
【0133】
レジストパターン8を除去した後、レジストパターン11をフラッシュメモリ部を覆うように形成し、ロジック部トランジスタのソース・ドレイン領域に、公知のイオン注入法で砒素イオンを例えば5〜20KeVで5×1013〜5×1014[ions/cm-2]程度注入し、LDD拡散層12を形成する。
図31の工程(j)参照。
【0134】
レジストパターン11を除去した後、公知のCVD法でシリコン酸化膜を100nm程度形成し、続けて公知のエッチング法でサイドウォール酸化膜13を形成する。 次に、公知のフォトリソグラフィー法でレジストパターン14をフラッシュメモリ部を覆うように形成し、公知のイオン注入法でロジック部ソース・ドレイン領域に、砒素イオンを例えば10〜50KeVで1×1015〜3×1015[ions/cm-2]程度注入し、ロジック部ソース・ドレイン拡散層15を形成する。レジストパターン14を除去した後、不純物の拡散、活性化のために、公知のアニール法で850〜1000℃の熱処理を行う。以上のように、不純物の拡散、活性化のための高温熱処理をあらかじめ行ってしまうことにより、高誘電体膜およびメタル電極に対するダメージの心配が無くなる。
図31の工程(k)参照。
【0135】
次に公知のCVD法でシリコン酸化膜16を300nm程度形成する。
【0136】
続いて公知のCMP(ケミカルメカニカルポリッシュ)法でシリコン酸化膜13を、シリコン窒化膜6が露出するまでポリッシングすることにより、表面を平坦化する。
図32の工程(l)参照。
【0137】
次に公知のウエットエッチング法で燐酸溶液によってシリコン窒化膜6のみを選択的に除去し、フラッシュメモリ部の多結晶シリコン膜4とロジック部のP型半導体基板1表面を露出させる。
図32の工程(m)参照。
続いて、公知の熱酸化法で露出した半導体基板上1に2nm程度のシリコン酸化膜17を形成する。この時、多結晶シリコンは半導体基板(単結晶シリコン)に対して約2倍の酸化レートをもつことから、多結晶シリコン膜4上には4nm程度のシリコン酸化膜17が形成される。次に公知のCVD法でTa2O5膜18、TiN膜19、W膜20をそれぞれ10nm、50nm、300nm程度形成する。シリコン酸化膜17は半導体基板上1とTa2O5膜20のバッファー層である。また、Ta2O5はシリコン酸化膜の約5倍の比誘電率を持つ高誘電体膜である。TiN膜19はW膜20のバリアメタルである。
【0138】
ところで、ここで、シリコン酸化膜17をSiON膜、ON膜、ONO膜にしてもよい。SiON膜の場合は例えば、半導体基板1および多結晶シリコン膜4中に公知のイオン注入法で窒素イオンを注入した後、公知の熱酸化法で半導体基板1を酸化すればよい。ON膜の場合は例えば、シリコン酸化膜17形成後に公知の熱窒化法でシリコン酸化膜17表面を窒化すればよい。ONO膜の場合は例えば、シリコン酸化膜17形成後に公知のCVD法でシリコン窒化膜を形成した後、公知の熱酸化法で該シリコン窒化膜表面を酸化すればよい。
図33の工程(n)参照。
【0139】
次に公知のCMP(ケミカルメカニカルポリッシュ)法で、シリコン酸化膜16が露出するまでTa2O5膜18、TiN膜19、W膜20をポリッシングすることにより、ロジック部とフラッシュメモリ部に同時にゲート電極21が形成される。一回の工程で、フラッシュメモリセル部とロジック部ゲート電極の高さを同時に揃えることができるので、その後の平坦化工程が不要になる。
図33の工程(o)参照。
【0140】
続いて層間絶縁膜22を一様に形成した後、先ずコンタクト窓23を開口し、配線層24をパターニング形成する。次いで、配線層を覆うように層間絶縁膜25を被着形成し、続いてコンタクト窓26を開口する。コンタクト窓26を通して配線層27をパターニング形成する。さらに、図示しない上部絶縁膜を形成等して、フラッシュメモリ・ロジックデバイス混載型半導体装置の構造に仕上げる。
【0141】
ロジック部トランジスタのゲート絶縁膜厚は、シリコン酸化膜17とTa2O5膜18の合計で2+10=12nmとなるが、Ta2O5はシリコン酸化膜の約5倍の比誘電率を持つため、酸化膜換算膜厚は合計で2+10/5=4nmとなる。
【0142】
つまり12nmの膜厚でシリコン酸化膜4nmと同等の絶縁膜容量を実現できるので、シリコン酸化膜に比べリーク電流によるトランジスタの性能劣化が起きにくい構造を実現することができる。
【0143】
一方、フラッシュメモリ部のフローティング・ゲート、コントロール・ゲート間絶縁膜厚は、多結晶シリコンは半導体基板上1(単結晶シリコン)に対して約2倍の酸化レートを持つので、半導体基板1上に2nmのシリコン酸化膜を形成した場合、多結晶シリコン膜4上のシリコン酸化膜17の膜厚は約4nmとなる。
【0144】
つまり、フラッシュメモリ部のシリコン酸化膜17とTa2O5膜18の合計膜厚は4+10=14nm、酸化膜換算膜厚は4+10/5=6nmとなる。(このようにフローティング・ゲートとコントロール・ゲート間絶縁膜は、ロジック部トランジスタのゲート絶縁膜よりも厚くなるが、ロジック部トランジスタのゲート絶縁膜ほど薄くする必要はないため、フラッシュメモリに要求されるデータ保持特性のためにはこのほうがよい。)
また、上記Ta2O5膜18の代わりにシリコン窒化膜を用いると、シリコン窒化膜の比誘電率はシリコン酸化膜の約2倍なので、酸化膜換算膜厚は4+10/2=9nmとなる。
【0145】
つまり14nmの膜厚でシリコン酸化膜6nm、ON膜9nmと同等の絶縁膜容量を実現できる。
【0146】
同一膜厚でのC1(フローティング・ゲート、コントロール・ゲート間容量)で考えると、シリコン酸化膜14nmの場合のキャパシタンスをC1(SiO2)とすると、以下の式が成り立つ。
【0147】
C1(SiO2)=ε0×εsio2 × S/ d -- (0)
ε0は真空の誘電率、εsio2はシリコン酸化膜の比誘電率、Sはフローティング・ゲートとコントロール・ゲートの接触面積、dはフローティング・ゲートとコントロール・ゲート間絶縁膜の膜厚でこれを14nmとすると、(0)式は、
C1(SiO2)=ε0×εsio2 × S/ 14 -- (1)となる。
【0148】
上記よりON膜14nmの酸化膜換算膜厚は9nmなので、
C1(ON)=ε0×εsio2 × S/ 9 -- (2)
(1),(2)より
C1(ON)= C1(SiO2) x 14/9 = C1(SiO2) x 1.56となる。
【0149】
これに対して、上記のシリコン酸化膜17とTa2O5膜18の酸化膜換算膜厚は6nmなので、
C1(ON)=ε0×εsio2 × S/ 6 -- (3)
(1),(2),(3)より
【0150】
以上のように、フラッシュメモリ部においては、従来に比べてC1大(カップリング比大)にすることができるため、コントロール・ゲートに印加する電圧を下げることができる。
【0151】
上記実施例ではフラッシュメモリ部のメモリセルをNOR型としたが、フローティング・ゲートとコントロール・ゲートの積層からなる不揮発性メモリ全てに対して有効であることは明らかである。
【0152】
また、ゲート電極に用いるバリアメタルにTiNを使用したが、これはW、Mo、Ti、Ta等を含んだシリサイド膜や金属膜、またはそれらを組み合わせた組成の導電膜を用いてもよい。
【0153】
また、ゲート電極もWに限定されるものではなく、Al、Cuなどを含んだ金属膜を用いてもよい。
【0154】
また、上記実施例においては、ロジック部Nchトランジスタのみ示したが、不純物イオン種の変更等を行えばPchトランジスタにおいても有効であることは明らかである。
【0155】
また、上記実施例において、シリコン窒化膜6とサイドウォール酸化膜13およびシリコン酸化膜16は、マスクレスで一方を選択的に除去できる絶縁膜の組み合わせであれば、他の膜を用いてもよい。
【0156】
例えば材質を逆にして、シリコン窒化膜6をシリコン酸化膜とし、サイドウォール酸化膜13およびシリコン酸化膜16をシリコン窒化膜とし、第1図i)、第2図d)において、フッ酸溶液によってシリコン酸化膜7のみを選択的に除去してもよい。
【0157】
また、十分なエッチング選択比が取れるならば、ウエットエッチングでなくドライエッチングを用いて一方の膜を選択的に除去してもよい。
【0158】
また、第五の実施例の発展形として、より単純なポリメタルゲート構造とすることも可能である。
【0159】
初期における工程は、図27〜図32に図示される工程(a)〜(l)と全く同じであるため、既に説明した第五の実施例の説明を参照のこととし、改めての説明は割愛する。したがって、以下では、工程(l)に続く工程について説明する。
【0160】
図32に示される工程(m)の構造を形成するのも似て、ゲート電極形成部分に積層膜を形成してゆき、被膜を堆積した後に、ゲート電極の上からCMP(ケミカルメカニカルポリッシュ)法を用いて平坦化する。すなわち、第五の実施例の工程を基本的に踏襲するものであるが、ゲート電極の形成工程のみが異なり、前後の工程は一切同じであって良い。
【0161】
詳細は、工程(l)を終えた後に、公知の熱酸化法で露出した半導体基板上1に膜厚5nm程度のシリコン酸化膜31を形成する。同時に、多結晶シリコンは半導体基板(単結晶シリコン)に対して約2倍の酸化レートをもつことから、多結晶シリコン膜4上には10nm程度のシリコン酸化膜が形成される。ここで、シリコン酸化膜17をSiON膜、ON膜、ONO膜にしてもよい。
【0162】
SiON膜の場合は例えば、半導体基板1および多結晶シリコン膜4中に公知のイオン注入法で窒素イオンを注入した後、公知の熱酸化法で半導体基板1を酸化すればよい。ON膜の場合は例えば、シリコン酸化膜17形成後に公知の熱窒化法でシリコン酸化膜17表面を窒化すればよい。ONO膜の場合は例えば、シリコン酸化膜17形成後に公知のCVD法でシリコン窒化膜を形成した後、公知の熱酸化法で該シリコン窒化膜表面を酸化すればよい。次に公知のCVD法で、燐を2〜6×1020[atoms/cm2]含んだ多結晶シリコン膜32を50nm程度形成する。ここで、半導体基板に対する仕事関数差を減らすために、Nchトランジスタ領域にはN型多結晶シリコンを、Pchトランジスタ領域にはP型多結晶シリコンを作り別けてもよい。そのためには例えば、上記多結晶シリコン膜32の代わりにノン・ドープ多結晶シリコン膜を50nm程度形成する。次にロジック部Pchトランジスタ領域をレジストパターンでマスクして、公知のイオン注入法で、上記ノン・ドープ多結晶シリコン膜中に、燐イオンを10〜20KeV、1×1015〜5×1015[ions/cm-2]程度注入すればよい。次にロジック部Pchトランジスタ領域以外をレジストパターンでマスクして、公知のイオン注入法で、上記ノン・ドープ多結晶シリコン膜中に、ボロンイオンを1〜10KeV、1×1015〜5×1015[ions/cm-2]程度注入すればよい。しかる後、不純物の拡散、活性化のために、公知のアニール法で850〜1000℃の熱処理を行う。次に公知のCVD法で、TiN膜33、W膜34をそれぞれ50nm、300nm程度形成する。次に公知のCMP(ケミカルメカニカルポリッシュ)法で、シリコン酸化膜16が露出するまで多結晶シリコン膜32、TiN膜33、W膜34をポリッシングすることにより、ロジック部とフラッシュメモリ部に同時に同じ高さのゲート電極45が形成される。
以降の工程は、上に詳述し図33に対応する断面図を示した工程(o)と同様である。
[第六の実施例]
以下では、本発明の第六の実施形態について図34を参照しつつ説明する。図34は、本発明の第六の実施形態に基づくダマシンゲート技術の半導体装置の製造工程の説明図(装置断面図)であり、各図の左側にロジックデバイス領域の一個のトランジスタの断面図を、また各図の右側にフラッシュメモリ領域の二個のセルトランジスタの断面図を、それぞれ各工程毎に示している。第六の実施例では、サリサイド(Salicide; Self-Aligned Silicide)技術を本発明の半導体装置の製造方法に組み込んで、ソース・ドレイン拡散層抵抗を低下させようとした場合の例を示すものである。
【0163】
第六の実施例は、その初期の各工程(図27〜図31に図示された工程(a)〜工程(j))が第五の実施例のそれと同じであるので、それらについて説明を割愛する。したがって、以下では、図31に描かれた工程(j)に続く各工程を順に説明する。
図34の工程(k1)参照。
【0164】
レジストパターン14を除去した後、不純物の拡散、活性化のために、公知のアニール法で850〜1000℃の熱処理を行った後、残余の構造の全面に公知のスパッタリング法でTi(チタン)41を3〜6nm形成する。
図34の工程(k2)参照。
【0165】
次に公知のアニール法で600〜700℃の熱処理を行い、前記Tiと半導体基板1のSiを反応させ、Tiシリサイド層(TiSi2)42を形成する。
図34の工程(k3)参照。
【0166】
続いて、公知のウエットエッチング法で、Tiシリサイド層以外のTiを選択的に除去した後、シリサイド層の低抵抗化のために公知のアニール法で600〜800℃の熱処理を行う。
【0167】
以上より、ロジック部ソース・ドレイン12およびフラッシュメモリ部ソース9、ドレイン10にのみ低抵抗のシリサイド層を形成する。
【0168】
以降の工程は、第五の実施例に対応する図31の工程(k)以降と同様である。以上の工程(k1)〜工程(k3)を追加することにより、ロジック部およびフラッシュメモリセル部のソース・ドレイン拡散層の低抵抗化が可能となり、さらに性能を向上させることができる。
【0169】
上記実施例のTiはその他のSiとシリサイド化可能な金属、例えばCo、Pt、Niなどでもよい。
【0170】
さらに、上記の各実施形態では、サイドウォール膜を形成するにあたり、一旦全面形成した絶縁膜を基板面が表出するまでエッチバックして完全に基板面から除去し側壁膜として孤立した形態の膜に仕上げている。しかしながら、本発明は、このような孤立したサイドウォール膜だけにとどまらず、側壁から基板面に向かって裾を引いた形状のもの(基板面から完全に除去されずに側壁をなすもの)であっても、適用して同様の効果を得ることができる。その場合には、メモリセル領域を覆い周辺部領域を開口したパターンを有するレジストをマスクとして用いたドライエッチングによって、メモリセル領域にサイドウォール膜と共にソース・ドレイン領域を覆う被膜を残すことができる。この被膜を残すことにより、周辺トランジスタのシリサイド化をメモリセル部には適用しないこと(選択シリサイド化)やソース・ドレインイオン注入によるダメージ防止などの効果が期待できる。
【0171】
最後に、上記の各実施形態の長所と短所を比較してまとめておく。
(第一の実施形態)
メリット:他の実施例に比べて最も工程数が少なく、MASK数も1層少ない。プロセスが容易である。
(第二の実施形態)
メリット:フラッシュメモリ部の配線層間の絶縁耐圧が十分に確保できる。
【0172】
デメリット:工程数が第一の実施形態に比べて5工程増えてしまう。マスクの数も1層分増す。
(第三の実施形態)
メリット: フラッシュメモリ部の配線層間の絶縁耐圧が十分に確保できる。
【0173】
デメリット:工程数が第一の実施形態に比べて3工程増える。マスクの数も1層分増す。また、ワード線抵抗値が高くなる。
(第四の実施形態)
メリット:第一の実施形態に比べて1工程増、用意しなければならないマスクの枚数は同じ。プロセスが容易である。
(第五の実施形態)
プロセスが容易である。
(第六の実施形態)
サリサイド工程が追加されて、ソース・ドレイン領域でのコンタクト抵抗低減がはかれるので、その分素子は高速動作が可能になる。
【0174】
以上の各実施形態の他にも、本発明には多数付随的な作用効果を生むことが期待される種が抽出できるので、これまで既に言及した構成をも含め以下ではこれらを列挙してまとめておくこととする。
(付記1)フローティングゲート電極と導電物からなるコントロールゲート電極とが中間絶縁膜を介して順に積層されてなる第一のゲート層と、該第一のゲート層の側壁をなす第一のゲートサイドウォール膜とからなる二重ゲート型不揮発性メモリセルと、
前記導電物からなる第二のゲート層と、該第二のゲート層の側壁をなす第二のゲートサイドウォール膜とからなる周辺トランジスタとを有し、
前記二重ゲート型不揮発性メモリセルと前記周辺トランジスタとをともに埋め込むように形成され、その表面が前記二重ゲート型不揮発性メモリセル及び前記周辺トランジスタと面一に平坦化されてなる絶縁膜と
を有する半導体装置。
(付記2)前記二重ゲート型不揮発性メモリセルと前記周辺トランジスタとの間であって半導体基板内に、該半導体基板表面に対して実質的連続かつ実質的平坦な表面を有する素子分離用絶縁膜が形成されてなる前記(1)記載の半導体装置。
(付記3)前記中間絶縁膜と、前記第一のゲート層の下に設けられる前記第一のゲート絶縁膜とは、同一材料から同一膜厚に構成される前記(1)乃至(2)記載の半導体装置。
(付記4)前記中間絶縁膜と、前記第一のゲート層の下に設けられる前記第一のゲート絶縁膜とは、互いに材料が異なりかつ膜厚も異なる前記(1)乃至(2)記載の半導体装置。
(付記5)前記導電物が金属である前記(1)乃至(4)記載の半導体装置。
(付記6)前記フローティングゲート電極が多結晶シリコンからなり、前記コントロールゲート電極および前記第二のゲート層が金属からなる前記(1)乃至(4)記載の半導体装置。
(付記7)前記素子分離用絶縁膜を挟んで互いに分離画定されてなる、前記二重ゲート型不揮発性メモリセルを含むメモリセル領域と、前記周辺トランジスタを含む周辺トランジスタ領域とを有し、
前記メモリセル領域における前記コントロールゲート電極の厚さが前記素子分離用絶縁膜上における前記コントロールゲート電極の厚さを越えている前記(2)乃至(6)記載の半導体装置。
(付記8)(a)半導体基板上に画定されるメモリセル領域と周辺トランジスタ領域とのそれぞれに、第一導電層を最下層とする複数層からなるダミーゲートパターンを形成する工程と、
(b)前記ダミーゲートパターンを覆う被膜を形成する工程と、
(c)該被膜に対してドライエッチングを施し、前記ダミーゲートパターンの側面に選択的にゲートサイドウォール膜が残る工程と、
(d)前記工程までで残余の構造に対し、層間絶縁膜を被着形成する工程と、
(e)該層間絶縁膜表面と前記ダミーゲートパターン表面とが実質連続的かつ実質平坦になるように、該層間絶縁膜の表面からCMP(ケミカルメカニカルポリッシュ)法にてエッチバックを行う工程と、
(f)前記周辺トランジスタ領域において前記ダミーゲートパターンを除去し、かつ前記メモリセル領域において前記第一導電層を残すように前記ダミーゲートパターンの一部を除去し、かつ前記メモリセル領域と前記周辺トランジスタ領域との双方において前記ゲートサイドウォール膜を残す工程と、
(g)前記ダミーゲートパターンが除去された領域を含み、前記工程までで残余の構造に第二導電層を被着形成する工程と、
(h)前記層間絶縁膜表面と前記第二導電層表面とが実質連続的かつ実質平坦になるように、該層間絶縁膜の表面からCMP(ケミカルメカニカルポリッシュ)法にてエッチバックを行う工程と
を順に有してなる半導体装置の製造方法。
(付記9)前記工程(a)の被膜形成を、前記ダミーゲートパターンは、絶縁層を挟んで上層シリコン層と下層シリコン層とからなるものとして形成し、かつ
前記工程(e)を、前記絶縁膜は残してかつ前記上層シリコン膜は除去するように行う前記(8)記載の半導体装置の製造方法。
(付記10)前記工程(e)と前記工程(f)との間にて、前記第一導電層上に中間絶縁膜を形成する工程を有する前記(8)記載の半導体装置の製造方法。
(付記11)前記(8)の周辺トランジスタ領域と不揮発性メモリセル部のダミーゲートのパターニングは同一工程を通して行われることを特徴とする半導体記憶装置の製造方法。
(付記12)半導体基板中に選択的に素子分離絶縁膜を形成する工程とその素子領域に第1ゲート絶縁膜を形成する工程と前記第1ゲート絶縁膜上に第1導電膜を形成し、前記第1導電膜上に絶縁膜を形成する工程と、
前記絶縁膜上に第2導電膜を形成し、パターニングする工程を具備し、前記半導体基板に形成された素子のおのおのに自己整合的に不純物を導入しソース/ドレイン領域を形成する工程を具備する。その後層間絶縁膜を全面に形成する工程と前記層間絶縁膜をCMP(ケミカルメカニカルポリッシュ)研磨する工程を有し、その後第2導電膜及び第1導電膜上絶縁膜層を除去する工程を有し、その後フォトリソグラフィー工程及びエッチング工程により一部の第1導電膜及び第1ゲート絶縁膜を除去する工程を有する。そして、周辺トランジスタ領域の基板上及び不揮発性メモリセル部の第1導電膜上に第2ゲート絶縁膜を形成し、その直上に全面メタル膜を形成し、前記メタル膜CMP研磨を行い、周辺トランジスタ領域のゲート電極と不揮発性メモリセル部にとっては素子分離絶縁膜と前記第1導電膜を複数個にわたって共有するコントロールゲート電極を形成することを特徴とする半導体記憶装置の製造方法。
(付記13)前記(12)の不揮発性メモリセル部のゲートをマスクの一部として素子分離絶縁膜を除去する際のゲートの一部(第2導電膜)が、後の工程で除去されるダミーゲートであることを特徴とする半導体記憶装置の製造方法。
(付記14)前記(12)の周辺トランジスタ領域と不揮発性メモリセル部のゲート高さを合わせることによりバルク層間絶縁膜CMP(ケミカルメカニカルポリッシュ)により同一工程で異なる2種類以上の素子のダミーゲートの頭部を露出させることが可能となることを特徴とする半導体記憶装置の製造方法。
(付記15)前記(12)の周辺トランジスタ領域と不揮発性メモリセル部のゲート高さを合わせることにより全面メタルゲートCMP(ケミカルメカニカルポリッシュ)により同一工程で異なる2種類の素子のゲート電極のパターニング(メタルゲートダマシン)が可能となることを特徴とする半導体記憶装置の製造方法。
(付記16)前記(12)の第1導電膜及び第1ゲート絶縁膜の一部を除去する際、周辺トランジスタ領域は全て除去し、同時に不揮発性メモリセル部は素子分離の為の第1導電膜−第1導電膜の抜き領域のみ除去し、それ以外はマスクして素子領域の第1導電膜及び第1ゲート絶縁膜を残す工程を具備することを特徴とする半導体記憶装置の製造方法。
(付記17)前記(12)の第2ゲート絶縁膜の形成の際、第2ゲート絶縁膜を形成後フォトリソグラフィー及びエッチング工程により周辺トランジスタ領域の第2ゲート絶縁膜は除去し(不揮発性メモリセル部は残す)、再度絶縁膜を形成し周辺トランジスタ領域の第2ゲート絶縁膜と不揮発性メモリセル部の第2ゲート絶縁膜(絶縁膜積層)が異なる膜厚構成になることを特徴とする半導体記憶装置の製造方法。
(付記18)前記(12)の第2ゲート絶縁膜の形成の際、第2ゲート絶縁膜を形成後フォトリソグラフィー及びエッチング工程により周辺トランジスタ領域の第2ゲート絶縁膜は除去し(不揮発性メモリセル部は残す)、再度絶縁膜を形成後フォトリソグラフィー及びエッチング工程により不揮発性メモリセル部の再度つけた絶縁膜のみ除去(第2ゲート絶縁膜は残す)し、周辺トランジスタ領域のゲート下絶縁膜と不揮発性メモリセル部のフローティングゲート-コントロールゲート間絶縁膜が異なる膜厚構成になることを特徴とする半導体記憶装置の製造方法。
(付記19)前記(12)の第2ゲート絶縁膜形成後、多結晶シリコン膜を全面に形成してフォトリソグラフィー及びエッチング工程により不揮発性メモリセル部のみ多結晶シリコン膜を残し、その後全面メタル膜を形成し、周辺トランジスタ領域のゲート電極構造はメタルゲートで不揮発性メモリセル部のコントロールゲート電極はポリメタルゲート構成になることを特徴とする半導体記憶装置の製造方法。
(付記20)半導体基板中に選択的に素子分離絶縁膜を形成する工程とその素子領域に第1ゲート絶縁膜を形成する工程と前記第1ゲート絶縁膜上に第1導電膜を形成し、その後フォトリソグラフィー及びエッチング工程により不揮発性メモリ部の第1導電膜の素子分離を行う。その後前記第1導電膜上にゲート絶縁膜を形成する工程と前記ゲート絶縁膜上に第2導電膜を形成し、パターニングする工程を具備し、前記半導体基板に形成された素子のおのおのに自己整合的に形成されたソース/ドレイン領域を有する構造とする。その後層間絶縁膜を全面に形成する工程と前記層間絶縁膜をCMP研磨する工程を有し、その後フォトリソグラフィー及びエッチング工程により周辺トランジスタ領域のみ第2導電膜及び第1導電膜上絶縁膜層を除去する工程を有する。そして、全面に第2ゲート絶縁膜を形成し、その直上に全面メタル膜を形成し、前記メタル膜のCMP研磨を行い、周辺トランジスタ領域のゲート電極のみメタルゲート電極を形成することを特徴とする半導体記憶装置の製造方法。
(付記21)半導体基板上に、第一の絶縁膜を形成する工程と、
第一の導電膜を形成する工程と、
メモリセル形成予定領域以外の前記第一の絶縁膜および第一の導電膜を除去する工程と、
第二の絶縁膜を形成する工程と、
前記第二の絶縁膜をゲート電極の形状に加工する工程と、
前記第二の絶縁膜をマスクとしてメモリセル領域の前記第一の導電膜を除去する工程と、
メモリセルおよびトランジスタのソース・ドレイン不純物拡散層を形成する工程と、
該拡散層の活性化熱処理を行う工程と、
第三の絶縁膜を形成する工程と、
第三の絶縁膜を前記第二の絶縁膜が露出するまで除去して平坦化する工程と、
前記第二の絶縁膜を除去する工程と、
メモリセル領域以外の第一の絶縁膜を除去する工程と、
メモリセル領域の第一の導電膜上およびメモリセル領域以外の前記第一導電型半導体基板上に第四の絶縁膜を形成する工程と、
第二の導電膜を形成する工程と、
前記第三の絶縁膜が露出するまで前記第四の絶縁膜、前記第二の導電膜を除去する工程と
を有する半導体装置の製造方法。
(付記22)前記第四の絶縁膜はシリコン酸化膜、シリコン窒化膜、Taを含む高誘電体膜のいずれか一つ、またはその組み合わせで形成されることを特徴とする前記(21)記載の半導体装置の製造方法。
(付記23)前記第二の絶縁膜と前記第三の絶縁膜は、一方がシリコン窒化膜で他方がシリコン酸化膜で形成されることを特徴とする前記(21)乃至(22)のいずれか一項に記載の半導体装置の製造方法。
(付記24)前記メモリセルおよびトランジスタのソース・ドレイン不純物拡散層を形成した後、
前記メモリセルおよびトランジスタのソース・ドレイン不純物拡散層にシリサイド膜を形成する工程と、
前記シリサイド膜の低抵抗化熱処理を行う工程と
を含むことを特徴とする前記(21)乃至(23)のいずれか一項に記載の半導体装置の製造方法。
(付記25)前記第2のゲート層は、WまたはAlまたはCuを含む金属膜からなることを特徴とする前記(1)記載の半導体装置。
(付記26)前記不揮発性メモリセルおよび前記周辺トランジスタのソース・ドレイン不純物拡散層に、さらにシリサイド膜を備えることを特徴とする前記(1)乃至(7)記載の半導体装置。
【0175】
【発明の効果】
以上説明したように本発明により形成された不揮発性半導体記憶装置は不揮発性メモリ混載LSI製造においてダマシンメタルゲートプロセスを使用した単層ゲートCMOS Tr.とFloating Gateを有する不揮発性メモリTr.の両立が可能となる。また、この不揮発性半導体記憶装置は周辺トランジスタ.の高速化に伴うTr.ゲート空乏化対策がなされ、ゲート抵抗増大は低く抑えられ、ゲート酸化膜厚の薄膜化が可能となる。また、不揮発性メモリセル部のゲート電極構成の最適化によるゲート抵抗低減及びメモリセルの信頼性の向上が可能となり、PA(第一層目配線層)-PB(第二層目配線層)間絶縁膜構成の最適化ではカップリング比の向上により不揮発性メモリセルのデータ書き込み・消去特性が向上する。
【0176】
【図面の簡単な説明】
【0177】
【図1】従来のフラッシュメモリの製造方法の工程説明図(その1)である。
【0178】
【図2】従来のフラッシュメモリの製造方法の工程説明図(その2)である。
【0179】
【図3】従来のフラッシュメモリの製造方法の工程説明図(その3)である。
【0180】
【図4】従来のダマシンゲートを有する半導体装置の製造方法の工程説明図である。
【0181】
【図5】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(A−A’断面その1)である。
【0182】
【図6】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(A−A’断面その2)である。
【0183】
【図7】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(A−A’断面その3)である。
【0184】
【図8】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(A−A’断面その4)である。
【0185】
【図9】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(B−B’断面その1)である。
【0186】
【図10】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(B−B’断面その2)である。
【0187】
【図11】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(B−B’断面その3)である。
【0188】
【図12】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(B−B’断面その4)である。
【0189】
【図13】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(B−B’断面その5)である。
【0190】
【図14】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(ワード線方向断面その1)である。
【0191】
【図15】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(ワード線方向断面その2)である。
【0192】
【図16】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(ワード線方向断面その3)である。
【0193】
【図17】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図(ワード線方向断面その4)である。
【0194】
【図18】本発明の第二の実施形態に則した半導体装置の製造方法の工程説明図(D−D’断面その1)である。
【0195】
【図19】本発明の第二の実施形態に則した半導体装置の製造方法の工程説明図(D−D’断面その2)である。
【0196】
【図20】本発明の第三の実施形態に則した半導体装置の製造方法の工程説明図(E−E’断面その1)である。
【0197】
【図21】本発明の第三の実施形態に則した半導体装置の製造方法の工程説明図(E−E’断面その2)である。
【0198】
【図22】本発明の第三の実施形態に則した半導体装置の製造方法の工程説明図(E−E’断面その3)である。
【0199】
【図23】本発明の第三の実施形態に則した半導体装置の製造方法の工程説明図(E−E’断面その4)である。
【0200】
【図24】本発明の第四の実施形態に則した半導体装置の製造方法の工程説明図(E−E’断面その5)である。
【0201】
【図25】本発明の第四の実施形態に則した半導体装置の製造方法の工程説明図(F−F’断面その1)である。
【0202】
【図26】本発明の第一乃至第四の実施形態に則した半導体装置の製造方法の工程説明図(PA(第一層目配線層)(フローティングゲート)形成領域の平面図)である。
【0203】
【図27】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図(その1)である。
【0204】
【図28】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図(その2)である。
【0205】
【図29】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図(その3)である。
【0206】
【図30】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図(その4)である。
【0207】
【図31】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図(その5)である。
【0208】
【図32】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図(その6)である。
【0209】
【図33】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図(その7)である。
【0210】
【図34】本発明の第六の実施形態に則した半導体装置の製造方法の工程説明図である。
Claims (1)
- 半導体基板上に第1シリコン膜、第1絶縁膜、第2シリコン膜を順次形成する工程と、
前記第2シリコン膜、前記第1絶縁膜、前記第1シリコン膜をパターニングして、第1パターン及び第2パターンを形成する工程と、
前記第1パターン及び前記第2パターンを覆う被膜を形成する工程と、
前記被膜をエッチングして、前記第1パターン及び前記第2パターンの側面にサイドウォール膜を形成する工程と、
前記半導体基板全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研摩し、前記第1パターン及び前記第2パターンの上面を露出させる工程と、
前記第1パターンに含まれる前記第2シリコン膜及び前記第2パターンに含まれる前記第2シリコン膜を除去する工程と、
前記第2パターンに含まれる前記第1絶縁膜及び前記第1シリコン膜を残しつつ、前記第1パターンに含まれる前記第1絶縁膜及び前記第1シリコン膜を除去する工程と、
前記半導体基板全面に第3導電膜を形成する工程と、
前記第3導電膜を研摩し、前記膜間絶縁膜を露出させる工程と
を有することを特徴とする半導体装置の製造方法。
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US6777725B2 (en) * | 2002-06-14 | 2004-08-17 | Ingentix Gmbh & Co. Kg | NROM memory circuit with recessed bitline |
US6770932B2 (en) * | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof |
KR100469128B1 (ko) * | 2002-11-07 | 2005-01-29 | 삼성전자주식회사 | 자기정렬된 얕은 트렌치 소자분리를 갖는 불휘발성 메모리장치의 플로팅 게이트 형성방법 |
KR100798268B1 (ko) * | 2002-12-28 | 2008-01-24 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
KR100937651B1 (ko) * | 2002-12-31 | 2010-01-19 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 이의 제조 방법 |
KR100511043B1 (ko) * | 2003-03-07 | 2005-08-30 | 삼성전자주식회사 | 반도체 장치의 금속 실리사이드 층의 형성 방법 |
JP2005026586A (ja) * | 2003-07-04 | 2005-01-27 | Semiconductor Leading Edge Technologies Inc | 半導体装置及びその製造方法 |
US7002177B2 (en) * | 2003-11-05 | 2006-02-21 | Taiwan Semiconductor Manufacturing Co. Ltd. | Test region layout for shallow trench isolation |
US7091130B1 (en) * | 2004-06-25 | 2006-08-15 | Freescale Semiconductor, Inc. | Method of forming a nanocluster charge storage device |
KR100688575B1 (ko) * | 2004-10-08 | 2007-03-02 | 삼성전자주식회사 | 비휘발성 반도체 메모리 소자 |
TWI252512B (en) * | 2004-10-20 | 2006-04-01 | Hynix Semiconductor Inc | Semiconductor device and method of manufacturing the same |
US7361543B2 (en) * | 2004-11-12 | 2008-04-22 | Freescale Semiconductor, Inc. | Method of forming a nanocluster charge storage device |
KR100641993B1 (ko) * | 2004-12-15 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법 |
US8314024B2 (en) * | 2008-12-19 | 2012-11-20 | Unity Semiconductor Corporation | Device fabrication |
KR100603694B1 (ko) * | 2005-04-26 | 2006-07-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
JP2007157854A (ja) * | 2005-12-01 | 2007-06-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
KR100809328B1 (ko) | 2006-07-19 | 2008-03-05 | 삼성전자주식회사 | 비휘발성 메모리 집적 회로 장치의 제조 방법 및 이를통해서 제조된 비휘발성 메모리 집적 회로 장치 |
KR100752192B1 (ko) * | 2006-09-06 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 단일 폴리 구조의 플래시 메모리 소자 및 그 제조 방법 |
KR100843550B1 (ko) | 2006-11-06 | 2008-07-04 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
KR100835430B1 (ko) * | 2007-05-21 | 2008-06-04 | 주식회사 동부하이텍 | 반도체 소자의 듀얼 게이트 전극 형성 방법 |
US7563675B2 (en) * | 2007-07-24 | 2009-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ladder poly etching back process for word line poly planarization |
US7745344B2 (en) * | 2007-10-29 | 2010-06-29 | Freescale Semiconductor, Inc. | Method for integrating NVM circuitry with logic circuitry |
US7482217B1 (en) * | 2007-12-03 | 2009-01-27 | Spansion Llc | Forming metal-semiconductor films having different thicknesses within different regions of an electronic device |
US8148249B2 (en) * | 2008-09-12 | 2012-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of fabricating high-k metal gate devices |
US8093116B2 (en) * | 2008-10-06 | 2012-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for N/P patterning in a gate last process |
US20100163952A1 (en) * | 2008-12-31 | 2010-07-01 | Chia-Hong Jan | Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate |
KR20100104684A (ko) * | 2009-03-18 | 2010-09-29 | 삼성전자주식회사 | 반도체 장치의 게이트 구조물 및 그의 형성방법 |
US8399310B2 (en) | 2010-10-29 | 2013-03-19 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
US8564044B2 (en) | 2011-03-31 | 2013-10-22 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
US8389365B2 (en) | 2011-03-31 | 2013-03-05 | Freescale Semiconductor, Inc. | Non-volatile memory and logic circuit process integration |
US20130049123A1 (en) * | 2011-08-23 | 2013-02-28 | Globalfoundries Inc. | Semiconductor Device with DRAM Word Lines and Gate Electrodes in Non-Memory Regions of the Device Comprised of a Metal, and Methods of Making Same |
US9236260B2 (en) * | 2011-12-16 | 2016-01-12 | HGST Netherlands B.V. | System, method and apparatus for seedless electroplated structure on a semiconductor substrate |
US8658497B2 (en) | 2012-01-04 | 2014-02-25 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
US8906764B2 (en) | 2012-01-04 | 2014-12-09 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
US8669158B2 (en) | 2012-01-04 | 2014-03-11 | Mark D. Hall | Non-volatile memory (NVM) and logic integration |
US8951863B2 (en) | 2012-04-06 | 2015-02-10 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and logic integration |
US8722493B2 (en) | 2012-04-09 | 2014-05-13 | Freescale Semiconductor, Inc. | Logic transistor and non-volatile memory cell integration |
US9087913B2 (en) | 2012-04-09 | 2015-07-21 | Freescale Semiconductor, Inc. | Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic |
US8574987B1 (en) | 2012-06-08 | 2013-11-05 | Freescale Semiconductor, Inc. | Integrating formation of a replacement gate transistor and a non-volatile memory cell using an interlayer dielectric |
US8728886B2 (en) * | 2012-06-08 | 2014-05-20 | Freescale Semiconductor, Inc. | Integrating formation of a replacement gate transistor and a non-volatile memory cell using a high-k dielectric |
US9111865B2 (en) | 2012-10-26 | 2015-08-18 | Freescale Semiconductor, Inc. | Method of making a logic transistor and a non-volatile memory (NVM) cell |
CN103854985B (zh) * | 2012-12-03 | 2016-06-29 | 中国科学院微电子研究所 | 一种后栅工艺假栅的制造方法和后栅工艺假栅 |
JP6026914B2 (ja) * | 2013-02-12 | 2016-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2014165457A (ja) * | 2013-02-27 | 2014-09-08 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
US8741719B1 (en) | 2013-03-08 | 2014-06-03 | Freescale Semiconductor, Inc. | Integrating formation of a logic transistor and a non-volatile memory cell using a partial replacement gate technique |
US8716089B1 (en) | 2013-03-08 | 2014-05-06 | Freescale Semiconductor, Inc. | Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage |
US9006093B2 (en) | 2013-06-27 | 2015-04-14 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high voltage transistor integration |
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US8871598B1 (en) | 2013-07-31 | 2014-10-28 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology |
US8877585B1 (en) | 2013-08-16 | 2014-11-04 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration |
US9082837B2 (en) | 2013-08-08 | 2015-07-14 | Freescale Semiconductor, Inc. | Nonvolatile memory bitcell with inlaid high k metal select gate |
US9252246B2 (en) | 2013-08-21 | 2016-02-02 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic device |
US9082650B2 (en) * | 2013-08-21 | 2015-07-14 | Freescale Semiconductor, Inc. | Integrated split gate non-volatile memory cell and logic structure |
US8932925B1 (en) | 2013-08-22 | 2015-01-13 | Freescale Semiconductor, Inc. | Split-gate non-volatile memory (NVM) cell and device structure integration |
US9275864B2 (en) | 2013-08-22 | 2016-03-01 | Freescale Semiconductor,Inc. | Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates |
US8883624B1 (en) * | 2013-09-27 | 2014-11-11 | Cypress Semiconductor Corporation | Integration of a memory transistor into high-K, metal gate CMOS process flow |
US8901632B1 (en) | 2013-09-30 | 2014-12-02 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology |
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US9252152B2 (en) | 2014-03-28 | 2016-02-02 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
US9112056B1 (en) | 2014-03-28 | 2015-08-18 | Freescale Semiconductor, Inc. | Method for forming a split-gate device |
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US9343314B2 (en) | 2014-05-30 | 2016-05-17 | Freescale Semiconductor, Inc. | Split gate nanocrystal memory integration |
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US9379222B2 (en) | 2014-05-30 | 2016-06-28 | Freescale Semiconductor, Inc. | Method of making a split gate non-volatile memory (NVM) cell |
JP2019091799A (ja) * | 2017-11-14 | 2019-06-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
DE102018102685A1 (de) * | 2017-11-30 | 2019-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Kontaktbildungsverfahren und zugehörige Struktur |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2664685B2 (ja) * | 1987-07-31 | 1997-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
EP0595250B1 (en) * | 1992-10-27 | 1999-01-07 | Nec Corporation | Method of fabricating non-volatile semiconductor memory device |
JPH09205154A (ja) * | 1996-01-25 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
KR980012447A (ko) * | 1996-07-19 | 1998-04-30 | 김광호 | 불휘발성 반도체 장치의 게이트 전극형성 방법 |
JP3107199B2 (ja) * | 1996-08-29 | 2000-11-06 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
JPH10189966A (ja) * | 1996-12-26 | 1998-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH10303401A (ja) * | 1997-02-25 | 1998-11-13 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JPH1117035A (ja) * | 1997-06-24 | 1999-01-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP3264241B2 (ja) * | 1998-02-10 | 2002-03-11 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2000022008A (ja) * | 1998-07-01 | 2000-01-21 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
EP0975022A1 (en) * | 1998-07-22 | 2000-01-26 | STMicroelectronics S.r.l. | Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors, with salicided junctions |
TW449919B (en) * | 1998-12-18 | 2001-08-11 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
US6259126B1 (en) * | 1999-11-23 | 2001-07-10 | International Business Machines Corporation | Low cost mixed memory integration with FERAM |
KR100350056B1 (ko) * | 2000-03-09 | 2002-08-24 | 삼성전자 주식회사 | 다마신 게이트 공정에서 자기정렬콘택패드 형성 방법 |
TW466606B (en) * | 2000-04-20 | 2001-12-01 | United Microelectronics Corp | Manufacturing method for dual metal gate electrode |
JP4096507B2 (ja) * | 2000-09-29 | 2008-06-04 | 富士通株式会社 | 半導体装置の製造方法 |
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