JP4092309B2 - 液晶表示装置 - Google Patents

Description

本発明は、コンタクトホールを有するアレイ基板とスペーサを有する対向基板とを互いに貼り合わせるようにした液晶表示装置に関し、特にスペーサがコンタクトホールに嵌り込むことに起因する両基板間のギャップの不均一化を防止する対策に関する。

一般に、液晶表示装置では、アレイ基板と対向基板との間に、複数のスペーサを介在させ、このことで、両基板間のギャップを均一にするようになされており、その際に、球状のスペーサを両基板間に散布するようにしたものでは、スペーサが凝集しやすいことから、近年では、一方の基板に柱状のスペーサを一体に形成するようにしたものが多くなっており、例えば、特許文献１に記載されたものでは、対向電極を有するカラーフィルタ基板（対向基板）側にスペーサを一体形成するようになっている。

また、基板に形成されるスペーサの配置については、スペーサの存在に起因する表示むらを抑える上では、配線幅がゲートバスラインよりも広い補助容量バスライン（以下、Ｃｓバスラインという）に対応する位置であることが望ましい。

ところで、アレイ基板におけるＴＦＴの画素電極側電極と画素電極との間に絶縁保護膜を設けるようにした液晶表示装置では、その絶縁保護膜に、両電極同士を電気的に接続するためのコンタクトホールが設けられている。

したがって、上記のスペーサが、対向基板側に形成されている場合には、アレイ基板と対向基板とを互いに貼り合わせる際に、その貼合せ精度が高くなくて、図１０の平面図に模式的に示すように、アレイ基板１００に対し対向基板が同図に矢印で示す方向にずれたときに、スペーサ２００がコンタクトホール３００に嵌り込むことがあり、その結果、アレイ基板１００と対向基板との間のギャップが乱れ、正常な表示ができなくなる。

そこで、従来の場合には、対向基板上におけるスペーサ２００の配置精度を高めるのみならず、アレイ基板１００と対向基板とを互いに貼り合わせる際の貼合せ精度を、できるだけ高めるようになされている。
特開平４−１２２９１４号公報（第２頁，第２図）

しかしながら、近年では、高精細化により画素ピッチがますます小さくなってきていることから、上記従来の場合には、極めて高い貼合せ精度が要求されることになり、そのために、貼合せ作業が極めて困難であるという問題がある。

本発明は、斯かる点に鑑みてなされたものであり、その主な目的は、コンタクトホールを有するアレイ基板と、柱状スペーサが形成された対向基板とを互いに貼り合わせる際に、貼合せ精度が過度に高くなくても、両基板間のギャップを均一化できるようにすることにある。

上記の目的を達成すべく、本発明では、全ての画素領域からなる全体領域を、複数の部分領域に分け、各部分領域毎に、一部のスペーサがコンタクトホールに嵌り込んでも、残部のスペーサがコンタクトホールに嵌り込まないでギャップを確保するようにし、これにより、貼合せ精度が高くなくても、アレイ基板と対向基板との間のギャップを均一化できるようにした。

具体的には、本発明では、各画素領域毎にスイッチング素子の画素電極側電極と画素電極との間に介在する絶縁保護膜に設けられたコンタクトホールを経由して前記画素電極側電極と前記画素電極とを互いに電気的に接続するように設けられたアレイ基板と、このアレイ基板に対向するように配置されていて、該アレイ基板に貼り合わされた対向基板と、この対向基板に一体に形成されていて、前記アレイ基板との間にギャップを形成するための複数のスペーサと、前記アレイ基板および前記対向基板間に配置された液晶層とを備えた液晶表示装置を前提としている。

そして、全ての前記画素領域からなる全体領域は、各々、複数の前記スペーサを有しかつ少なくとも１つの前記画素領域からなる複数の部分領域に分けられているものとする。その上で、前記各部分領域内の前記複数のスペーサは、一部のスペーサが該一部のスペーサに対応する前記コンタクトホールに嵌り込む位置に位置付けられたときに、残部のスペーサが該残部のスペーサに対応する前記コンタクトホールに嵌り込む位置からずれた位置に位置付けられるように配置されているものとする。

尚、上記の構成において、前記アレイ基板が、前記各画素電極にそれぞれ電荷を保持するための補助容量バスラインを有するものである場合には、前記各スペーサは、それぞれ、前記補助容量バスラインに対応する位置に配置されているものとすることができる。

また、前記各部分領域の前記画素領域が、複数とされる場合には、前記各部分領域の前記複数のスペーサは、前記複数の画素領域のうちの一部の前記画素領域のみに配置されているものとすることもできる。

本発明によれば、コンタクトホールを有するアレイ基板と、スペーサが形成された対向基板とを互いに貼り合わせるようにした液晶表示装置において、各部分領域毎に、少なくとも１つのスペーサによりアレイ基板と対向基板との間のギャップを確保することができるので、貼合せ精度が高くなくても、全体領域に亘ってギャップを均一化することができる。

以下、本発明に係る実施形態を、図面に基づいて説明する。

図１および図２は、本発明の実施形態に係る液晶表示装置の構成を模式的に示していて、図１は図２のＩ−Ｉ線断面図であり、図２は液晶表示装置の要部の構成を模式的に示す断面図である。この液晶表示装置は、画素電極の駆動にＴＦＴ（Thin Film Transistor）を用いるようにしたアクティブマトリックス型のものであり、また、液晶表示パネルの背面側に配置されたバックライトから該液晶表示パネルに入射された光に対し、その透過光量を各画素毎に制御するようにした透過型のものである。

液晶表示装置は、マトリックス状に配置された複数のＴＦＴを有するアレイ基板１０と、カラーフィルタ層を有していて、アレイ基板に貼り合わされた対向基板としてのカラーフィルタ基板２０（以下、ＣＦ基板という）とを備えており、これらアレイ基板１０とＣＦ基板３０との間には、液晶層５０が配置されている。

上記のアレイ基板１０は、透明のガラス基板１１を有している。ガラス基板１１上には、縦方向（図１の上下方向）に延びる複数本のデータバスライン１２と、横方向（同図の左右方向）に延びる複数本のゲートバスライン１３とが互いに交差するように配置されており、各交点の近傍には、ソース電極１４ａ，ドレイン電極１４ｂおよびゲート電極１４ｃを有するＴＦＴ１４と、このＴＦＴ１４のドレイン電極１４ｂに電気的に接続された画素電極１５とが配置されている。ＴＦＴ１４のソース電極１４ａは、前記交点を通るデータバスライン１２に電気的に接続しており、ＴＦＴ１４のゲート電極１４ｃは、前記交点を通るゲートバスライン１３に電気的に接続している。データバスライン１２，ソース電極１４ａおよびドレイン電極１４ｂと、ゲートバスライン１３およびゲート電極１４ｃとは、ゲート絶縁膜１６によって電気的に絶縁されている。また、ドレイン電極１４ｂは、ＴＦＴ１４の位置から画素領域Ｇの略中央位置まで延設されており、その端部は、ゲートバスライン１３に平行な方向に延びる略矩形状の補助容量用電極１７（以下、Ｃｓ電極という）とされている。さらに、ゲート絶縁膜１６におけるＣｓ電極１７とは反対の側には、Ｃｓバスライン１８がゲートバスライン１３の方向に延びるように設けられており、各画素領域Ｇでは、そのＣｓバスライン１８とＣｓ電極１７とにより補助容量を形成するようになされている。

上記データバスライン１２，ソース電極１４ａ，ドレイン電極１４ｂおよびＣｓ電極１７の上には、絶縁保護膜１９が設けられており、画素電極１５は、その絶縁保護膜１９の上に配置されている。この画素電極１５は、画素領域の略全体を覆うように設けられており、その周縁部は、当該画素領域Ｇを区画する２本のデータバスライン１２および２本のゲートバスライン１３の各対応部分にそれぞれ重なるように設けられている。

各画素領域Ｇにおいて、Ｃｓ電極１７に対応する絶縁保護膜の部位には、２つのコンタクトホール２０が形成されており、これらのコンタクトホール２０を経由して、Ｃｓ電極１７、つまりＴＦＴ１４のドレイン電極１４ｂと、画素電極１５とが電気的に接続している。尚、図１のおよび図２の２１は、データバスライン１２の下層側に該データバスライン１２に沿って延びるように配置されたオーミックコンタクト層であって、データバスライン１２の断線防止などの機能を持つものである。

一方、上記のＣＦ基板３０も、透明のガラス基板３１を有している。このガラス基板３１上において、アレイ基板１０のデータバスライン１２周り，ゲートバスライン１３周り，ＴＦＴ１４周りおよびＣｓバスライン１８周りなど、光の漏れる領域には、遮光層３２（ブラックマトリックス）が設けられており、その上には、カラーフィルタ層３３が設けられている。カラーフィルタ層３３は、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の３種類の着色層が所定の画素配列に基づいて各画素領域Ｇ毎に択一的に配置されてなっている。つまり、本実施形態では、「画素」とは、サブピクセル（ドット）を表している。カラーフィルタ層３３の上には、例えばＩＴＯ膜からなる透明の対向電極３４が複数の画素領域Ｇに亘って設けられている。この対向電極３４の上には、当該ＣＦ基板３０とアレイ基板１０との間に所定のギャップを形成するための柱状スペーサ４０が各画素領域Ｇに１つの割合で配置されている。

ここで、上記のように構成された液晶表示装置の製造工程について説明する。

先ず、アレイ基板１０については、ガラス基板１１上にスパッタリングによりゲート膜を成膜し、そのゲート膜をパターニングして、ゲートバスライン１３，ゲート電極１４ｃおよびＣｓバスライン１８を形成する。

次に、ＣＶＤ法によりゲート絶縁膜１６を成膜し、その上に、データバスライン１２，ソース電極１４ａ，ドレイン電極１４ｂおよびＣｓ電極１７を設ける。これにより、ＴＦＴ１４が形成される。

そして、絶縁保護膜１９を成膜した後、スパッタリングにより透明導電膜を成膜し、この透明導電膜をパターニングして画素電極１５を形成する。この画素電極１５は、絶縁保護膜１９に形成されたコンタクトホール２０を経由して、Ｃｓ電極１７、つまりＴＦＴ１４のドレイン電極１４ｂに電気的に接続される。

一方、ＣＦ基板３０については、ガラス基板３１上に遮光層３２を形成し、次いで、遮光層３２を含む領域に、カラーフィルタ層３３を形成する。その後、カラーフィルタ層３３の上に対向電極３４を形成し、その上で、柱状スペーサ４０を形成する。

そして、本実施形態では、全ての画素領域Ｇからなる全体領域は、各々、ゲートバスライン１３の延びる方向（図１の左右方向）において左右に隣り合う２つの画素領域Ｇからなりかつ２つの柱状スペーサ４０を有する複数の部分領域Ｐに分けられており、その上で、各部分領域Ｐの２つの柱状スペーサ４０は、アレイ基板１０とＣＦ基板３０との貼合せにより一方の柱状スペーサ４０が該一方の柱状スペーサ４０に対応するコンタクトホール２０に嵌り込む位置に位置付けられたときに、他方の柱状スペーサ４０が該他方の柱状スペーサ４０に対応するコンタクトホール２０に嵌り込む位置からずれた位置に位置付けられるように配置されている。

具体的には、柱状スペーサ４０は、図１左側の画素領域Ｇの柱状スペーサ４０が、同図左側コンタクトホール２０に嵌り込む位置に位置付けられたときに、同図右側の画素領域Ｇの柱状スペーサ４０が左右２つのコンタクトホール２０の略中央に位置するように配置されている。

したがって、本実施形態によれば、全ての画素領域Ｇからなる全体領域を、各々、ゲートバスライン１３の延びる方向において隣り合う２つの画素領域Ｇからなりかつ２つの柱状スペーサ４０を有する複数の部分領域Ｐに分け、各部分領域Ｐの２つの柱状スペーサ４０について、アレイ基板１０とＣＦ基板３０とが互いに貼り合わされることにより一方の柱状スペーサ４０がコンタクトホール２０に嵌り込んだときに、他方の柱状スペーサ４０を、コンタクトホール２０に嵌り込む位置からずれた位置に位置付けることができるので、アレイ基板１０とＣＦ基板３０との貼合せ精度が高くなくても、各部分領域Ｐにおいて少なくとも１つの柱状スペーサ４０により所定のギャップを確保することができ、よって、全体領域においてアレイ基板１０およびＣＦ基板３０間のギャップの均一化を図ることができる。

また、ＣＦ基板３０に柱状スペーサ４０を形成する際に、アレイ基板１０のＣｓバスライン１８に対応する領域に柱状スペーサ４０を配置するようにしたので、配線幅の狭いゲートバスライン１３などに対応する領域に配置する場合に比べて、容易に配置することができる。

尚、上記の実施形態では、各部分領域Ｐを、２つの画素領域Ｇで構成するようにした場合について説明しているが、各部分領域Ｐを、３つ以上の画素領域Ｇで構成するようにしてもよい。例えば、各部分領域Ｐを、各々、１つの柱状スペーサ４０を有する３つの画素領域Ｇで構成する場合の例としては、図４に示す変形例１や、図５に示す変形例２のように、２つの画素領域Ｇの各柱状スペーサ４０がそれぞれコンタクトホール２０に嵌り込む位置に位置付けられたときに、残りの１つの画素領域Ｇの柱状スペーサ４０が各コンタクトホール２０にそれぞれ嵌り込む何れの位置からもずれた位置に位置付けられるように配置することができる。また、各部分領域Ｐを、４つの画素領域Ｇで構成されるする場合には、一例として、図６に示す変形例３のように、２つの画素領域Ｇの各柱状スペーサ４０がそれぞれコンタクトホール２０に嵌り込む位置に位置付けられたときに、残りの２つの画素領域Ｇの各柱状スペーサ４０が各々のコンタクトホール２０に嵌り込む何れの位置からもずれた位置に位置付けられるように配置することができる。

また、上記の実施形態では、柱状スペーサ４０をゲートバスライン１３の延びる方向においてずらすようにした場合について説明しているが、例えば、上記変形例３のように、柱状スペーサ４０をデータバスライン１２の延びる方向においてずらすようにしてもよく、さらには、図７に示す変形例４のように、柱状スペーサ４０を、ゲートバスライン１３の延びる方向と、データバスライン１２の延びる方向との２方向においてずらすようにすることもできる。

また、上記の実施形態では、各画素領域Ｇが２つのコンタクトホール２０を有する場合について説明しているが、例えば、上記の変形例４や、図８に示す変形例５のように、各画素領域Ｇのコンタクトホール２０が１であってもよい。

さらに、上記の実施形態では、各部分領域Ｐの全ての画素領域Ｇが柱状スペーサ４０を有する場合について説明しているが、例えば、画素ピッチの小さい高精細液晶表示装置などの場合には、図９に示す変形例６のように、各部分領域Ｐの全ての画素領域Ｇのうち、一部の画素領域Ｇのみに柱状スペーサ４０を配置する一方、残部の画素領域Ｇには柱状スペーサ４０を配置しないようにすることもできる。

図２のＩ−Ｉ線断面図である。 本発明の実施形態に係る液晶表示装置の要部の構成を模式的に示す断面図である。 ＣＦ基板の構成を模式的に示す断面図である。 変形例１を示す図１相当図である。 変形例２を示す図１相当図である。 変形例３を示す図１相当図である。 変形例４を示す図１相当図である。 変形例５を示す図１相当図である。 変形例６を示す図１相当図である。 従来の液晶表示装置における対向基板側から見たアレイ基板を示す図１相当図である。

符号の説明

１０ アレイ基板
１４ ＴＦＴ（スイッチング素子）
１５ 画素電極
１８ Ｃｓバスライン（補助容量バスライン）
１９ 絶縁保護膜
２０ コンタクトホール
３０ ＣＦ基板（対向基板）
４０ 柱状スペーサ（スペーサ）
５０ 液晶層
Ｐ 部分領域
Ｇ 画素領域

Claims (3)

1. 各画素領域毎にスイッチング素子の画素電極側電極と画素電極との間に介在する絶縁保護膜に設けられたコンタクトホールを経由して前記画素電極側電極と前記画素電極とを互いに電気的に接続するように設けられたアレイ基板と、前記アレイ基板に対向するように配置され、該アレイ基板に貼り合わされた対向基板と、前記対向基板に一体に形成され、前記アレイ基板との間にギャップを形成するための複数のスペーサと、前記アレイ基板および前記対向基板間に配置された液晶層とを備えた液晶表示装置であって、
   全ての前記画素領域からなる全体領域は、各々、複数の前記スペーサを有しかつ少なくとも１つの前記画素領域からなる複数の部分領域に分けられ、
   前記各部分領域内の前記複数のスペーサは、一部のスペーサが該一部のスペーサに対応する前記コンタクトホールに嵌り込む位置に位置付けられたときに、残部のスペーサが該残部のスペーサに対応する前記コンタクトホールに嵌り込む位置からずれた位置に位置付けられるように配置されていることを特徴とする液晶表示装置。
2. 請求項１に記載の液晶表示装置において、
   前記アレイ基板は、前記各画素電極にそれぞれ電荷を保持するための補助容量バスラインを有し、
   前記各スペーサは、それぞれ、前記補助容量バスラインに対応する位置に配置されていることを特徴とする液晶表示装置。
3. 請求項１に記載の液晶表示装置において、
   前記各部分領域の前記画素領域は、複数とされ、
   前記各部分領域の前記複数のスペーサは、前記複数の画素領域のうちの一部の前記画素領域のみに配置されていることを特徴とする液晶表示装置。
   

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