JP4091038B2 - プラズマディスプレイのサステインドライバ、及びその制御回路 - Google Patents

Description

本発明は、プラズマディスプレイパネル（ＰＤＰ）の電極に対して放電維持パルス電圧を印加するサステインドライバに関し、特にその制御回路に関する。

プラズマディスプレイは、ガス放電に伴う発光現象を利用した自発光型の表示装置である。プラズマディスプレイパネル（ＰＤＰ）は他の表示装置と比べ、大画面化と薄型化とが容易である。更に、画像にちらつきがないこと、コントラスト比が高いこと、及び応答速度が高いこと等の利点を持つ。これらの利点から、プラズマディスプレイは近年、ブラウン管に代わる次世代の映像表示装置として広く普及しつつある。

ＰＤＰは基本的に二枚の基板を重ねた構造を有する。
例えばＡＣ型ＰＤＰの構造、特に三電極面放電型構造では、背面基板上には複数のアドレス電極がパネルの縦方向に配置され、前面基板上には複数の維持電極と走査電極とが交互にパネルの横方向に配置される。
その他にＤＣ型ＰＤＰの構造、特にパルスメモリ型構造では、背面基板上には複数の陽極がパネルの縦方向に配置され、前面基板上には複数の陰極がパネルの横方向に配置される。
縦横の電極の交差点には放電セルが設置される。放電セルの表面には蛍光体を含む層が設けられる。放電セルの内部にはガスが封入される。

ＡＣ型ＰＤＰでは、発光が例えば次のように生じる。
まず、走査電極とアドレス電極との間に高電圧のパルスが印加される。そのとき、それらの電極の交差点に位置する放電セルではガス放電が生じる。放電セル中のガス分子から電離された正イオンと電子とがその放電セルの表面に付着する。こうして、放電セル表面に壁電荷が蓄積される。
次に、維持電極に対して、高電圧のパルス（放電維持パルス電圧）が周期的に印加される。一方、走査電極は、例えば放電維持パルス電圧のピークの半分程度の電位に維持される。それにより、各放電セルでは維持電極と走査電極との間に交流電圧が生じる。予め壁電荷を蓄積する放電セルでは、その壁電荷により誘起される電圧と放電維持パルス電圧との和によりガス放電が生じる。放電セル中のガス分子は電離により紫外線を発する。その紫外線が放電セル表面の蛍光体を励起し、蛍光を発生させる。一方、ガス分子から電離された正イオンと電子とが放電セルの表面に再び蓄積される。従って、維持電極と走査電極との間の電圧の極性が反転するごとにその放電セルではガス放電と蛍光の発生とが反復される。こうして、放電セルの発光が持続する。

ＤＣ型ＰＤＰでは、発光が次のように生じる。
まず、陰極と陽極との間に高電圧のパルスが印加される。そのとき、それらの電極間の交差点に位置する放電セルではガス放電が生じる。放電セル中のガス分子から電離された正イオンと電子とはプライミング粒子として、その放電セルの空間中に残留する。その結果、放電開始電圧が低下する。
次に、陰極に対して高電圧のパルス（放電維持パルス電圧）が周期的に印加される。そのとき、プライミング粒子が残留する放電セルでは放電開始電圧が放電維持パルス電圧のピークより低いのでガス放電が生じる。放電セル中のガス分子が電離により紫外線を発する。その紫外線が放電セル表面の蛍光体を励起し、蛍光を発生させる。一方、ガス分子から電離された正イオンと電子とが再びプライミング粒子として残留する。従って、放電維持パルス電圧の印加ごとにその放電セルではガス放電と蛍光の発生とが反復される。こうして、放電セルの発光が持続する。

ＰＤＰの電極に対して放電維持パルス電圧を印加する装置が、サステインドライバである。ＡＣ型ＰＤＰでは、例えば維持電極にサステインドライバが接続される。ＤＣ型ＰＤＰでは、陰極にサステインドライバが接続される。
放電維持パルス電圧は通常200V以上である。サステインドライバが耐えるべき電圧には更に、装置内部の過渡的な電位変動も加わる。サステインドライバにはそのような高電圧下での確実な動作が望まれる。

図8は、従来のサステインドライバの一例を示す等価回路図である（例えば、特許文献１参照）。このサステインドライバは、フローティング電圧生成回路30、制御回路100、及び出力回路20を有する。
フローティング電圧生成回路30は制御回路100の四つの電源端子2H、2F、2L、2Gの各電位を制御する。それにより、ハイサイド電源端子2Hの電位はフローティング電源端子2Fの電位（フローティング電圧）よりコンデンサ33の両端電圧だけ高く維持される。ここで、コンデンサ33の両端電圧は一定値、例えば内部の定電圧源31の電圧（例えば15V）に維持される。ローサイド電源端子2Lの電位は一定値、例えば接地電位より定電圧源31の電圧だけ高い電位（例えば15V）に維持される。低電位電源端子2Gは例えば接地端子であり、接地電位に維持される。

制御回路100は外部（例えば、プラズマディスプレイ本体の制御部）から二種類の制御信号（以下、ハイサイド入力信号とローサイド入力信号という）を受信する。
ハイサイド入力信号はレベルシフト回路4とハイサイド回路5Hとにより出力回路20内のハイサイドパワーＭＯＳＦＥＴ22Hに対する制御信号（以下、ハイサイド出力信号という）に変換される。ここで、ハイサイド回路5Hは一般にＭＯＳＦＥＴ入力の回路であり、ハイサイド電源端子2Hとフローティング電源端子2Fとの間の電圧で動作する。
ローサイド入力信号はローサイド回路5Lにより、出力回路20内のローサイドパワーＭＯＳＦＥＴ22Lに対する制御信号（以下、ローサイド出力信号という）に変換される。ここで、ローサイド回路5Lはローサイド電源端子2Lと低電位電源端子2Gとの間の電圧で動作する。

出力回路20では、二つのパワーＭＯＳＦＥＴ22H、22Lが高電位電源端子21と接地端子との間に直列に接続される。ここで、高電位電源端子21は外部の定電圧源に接続され、所定の高電位（例えば200V）に維持される。二つのパワーＭＯＳＦＥＴ22H、22Lはハイサイド出力信号とローサイド出力信号とに従い、交互にオンオフする。それにより、両者の接続点の電位、すなわちパルス電圧出力端子23の電位が二値的に変化する。パルス電圧出力端子23はＰＤＰの維持電極に接続される。こうして、維持電極に対して放電維持パルス電圧が印加される。

例えばハイサイドパワーＭＯＳＦＥＴ22HがｎチャネルＭＯＳＦＥＴである場合、フローティング電源端子2Fは二つのパワーＭＯＳＦＥＴ22H、22Lの接続点、すなわちハイサイドパワーＭＯＳＦＥＴ22Hのソースに接続される。それにより、ハイサイドパワーＭＯＳＦＥＴ22Hのソースに対するハイサイド出力信号のレベルは、ハイサイドパワーＭＯＳＦＥＴ22Hのオンオフに関わらず、ハイサイドパワーＭＯＳＦＥＴ22Hの閾値の上下で推移する。そのとき、フローティング電源端子2Fの電位（フローティング電圧）は二つのパワーＭＯＳＦＥＴ22H、22Lのオンオフに応じて、接地電位（0V）と高電位電源端子21の電位（例えば200V）との間で変動する。その変動に合わせて、ハイサイド電源端子2Hの電位も変動する。その変動範囲はフローティング電圧の変動範囲より一定値だけ高い（例えば15〜215V）。

ハイサイドパワーＭＯＳＦＥＴ22Hがオン状態に維持される期間では、ハイサイド電源端子2Hが高電位電源端子21の電位より一定値だけ高い電位に維持される。ハイサイド入力信号がハイサイドパワーＭＯＳＦＥＴ22Hのオフを示すとき、レベルシフト回路4内のトランジスタ4Tがオンする。その瞬間、そのトランジスタ4Tとハイサイド回路5Hとの接続点、すなわちハイサイド回路5Hの入力端子5Aでは、電位が高電位電源端子21の電位付近から接地電位付近まで急降下する。それにより、ハイサイド電源端子2Hとハイサイド回路5Hの入力端子5Aとの間には過渡的に、かなり大きな電位差が生じる。

ハイサイド回路5Hは一般にＭＯＳＦＥＴ入力である。そのＭＯＳＦＥＴ入力部5Bはハイサイド回路5Hの入力端子5Aとハイサイド電源端子2H（又はフローティング電源端子2F）との間の電位差の変化を検出する。その電位差が、ＭＯＳＦＥＴ入力部5Bに含まれるＭＯＳＦＥＴのソース−ゲート間、ドレイン−ゲート間、又はバックゲート−ゲート間のいずれかの耐圧を過渡的にでも超えれば、そのＭＯＳＦＥＴは誤動作を起こしかねない。更に、そのＭＯＳＦＥＴが破壊に至るおそれもある。その上、ハイサイド回路5Hの誤動作は出力回路20の誤動作をもたらすので、その信頼性を損なう。更には、二つのパワーＭＯＳＦＥＴ2H、2Lが同時にオンする危険性が高まる。その場合、二つのパワーＭＯＳＦＥＴ2H、2Lは貫通電流により破壊されかねない。

従来の制御回路100では、ツェナーダイオード70のアノードがハイサイド回路5Hの入力端子5Aに接続され、カソードがハイサイド電源端子2Hに接続される。ハイサイド電源端子2Hとハイサイド回路5Hの入力端子5Aとの間の電位差が一定の降伏電圧（ツェナー電圧）に達するとき、ツェナーダイオード70がオンする。それにより、ハイサイド電源端子2Hとハイサイド回路5Hの入力端子5Aとの間の電位差がそのツェナー電圧にクランプされる。こうして、ハイサイド回路5Hの過電圧による誤動作及び破壊が防止される。
その結果、ハイサイド電源端子2Hとハイサイド回路5Hの入力端子5Aとの間に例えば600V程度の高電圧が印加されても、ハイサイド回路5Hは確実に動作する。

特開平4−230117号公報

図8に示されるような従来のサステインドライバでは上記の通り、ハイサイド電源端子2Hとハイサイド回路5Hの入力端子5Aとの間に接続されるツェナーダイオード70がハイサイド回路5Hを過電圧から保護する。この過電圧保護の信頼性が高いほど、サステインドライバ自体の信頼性が高い。

サステインドライバの制御回路100が一つの集積回路として構成されるとき、例えばｎｐｎバイポーラトランジスタのベース−エミッタ接合が上記のツェナーダイオード70として利用される。レベルシフト回路4内のトランジスタ4Tがオンするとき、ツェナーダイオード70、すなわち上記のベース−エミッタ接合には逆電流が流れる。ツェナーダイオード70の両端電圧はツェナー電圧に加え、上記の逆電流とベース−エミッタ接合の逆バイアスに対する抵抗とによる電圧降下を含む。
過電圧保護では、ツェナーダイオード70での電圧降下が逆電流の大きさに関わらず、ツェナー電圧より十分に低く維持されることが望ましい。ツェナーダイオード70の両端電圧が逆電流の大きさに関わらず、ツェナー電圧と実質的に等しく維持されるからである。従って、過電圧保護の信頼性を更に向上させるには、ツェナーダイオード70の上記の抵抗を更に低減させなければならない。

しかし、上記の抵抗が低いほど、ツェナーダイオード70の素子面積が他の回路素子の面積に比べ、かなり大きく確保されねばならなかった。上記の抵抗がツェナーダイオード70内のＰＮ接合の面積で決まるからである。
こうして、過電圧保護の高信頼性の維持は制御回路100の更なる高集積化を阻んだ。その結果、サステインドライバの更なる小型化、及びそれによる製造コストの更なる削減が困難であった。

本発明は、過電圧に対する保護回路の素子面積を小さく維持したままその信頼性を更に向上させることで、更なる高集積化と高信頼性の更なる向上とを両立させるサステインドライバの制御回路、の提供を目的とする。

本発明によるプラズマディスプレイは、プラズマディスプレイパネル（ＰＤＰ）と、サステインドライバと、を具備する。
ＰＤＰは、内部に封入されたガスの放電により発光する放電セルと、放電維持パルス電圧を放電セルに対して印加する電極と、を有する。
本発明によるサステインドライバはＰＤＰの電極に対して上記の放電維持パルス電圧を印加する装置であり、フローティング電圧生成回路、出力回路、及び制御回路を有する。

フローティング電圧生成回路は好ましくは、第一〜第四の四つの出力端子を含み、
第一の出力端子の電位を所定の下限以上に維持し；
第二の出力端子の電位を第一の出力端子の電位より一定の電圧だけ低く維持し；
第三の出力端子の電位を一定の電位に維持し；
第四の出力端子の電位を第三の出力端子の電位より一定の電圧だけ低く維持する。
フローティング電圧生成回路は更に好ましくは、
第三と第四との出力端子間に接続される定電圧源；
アノードが上記の定電圧源の正極に接続され、カソードが第一の出力端子に接続されるダイオード；及び、
第一と第二との出力端子間に接続されるコンデンサ；
を含む。

出力回路は好ましくは、
外部の定電圧源に接続され、所定の高電位に維持される高電位電源端子；
高電位電源端子とフローティング電圧生成回路の第四の出力端子との間に直列に接続され、ハイサイド出力信号とローサイド出力信号とに従ってそれぞれオンオフする二つの出力トランジスタ；及び、
それら二つの出力トランジスタ間の接続点とＰＤＰの電極との間を接続するパルス電圧出力端子；
を有する。

本発明による制御回路は、外部から入力される制御信号に従ってハイサイド出力信号とローサイド出力信号とを生成し、上記の出力回路に送出する。この制御回路は好ましくは、
フローティング電圧生成回路の第一の出力端子に接続されるハイサイド電源端子；
フローティング電圧生成回路の第二の出力端子に接続されるフローティング電源端子；
フローティング電圧生成回路の第三の出力端子に接続されるローサイド電源端子；
フローティング電圧生成回路の第四の出力端子に接続される低電位電源端子；
上記の制御信号に基づき、ハイサイド制御信号とローサイド制御信号とを生成する入力回路；
第一の端子でハイサイド電源端子に接続された抵抗素子、及び、その抵抗素子の第二の端子と低電位電源端子との間に接続され、ハイサイド制御信号に従って抵抗素子の第二の端子の電位を変化させるレベルシフトトランジスタ、を含むレベルシフト回路；
上記の抵抗素子の第二の端子に接続される入力端子を含み、ハイサイド電源端子とフローティング電源端子との間の電位差を用いて入力端子の電位変化をハイサイド出力信号に変換するハイサイド回路；
ローサイド電源端子と低電位電源端子との間の電位差を用いてローサイド制御信号をローサイド出力信号に変換するローサイド回路；
並びに、
ハイサイド電源端子に接続されたコレクタ、ハイサイド回路の入力端子に接続されたエミッタ、及びフローティング電源端子に接続されたベース、を含むバイポーラトランジスタ回路；
を具備する。

ここで、バイポーラトランジスタ回路は好ましくは、少なくとも二つのバイポーラトランジスタによるダーリントン接続を含む。そのダーリントン接続は更に好ましくは、第一と第二とのバイポーラトランジスタを含む。そのとき、
上記のコレクタが第一と第二とのバイポーラトランジスタの共通のコレクタであり、
上記のエミッタが第二のバイポーラトランジスタのエミッタであり、
上記のベースが第一のバイポーラトランジスタのベースであり、
第一のバイポーラトランジスタのエミッタが第二のバイポーラトランジスタのベースに接続される。
上記のバイポーラトランジスタ回路ではその他に、三つ以上のバイポーラトランジスタが同様なダーリントン接続の反復で組み合わされても良い。
上記のバイポーラトランジスタ回路は更に、単一のバイポーラトランジスタで構成されても良い。

本発明による上記の制御回路では、ハイサイド電源端子が高電位に維持されたままレベルシフトトランジスタがオンするとき、バイポーラトランジスタ回路にベース電流が流れ込む。それにより、バイポーラトランジスタ回路がオンする。そのとき、レベルシフトトランジスタに流れ込む電流の大部分がバイポーラトランジスタ回路のコレクタ電流で補われる。一方、レベルシフトトランジスタに流れ込む電流の大きさに関わらず、ベース電流は十分に小さく維持される。その結果、バイポーラトランジスタ回路のベース−エミッタ間電圧が十分に小さく維持される。すなわち、ハイサイド回路の入力端子の電位がフローティング電源端子の電位と実質的に等しく維持される。
こうして、バイポーラトランジスタ回路は、ツェナーダイオードを利用した従来の過電圧保護回路より信頼性が高い。
更に、ベース電流についての電流容量が小さくても良いので、バイポーラトランジスタ回路は従来の過電圧保護回路より小型化が容易である。
こうして、本発明による上記の制御回路では従来の回路とは異なり、高信頼性の更なる向上と更なる高集積化とが両立し得る。

本発明による上記の制御回路は好ましくは、共通の基板上に集積回路として構成されるとき、
ハイサイド回路とバイポーラトランジスタ回路とが同じｐ型分離領域により囲まれ；
バイポーラトランジスタ回路が、
ハイサイド電源端子に接続されるｎ型エピタキシャル層、
そのｎ型エピタキシャル層内に形成され、フローティング電源端子に接続される第一のｐ型拡散領域、
その第一のｐ型拡散領域内に形成される第一のｎ型拡散領域、
上記のｎ型エピタキシャル層内に形成され、第一のｎ型拡散領域に接続される第二のｐ型拡散領域、及び、
第二のｐ型拡散領域内に形成され、ハイサイド回路の入力端子に接続される第二のｎ型拡散領域、
を含む。ここで、ｎ型エピタキシャル層、第二のｎ型拡散領域、及び第一のｎ型拡散領域はそれぞれ、バイポーラトランジスタ回路のコレクタ領域、エミッタ領域、及びベース領域として利用される。
上記の通り、ベース電流はコレクタ電流よりかなり小さく維持される。従って、第一のｐ型とｎ型との拡散領域は他の拡散領域に比べ、かなり小さいものでも良い。こうして、本発明によるバイポーラトランジスタ回路は高信頼性を維持したままでの小型化が容易である。

本発明による上記の制御回路では好ましくは、
ハイサイド電源端子とフローティング電源端子との各電位が放電維持パルス電圧と同様な変動を示すように、ハイサイド電源端子とフローティング電源端子とのいずれかが出力回路に接続される。そのとき、ハイサイド出力信号のレベルはハイサイド電源端子又はフローティング電源端子のいずれかの電位を基準にして調整される。従って、ハイサイド出力トランジスタのオンオフに関わらず、ハイサイド出力信号のレベルはハイサイド出力トランジスタの閾値の上下で安定に推移する。
一方、例えばＰＤＰの高画質化には放電維持パルス電圧の周波数の上昇が望ましい。放電維持パルス電圧の周波数の上昇に伴い、サステインドライバでは配線のインダクタンス成分によりハイサイド電源端子での過渡的な電圧変動が無視できなくなる。特に、ハイサイド電源端子の電位が過渡的にハイサイド回路の入力端子の電位よりも低く降下し得る。
本発明による上記の制御回路では、更に好ましくは、
ハイサイド電源端子とレベルシフトトランジスタとの間に挿入され、レベルシフトトランジスタからハイサイド電源端子への向きに流れる電流を遮断する逆流阻止ダイオード、をレベルシフト回路が有する。
ハイサイド電源端子の電位がハイサイド回路の入力端子の電位を下回るとき、逆流阻止ダイオードがレベルシフトトランジスタからハイサイド電源端子への電流の逆流を防ぐ。それにより、その逆流による抵抗素子での過大な電圧降下の発生が回避される。
こうして、ハイサイド回路は過渡的な過電圧からも保護される。従って、本発明による上記の制御回路は更に高い信頼性を維持できる。

本発明によるこの制御回路が共通の基板上に上記の集積回路として構成されるとき、好ましくは、
上記のｎ型エピタキシャル層内に形成されてハイサイド電源端子に接続される第三のｐ型拡散領域と、その第三のｐ型拡散領域内に形成されてハイサイド回路の入力端子に接続される第三のｎ型拡散領域と、を上記の逆流阻止ダイオードが含む。
この制御回路では、逆流阻止ダイオードが上記のバイポーラトランジスタ回路と共に上記のｎ型エピタキシャル層内に配置され、上記のｐ型分離領域により外部から分離される。その結果、本発明による上記の制御回路は集積度が更に高い。

本発明によるサステインドライバの制御回路では上記の通り、バイポーラトランジスタ回路がハイサイド回路の過電圧保護に利用される。それにより、過電圧保護回路の素子面積が小さく維持されたまま、その信頼性が更に向上する。すなわち、本発明による制御回路では従来の回路とは異なり、更なる高集積化と高信頼性の更なる向上とが両立し得る。
制御回路での高信頼性の向上は出力回路での高信頼性の向上に大きく寄与し、特に出力トランジスタの貫通電流による破壊を効果的に防止する。一方、制御回路の更なる高集積化はチップサイズを更に低減させる。その結果、サステインドライバの製造コスト、更にはプラズマディスプレイの製造コストが削減可能である。

以下、本発明の最良の実施形態について、図面を参照しつつ説明する。
《実施形態１》
本発明の実施形態１によるプラズマディスプレイは、ＰＤＰ101、サステインドライバ102、スキャンドライバ103、データドライバ104、及びパネル制御部105を有する（図1参照）。

ＰＤＰ101は好ましくはＡＣ型であり、三電極面放電型構造を有する。ＰＤＰ101の背面基板上には3×n本（n：整数）のアドレス電極Aがパネルの縦方向に配置される。ＰＤＰ101の前面基板上には維持電極Xと走査電極Yとがm本（m：整数）ずつ交互に、かつパネルの横方向に配置される。維持電極Xは互いに接続されるので、電位が実質的に等しい。アドレス電極と走査電極Yとは一本ずつ個別に電位を変化させ得る。
互いに隣り合う維持電極Xと走査電極Yとの対、及びアドレス電極Aの交差点には放電セルPが設置される。放電セルPの内部にはガスが封入される。放電セルPの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、及び蛍光体を含む層（蛍光層）が設けられる。蛍光層にはＲＧＢ各色の蛍光を発する蛍光体が放電セルごとに塗り分けられる。それにより、各放電セルはＲＧＢいずれかのサブピクセルを構成する。ＲＧＢ三色のサブピクセルは一つのピクセルを構成する。従って、ＰＤＰ101ではm行n列のピクセルが格子状に配列される。

サステインドライバ102はＰＤＰ101の維持電極X全ての電位を同時に変化させる。特に維持電極X全てに対する放電維持パルス電圧の印加を所定時間、周期的に反復する。
スキャンドライバ103はＰＤＰ101の走査電極Yの各電位を個別に変化させる。特に、走査パルス電圧を走査電極Yに対して所定の順番で印加する。
データドライバ104はＰＤＰ101のアドレス電極Aの各電位を個別に変化させる。特に、映像信号をラインごとに格納し、発光すべきサブピクセルの存在する列のアドレス電極を選択し、選択されたアドレス電極に対してアドレスパルス電圧を印加する。

パネル制御部105は好ましくはＡＤＳ方式に従い、サステインドライバ102、スキャンドライバ103、及びデータドライバ104それぞれによるパルス電圧のタイミングを制御する。
ＡＤＳ（Address Display-period Separation）方式はサブフィールド方式の一種である。ＡＤＳ方式では、画像の一フィールドが複数（例えば8〜12個）のサブフィールドに分けられる。各サブフィールドでは、初期化期間、アドレス期間、及び放電維持期間が、ＰＤＰ101の全ての放電セルに対して共通に設定される。
初期化期間では、初期化パルス電圧が維持電極Xと走査電極Yとの間に印加される。それにより、全ての放電セルで壁電荷が均一化される。ここで、初期化パルス電圧は、サステインドライバ102又はスキャンドライバ103のいずれか又はその両方に含まれる専用回路により生成される（図1では図示されず）。

アドレス期間では、走査パルス電圧が走査電極Yに対して所定の順番で（例えば上から順に）印加される。各走査電極Yへの走査パルス電圧の印加に合わせて、アドレスパルス電圧が、その走査電極Yに対応する映像信号のラインに基づき選択されたアドレス電極Aに対して印加される。走査パルス電圧が印加される走査電極と、アドレスパルス電圧が印加されるアドレス電極と、の間の交差点に位置する放電セルではガス放電が生じる。その放電セル中のガス分子から電離された正イオンと電子とがその放電セルの表面に付着する。こうして、その放電セル表面に壁電荷が蓄積される。

放電維持期間では、サステインドライバが維持電極Xに対して放電維持パルス電圧を周期的に印加する。一方、スキャンドライバが走査電極Yの電位を、例えば放電維持パルス電圧のピークの半分程度の電位に維持する。それにより、各放電セルでは維持電極Xと走査電極Yとの間に高電圧が生じ、その極性が周期的に反転する。特にアドレス期間中に壁電荷が蓄積された放電セルでは、その壁電荷により誘起される電圧と放電維持パルス電圧との和によりガス放電が生じる。その放電セル中ではガス分子が電離により紫外線を発する。その紫外線が放電セル表面の蛍光体を励起し、ＲＧＢいずれかの蛍光を発生させる。一方、ガス分子から電離された正イオンと電子とが放電セルの表面に再び蓄積される。従って、維持電極Xと走査電極Yとの間の電圧の極性が反転するごとに、その放電セルではガス放電と蛍光の発生とが反復される。こうして、放電セルの発光が持続する。
放電維持期間の長さはサブフィールドごとに異なる。パネル制御部105は、映像信号により指定されるサブピクセルの輝度に応じ、放電セルの一フィールド当たりの発光時間、すなわち発光すべきサブフィールドを選択する。
こうして、ＰＤＰ101には映像信号に対応する映像が再現される。

図1に示されるＰＤＰ101はＡＣ型である。その場合、ＰＤＰ101の維持電極Xと走査電極Yとがそれぞれ、別のサステインドライバ102に接続される。
ＰＤＰはその他に、ＤＣ型であっても良い。例えばＤＣパルスメモリ型では、前面基板上の陰極がサステインドライバとスキャンドライバとに接続され、背面基板上の陽極がデータドライバに接続される。サステインドライバは陰極に対して放電維持パルス電圧を周期的に印加する。

サステインドライバ102は制御回路10と出力回路20とを含む。
制御回路10はパネル制御部105から制御信号を受信し、その制御信号に基づき、ハイサイド出力信号とローサイド出力信号とを生成して出力回路20に送出する。
出力回路20は制御回路10からハイサイド出力信号とローサイド出力信号とを受信し、それらに従ってＰＤＰ101の維持電極Xの電位を二値的に変化させる。

サステインドライバ102は好ましくは、次のような回路構成を有する（図2参照）。サステインドライバ102は、制御回路10と出力回路20とに加え、フローティング電圧生成回路30を有する。

出力回路20は、高電位電源端子21、二つの出力トランジスタ22H、22L、及びパルス電圧出力端子23を有する。
高電位電源端子21は外部の定電圧源に接続され、所定の高電位（例えば200V）に維持される。
二つの出力トランジスタ22H、22Lは好ましくは、いずれも（エンハンスメント型）ｎチャネルパワーＭＯＳＦＥＴである。二つの出力トランジスタ22H、22Lは高電位電源端子21と接地端子との間に直列に接続され、いわゆるＥＥ型ｎＭＯＳインバータを構成する。その他に、ＣＭＯＳインバータであっても良い。更に、出力トランジスタ22H、22Lはそれぞれ、ＩＧＢＴであっても良い。
二つの出力トランジスタ22H、22Lはそれぞれ、制御回路10によりゲートに対して印加されるハイサイド出力信号とローサイド出力信号とに従い、交互にオンオフする。それに応じて、二つの出力トランジスタ22H、22L間の接続点の電位は、高電位電源端子21の高電位（200V）と接地電位（0V）との間で変動する。
パルス電圧出力端子23は、二つの出力トランジスタ22H、22L間の接続点とＰＤＰ101の維持電極Xとの間を接続する。それにより、二つの出力トランジスタ22H、22L間の接続点の電位変動が放電維持パルス電圧として、ＰＤＰ101の維持電極Xに伝達される。ここで、放電維持パルス電圧の上限は高電位電源端子21の高電位（200V）と等しく、下限は接地電位（0V）と等しい。

フローティング電圧生成回路30は第一〜第四の四つの出力端子を含む。第一〜第四の出力端子はそれぞれ、制御回路10の四つの電源端子；ハイサイド電源端子2H、フローティング電源端子2F、ローサイド電源端子2L、及び低電位端子2Gに接続される。
フローティング電圧生成回路30は更に、定電圧源31、ダイオード32、及びコンデンサ33を有する。
定電圧源31は正極の電位を負極の電位より一定値だけ高く維持する。その一定値は放電維持パルス電圧の上限より十分に低く、好ましくは、低くとも出力トランジスタ22H、22Lの閾値電圧と等しく設定される（例えば15V）。
定電圧源31の負極は低電位端子2Gと共に接地され、正極はローサイド電源端子2Lとダイオード32のアノードとに接続される。ダイオード32のカソードはハイサイド電源端子2Hに接続される。それにより、ハイサイド電源端子2Hの電位は定電圧源31の正極の電位以上に維持され、すなわちその電位より（ダイオード32の順方向電圧を超えて）低くは降下し得ない。一方、ローサイド電源端子2Lは定電圧源31の正極の電位と等しい一定の電位に維持される。

フローティング電源端子2Fは、二つの出力トランジスタ22H、22L間の接続点に接続される。それにより、フローティング電源端子2Fの電位（以下、フローティング電圧という）は出力トランジスタ22H、22Lのオンオフに応じて、高電位電源端子21の高電位（200V）と接地電位（0V）との間で変動する。
コンデンサ33は、ハイサイド電源端子2Hとフローティング電源端子2Fとの間に接続される。フローティング電圧が接地電位付近まで降下するごとにダイオード32がオンし、コンデンサ33が定電圧源31からの電流により充電される。それにより、コンデンサ33の両端電圧は実質上、一定値、すなわち定電圧源31の電圧（15V）に維持される。従って、ハイサイド電源端子2Hとフローティング電源端子2Fとの間の電位差はコンデンサ33の両端電圧、すなわち定電圧源31の電圧（15V）と実質的に等しく維持される。それ故、ハイサイド電源端子2Hの電位はフローティング電圧の変動に合わせて変動する。ハイサイド電源端子2Hの電位の変動範囲はフローティング電圧の変動範囲（0〜200V）より定電圧源31の電圧だけ高い（15〜215V）。

制御回路10は、上記の四つの電源端子2H、2F、2L、2Gの他に、二つの入力端子1H、1L、入力回路3、二つのレベルシフト回路4、ハイサイド回路5H、ローサイド回路5L、二つの出力端子6H、6L、及び二つの過電圧保護回路7を有する。図2では簡単のため、二つのレベルシフト回路4の一方と二つの過電圧保護回路7の一方とだけが図示される。
二つの入力端子1H、1Lはそれぞれ、ハイサイド入力信号とローサイド入力信号とを外部から受信し、入力回路3に伝達する。
ここで、ハイサイド入力信号とローサイド入力信号とは好ましくは、いずれも一定の矩形パルスである。それらの入力信号では例えば、立ち上がりが出力トランジスタ22H、22Lのターンオンのタイミングを示し、立ち下がりが出力トランジスタ22H、22Lのターンオフのタイミングを示す。
ハイサイド入力信号とローサイド入力信号とは好ましくは、制御回路10とパネル制御部105との間に挿入される信号変換回路（図示せず）により、パネル制御部105から送出される制御信号に基づいて生成される。信号変換回路は例えば、ハイサイド入力信号とローサイド入力信号との間の位相差を調節し、制御回路10での信号処理の相違に起因するハイサイド出力信号とローサイド出力信号との間の位相差の変動を相殺する。その他に、パネル制御部105がハイサイド入力信号とローサイド入力信号とを生成し、制御回路10に直接、送出しても良い。

入力回路3はローサイド電源端子2Lと低電位端子2Gとの間の電圧を利用して、ハイサイド入力信号とローサイド入力信号とをそれぞれ、ハイサイド制御信号とローサイド制御信号とに次のように変換する。
入力回路3はまず、ハイサイド入力信号とローサイド入力信号との各パルス高（例えば5V）を適切なレベルにシフトさせる。そのレベルシフトを受けたローサイド入力信号はローサイド制御信号として、ローサイド回路5Lに送出される。ローサイド制御信号はローサイド入力信号と同様、例えば立ち上がり／立ち下がりによりローサイド出力トランジスタ22Lのオン／オフを示す。
入力回路3は次に、レベルシフトを受けたハイサイド入力信号の前後の各エッジに合わせて、二種類の矩形パルス（以下、前エッジパルス信号と後エッジパルス信号という）を生成する。ここで、前エッジパルス信号と後エッジパルス信号とはいずれも、ハイサイド入力信号よりパルス幅がかなり短い。前エッジパルス信号はハイサイド出力トランジスタ22Hのターンオンのタイミングを示し、後エッジパルス信号はハイサイド出力トランジスタ22Hのターンオフのタイミングを示す。それら二種類のエッジパルス信号がハイサイド制御信号として二つのレベルシフト回路4に送出される。
入力回路3は更に、論理演算により、前エッジパルス信号の生成から後エッジパルス信号の生成までの間、ローサイド制御信号を例えばローレベルに維持する。それにより、二つの出力トランジスタ22H、22Lが同じ期間中にオンすることを禁止し、貫通電流による破壊を防止する。

レベルシフト回路4は同様な構成のものが二つ設置される。二つのレベルシフト回路4のうち、一方は前エッジパルス信号を受信し、他方は後エッジパルス信号を受信する。
レベルシフト回路4はレベルシフトトランジスタ4Tと二つの抵抗素子4H、4Lとを含む。
レベルシフトトランジスタ4Tは好ましくはｎチャネルＭＯＳＦＥＴである。その他に、ｐチャネルＭＯＳＦＥＴ、ＩＧＢＴ、又はバイポーラトランジスタであっても良い。

レベルシフトトランジスタ4Tのドレインはプルアップ抵抗素子4Hを通してハイサイド電源端子2Hに接続される。レベルシフトトランジスタ4Tのソースはソース抵抗素子4Lを通して低電位電源端子2Gに接続され、すなわち接地される。レベルシフトトランジスタ4Tがオン状態を維持するとき、ソース抵抗素子4Lでの電圧降下によりレベルシフトトランジスタ4Tのソース電位の下限が制限される。それにより、レベルシフトトランジスタ4Tの動作が安定する。ここで、レベルシフトトランジスタ4Tの安定性が十分に高い場合、ソース抵抗素子4Lは除去されても良い。すなわち、レベルシフトトランジスタ4Tのソースが直接、低電位端子2Gに接続され、接地されても良い。

レベルシフトトランジスタ4Tのゲートは入力回路3に接続され、ハイサイド制御信号を受信する。ここで、ハイサイド制御信号のパルス高は好ましくは、低くともレベルシフトトランジスタ4Tの閾値電圧と等しく設定される。
レベルシフトトランジスタ4Tがオフ状態を維持するとき、レベルシフトトランジスタ4Tのドレインの電位（以下、レベルシフト電圧という）はハイサイド電源端子2Hの電位と等しく維持される。
ハイサイド制御信号に従ってレベルシフトトランジスタ4Tがオンするとき、ドレイン電流がプルアップ抵抗素子4Hを流れる。そのとき、レベルシフト電圧がハイサイド電源端子2Hの電位より、プルアップ抵抗素子4Hでの電圧降下だけ低下する。
このように、レベルシフト電圧がハイサイド制御信号に従って変化する。

ハイサイド電源端子2Hと低電位端子2Gとの間の電位差は高電位電源端子21と低電位端子2Gとの間の電位差にまで達し得る。従って、レベルシフトトランジスタ4Tの耐圧は十分に高くなければならない。更に、ドレイン電流は一般に大きい。従って、レベルシフトトランジスタ4Tの電流容量は十分に大きくなければならない。しかし、ハイサイド制御信号のパルス幅はハイサイド入力信号のパルス幅よりかなり短いので、レベルシフトトランジスタ4Tのオン時間はハイサイド出力トランジスタ22Hのオン時間よりかなり短い。すなわちドレイン電流の持続時間はかなり短い。その結果、ドレイン電流の大きさに関わらず、レベルシフト回路4での導通損失は低い。
ドレイン電流によるレベルシフト回路4での導通損失が十分に低い場合、レベルシフト回路4は一つだけ設置されても良い。その場合、入力回路3によりレベルシフトを受けたハイサイド入力信号がハイサイド制御信号として、レベルシフト回路4に送出される。

ハイサイド回路5Hは、二つの入力端子5A、二つのＭＯＳＦＥＴ入力部5B、パルス発生部5C、及び出力バッファ5Dを含む。図2では簡単のため、二つの入力端子5Aの一方と二つのＭＯＳＦＥＴ入力部5Bの一方とだけが図示される。
二つの入力端子5Aは、レベルシフトトランジスタ4Tのドレインごとに一つずつ接続される。それにより、各入力端子5Aの電位は各レベルシフト電圧と同様に変化する。
ＭＯＳＦＥＴ入力部5Bは二つのＭＯＳＦＥＴの直列接続を含むインバータであり、例えばＣＭＯＳインバータである。その他に、ＥＥ型ｎＭＯＳインバータであっても良い。更に、各ＭＯＳＦＥＴはＩＧＢＴであっても良い。
ＭＯＳＦＥＴ入力部5Bはハイサイド電源端子2Hとフローティング電源端子2Fとの間に接続され、各ＭＯＳＦＥＴのゲートは入力端子5Aに接続される。入力端子5Aの電位変化の幅がＭＯＳＦＥＴ入力部5Bの各ＭＯＳＦＥＴの閾値電圧を超えるように、プルアップ抵抗素子4Hの抵抗値が設定される。入力端子5Aの電位がハイサイド電源端子2Hの電位と等しいとき、ＭＯＳＦＥＴ入力部5Bの出力電圧はフローティング電圧と等しい。入力端子5Aの電位がプルアップ抵抗素子4Hでの電圧降下だけ低下するとき、ＭＯＳＦＥＴ入力部5Bの出力電圧はハイサイド電源端子2Hの電位まで上昇する。

パルス発生部5Cは、二つのＭＯＳＦＥＴ入力部5Bの出力電圧を共に検出する。二つのＭＯＳＦＥＴ入力部5Bの一方は前エッジパルス信号に応じて出力電圧を立ち上げ、他方は後エッジパルス信号に応じて出力電圧を立ち上げる。パルス発生部5Cは例えば、前者の出力電圧の立ち上がりに応じて出力電圧をローレベルに変化させ、後者の出力電圧の立ち上がりに応じて出力電圧をハイレベルに変化させる。
出力バッファ5Dはハイサイド電源端子2Hとフローティング電源端子2Fとの間の電圧に基づき、パルス発生部5Cの出力電圧をハイサイド出力信号に変換する。出力バッファ5Dは好ましくはインバータである。そのとき、ハイサイド出力信号のハイレベルはハイサイド電源端子2Hの電位と等しく、ローレベルはフローティング電圧と等しい。その他に、ハイサイド出力信号のハイレベルがハイサイド電源端子2Hの電位より数ボルト低くても良い。但し、ハイサイド出力信号のハイレベルとローレベルとの差、すなわちパルス高はハイサイド出力トランジスタ22Hの閾値電圧以上に設定される。
ハイサイド出力端子6Hは出力バッファ5Dをハイサイド出力トランジスタ22Hのゲートに接続する。それにより、ハイサイド出力信号がハイサイド出力トランジスタ22Hのゲートに伝達される。ハイサイド出力トランジスタ22Hはハイサイド出力信号の立ち上がりによりターンオンし、立ち下がりによりターンオフする。

フローティング電源端子2Fは二つの出力トランジスタ22H、22Lの接続点、すなわちハイサイド出力トランジスタ22Hのソースに接続される。一方、ハイサイド回路5Hでは、ハイサイド出力信号のレベルがフローティング電圧を基準にして調整される。それにより、ハイサイド出力信号のレベルがハイサイド出力トランジスタ22Hのオンオフに関わらず、ハイサイド出力トランジスタ22Hの閾値の上下で安定に推移する。

ローサイド回路5Lはハイサイド回路5Hと同様な構成を持つ。但し、入力端子とＭＯＳＦＥＴ入力部とは一つずつで良い。ローサイド回路5Lはローサイド電源端子2Lと低電位電源端子2Gとの間の電圧、すなわち定電圧源31の電圧（15V）に基づき、ローサイド制御信号のパルスを整形してローサイド出力信号に変換する。例えば、ローサイド出力信号のハイレベルは定電圧源31の電圧と等しく、ローレベルは接地電位と等しい。その他に、ローサイド出力信号のハイレベルが定電圧源31の電圧より数ボルト低くても良い。但し、ローサイド出力信号のハイレベルとローレベルとの差、すなわちパルス高はローサイド出力トランジスタ22Lの閾値電圧以上に設定される。
ローサイド出力端子6Lはローサイド回路5Lをローサイド出力トランジスタ22Lのゲートに接続する。それにより、ローサイド出力信号がローサイド出力トランジスタ22Lのゲートに伝達される。ローサイド出力トランジスタ22Lはローサイド出力信号の立ち上がりによりターンオンし、立ち下がりによりターンオフする。

ハイサイド回路5Hはハイサイド電源端子2Hとフローティング電源端子2Fとの間の電位差で動作する。その電位差はフローティング電圧に関わらず、コンデンサ33の両端電圧、すなわち定電圧源31の電圧（15V）に維持される。ローサイド回路5Lはローサイド電源端子2Lと低電位電源端子2Gとの間の電位差、すなわち定電圧源31の電圧で動作する。従って、ハイサイド回路5Hとローサイド回路5Lとのいずれでも、内部の回路素子の耐圧が定電圧源31の電圧程度であれば良い。それ故、ハイサイド回路5Hとローサイド回路5Lとはいずれも小型化が容易である。

過電圧保護回路7は、レベルシフト回路4とハイサイド回路5Hの入力端子5Aとの対ごとに一つずつ設置される。各過電圧保護回路7はバイポーラトランジスタ回路を含む。
バイポーラトランジスタ回路7は好ましくは、第一と第二とのバイポーラトランジスタ7A、7Bによるダーリントン接続と等価な回路であり、単体のバイポーラトランジスタと同様、コレクタ、エミッタ、及びベースの三端子を含む。
バイポーラトランジスタ回路7のコレクタは第一と第二とのバイポーラトランジスタ7A、7Bの共通のコレクタであり、ハイサイド電源端子2Hに接続される。
バイポーラトランジスタ回路7のエミッタは第二のバイポーラトランジスタ7Bのエミッタであり、ハイサイド回路5Hの入力端子5Aに接続される。
バイポーラトランジスタ回路7のベースは第一のバイポーラトランジスタ7Aのベースであり、フローティング電源端子2Fに接続される。
更に、第一のバイポーラトランジスタ7Aのエミッタが第二のバイポーラトランジスタ7Bのベースに接続される。
バイポーラトランジスタ回路7ではその他に、三つ以上のバイポーラトランジスタが同様なダーリントン接続の反復で組み合わされても良い。
バイポーラトランジスタ回路7は更に、単一のバイポーラトランジスタで構成されても良い。

レベルシフトトランジスタ4Tのオンによりハイサイド回路5Hの入力端子5Aの電位が降下し、フローティング電圧を下回るとき、バイポーラトランジスタ回路7にはベース電流が流れる。更に、ハイサイド回路5Hの入力端子5Aの電位がフローティング電圧より、バイポーラトランジスタ回路7のベース−エミッタ間電圧だけ低い電位にクランプされる。続いて、ベース電流によりバイポーラトランジスタ回路7内の二つのバイポーラトランジスタ7A、7Bがオンする。それにより、バイポーラトランジスタ回路7にはコレクタ電流が、ハイサイド電源端子2Hからレベルシフトトランジスタ4Tのドレインへ流れる。レベルシフトトランジスタ4Tのドレイン電流の大部分がバイポーラトランジスタ回路7のコレクタ電流により補われる。一方、レベルシフトトランジスタ4Tのドレイン電流の大きさに関わらず、ベース電流自体は十分に小さく維持される。従って、ベース−エミッタ間電圧は十分に低く維持される。その結果、ハイサイド回路5HのＭＯＳＦＥＴ入力部5Bでは各ＭＯＳＦＥＴの端子間電圧が耐圧を超えない。こうして、バイポーラトランジスタ回路7はＭＯＳＦＥＴ入力部5Bの過電圧による誤動作及び破壊を防止する。

バイポーラトランジスタ回路7では特に、レベルシフトトランジスタ4Tのドレイン電流に依らずにベース電流が十分に小さいので、バイポーラトランジスタ回路7は信頼性が高い。更に、ベース電流についての電流容量が小さくても良いので、バイポーラトランジスタ回路7は従来の過電圧保護回路より小型化が容易である。

制御回路10はハイサイド入力信号とローサイド入力信号とに従って次のように出力回路20を制御し、放電維持パルス電圧を生成させる。
パネル制御部105（図1参照）から送出される制御信号に基づき、ハイサイド入力信号とローサイド入力信号とが一定周波数で交互に生成される。ここで、両入力信号は同時にハイレベルにならないように制御される。

ローサイド入力信号が立ち上がるとき、入力回路3はローサイド制御信号を立ち上げ、ローサイド回路5Lはローサイド出力信号を立ち上げる。それにより、ローサイド出力トランジスタ22Lがターンオンし、パルス電圧出力端子23を接地する。そのとき、そのパルス電圧出力端子23に接続されるＰＤＰ101の維持電極Xの電位が接地電位まで降下する。
一方、ハイサイド入力信号はローレベルを維持する。二つのレベルシフト回路4ではレベルシフトトランジスタ4Tがオフ状態を維持し、ハイサイド出力トランジスタ22Hがオフ状態を維持する。
フローティング電圧は接地電位まで降下する。ハイサイド電源端子2Hの電位とレベルシフト電圧とはいずれも、接地電圧よりコンデンサ33の両端電圧だけ高い電位（15V）まで降下する。従って、ハイサイド回路5Hはハイサイド出力信号をローレベル、すなわちフローティング電圧（この場合、接地電位）に維持する。更に、ダイオード32がオンし、コンデンサ33の両端電圧が定電圧源31の電圧（15V）と一致する。

ローサイド入力信号が立ち下がるとき、入力回路3はローサイド制御信号を立ち下げ、ローサイド回路5Lはローサイド出力信号を立ち下げる。それにより、ローサイド出力トランジスタ22Lがターンオフし、パルス電圧出力端子23、及びそのパルス電圧出力端子23に接続されるＰＤＰ101の維持電極Xを接地端子から分離する。

ハイサイド入力信号が立ち上がるとき、入力回路3は前エッジパルス信号をレベルシフト回路4の一方に送出する。そのレベルシフト回路4ではレベルシフトトランジスタ4Tがターンオンする。前エッジパルス信号のパルス幅がごく小さいので、レベルシフトトランジスタ4Tのオン時間はわずかである。従って、レベルシフト電圧の一方が一瞬だけ、接地電位まで降下する。
ここで、フローティング電圧は接地電位と同程度であり、ハイサイド電源端子2Hの電位は定電圧源31の電圧程度だけ接地電位より高い。従って、過電圧保護回路7を流れる電流は小さい。更に、ハイサイド回路5H内のＭＯＳＦＥＴ入力部5Bでは、各ＭＯＳＦＥＴの端子間電圧が耐圧を超えない。
ハイサイド回路5HではＭＯＳＦＥＴ入力部5Bの一方が出力電圧を一瞬だけ上昇させる。それにより、パルス発生部5Cが出力電圧をローレベルに変化させ、出力バッファ5Dがハイサイド出力信号を立ち上げる。従って、ハイサイド出力トランジスタ22Hがターンオンし、パルス電圧出力端子23を高電位電源端子21に接続する。そのとき、そのパルス電圧出力端子23に接続されるＰＤＰ101の維持電極Xの電位が高電位電源端子21の電位まで上昇する。

一方、ローサイド入力信号はローレベルを維持し、ローサイド回路5Lはローサイド出力信号をローレベル（接地電位）に維持する。従って、ローサイド出力トランジスタ22Lがオフ状態を維持する。
フローティング電圧は高電位電源端子21の電位（200V）まで上昇する。ハイサイド電源端子2Hの電位とレベルシフト電圧とはいずれも、フローティング電圧、すなわち高電位電源端子21の電位よりコンデンサ33の両端電圧だけ高く（215V）上昇する。

ハイサイド入力信号が立ち下がるとき、入力回路3は後エッジパルス信号をレベルシフト回路4の他方に送出する。そのレベルシフト回路4ではレベルシフトトランジスタ4Tがオンする。後エッジパルス信号のパルス幅がごく小さいので、レベルシフトトランジスタ4Tのオン時間はわずかである。従って、レベルシフト電圧の他方が一瞬だけ降下する。
ここで、フローティング電圧は高電位電源端子21の電位と同程度であり、ハイサイド電源端子2Hの電位は更に、定電圧源31の電圧程度だけ高い。従って、レベルシフトトランジスタ4Tのオン直後、レベルシフト電圧はフローティング電圧まで急降下する。その瞬間、バイポーラトランジスタ回路7にはベース電流が流れる。それにより、レベルシフト電圧がフローティング電圧付近にクランプされる。更に、バイポーラトランジスタ回路がオンし、コレクタ電流がレベルシフトトランジスタ4Tのドレイン電流を補う。従って、ベース電流が小さく維持されたまま、レベルシフト電圧がフローティング電圧付近に安定に維持される。その結果、ハイサイド回路5H内のＭＯＳＦＥＴ入力部5Bでは各ＭＯＳＦＥＴの端子間電圧が耐圧を超えない。

ハイサイド回路5HではＭＯＳＦＥＴ入力部5Bの他方が出力電圧を一瞬だけ上昇させる。それにより、パルス発生部5Cが出力電圧をハイレベルに変化させ、出力バッファ5Dがハイサイド出力信号を立ち下げる。従って、ハイサイド出力トランジスタ22Hがオフし、パルス電圧出力端子23、及びそのパルス電圧出力端子23に接続されるＰＤＰ101の維持電極Xを高電位電源端子21から分離する。

以上の動作が反復されることで、出力回路20から、そのパルス電圧出力端子23に接続されるＰＤＰ101の維持電極Xに対して、放電維持パルス電圧が周期的に印加される。

制御回路10は好ましくは、共通のｐ型基板8上に一つの集積回路として一体化される。図3はその一体化された制御回路10のマスクレイアウトの概略を示す模式図であり、図4はバイポーラトランジスタ回路7の領域を含む断面図である（図3に示される直線IV-IV参照）。図3と図4とでは、図2に示される構成要素と同じ構成要素に対し、図2に示される符号と同じ符号が付される。

レベルシフトトランジスタ4Tは第一のｐ型分離領域4Pにより他の回路素子から電気的に分離される。ドレインの電位（レベルシフト電圧）が高電位電源端子21の電位（200V）以上の高電位まで上昇し得るからである。
第一のｐ型分離領域4Pはｐ型基板8上のほぼ円形な領域を囲む。その円形領域の最外周部には、円環状のｎ型拡散領域4Sがレベルシフトトランジスタ4Tのソース領域として形成される。上記の円形領域の中心部には、円盤状のｎ型拡散領域4Dがレベルシフトトランジスタ4Tのドレイン領域として形成される。ソース領域4Sの内側には、円環状のポリシリコンゲート4Gが形成され、更にその内側には、円環状のガードリング4Rが複数（例えば2本）設置される。ガードリング4Rはポリシリコンゲート4Gとドレイン領域4Dとの間の電界強度を緩和し、ポリシリコンゲート4Gとドレイン領域4Dとの間の高耐圧を維持する。

ハイサイド電源端子2H、フローティング電源端子2F、プルアップ抵抗素子4H、ハイサイド回路5H、ハイサイド出力端子6H、及びバイポーラトランジスタ回路7は一つのブロック（以下、フローティングブロックという）に集積される。フローティングブロックは第二のｐ型分離領域9Pにより囲まれ、他の回路素子から電気的に分離される。フローティングブロックの基準電位はフローティング電圧であり、フローティング電圧は高電位電源端子21の電位（200V）まで上昇し得るからである。

第二のｐ型分離領域9Pのすぐ内側にはガードリング9Gが複数（例えば、2本）設置される。ガードリング9Gは、フローティングブロックと第二のｐ型分離領域9Pとの間の所定範囲（例えば、第二のｐ型分離領域9Pから内側に、20μm〜40μmの範囲）で電界強度を緩和し、フローティングブロックと外部との間の高耐圧を維持する。フローティングブロック内の各回路素子はガードリング9Gよりも更に内側に設置される。
ガードリング4G、9Gに代えて、又はガードリング4G、9Gと共に、電界強度を緩和すべき領域の表面を覆う絶縁膜上にフィールドプレートが設置されても良い。フィールドプレートは好ましくは、アルミニウム電極又はポリシリコン電極で構成される。

フローティングブロック内ではハイサイド電源端子2Hの電位とフローティング電圧との差が定電圧源31の電圧（15V）程度に維持されるので、耐圧は低くても良い。従って、フローティングブロック内では回路素子間が電気的に分離されなくても良い。更に、フローティングブロック内の設計ルールは製造プロセスの最小ユニット（サブミクロン程度）で良い。このように、フローティングブロックは小型化が容易である。

二つの入力端子1H、1L、ローサイド電源端子2L、低電位電源端子2G、入力回路3、ソース抵抗素子4L、ローサイド回路5L、及びローサイド出力端子6Lでは、ローサイド電源端子2Lと低電位電源端子2Gとの間の電位差、すなわち定電圧源31の電圧（15V）程度の耐圧が確保されれば良い。従って、それらの回路素子間は、電気的に分離されなくても良い。更に、設計ルールは製造プロセスの最小ユニット（サブミクロン程度）で良い。

フローティングブロックのうち、特にバイポーラトランジスタ回路7の領域では、ｐ型基板8上にｎ＋型埋込層9Mが形成される（図4参照）。その上にはｎ−型エピタキシャル層9Nが形成される。ｎ−型エピタキシャル層9Nは第二のｐ型分離領域9Pで囲まれる。第二のｐ型分離領域9Pの深さはｎ−型エピタキシャル層9Nの表面からｐ型基板8にまで達する。それにより、ｎ−型エピタキシャル層9Nは第二のｐ型分離領域9Pにより外部から分離される。
第二のｐ型分離領域9Pのすぐ内側の表面付近には、二本のガードリング9Gが第二のｐ型分離領域9Gに沿って設置される。

ｎ＋型埋込層9Mの上では二つのｐ型拡散領域71、73がｎ−型エピタキシャル層9N内に形成される。二つのｐ型拡散領域71、73にはそれぞれ、ｎ型拡散領域72、74が形成される。第一のｐ型拡散領域71、第一のｎ型拡散領域72、及びｎ−型エピタキシャル層9Nの組み合わせが第一のバイポーラトランジスタ7Aと等価であり、第二のｐ型拡散領域73、第二のｎ型拡散領域74、及びｎ−型エピタキシャル層9Nの組み合わせが第二のバイポーラトランジスタ7Bと等価である（図2参照）。
第一のｐ型拡散領域71は、その上を覆う配線によりフローティング電源端子2Fに接続され、バイポーラトランジスタ回路7のベースとして機能する。
第一のｎ型拡散領域72はその上を覆う配線により第二のｐ型拡散領域73に接続される。
第二のｎ型拡散領域74はその上を覆う配線によりハイサイド回路5Hの入力端子5Aに接続され、バイポーラトランジスタ回路7のエミッタとして機能する。
第二のｐ型拡散領域73のすぐ近傍には、第一と第二とのｎ型拡散領域72、74とは別のｎ型拡散領域75が形成される。このｎ型拡散領域75はその上を覆う配線によりハイサイド電源端子2Hに接続される。それにより、ｎ＋型埋込層9M上を覆うｎ−型エピタキシャル層9N全体がバイポーラトランジスタ回路7のコレクタとして機能する。以下、そのｎ型拡散領域75をコレクタコンタクト部という。
これらの構成により、バイポーラトランジスタ回路7は二つのバイポーラトランジスタ7A、7Bのダーリントン接続と等価である（図2参照）。バイポーラトランジスタ回路7はその他に、三つ以上のバイポーラトランジスタのダーリントン接続と等価に形成されても良い。バイポーラトランジスタ回路7は更に、単一のバイポーラトランジスタで構成されても良い。例えば、第一のｐ型拡散領域71内に第二のｎ型拡散領域74が形成されたものでも良い。

バイポーラトランジスタ回路7では上記の通り、ベース電流がコレクタ電流よりかなり小さく維持される。従って、第一のｐ型とｎ型との拡散領域71、72は他の拡散領域に比べて、かなり小さいものでも良い。こうして、バイポーラトランジスタ回路7は過電圧保護に対する高信頼性を維持したままで、小型化が容易である。

第二のｐ型拡散領域73とコレクタコンタクト部75との間の距離は好ましくは、必要な耐圧が確保できる最小値に設定される。そのとき、第二のｎ型拡散領域74とコレクタコンタクト部75との間のオン抵抗が十分に低いので、ハイサイド回路5Hの入力端子5Aとハイサイド電源端子2Hとの間の電位差が十分に小さく維持される。従って、バイポーラトランジスタ回路7による過電圧保護は信頼性が更に高い。

コレクタコンタクト部75は図3と図4とに示されるものとは別に、第一と第二とのｐ型拡散領域71、73全体の周りを囲んでも良い。それにより、第一と第二とのｐ型拡散領域71、73から外部への電流の漏れが防止される。

《実施形態２》
本発明の実施形態２によるサステインドライバの制御回路10（図5参照）は本発明の実施形態１による制御回路10（図2参照）と同様な回路構成を有する。しかし、レベルシフト回路4が逆流阻止ダイオード4Bを更に含む点で、本発明の実施形態２による制御回路10は本発明の実施形態１による制御回路10とは異なる。
図5では、図2に示される構成要素と同様な構成要素に対しては、図2に示される符号と同じ符号が付される。更に、それら同様な構成要素の詳細は実施形態１についての説明を援用する。

逆流阻止ダイオード4Bは好ましくは、プルアップ抵抗素子4Hとレベルシフトトランジスタ4Tのドレインとの間に挿入される。逆流阻止ダイオード4Bのアノードはプルアップ抵抗素子4Hに接続され、カソードはレベルシフトトランジスタ4Tのドレインとハイサイド回路5Hの入力端子5Aとに接続される。
逆流阻止ダイオード4Bはその他に、プルアップ抵抗素子4Hとハイサイド電源端子2Hとの間に挿入されても良い。そのとき、逆流阻止ダイオード4Bのカソードはプルアップ抵抗素子4Hに接続され、アノードはハイサイド電源端子2Hに接続される。
いずれの接続でも、逆流阻止ダイオード4Bは、レベルシフトトランジスタ4Tのドレインからハイサイド電源端子2Hへの向きに流れる電流を遮断する。

ＰＤＰには高画質化が望まれる。高画質化はＰＤＰの階調の精細化を要する。具体的には、放電セルの輝度、すなわち発光時間（特に、放電維持期間）が精密に調整されねばならない。放電維持期間の精密な調整には放電維持パルス電圧の周期ができるだけ短いことが望ましい。それ故、サステインドライバでは出力トランジスタ22H、22Lのスイッチング周波数及びスイッチング速度はできるだけ高いことが望ましい。

制御回路10では、出力トランジスタ22H、22Lのオンオフに合わせて、フローティング電圧が接地電位から高電位電源端子21の電位までの範囲（例えば0〜200V）で変動する。更にハイサイド電源端子2Hの電位がフローティング電圧の変動範囲より定電圧源31の電圧だけ高い範囲（例えば15〜215V）で変動する。
出力トランジスタ22H、22Lのスイッチング周波数及びスイッチング速度の上昇に伴い、フローティング電圧とハイサイド電源端子2Hの電位との変動が高速化する。例えば、出力トランジスタ22H、22Lのスイッチング時間が4μ秒である場合、フローティング電圧とハイサイド電源端子2Hの電位との変動速度は50V／μ秒に達する。
一方、プラズマディスプレイではサステインドライバが、スキャンドライバ、データドライバ、パネル制御部、及び電源部と共に、例えばＰＤＰの背面上に実装される（図1参照）。従って、各回路間を接続する配線は長さに比べて幅又は太さがかなり小さい。
その結果、ハイサイド電源端子2Hでは、電位変動の高速化に伴い、配線のインダクタンス成分に起因するサージ電圧が無視できないほど増大する。

レベルシフトトランジスタ4Tは、制御回路10内の他の回路素子と比べ、耐圧がかなり高く、電流容量がかなり大きい。従って、オフ状態でのドレイン−ソース間の寄生容量が他の回路素子の寄生容量よりかなり大きい。それ故、レベルシフトトランジスタ4Tのドレイン電位（レベルシフト電圧）の変動が上記のサージ電圧の変動から遅れる。
上記のサージ電圧が過大なとき、ハイサイド電源端子2Hの電位がレベルシフト電圧を、過渡的に大きく下回り得る。逆流阻止ダイオード4Bはそのとき、レベルシフトトランジスタ4Tのドレイン、すなわちハイサイド回路5Hの入力端子5Aからプルアップ抵抗素子4Hを通してハイサイド電源端子2Hへ向かう電流を遮断する。それにより、その電流によるプルアップ抵抗素子4Hでの過大な電圧降下の発生が回避される。
こうして、ハイサイド回路5Hは放電維持パルス電圧の周波数に関わらず、過渡的な過電圧からも効果的に保護される。従って、本発明の実施形態２による制御回路10は信頼性が更に高い。

本発明の実施形態２による制御回路10は実施形態１による制御回路10（図3、4参照）と同様に、好ましくは共通のｐ型基板8上に一つの集積回路として一体化される（図6、7参照）。図6と図7とでは、図3と図4とに示される構成要素と同じ構成要素に対し、図3と図4とに示される符号と同じ符号が付される。

逆流阻止ダイオード4Bはフローティングブロック内に実装され、特にプルアップ抵抗素子4Hとバイポーラトランジスタ回路7と共に、ｎ＋型埋込層9M上のｎ−型エピタキシャル層9N内に形成される（図7参照）。
プルアップ抵抗素子4Hはｐ型拡散領域を含む。そのｐ型拡散領域4Hは、その上を覆う配線によりハイサイド電源端子2Hに接続される。
逆流阻止ダイオード4Bは第三のｐ型拡散領域41と第三のｎ型拡散領域42とを含む。
第三のｐ型拡散領域41は、その上を覆う配線によりプルアップ抵抗素子のｐ型拡散領域4Hに接続される。
第三のｎ型拡散領域42は第三のｐ型拡散領域41内に形成され、その上を覆う配線によりハイサイド回路5Hの入力端子5Aに接続される。

本発明の実施形態２では実施形態１とは異なり、コレクタコンタクト部75Aが、第一〜第四のｐ型拡散領域71、73、4H、75全体の周りを囲む。コレクタコンタクト部75Aはその上を覆う配線によりハイサイド電源端子2Hに接続される。それにより、ｎ＋型埋込層9M上を覆うｎ−型エピタキシャル層9N全体がダーリントン接続回路7のコレクタとして機能する。第二のｐ型拡散領域73とコレクタコンタクト部75Aとの間の距離は好ましくは、必要な耐圧が確保できる最小値に設定される。そのとき、第二のｎ型拡散領域74とコレクタコンタクト部75Aとの間のオン抵抗が十分に低いので、ハイサイド回路5Hの入力端子5Aとハイサイド電源端子2Hとの間の電位差が十分に小さく維持される。従って、バイポーラトランジスタ回路7による過電圧保護は信頼性が高い。
更に、コレクタコンタクト部75Aが第一〜第三のｐ型拡散領域71、73、75、及びプルアップ抵抗素子のｐ型拡散領域4Hの周りを囲むことで、それらのｐ型拡散領域71、73、75、4Hから外部への電流の漏れが防止される。この漏れ電流が十分に小さい場合、コレクタコンタクト部75Aは本発明の実施形態１によるコレクタコンタクト部75と同様に、第二のｐ型拡散領域73の近傍に設置されても良い（図3、4参照）。

本発明による制御回路はプラズマディスプレイのサステインドライバに搭載される。その制御回路は上記の通り、バイポーラトランジスタ回路を過電圧保護に利用する。このように、本発明は明らかに産業上利用可能である。

本発明の実施形態１によるプラズマディスプレイの構成を示すブロック図である。 本発明の実施形態１によるサステインドライバ102を示す等価回路図である。 本発明の実施形態１による制御回路10が集積回路として一体化されるとき、そのマスクレイアウトの概略を示す模式図である。 本発明の実施形態１によるバイポーラトランジスタ回路7の領域を含む、図3に示される直線IV-IVに沿った断面図である。 本発明の実施形態２によるサステインドライバ102を示す等価回路図である。 本発明の実施形態２による制御回路10が集積回路として一体化されるとき、そのマスクレイアウトの概略を示す模式図である。 本発明の実施形態２によるバイポーラトランジスタ回路7の領域を含む、図6に示される直線VII-VIIに沿った断面図である。 従来のサステインドライバの一例を示す等価回路図である。

符号の説明

10 制御回路
1H ハイサイド入力端子
1L ローサイド入力端子
2H ハイサイド電源端子
2F フローティング電源端子
2L ローサイド電源端子
2G 低電位電源端子
3 入力回路
4 レベルシフト回路
4H プルアップ抵抗素子
4T レベルシフトトランジスタ
4L ソース抵抗素子
5H ハイサイド回路
5A ハイサイド回路5Hの入力端子
5B ＭＯＳＦＥＴ入力部
5C パルス発生部
5D 出力バッファ
5L ローサイド回路
6H ハイサイド出力端子
6L ローサイド出力端子
7 バイポーラトランジスタ回路
20 出力回路
21 高電位電源端子
22H ハイサイド出力トランジスタ
22L ローサイド出力トランジスタ
23 パルス電圧出力端子
30 フローティング電圧生成回路
31 定電圧源
32 ダイオード
33 コンデンサ

Claims (6)

1. プラズマディスプレイパネル（ＰＤＰ）の電極に対して放電維持パルス電圧を印加するサステインドライバ、に含まれ、外部から入力される制御信号に従ってハイサイド出力信号とローサイド出力信号とを生成し、前記サステインドライバに含まれる出力回路に送出する制御回路、であり；
   所定の下限以上の電位に維持されるハイサイド電源端子；
   前記ハイサイド電源端子の電位より一定の電圧だけ低い電位に維持されるフローティング電源端子；
   一定の電位に維持されるローサイド電源端子；
   前記ローサイド電源端子の電位より一定の電圧だけ低い電位に維持される低電位電源端子；
   前記制御信号に基づき、ハイサイド制御信号とローサイド制御信号とを生成する入力回路；
   第一の端子で前記ハイサイド電源端子に接続された抵抗素子、及び、前記抵抗素子の第二の端子と前記低電位電源端子との間に接続され、前記ハイサイド制御信号に従って前記抵抗素子の第二の端子の電位を変化させるレベルシフトトランジスタ、を含むレベルシフト回路；
   前記抵抗素子の第二の端子に接続される入力端子を含み、前記ハイサイド電源端子と前記フローティング電源端子との間の電位差を用いて前記入力端子の電位変化を前記ハイサイド出力信号に変換するハイサイド回路；
   前記ローサイド電源端子と前記低電位電源端子との間の電位差を用いて前記ローサイド制御信号を前記ローサイド出力信号に変換するローサイド回路；
   並びに、
   前記ハイサイド電源端子に接続されたコレクタ、前記ハイサイド回路の前記入力端子に接続されたエミッタ、及び前記フローティング電源端子に接続されたベース、を含むバイポーラトランジスタ回路；
   を具備する、サステインドライバの制御回路であって、
   前記制御回路が共通の基板上に集積回路として構成されるとき、
   前記ハイサイド回路と前記バイポーラトランジスタ回路とが同じｐ型分離領域により囲まれ；
   前記バイポーラトランジスタ回路が、
   前記ハイサイド電源端子に接続されるｎ型エピタキシャル層、
   前記ｎ型エピタキシャル層内に形成され、前記フローティング電源端子に接続される第一のｐ型拡散領域、
   前記第一のｐ型拡散領域内に形成される第一のｎ型拡散領域、
   前記ｎ型エピタキシャル層内に形成され、前記第一のｎ型拡散領域に接続される第二のｐ型拡散領域、及び、
   前記第二のｐ型拡散領域内に形成され、前記ハイサイド回路の前記入力端子に接続される第二のｎ型拡散領域、
   を含む；
   サステインドライバの制御回路。
2. 前記ハイサイド電源端子と前記フローティング電源端子との各電位が前記放電維持パルス電圧と同様な変動を示すように、前記ハイサイド電源端子と前記フローティング電源端子とのいずれかが前記出力回路に接続され；
   前記ハイサイド電源端子と前記レベルシフトトランジスタとの間に挿入され、前記レベルシフトトランジスタから前記ハイサイド電源端子への向きに流れる電流を遮断する逆流阻止ダイオード、を前記レベルシフト回路が有する；
   請求項１に記載の制御回路。
3. 前記ハイサイド電源端子と前記フローティング電源端子との各電位が前記放電維持パルス電圧と同様な変動を示すように、前記ハイサイド電源端子と前記フローティング電源端子とのいずれかが前記出力回路に接続され；
   前記ｎ型エピタキシャル層内に形成されて前記ハイサイド電源端子に接続される第三のｐ型拡散領域と、前記第三のｐ型拡散領域内に形成されて前記ハイサイド回路の前記入力端子に接続される第三のｎ型拡散領域と、を含む逆流阻止ダイオード、を前記レベルシフト回路が有する；
   請求項１に記載の制御回路。
4. ＰＤＰの電極に対して放電維持パルス電圧を印加するサステインドライバであり；
   請求項１に記載の制御回路；
   前記ハイサイド電源端子、前記フローティング電源端子、前記ローサイド電源端子、及び前記低電位電源端子の各電位を制御する、フローティング電圧生成回路；並びに、
   外部の定電圧源に接続され、所定の高電位に維持される高電位電源端子、
   前記高電位電源端子と前記低電位電源端子との間に直列に接続され、前記ハイサイド出力信号と前記ローサイド出力信号とに従ってそれぞれオンオフする二つの出力トランジスタ、及び、
   前記二つの出力トランジスタ間の接続点と前記電極との間を接続するパルス電圧出力端子、
   を有する出力回路；
   を具備する、サステインドライバ。
5. 前記ローサイド電源端子と前記低電位電源端子との間に接続される定電圧源；
   アノードが前記定電圧源の正極に接続され、カソードが前記ハイサイド電源端子に接続されるダイオード；及び、
   前記ハイサイド電源端子と前記フローティング電源端子との間に接続されるコンデンサ；
   を前記フローティング電圧生成回路が有する、
   請求項４に記載のサステインドライバ。
6. 請求項４に記載のサステインドライバ；及び、
   内部に封入されたガスの放電により発光する放電セルと、前記サステインドライバに接続されて前記放電維持パルス電圧を前記放電セルに対して印加する電極と、を含むＰＤＰ；
   を有するプラズマディスプレイ。

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